逆ヒステリシス回路
【課題】入力信号の周波数に変化が生じた場合であれ、確実に動作することの逆ヒステリシス回路を提供する。
【解決手段】逆ヒステリシス回路１は、第１インバータ１０の出力信号である第１出力信号ＯＵＴ１の電圧レベル及び第２インバータ２０の出力信号である第２出力信号ＯＵＴ２の電圧レベルの双方に基づいて、逆ヒステリシス回路１としての入力端子に入力される入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部を備える。出力信号生成部３０は、第１出力信号ＯＵＴ１の電圧レベルに応じて動作する第１フリップフロップ３２と、第２出力信号ＯＵＴ２の電圧レベルに応じて動作する第２フリップフロップ３５とを含んで構成されている。
【解決手段】逆ヒステリシス回路１は、第１インバータ１０の出力信号である第１出力信号ＯＵＴ１の電圧レベル及び第２インバータ２０の出力信号である第２出力信号ＯＵＴ２の電圧レベルの双方に基づいて、逆ヒステリシス回路１としての入力端子に入力される入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部を備える。出力信号生成部３０は、第１出力信号ＯＵＴ１の電圧レベルに応じて動作する第１フリップフロップ３２と、第２出力信号ＯＵＴ２の電圧レベルに応じて動作する第２フリップフロップ３５とを含んで構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の立ち下がり時における閾値電圧レベルが入力信号の立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路に関する。
【背景技術】
【０００２】
従来、この種の逆ヒステリシス回路としては、例えば特許文献１に記載の技術が知られている。この文献に記載の技術では、逆ヒステリシス回路は、第１閾値電圧レベル以下の入力信号が入力されるとき、論理Ｌレベルに対応する一定の電圧レベルの出力信号を出力する一方、第１閾値電圧レベルを超える入力信号が入力されるとき、論理Ｈレベルに対応する一定の電圧レベルの出力信号を出力する第１インバータと、第１インバータの第１閾値電圧レベルよりも高く設定された第２閾値電圧レベル以下の入力信号が入力されるとき、論理Ｌレベルに対応する電圧レベルの一定の出力信号を出力する一方、第２閾値電圧レベルを超える入力信号が入力されるとき、論理Ｈレベルに対応する電圧レベルの一定の出力信号を出力する第２インバータとを備える。また、逆ヒステリシス回路は、これら第１及び第２インバータに接続されて各出力信号をそれぞれ取り込むとともに、取り込んだ各出力信号を逆ヒステリシス回路の出力信号として選択的に出力する選択出力部と、この選択出力部の出力信号を所定時間だけ遅延させて帰還信号として選択出力部に入力する帰還部とを備える。なお、選択出力部は、第２インバータよりも第１インバータの出力信号を優先的に選択出力しており、遅延部を通じて帰還信号が入力されている間にのみ第２インバータの出力信号を選択出力する。
【０００３】
以上のように構成された逆ヒステリシス回路に対し、例えば立ち上がり及び立ち下がりが緩慢な入力信号が入力されると、第１閾値電圧レベルが第２閾値電圧レベルよりも低いため、第１インバータの出力信号は、第２インバータの出力信号よりも早いタイミングで立ち上がるとともに遅いタイミングで立ち下がる。すなわち、第１インバータの出力信号は、第２インバータの出力信号よりもパルス幅が長くなる（広がる）。そして、逆ヒステリシス回路は、基本的に、第１インバータの出力信号と同じタイミングで立ち上がるとともに第２インバータの出力と同じタイミングで立ち下がる出力信号を出力するようになる。
【特許文献１】特開昭５５−３２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の逆ヒステリシス回路では、例えば逆ヒステリシス回路に入力される入力信号の周波数が変動するようなことがあると、逆ヒステリシス回路として動作することができなくなるおそれがある。
【０００５】
具体的には、例えば逆ヒステリシス回路に入力される入力信号の周波数が、当該逆ヒステリシス回路の設計時に想定していた入力信号の周波数よりも高くなり、第１インバータの出力信号が立ち上がってから所定時間が経過する前に、第１インバータの出力信号が立ち下がるようなことがあると、逆ヒステリシス回路は、第２インバータの出力信号を用いることなく、第１インバータの出力信号をそのまま逆ヒステリシス回路の出力信号として出力することになる。この場合、逆ヒステリシス回路に入力される入力信号の立ち上がりだけでなく、立ち下がりについても、第１閾値電圧レベルを用いて波形を整形したことを意味しており、逆ヒステリシス回路として動作することができなくなってしまう。
【０００６】
本発明は、上記実情に鑑みてなされたものであって、その目的は、入力信号の周波数に変化が生じた場合であれ、確実に動作することの逆ヒステリシス回路を提供することにある。
【課題を解決するための手段】
【０００７】
こうした目的を達成するため、請求項１に記載の発明では、入力信号の立ち下がり時における閾値電圧レベルが立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路として、前記入力信号が第１閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する一方、前記入力信号が第１閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する第１インバータと、前記入力信号が第１閾値電圧レベルよりも高い第２閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する一方、前記入力信号が第２閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する第２インバータと、第１出力信号及び第２出力信号の電圧レベルに基づいて、前記入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、前記入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部とを備え、前記出力信号生成部は、第１出力信号の立ち上がり時にパルスを生成する第１フリップフロップと、前記パルス及び第２出力信号に基づいて前記出力信号を生成する第２フリップフロップとを含んで構成されることとした。
【０００８】
逆ヒステリシス回路としてのこのような構成では、背景技術の欄に記載した従来技術と同様に、入力信号が入力されると、第１閾値電圧レベルが第２閾値電圧レベルよりも低いため、第１出力信号は、第２出力信号よりも早いタイミングで立ち上がるとともに遅いタイミングで立ち下がる。そして、出力信号生成部を通じて、第１及び第２出力信号に基づき、入力信号の立ち下がり時における閾値電圧レベルが入力信号の立ち上がり時における閾値電圧レベルよりも高い出力信号が生成される。
【０００９】
ただし、上記構成では、第１及び第２フリップフロップが出力信号生成部に採用されているため、従来技術で採用されていた遅延部とは異なり、第１出力信号及び第２出力信号の変化に直ちに追従することができる。そのため、例えば逆ヒステリシス回路に入力される入力信号の周波数が当該逆ヒステリシス回路の設計時に想定していた入力信号の周波数よりも高くなったとしても、換言すれば、入力信号の周波数に変化が生じた場合であっても、逆ヒステリシス回路として確実に動作することができるようになる。
【００１０】
また、上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、第１及び第２インバータは、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータであり、第２インバータへの入力信号の立ち下がり時における閾値電圧レベルは、第１インバータへの入力信号の立ち上がり時における閾値電圧レベルよりも高く設定されていることとしてもよい。これにより、上記請求項１に記載の構成に準じた効果を得ることができるようになるだけでなく、入力信号の周波数が低い場合であっても、逆ヒステリシス回路としての動作がより安定するようになる。
【００１１】
また、上記請求項１または２に記載の構成において、例えば請求項３に記載の発明のように、第１及び第２フリップフロップは、データ端子、クロック端子、リセット端子、及び出力端子を有するＤフリップフロップであり、第１フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第１インバータにＮＯＴゲートを介して接続され、その出力端子が第１及び第２フリップフロップのリセット端子にＮＯＴゲートを介してそれぞれ接続されており、第２フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第２インバータに接続され、その出力端子が当該逆ヒステリシス回路としての出力端子に接続されていることとしてもよい。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
以下、本発明に係る逆ヒステリシス回路の一実施の形態について、図１及び図２を参照して説明する。図１は、本実施の形態の全体構成の一例を示す等価回路図であり、図２は、本実施の形態の動作の一例を示すタイミングチャートである。はじめに、この図１を参照して本実施の形態の構成について説明する。なお、本実施の形態は、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されている。
【００１３】
本実施の形態の逆ヒステリシス回路１は、図１に示されるように、基本的に、第１インバータ１０、第２インバータ２０及び出力信号生成部３０等々を備えている。
【００１４】
このうち、第１インバータ１０は、逆ヒステリシス回路１としての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第１インバータ１０は、逆ヒステリシス回路１としての入力端子から入力される入力信号ＩＮの電圧レベルが第１閾値電圧レベル（例えば「２．８Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。一方、第１インバータ１０は、入力信号ＩＮの電圧レベルが第１閾値電圧レベルを超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力している。
【００１５】
また、第２インバータ２０は、上記第１インバータ１０と同様に、逆ヒステリシス回路１としての入力端子が前段に接続されており、出力信号生成部３０（正確には第２フリップフロップ３５）が後段に接続されている。第２インバータ２０は、上記入力端子から入力される入力信号ＩＮの電圧レベルが第２閾値電圧レベル（例えば「３．０Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（第２フリップフロップ３５）に対して第２出力信号ＯＵＴ２を出力する。一方、第２インバータ２０は、入力信号ＩＮの電圧レベルが第２閾値電圧レベルを超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（正確には第２フリップフロップ３５）に対して第２出力信号ＯＵＴ２を出力する。なお、第１閾値電圧レベルは、第２閾値電圧レベルよりも低く設定されている。
【００１６】
そして、出力信号生成部３０は、上記第１インバータ１０及び第２インバータ２０並びにＰＯＲ端子が前段に接続されており、逆ヒステリシス回路１としての出力端子が後段に接続されている。そして出力信号生成部３０は、ＮＯＴゲート３１、第１フリップフロップ３２、ＮＯＴゲート３３、ＡＮＤゲート３４、第２フリップフロップ３５及びＮＯＴゲート３６等々を備えている。
【００１７】
このうち、ＮＯＴゲート３１は、上記第１インバータ１０が前段に接続されており、第１フリップフロップ３２が後段に接続されている。ＮＯＴゲート３１は、入力された第１出力信号ＯＵＴ１の論理レベルを反転した論理レベルに対応する電圧レベルにて、第１フリップフロップ３２に対し出力信号を出力する。すなわち、第１出力信号ＯＵＴ１の電圧レベルが論理Ｈレベルに対応する電圧レベルであるとき、ＮＯＴゲート３１は、反転した論理Ｌレベルに対応する電圧レベルにて、第１フリップフロップ３２に対し出力信号を出力する。一方、第１出力信号ＯＵＴ１の電圧レベルが論理Ｌレベルに対応する電圧レベルであるとき、ＮＯＴゲート３１は、反転した論理Ｈレベルに対応する電圧レベルにて、第１フリップフロップ３２に対して出力信号を出力する。
【００１８】
第１フリップフロップ３２は、例えばＤフリップフロップにて構成されており、入力端子３２ａ及び３２ｂ並びに出力端子３２ｃを有している。図１に示すように、第１フリップフロップ３２は、その入力端子３２ａが上記ＮＯＴゲート３１に接続されており、その入力端子３２ｂがＡＮＤゲート３４に接続されており、その出力端子３２ｃがＮＯＴゲート３３に接続されている。ここで、第１フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３２ｂに入力され、且つ、入力端子３２ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３３に対して出力端子３２ｃから出力信号を出力する。また、第１フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３２ｂに入力され、入力端子３２ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３３に対して出力端子３２ｃから出力する出力信号の電圧レベルを保持する。さらに、第１フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３２ｂに入力されると、入力端子３２ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３に対して出力端子３２ｃから出力信号を出力する。なお、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図１では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３２ａがＣＬＫ端子に相当し、入力端子３２ｂがＲ端子に相当し、出力端子３２ｃがＱ端子にそれぞれ相当する。
【００１９】
ＮＯＴゲート３３は、第１フリップフロップ３２が前段に接続されており、ＡＮＤゲート３４が後段に接続されている。なお、ＮＯＴゲート３３の動作は、上記ＮＯＴゲート３１の動作と同じであるため、ここでの重複する説明を割愛する。
【００２０】
ＡＮＤゲート３４は、入力端子３４ａ及び３４ｂ並びに出力端子３４ｃを有している。図１に示すように、ＡＮＤゲート３４は、その入力端子３４ａがＰＯＲ端子に接続されており、その入力端子３４ｂが上記ＮＯＴゲート３３に接続されており、その出力端子３４ｃが第１フリップフロップ３２の入力端子３２ｂ及び第２フリップフロップ３５の入力端子３５ｂにそれぞれ接続されている。ここで、ＡＮＤゲート３４は、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３４ａに対しＰＯＲ端子から入力され、且つ、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３４ｂに対しＮＯＴゲート３３から入力されるときにのみ、論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力する。
【００２１】
第２フリップフロップ３５は、先の第１フリップフロップ３２と同様に、例えばＤフリップフロップにて構成されており、入力端子３５ａ及び３５ｂ並びに出力端子３５ｃを有している。図１に示すように、第２フリップフロップ３５は、その入力端子３５ａが上記第２インバータ２０に接続されており、その入力端子３５ｂがＡＮＤゲート３４に接続されており、その出力端子３５ｃがＮＯＴゲート３６に接続されている。ここで、第２フリップフロップ３５は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３５ｂに入力され、且つ、入力端子３５ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３６に対して出力端子３５ｃから出力信号を出力する。また、第２フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３５ｂに入力され、入力端子３５ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３６に対して出力端子３５ｃから出力する出力信号の電圧レベルを保持する。さらに、第２フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３５ｂに入力されると、入力端子３５ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３６に対して出力端子３５ｃから出力信号を出力する。なお、これも先の第１フリップフロップ３２と同様に、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図１では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３５ａがＣＬＫ端子に相当し、入力端子３５ｂがＲ端子に相当し、出力端子３５ｃがＱ端子にそれぞれ相当する。
【００２２】
ＮＯＴゲート３６は、第２フリップフロップ３５が前段に接続されており、逆ヒステリシス回路１の出力端子が後段に接続されている。なお、ＮＯＴゲート３６の動作は、上記ＮＯＴゲート１１及び２１の動作と同じであるため、ここでの重複する説明を割愛する。
【００２３】
次に、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮに基づく通常動作の動作例を説明するに先立ち、逆ヒステリシス回路１に対する電源（図示略）投入直後の、各構成要素の出力信号について説明する。
【００２４】
逆ヒステリシス回路１は、既述したように、多くの能動素子によって構成されているため、電源が投入されてから能動素子の動作が安定するまでに待機時間が必要である。そうした間、逆ヒステリシス回路１としての動作が不安定になることを防止するため、論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されている。
【００２５】
論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されると、換言すれば、論理Ｌレベルに対応する電圧レベルの入力信号がＡＮＤゲート３４の入力端子３４ａに入力されると、ＡＮＤゲート３４の入力端子３４ｂに入力される入力信号の電圧レベルにかかわらず、ＡＮＤゲート３４は、論理Ｌレベルに対応する電圧レベルの出力信号を出力端子３４ｃから出力する。すると、第１及び第２フリップフロップ３２及び３５の入力端子３２ｂ及び３５ｂにはそれぞれ論理Ｌレベルに対応する電圧レベルにて入力信号が入力されるため、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから論理Ｌレベルに対応する電圧レベルにて出力信号が出力される。その後、ＮＯＴゲート３３にて論理レベルが反転されるため、ＡＮＤゲート３４の出力端子３４ｃから論理Ｈレベルに対応する出力信号が出力され、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから出力される出力信号は、論理Ｌレベルに対応する電圧レベルに安定する。すなわち、逆ヒステリシス回路１の出力端子から出力される出力信号は、ＮＯＴゲート３６にて論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルに安定することになる。
【００２６】
逆ヒステリシス回路１の動作が安定すると、論理Ｈレベルに対応する電圧レベルの信号がＰＯＲ端子に入力される。ここで、入力端子３２ｂ及び３５ｂには、論理Ｈレベルに対応する電圧レベルにて入力信号がそれぞれ入力され、入力端子３２ａ及び３５ａに入力される入力信号の電圧レベル（論理レベル）に変化は無いため、出力端子３２ｃ及び３５ｃから出力される出力信号の電圧レベルは保持される。すなわち、第１及び第２フリップフロップ３２及び３５は、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３及び３６に対して出力端子３２ｃ及び３５ｃから出力信号をそれぞれ出力する。そして、逆ヒステリシス回路１の出力端子から出力される出力信号は、ＮＯＴゲート３６にて論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルが出力されることになる。
【００２７】
以下、逆ヒステリシス回路１の通常動作について、図２を参照しつつさらに説明する。なお、図２は、逆ヒステリシス回路の通常動作の一例を示すタイミングチャートである。この図２では図示を割愛しているが、逆ヒステリシス回路１の通常動作開始に際しては、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮの電圧レベルは、論理Ｈレベルに対応する電圧レベルから開始される。そのため、図２に示すような、入力信号ＩＮの電圧レベルが論理Ｌレベルに対応する電圧レベルになるまでに、立ち下がりの信号が第２フリップフロップ３５の入力端子３５ａに入力される。したがって、第２フリップフロップ３５は、論理Ｈレベルに対応する電圧レベルにて出力端子３５ｃから出力信号を出力し、逆ヒステリシス回路１は、論理Ｌレベルに対応する電圧レベルにて出力信号ＯＵＴを出力端子から出力する。
【００２８】
図２（ａ）に示すように、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮの電圧レベルは、例えば時刻ｔ１０において「０．０Ｖ」であり、一定の割合で高くなる。すなわち、例えば時刻ｔ１１において「２．８Ｖ」を上回り、例えば時刻ｔ１２において「３．０Ｖ」を上回り、そして例えば時刻ｔ１３において「５．０Ｖ」に達する。その後、入力信号ＩＮの電圧レベルは、一定の割合で低下する。すなわち、例えば時刻ｔ１４において「３．０Ｖ」を下回り、例えば時刻ｔ１５において「２．８Ｖ」を下回り、最終的には「０．０Ｖ」に達する。
【００２９】
時刻ｔ１１より以前においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルに達していない。そのため、第１インバータ１０の出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。同様に、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルに達していない。そのため、第２インバータ２０の出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。
【００３０】
このとき、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２の電圧レベルは論理Ｌレベルに対応して一定であるため、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから出力される出力信号の電圧レベルに変化はない。すなわち、第１フリップフロップ３２が論理Ｌレベルに対応する電圧レベルにて出力端子３２ｃから出力信号を出力しているため、ＡＮＤゲート３４は論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力する。したがって、第２フリップフロップ３５が論理Ｈレベルに対応する電圧レベルにて出力端子３５ｃから出力信号を保持し、ＮＯＴゲート３６にて論理レベルが反転されるため、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｌレベルに対応する電圧レベルにて出力端子から出力信号を出力することになる。
【００３１】
時刻ｔ１１においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを上回るため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルに達していないため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。
【００３２】
このとき、第１フリップフロップ３２の入力端子３２ａに入力される入力信号は、ＮＯＴゲート３１によって論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第１フリップフロップ３２の入力端子３２ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第１フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３２ｃから出力する出力信号の電圧レベルを変化させる。すると、ＡＮＤゲート３４が論理Ｌレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力するため、第１及び第２フリップフロップ３２及び３５の入力端子３２ｂ及び３５ｂには、論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力されることになる。そのため、第１及び第２フリップフロップ３２及び３５は、論理Ｌレベルに対応する電圧レベルにて出力信号を出力端子３２ｃ及び３５ｃからそれぞれ出力する。したがって、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から出力信号を出力することになる。
【００３３】
なお、第１フリップフロップ３２の入力端子３２ｂに論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力された後、第１フリップフロップ３２は論理Ｌレベルに対応する電圧レベルにて出力端子３２ｃから出力信号を出力することになり、ＡＮＤゲート３４が論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力するため、第１及び第２フリップフロップはともに、論理Ｌレベルに対応する出力信号を出力端子３２ｃ及び３５ｃからそれぞれ出力することになる。こうした状態が上記時刻ｔ１２（正確には時刻１４）まで継続される。
【００３４】
このように、第１フリップフロップ３２は、入力信号ＩＮの立ち上がり時に、「論理Ｌ→論理Ｈ→論理Ｌ」といった１パルスを出力端子３２ｃから出力する。また、第２フリップフロップ３３は、入力端子３５ｂにパルスが入力されることで、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに立ち上げている。
【００３５】
時刻ｔ１２においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを既に上回っているため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルが維持されている。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを上回るため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。このとき、第２フリップフロップ３５の入力端子３５ａに入力される入力信号は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するものの、第２フリップフロップ３５は、出力端子３５ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路１は、図２（ｄ）に示すように、出力端子から出力する出力信号の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１４まで継続される。
【００３６】
時刻ｔ１４においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを依然として上回っているため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルを維持している。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを下回るため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。
【００３７】
このとき、第２フリップフロップ３５の入力端子３５ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第２フリップフロップ３５の入力端子３５ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第２フリップフロップ３５は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３５ｃから出力する出力信号の電圧レベルを変化させる。したがって、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から出力していた出力信号を、論理Ｌレベルに対応する電圧レベルに変更して出力端子から出力することになる。なお、第１フリップフロップ３２の入力端子３２ｂに入力される入力信号の電圧レベルに変化はないため、こうした状態が上記時刻ｔ１５（正確には時刻１５以降も）まで継続される。
【００３８】
時刻ｔ１５においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを下回るため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを既に下回っているため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルを維持している。このとき、第１フリップフロップ３２の入力端子３２ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するものの、第１フリップフロップ３２は、出力端子３２ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路１は、図２（ｄ）に示すように、出力端子から出力する出力信号の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１５以後も継続される。
【００３９】
このようにして、入力信号の立ち上がり時における閾値電圧レベルを上記第１閾値電圧レベル（「２．８Ｖ」）とし、入力信号の立ち下がり時における閾値電圧レベルを上記第２閾値電圧レベル（「３．０Ｖ」）としており、逆ヒステリシス回路が実現されている。
【００４０】
以上説明した本実施の形態の逆ヒステリシス回路１によれば、第１出力信号ＯＵＴ１の立ち上がり時にパルスを生成する第１フリップフロップ３２と、そのパルス及び第２出力信号ＯＵＴ２に基づいて出力信号を生成する第２フリップフロップ３５とを含んで出力信号生成部３０を構成しているため、逆ヒステリシス回路１への入力信号の周波数に変化が生じた場合であれ、確実に動作することができるようになる。
【００４１】
（第２の実施の形態）
以下、この発明に係る逆ヒステリシス回路の第２の実施の形態について、図３及び図４を参照しつつ説明する。なお、図３は、本実施の形態の全体構成の一例を示す等価回路図であり、図４は、本実施の形態の動作の一例を示すタイミングチャートである。
【００４２】
同図３に示されるように、この実施の形態の逆ヒステリシス回路１ａも、基本的には、先の第１の実施の形態の逆ヒステリシス回路１に準じた構成を有している。ただし、先の第１の実施の形態では、単一の閾値電圧レベルを有する通常のインバータが第１及び第２インバータ１０及び２０として採用されているのに対し、本実施の形態では、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータが第１及び第２インバータ１０ａ及び２０ａとして採用されている。なお、本実施の形態も、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されている。
【００４３】
詳しくは、図３に示すように、逆ヒステリシス回路１ａは、シュミットトリガインバータを第１インバータ１０ａとして有している。この第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち上がる場合においては、立ち上がり閾値電圧レベル（例えば「２．８Ｖ」）を下回っているとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力するものの、立ち上がり閾値電圧レベル以上になるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。一方、第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち下がる場合においては、立ち下がり閾値電圧レベル（例えば「２．２Ｖ」）を上回っているとき、論理Ｈレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力するものの、立ち下がり閾値電圧レベル以下となるとき、論理Ｌレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。このように、入力信号の立ち上がり時における立ち上がり閾値電圧レベルが入力信号の立ち下がり時における立ち下がり閾値電圧レベルよりも高くなっている。
【００４４】
また、図３に示すように、逆ヒステリシス回路１ａは、シュミットトリガインバータを第２インバータ２０ａとして有している。この第２インバータ２０ａは、先の第１インバータ１０ａと同様に、逆ヒステリシス回路１ａとしての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第２インバータ２０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち上がる場合においては、立ち上がり閾値電圧レベル（例えば「３．６Ｖ」）を下回っているとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力するものの、立ち上がり閾値電圧レベル以上になるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力する。一方、第２インバータ２０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち下がる場合においては、立ち下がり閾値電圧レベル（例えば「３．０Ｖ」）を上回っているとき、論理Ｈレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力するものの、立ち下がり閾値電圧レベル以下となるとき、論理Ｌレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力する。このように、入力信号の立ち上がり時における立ち上がり閾値電圧レベルが入力信号の立ち下がり時における立ち下がり閾値電圧レベルよりも高くなっている。また、第２インバータ２０ａの立ち下がり閾値電圧レベルは、第１インバータ１０ａの立ち上がり閾値電圧レベルよりも低く設定されている。
【００４５】
次に、逆ヒステリシス回路１ａの入力端子に入力される入力信号ＩＮに基づく動作例を図４に示す。この図４は、逆ヒステリシス回路１ａの動作の一例を示すタイミングチャートであり、基本的には、先の図２に示したタイミングチャートに準じている。
【００４６】
図４（ａ）に示すように、逆ヒステリシス回路１ａの入力端子に入力される入力信号ＩＮの電圧レベルは、例えば時刻ｔ２０において「０．０Ｖ」であり、一定の割合で高くなる。すなわち、例えば時刻ｔ２１において「２．８Ｖ」を上回り、例えば時刻ｔ１２において「３．６Ｖ」を上回り、そして例えば時刻ｔ２３において「５．０Ｖ」に達する。その後、入力信号ＩＮの電圧レベルは、一定の割合で低下する。すなわち、例えば時刻ｔ２４において「３．０Ｖ」を下回り、例えば時刻ｔ２５において「２．２Ｖ」を下回り、最終的には「０．０Ｖ」に達する。ここで、「時刻ｔ２０〜時刻２１」、「時刻ｔ２１〜時刻２２」、「時刻ｔ２２〜時刻２４」、「時刻ｔ２４〜時刻２５」及び「時刻ｔ２５以降」におけるそれぞれの逆ヒステリシス回路１ａの動作は、先の図２を用いて説明した、「時刻ｔ１０〜時刻１１」、「時刻ｔ１１〜時刻１２」、「時刻ｔ１２〜時刻１４」、「時刻ｔ１４〜時刻１５」及び「時刻ｔ１５以降」における逆ヒステリシス回路１の動作にそれぞれ準じている。そのため、ここでの重複する説明を割愛する。
【００４７】
図４に示すように、入力信号の立ち上がり時における閾値電圧レベルを、第１インバータ１０ａの立ち上がり閾値電圧レベル（「２．８Ｖ」）とし、入力信号の立ち下がり時における閾値電圧レベルを、第２インバータ２０ａの立ち下がり閾値電圧レベル（「３．０Ｖ」）とした逆ヒステリシス回路１ａが実現されている。
【００４８】
以上説明した本実施の形態の逆ヒステリシス回路１ａによっても、第１出力信号ＯＵＴ１の立ち上がり時にパルスを生成する第１フリップフロップ３２と、そのパルス及び第２出力信号ＯＵＴ２に基づいて出力信号を生成する第２フリップフロップ３５とを含んで出力信号生成部３０を構成しているため、逆ヒステリシス回路１ａへの入力信号の周波数に変化が生じた場合であれ、確実に動作することができるようになる。すなわち、本実施の形態の逆ヒステリシス回路１ａによっても、第１の実施の形態の逆ヒステリシス回路１に準じた効果を得ることができるようになる。さらに、本実施の形態の逆ヒステリシス回路１ａによれば、入力信号ＩＮの周波数が低い場合であっても、逆ヒステリシス回路１ａとしての動作がより安定するようになる。
【００４９】
なお、本発明に係る逆ヒステリシス回路は、上記各実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００５０】
上記各実施の形態では、第１及び第２インバータとして、単一の閾値電圧レベルを有する通常のインバータのみが採用されている、あるいは、入力信号の立ち上がり時における閾値電圧レベルよりも立ち下がり時における閾値電圧レベルの方が高いいわゆるシュミットトリガインバータのみが採用されていたが、これに限られない。他に例えば、第１インバータとして通常のインバータを採用し、第２インバータとしてシュミットトリガインバータを採用するとともに、第２インバータの立ち下がり閾値電圧レベルを第１インバータの第１閾値電圧レベルよりも高く設定することとしてもよい。同様に、第１インバータとしてシュミットトリガインバータを採用し、第２インバータとして通常のインバータを採用するとともに、第２インバータの第２閾値電圧レベルを第１インバータの立ち下がり閾値電圧レベルよりも高く設定することとしてもよい。こうした構成によっても、上記各実施の形態に準じた効果を得ることができ、所期の目的を達成することはできる。
【００５１】
上記各実施の形態（変形例を含む）では、逆ヒステリシス回路１及び１ａは、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されていることとしたが、こうしたオフ保持回路に限らず、広く適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の逆ヒステリシス回路に係る第１の実施の形態について、その等価回路の一例を示す図。
【図２】（ａ）〜（ｄ）は、同第１の実施の形態の動作の一例を示すタイミングチャート。
【図３】本発明の逆ヒステリシス回路に係る第２の実施の形態について、その等価回路の一例を示す図。
【図４】（ａ）〜（ｄ）は、同第２の実施の形態の動作の一例を示すタイミングチャート。
【符号の説明】
【００５３】
１、１ａ…逆ヒステリシス回路、１０、１０ａ…第１インバータ、２０、２０ａ…第２インバータ、３０…出力信号生成部、３１…ＮＯＴゲート、３２…第１フリップフロップ、３２ａ…入力端子、３２ｂ…入力端子、３２ｃ…出力端子、３３…ＮＯＴゲート、３４…ＡＮＤゲート、３４ａ…入力端子、３４ｂ…入力端子、３４ｃ…出力端子、３５…第２フリップフロップ、３５ａ…入力端子、３５ｂ…入力端子、３５ｃ…出力端子、３６…ＮＯＴゲート。
【技術分野】
【０００１】
本発明は、入力信号の立ち下がり時における閾値電圧レベルが入力信号の立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路に関する。
【背景技術】
【０００２】
従来、この種の逆ヒステリシス回路としては、例えば特許文献１に記載の技術が知られている。この文献に記載の技術では、逆ヒステリシス回路は、第１閾値電圧レベル以下の入力信号が入力されるとき、論理Ｌレベルに対応する一定の電圧レベルの出力信号を出力する一方、第１閾値電圧レベルを超える入力信号が入力されるとき、論理Ｈレベルに対応する一定の電圧レベルの出力信号を出力する第１インバータと、第１インバータの第１閾値電圧レベルよりも高く設定された第２閾値電圧レベル以下の入力信号が入力されるとき、論理Ｌレベルに対応する電圧レベルの一定の出力信号を出力する一方、第２閾値電圧レベルを超える入力信号が入力されるとき、論理Ｈレベルに対応する電圧レベルの一定の出力信号を出力する第２インバータとを備える。また、逆ヒステリシス回路は、これら第１及び第２インバータに接続されて各出力信号をそれぞれ取り込むとともに、取り込んだ各出力信号を逆ヒステリシス回路の出力信号として選択的に出力する選択出力部と、この選択出力部の出力信号を所定時間だけ遅延させて帰還信号として選択出力部に入力する帰還部とを備える。なお、選択出力部は、第２インバータよりも第１インバータの出力信号を優先的に選択出力しており、遅延部を通じて帰還信号が入力されている間にのみ第２インバータの出力信号を選択出力する。
【０００３】
以上のように構成された逆ヒステリシス回路に対し、例えば立ち上がり及び立ち下がりが緩慢な入力信号が入力されると、第１閾値電圧レベルが第２閾値電圧レベルよりも低いため、第１インバータの出力信号は、第２インバータの出力信号よりも早いタイミングで立ち上がるとともに遅いタイミングで立ち下がる。すなわち、第１インバータの出力信号は、第２インバータの出力信号よりもパルス幅が長くなる（広がる）。そして、逆ヒステリシス回路は、基本的に、第１インバータの出力信号と同じタイミングで立ち上がるとともに第２インバータの出力と同じタイミングで立ち下がる出力信号を出力するようになる。
【特許文献１】特開昭５５−３２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の逆ヒステリシス回路では、例えば逆ヒステリシス回路に入力される入力信号の周波数が変動するようなことがあると、逆ヒステリシス回路として動作することができなくなるおそれがある。
【０００５】
具体的には、例えば逆ヒステリシス回路に入力される入力信号の周波数が、当該逆ヒステリシス回路の設計時に想定していた入力信号の周波数よりも高くなり、第１インバータの出力信号が立ち上がってから所定時間が経過する前に、第１インバータの出力信号が立ち下がるようなことがあると、逆ヒステリシス回路は、第２インバータの出力信号を用いることなく、第１インバータの出力信号をそのまま逆ヒステリシス回路の出力信号として出力することになる。この場合、逆ヒステリシス回路に入力される入力信号の立ち上がりだけでなく、立ち下がりについても、第１閾値電圧レベルを用いて波形を整形したことを意味しており、逆ヒステリシス回路として動作することができなくなってしまう。
【０００６】
本発明は、上記実情に鑑みてなされたものであって、その目的は、入力信号の周波数に変化が生じた場合であれ、確実に動作することの逆ヒステリシス回路を提供することにある。
【課題を解決するための手段】
【０００７】
こうした目的を達成するため、請求項１に記載の発明では、入力信号の立ち下がり時における閾値電圧レベルが立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路として、前記入力信号が第１閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する一方、前記入力信号が第１閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する第１インバータと、前記入力信号が第１閾値電圧レベルよりも高い第２閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する一方、前記入力信号が第２閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する第２インバータと、第１出力信号及び第２出力信号の電圧レベルに基づいて、前記入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、前記入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部とを備え、前記出力信号生成部は、第１出力信号の立ち上がり時にパルスを生成する第１フリップフロップと、前記パルス及び第２出力信号に基づいて前記出力信号を生成する第２フリップフロップとを含んで構成されることとした。
【０００８】
逆ヒステリシス回路としてのこのような構成では、背景技術の欄に記載した従来技術と同様に、入力信号が入力されると、第１閾値電圧レベルが第２閾値電圧レベルよりも低いため、第１出力信号は、第２出力信号よりも早いタイミングで立ち上がるとともに遅いタイミングで立ち下がる。そして、出力信号生成部を通じて、第１及び第２出力信号に基づき、入力信号の立ち下がり時における閾値電圧レベルが入力信号の立ち上がり時における閾値電圧レベルよりも高い出力信号が生成される。
【０００９】
ただし、上記構成では、第１及び第２フリップフロップが出力信号生成部に採用されているため、従来技術で採用されていた遅延部とは異なり、第１出力信号及び第２出力信号の変化に直ちに追従することができる。そのため、例えば逆ヒステリシス回路に入力される入力信号の周波数が当該逆ヒステリシス回路の設計時に想定していた入力信号の周波数よりも高くなったとしても、換言すれば、入力信号の周波数に変化が生じた場合であっても、逆ヒステリシス回路として確実に動作することができるようになる。
【００１０】
また、上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、第１及び第２インバータは、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータであり、第２インバータへの入力信号の立ち下がり時における閾値電圧レベルは、第１インバータへの入力信号の立ち上がり時における閾値電圧レベルよりも高く設定されていることとしてもよい。これにより、上記請求項１に記載の構成に準じた効果を得ることができるようになるだけでなく、入力信号の周波数が低い場合であっても、逆ヒステリシス回路としての動作がより安定するようになる。
【００１１】
また、上記請求項１または２に記載の構成において、例えば請求項３に記載の発明のように、第１及び第２フリップフロップは、データ端子、クロック端子、リセット端子、及び出力端子を有するＤフリップフロップであり、第１フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第１インバータにＮＯＴゲートを介して接続され、その出力端子が第１及び第２フリップフロップのリセット端子にＮＯＴゲートを介してそれぞれ接続されており、第２フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第２インバータに接続され、その出力端子が当該逆ヒステリシス回路としての出力端子に接続されていることとしてもよい。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
以下、本発明に係る逆ヒステリシス回路の一実施の形態について、図１及び図２を参照して説明する。図１は、本実施の形態の全体構成の一例を示す等価回路図であり、図２は、本実施の形態の動作の一例を示すタイミングチャートである。はじめに、この図１を参照して本実施の形態の構成について説明する。なお、本実施の形態は、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されている。
【００１３】
本実施の形態の逆ヒステリシス回路１は、図１に示されるように、基本的に、第１インバータ１０、第２インバータ２０及び出力信号生成部３０等々を備えている。
【００１４】
このうち、第１インバータ１０は、逆ヒステリシス回路１としての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第１インバータ１０は、逆ヒステリシス回路１としての入力端子から入力される入力信号ＩＮの電圧レベルが第１閾値電圧レベル（例えば「２．８Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。一方、第１インバータ１０は、入力信号ＩＮの電圧レベルが第１閾値電圧レベルを超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力している。
【００１５】
また、第２インバータ２０は、上記第１インバータ１０と同様に、逆ヒステリシス回路１としての入力端子が前段に接続されており、出力信号生成部３０（正確には第２フリップフロップ３５）が後段に接続されている。第２インバータ２０は、上記入力端子から入力される入力信号ＩＮの電圧レベルが第２閾値電圧レベル（例えば「３．０Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（第２フリップフロップ３５）に対して第２出力信号ＯＵＴ２を出力する。一方、第２インバータ２０は、入力信号ＩＮの電圧レベルが第２閾値電圧レベルを超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（正確には第２フリップフロップ３５）に対して第２出力信号ＯＵＴ２を出力する。なお、第１閾値電圧レベルは、第２閾値電圧レベルよりも低く設定されている。
【００１６】
そして、出力信号生成部３０は、上記第１インバータ１０及び第２インバータ２０並びにＰＯＲ端子が前段に接続されており、逆ヒステリシス回路１としての出力端子が後段に接続されている。そして出力信号生成部３０は、ＮＯＴゲート３１、第１フリップフロップ３２、ＮＯＴゲート３３、ＡＮＤゲート３４、第２フリップフロップ３５及びＮＯＴゲート３６等々を備えている。
【００１７】
このうち、ＮＯＴゲート３１は、上記第１インバータ１０が前段に接続されており、第１フリップフロップ３２が後段に接続されている。ＮＯＴゲート３１は、入力された第１出力信号ＯＵＴ１の論理レベルを反転した論理レベルに対応する電圧レベルにて、第１フリップフロップ３２に対し出力信号を出力する。すなわち、第１出力信号ＯＵＴ１の電圧レベルが論理Ｈレベルに対応する電圧レベルであるとき、ＮＯＴゲート３１は、反転した論理Ｌレベルに対応する電圧レベルにて、第１フリップフロップ３２に対し出力信号を出力する。一方、第１出力信号ＯＵＴ１の電圧レベルが論理Ｌレベルに対応する電圧レベルであるとき、ＮＯＴゲート３１は、反転した論理Ｈレベルに対応する電圧レベルにて、第１フリップフロップ３２に対して出力信号を出力する。
【００１８】
第１フリップフロップ３２は、例えばＤフリップフロップにて構成されており、入力端子３２ａ及び３２ｂ並びに出力端子３２ｃを有している。図１に示すように、第１フリップフロップ３２は、その入力端子３２ａが上記ＮＯＴゲート３１に接続されており、その入力端子３２ｂがＡＮＤゲート３４に接続されており、その出力端子３２ｃがＮＯＴゲート３３に接続されている。ここで、第１フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３２ｂに入力され、且つ、入力端子３２ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３３に対して出力端子３２ｃから出力信号を出力する。また、第１フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３２ｂに入力され、入力端子３２ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３３に対して出力端子３２ｃから出力する出力信号の電圧レベルを保持する。さらに、第１フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３２ｂに入力されると、入力端子３２ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３に対して出力端子３２ｃから出力信号を出力する。なお、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図１では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３２ａがＣＬＫ端子に相当し、入力端子３２ｂがＲ端子に相当し、出力端子３２ｃがＱ端子にそれぞれ相当する。
【００１９】
ＮＯＴゲート３３は、第１フリップフロップ３２が前段に接続されており、ＡＮＤゲート３４が後段に接続されている。なお、ＮＯＴゲート３３の動作は、上記ＮＯＴゲート３１の動作と同じであるため、ここでの重複する説明を割愛する。
【００２０】
ＡＮＤゲート３４は、入力端子３４ａ及び３４ｂ並びに出力端子３４ｃを有している。図１に示すように、ＡＮＤゲート３４は、その入力端子３４ａがＰＯＲ端子に接続されており、その入力端子３４ｂが上記ＮＯＴゲート３３に接続されており、その出力端子３４ｃが第１フリップフロップ３２の入力端子３２ｂ及び第２フリップフロップ３５の入力端子３５ｂにそれぞれ接続されている。ここで、ＡＮＤゲート３４は、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３４ａに対しＰＯＲ端子から入力され、且つ、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３４ｂに対しＮＯＴゲート３３から入力されるときにのみ、論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力する。
【００２１】
第２フリップフロップ３５は、先の第１フリップフロップ３２と同様に、例えばＤフリップフロップにて構成されており、入力端子３５ａ及び３５ｂ並びに出力端子３５ｃを有している。図１に示すように、第２フリップフロップ３５は、その入力端子３５ａが上記第２インバータ２０に接続されており、その入力端子３５ｂがＡＮＤゲート３４に接続されており、その出力端子３５ｃがＮＯＴゲート３６に接続されている。ここで、第２フリップフロップ３５は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３５ｂに入力され、且つ、入力端子３５ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３６に対して出力端子３５ｃから出力信号を出力する。また、第２フリップフロップ３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３５ｂに入力され、入力端子３５ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３６に対して出力端子３５ｃから出力する出力信号の電圧レベルを保持する。さらに、第２フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３５ｂに入力されると、入力端子３５ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３６に対して出力端子３５ｃから出力信号を出力する。なお、これも先の第１フリップフロップ３２と同様に、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図１では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３５ａがＣＬＫ端子に相当し、入力端子３５ｂがＲ端子に相当し、出力端子３５ｃがＱ端子にそれぞれ相当する。
【００２２】
ＮＯＴゲート３６は、第２フリップフロップ３５が前段に接続されており、逆ヒステリシス回路１の出力端子が後段に接続されている。なお、ＮＯＴゲート３６の動作は、上記ＮＯＴゲート１１及び２１の動作と同じであるため、ここでの重複する説明を割愛する。
【００２３】
次に、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮに基づく通常動作の動作例を説明するに先立ち、逆ヒステリシス回路１に対する電源（図示略）投入直後の、各構成要素の出力信号について説明する。
【００２４】
逆ヒステリシス回路１は、既述したように、多くの能動素子によって構成されているため、電源が投入されてから能動素子の動作が安定するまでに待機時間が必要である。そうした間、逆ヒステリシス回路１としての動作が不安定になることを防止するため、論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されている。
【００２５】
論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されると、換言すれば、論理Ｌレベルに対応する電圧レベルの入力信号がＡＮＤゲート３４の入力端子３４ａに入力されると、ＡＮＤゲート３４の入力端子３４ｂに入力される入力信号の電圧レベルにかかわらず、ＡＮＤゲート３４は、論理Ｌレベルに対応する電圧レベルの出力信号を出力端子３４ｃから出力する。すると、第１及び第２フリップフロップ３２及び３５の入力端子３２ｂ及び３５ｂにはそれぞれ論理Ｌレベルに対応する電圧レベルにて入力信号が入力されるため、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから論理Ｌレベルに対応する電圧レベルにて出力信号が出力される。その後、ＮＯＴゲート３３にて論理レベルが反転されるため、ＡＮＤゲート３４の出力端子３４ｃから論理Ｈレベルに対応する出力信号が出力され、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから出力される出力信号は、論理Ｌレベルに対応する電圧レベルに安定する。すなわち、逆ヒステリシス回路１の出力端子から出力される出力信号は、ＮＯＴゲート３６にて論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルに安定することになる。
【００２６】
逆ヒステリシス回路１の動作が安定すると、論理Ｈレベルに対応する電圧レベルの信号がＰＯＲ端子に入力される。ここで、入力端子３２ｂ及び３５ｂには、論理Ｈレベルに対応する電圧レベルにて入力信号がそれぞれ入力され、入力端子３２ａ及び３５ａに入力される入力信号の電圧レベル（論理レベル）に変化は無いため、出力端子３２ｃ及び３５ｃから出力される出力信号の電圧レベルは保持される。すなわち、第１及び第２フリップフロップ３２及び３５は、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３及び３６に対して出力端子３２ｃ及び３５ｃから出力信号をそれぞれ出力する。そして、逆ヒステリシス回路１の出力端子から出力される出力信号は、ＮＯＴゲート３６にて論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルが出力されることになる。
【００２７】
以下、逆ヒステリシス回路１の通常動作について、図２を参照しつつさらに説明する。なお、図２は、逆ヒステリシス回路の通常動作の一例を示すタイミングチャートである。この図２では図示を割愛しているが、逆ヒステリシス回路１の通常動作開始に際しては、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮの電圧レベルは、論理Ｈレベルに対応する電圧レベルから開始される。そのため、図２に示すような、入力信号ＩＮの電圧レベルが論理Ｌレベルに対応する電圧レベルになるまでに、立ち下がりの信号が第２フリップフロップ３５の入力端子３５ａに入力される。したがって、第２フリップフロップ３５は、論理Ｈレベルに対応する電圧レベルにて出力端子３５ｃから出力信号を出力し、逆ヒステリシス回路１は、論理Ｌレベルに対応する電圧レベルにて出力信号ＯＵＴを出力端子から出力する。
【００２８】
図２（ａ）に示すように、逆ヒステリシス回路１の入力端子に入力される入力信号ＩＮの電圧レベルは、例えば時刻ｔ１０において「０．０Ｖ」であり、一定の割合で高くなる。すなわち、例えば時刻ｔ１１において「２．８Ｖ」を上回り、例えば時刻ｔ１２において「３．０Ｖ」を上回り、そして例えば時刻ｔ１３において「５．０Ｖ」に達する。その後、入力信号ＩＮの電圧レベルは、一定の割合で低下する。すなわち、例えば時刻ｔ１４において「３．０Ｖ」を下回り、例えば時刻ｔ１５において「２．８Ｖ」を下回り、最終的には「０．０Ｖ」に達する。
【００２９】
時刻ｔ１１より以前においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルに達していない。そのため、第１インバータ１０の出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。同様に、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルに達していない。そのため、第２インバータ２０の出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。
【００３０】
このとき、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２の電圧レベルは論理Ｌレベルに対応して一定であるため、第１及び第２フリップフロップ３２及び３５の出力端子３２ｃ及び３５ｃから出力される出力信号の電圧レベルに変化はない。すなわち、第１フリップフロップ３２が論理Ｌレベルに対応する電圧レベルにて出力端子３２ｃから出力信号を出力しているため、ＡＮＤゲート３４は論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力する。したがって、第２フリップフロップ３５が論理Ｈレベルに対応する電圧レベルにて出力端子３５ｃから出力信号を保持し、ＮＯＴゲート３６にて論理レベルが反転されるため、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｌレベルに対応する電圧レベルにて出力端子から出力信号を出力することになる。
【００３１】
時刻ｔ１１においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを上回るため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルに達していないため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。
【００３２】
このとき、第１フリップフロップ３２の入力端子３２ａに入力される入力信号は、ＮＯＴゲート３１によって論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第１フリップフロップ３２の入力端子３２ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第１フリップフロップ３２は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３２ｃから出力する出力信号の電圧レベルを変化させる。すると、ＡＮＤゲート３４が論理Ｌレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力するため、第１及び第２フリップフロップ３２及び３５の入力端子３２ｂ及び３５ｂには、論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力されることになる。そのため、第１及び第２フリップフロップ３２及び３５は、論理Ｌレベルに対応する電圧レベルにて出力信号を出力端子３２ｃ及び３５ｃからそれぞれ出力する。したがって、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から出力信号を出力することになる。
【００３３】
なお、第１フリップフロップ３２の入力端子３２ｂに論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力された後、第１フリップフロップ３２は論理Ｌレベルに対応する電圧レベルにて出力端子３２ｃから出力信号を出力することになり、ＡＮＤゲート３４が論理Ｈレベルに対応する電圧レベルにて出力端子３４ｃから出力信号を出力するため、第１及び第２フリップフロップはともに、論理Ｌレベルに対応する出力信号を出力端子３２ｃ及び３５ｃからそれぞれ出力することになる。こうした状態が上記時刻ｔ１２（正確には時刻１４）まで継続される。
【００３４】
このように、第１フリップフロップ３２は、入力信号ＩＮの立ち上がり時に、「論理Ｌ→論理Ｈ→論理Ｌ」といった１パルスを出力端子３２ｃから出力する。また、第２フリップフロップ３３は、入力端子３５ｂにパルスが入力されることで、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに立ち上げている。
【００３５】
時刻ｔ１２においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを既に上回っているため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルが維持されている。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを上回るため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。このとき、第２フリップフロップ３５の入力端子３５ａに入力される入力信号は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するものの、第２フリップフロップ３５は、出力端子３５ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路１は、図２（ｄ）に示すように、出力端子から出力する出力信号の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１４まで継続される。
【００３６】
時刻ｔ１４においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを依然として上回っているため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルを維持している。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを下回るため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。
【００３７】
このとき、第２フリップフロップ３５の入力端子３５ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第２フリップフロップ３５の入力端子３５ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第２フリップフロップ３５は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３５ｃから出力する出力信号の電圧レベルを変化させる。したがって、逆ヒステリシス回路１は、図２（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から出力していた出力信号を、論理Ｌレベルに対応する電圧レベルに変更して出力端子から出力することになる。なお、第１フリップフロップ３２の入力端子３２ｂに入力される入力信号の電圧レベルに変化はないため、こうした状態が上記時刻ｔ１５（正確には時刻１５以降も）まで継続される。
【００３８】
時刻ｔ１５においては、入力信号ＩＮの電圧レベルは、上記第１閾値電圧レベルを下回るため、第１インバータの出力信号である第１出力信号ＯＵＴ１は、図２（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値電圧レベルを既に下回っているため、第２インバータの出力信号である第２出力信号ＯＵＴ２は、図２（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルを維持している。このとき、第１フリップフロップ３２の入力端子３２ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するものの、第１フリップフロップ３２は、出力端子３２ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路１は、図２（ｄ）に示すように、出力端子から出力する出力信号の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１５以後も継続される。
【００３９】
このようにして、入力信号の立ち上がり時における閾値電圧レベルを上記第１閾値電圧レベル（「２．８Ｖ」）とし、入力信号の立ち下がり時における閾値電圧レベルを上記第２閾値電圧レベル（「３．０Ｖ」）としており、逆ヒステリシス回路が実現されている。
【００４０】
以上説明した本実施の形態の逆ヒステリシス回路１によれば、第１出力信号ＯＵＴ１の立ち上がり時にパルスを生成する第１フリップフロップ３２と、そのパルス及び第２出力信号ＯＵＴ２に基づいて出力信号を生成する第２フリップフロップ３５とを含んで出力信号生成部３０を構成しているため、逆ヒステリシス回路１への入力信号の周波数に変化が生じた場合であれ、確実に動作することができるようになる。
【００４１】
（第２の実施の形態）
以下、この発明に係る逆ヒステリシス回路の第２の実施の形態について、図３及び図４を参照しつつ説明する。なお、図３は、本実施の形態の全体構成の一例を示す等価回路図であり、図４は、本実施の形態の動作の一例を示すタイミングチャートである。
【００４２】
同図３に示されるように、この実施の形態の逆ヒステリシス回路１ａも、基本的には、先の第１の実施の形態の逆ヒステリシス回路１に準じた構成を有している。ただし、先の第１の実施の形態では、単一の閾値電圧レベルを有する通常のインバータが第１及び第２インバータ１０及び２０として採用されているのに対し、本実施の形態では、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータが第１及び第２インバータ１０ａ及び２０ａとして採用されている。なお、本実施の形態も、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されている。
【００４３】
詳しくは、図３に示すように、逆ヒステリシス回路１ａは、シュミットトリガインバータを第１インバータ１０ａとして有している。この第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち上がる場合においては、立ち上がり閾値電圧レベル（例えば「２．８Ｖ」）を下回っているとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力するものの、立ち上がり閾値電圧レベル以上になるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。一方、第１インバータ１０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち下がる場合においては、立ち下がり閾値電圧レベル（例えば「２．２Ｖ」）を上回っているとき、論理Ｈレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力するものの、立ち下がり閾値電圧レベル以下となるとき、論理Ｌレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第１出力信号ＯＵＴ１を出力する。このように、入力信号の立ち上がり時における立ち上がり閾値電圧レベルが入力信号の立ち下がり時における立ち下がり閾値電圧レベルよりも高くなっている。
【００４４】
また、図３に示すように、逆ヒステリシス回路１ａは、シュミットトリガインバータを第２インバータ２０ａとして有している。この第２インバータ２０ａは、先の第１インバータ１０ａと同様に、逆ヒステリシス回路１ａとしての入力端子が前段に接続されており、出力信号生成部３０（正確にはＮＯＴゲート３１）が後段に接続されている。第２インバータ２０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち上がる場合においては、立ち上がり閾値電圧レベル（例えば「３．６Ｖ」）を下回っているとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力するものの、立ち上がり閾値電圧レベル以上になるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力する。一方、第２インバータ２０ａは、逆ヒステリシス回路１ａとしての入力端子から入力される入力信号ＩＮの電圧レベルが立ち下がる場合においては、立ち下がり閾値電圧レベル（例えば「３．０Ｖ」）を上回っているとき、論理Ｈレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力するものの、立ち下がり閾値電圧レベル以下となるとき、論理Ｌレベルに対応する一定の電圧レベルにて出力信号生成部３０（ＮＯＴゲート３１）に対して第２出力信号ＯＵＴ２を出力する。このように、入力信号の立ち上がり時における立ち上がり閾値電圧レベルが入力信号の立ち下がり時における立ち下がり閾値電圧レベルよりも高くなっている。また、第２インバータ２０ａの立ち下がり閾値電圧レベルは、第１インバータ１０ａの立ち上がり閾値電圧レベルよりも低く設定されている。
【００４５】
次に、逆ヒステリシス回路１ａの入力端子に入力される入力信号ＩＮに基づく動作例を図４に示す。この図４は、逆ヒステリシス回路１ａの動作の一例を示すタイミングチャートであり、基本的には、先の図２に示したタイミングチャートに準じている。
【００４６】
図４（ａ）に示すように、逆ヒステリシス回路１ａの入力端子に入力される入力信号ＩＮの電圧レベルは、例えば時刻ｔ２０において「０．０Ｖ」であり、一定の割合で高くなる。すなわち、例えば時刻ｔ２１において「２．８Ｖ」を上回り、例えば時刻ｔ１２において「３．６Ｖ」を上回り、そして例えば時刻ｔ２３において「５．０Ｖ」に達する。その後、入力信号ＩＮの電圧レベルは、一定の割合で低下する。すなわち、例えば時刻ｔ２４において「３．０Ｖ」を下回り、例えば時刻ｔ２５において「２．２Ｖ」を下回り、最終的には「０．０Ｖ」に達する。ここで、「時刻ｔ２０〜時刻２１」、「時刻ｔ２１〜時刻２２」、「時刻ｔ２２〜時刻２４」、「時刻ｔ２４〜時刻２５」及び「時刻ｔ２５以降」におけるそれぞれの逆ヒステリシス回路１ａの動作は、先の図２を用いて説明した、「時刻ｔ１０〜時刻１１」、「時刻ｔ１１〜時刻１２」、「時刻ｔ１２〜時刻１４」、「時刻ｔ１４〜時刻１５」及び「時刻ｔ１５以降」における逆ヒステリシス回路１の動作にそれぞれ準じている。そのため、ここでの重複する説明を割愛する。
【００４７】
図４に示すように、入力信号の立ち上がり時における閾値電圧レベルを、第１インバータ１０ａの立ち上がり閾値電圧レベル（「２．８Ｖ」）とし、入力信号の立ち下がり時における閾値電圧レベルを、第２インバータ２０ａの立ち下がり閾値電圧レベル（「３．０Ｖ」）とした逆ヒステリシス回路１ａが実現されている。
【００４８】
以上説明した本実施の形態の逆ヒステリシス回路１ａによっても、第１出力信号ＯＵＴ１の立ち上がり時にパルスを生成する第１フリップフロップ３２と、そのパルス及び第２出力信号ＯＵＴ２に基づいて出力信号を生成する第２フリップフロップ３５とを含んで出力信号生成部３０を構成しているため、逆ヒステリシス回路１ａへの入力信号の周波数に変化が生じた場合であれ、確実に動作することができるようになる。すなわち、本実施の形態の逆ヒステリシス回路１ａによっても、第１の実施の形態の逆ヒステリシス回路１に準じた効果を得ることができるようになる。さらに、本実施の形態の逆ヒステリシス回路１ａによれば、入力信号ＩＮの周波数が低い場合であっても、逆ヒステリシス回路１ａとしての動作がより安定するようになる。
【００４９】
なお、本発明に係る逆ヒステリシス回路は、上記各実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００５０】
上記各実施の形態では、第１及び第２インバータとして、単一の閾値電圧レベルを有する通常のインバータのみが採用されている、あるいは、入力信号の立ち上がり時における閾値電圧レベルよりも立ち下がり時における閾値電圧レベルの方が高いいわゆるシュミットトリガインバータのみが採用されていたが、これに限られない。他に例えば、第１インバータとして通常のインバータを採用し、第２インバータとしてシュミットトリガインバータを採用するとともに、第２インバータの立ち下がり閾値電圧レベルを第１インバータの第１閾値電圧レベルよりも高く設定することとしてもよい。同様に、第１インバータとしてシュミットトリガインバータを採用し、第２インバータとして通常のインバータを採用するとともに、第２インバータの第２閾値電圧レベルを第１インバータの立ち下がり閾値電圧レベルよりも高く設定することとしてもよい。こうした構成によっても、上記各実施の形態に準じた効果を得ることができ、所期の目的を達成することはできる。
【００５１】
上記各実施の形態（変形例を含む）では、逆ヒステリシス回路１及び１ａは、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に適用されていることとしたが、こうしたオフ保持回路に限らず、広く適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の逆ヒステリシス回路に係る第１の実施の形態について、その等価回路の一例を示す図。
【図２】（ａ）〜（ｄ）は、同第１の実施の形態の動作の一例を示すタイミングチャート。
【図３】本発明の逆ヒステリシス回路に係る第２の実施の形態について、その等価回路の一例を示す図。
【図４】（ａ）〜（ｄ）は、同第２の実施の形態の動作の一例を示すタイミングチャート。
【符号の説明】
【００５３】
１、１ａ…逆ヒステリシス回路、１０、１０ａ…第１インバータ、２０、２０ａ…第２インバータ、３０…出力信号生成部、３１…ＮＯＴゲート、３２…第１フリップフロップ、３２ａ…入力端子、３２ｂ…入力端子、３２ｃ…出力端子、３３…ＮＯＴゲート、３４…ＡＮＤゲート、３４ａ…入力端子、３４ｂ…入力端子、３４ｃ…出力端子、３５…第２フリップフロップ、３５ａ…入力端子、３５ｂ…入力端子、３５ｃ…出力端子、３６…ＮＯＴゲート。
【特許請求の範囲】
【請求項１】
入力信号の立ち下がり時における閾値電圧レベルが立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路であって、
前記入力信号が第１閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する一方、前記入力信号が第１閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する第１インバータと、
前記入力信号が第１閾値電圧レベルよりも高い第２閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する一方、前記入力信号が第２閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する第２インバータと、
第１出力信号及び第２出力信号の電圧レベルに基づいて、前記入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、前記入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部とを備え、
前記出力信号生成部は、第１出力信号の立ち上がり時にパルスを生成する第１フリップフロップと、前記パルス及び第２出力信号に基づいて前記出力信号を生成する第２フリップフロップとを含んで構成されることを特徴とする逆ヒステリシス回路。
【請求項２】
第１及び第２インバータは、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータであり、
第２インバータへの入力信号の立ち下がり時における閾値電圧レベルは、第１インバータへの入力信号の立ち上がり時における閾値電圧レベルよりも高く設定されていることを特徴とする請求項１に記載の逆ヒステリシス回路。
【請求項３】
第１及び第２フリップフロップは、データ端子、クロック端子、リセット端子、及び出力端子を有するＤフリップフロップであり、
第１フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第１インバータにＮＯＴゲートを介して接続され、その出力端子が第１及び第２フリップフロップのリセット端子にＮＯＴゲートを介してそれぞれ接続されており、
第２フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第２インバータに接続され、その出力端子が当該逆ヒステリシス回路としての出力端子に接続されていることを特徴とする請求項１または２に記載の逆ヒステリシス回路。
【請求項１】
入力信号の立ち下がり時における閾値電圧レベルが立ち上がり時における閾値電圧レベルよりも高い逆ヒステリシス回路であって、
前記入力信号が第１閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する一方、前記入力信号が第１閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第１出力信号を出力する第１インバータと、
前記入力信号が第１閾値電圧レベルよりも高い第２閾値電圧レベル以下であるとき、第１論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する一方、前記入力信号が第２閾値電圧レベルを超えるとき、第２論理レベルに対応する一定の電圧レベルにて第２出力信号を出力する第２インバータと、
第１出力信号及び第２出力信号の電圧レベルに基づいて、前記入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、前記入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部とを備え、
前記出力信号生成部は、第１出力信号の立ち上がり時にパルスを生成する第１フリップフロップと、前記パルス及び第２出力信号に基づいて前記出力信号を生成する第２フリップフロップとを含んで構成されることを特徴とする逆ヒステリシス回路。
【請求項２】
第１及び第２インバータは、入力信号の立ち上がり時における閾値電圧レベルが入力信号の立ち下がり時における閾値電圧レベルよりも高いシュミットトリガインバータであり、
第２インバータへの入力信号の立ち下がり時における閾値電圧レベルは、第１インバータへの入力信号の立ち上がり時における閾値電圧レベルよりも高く設定されていることを特徴とする請求項１に記載の逆ヒステリシス回路。
【請求項３】
第１及び第２フリップフロップは、データ端子、クロック端子、リセット端子、及び出力端子を有するＤフリップフロップであり、
第１フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第１インバータにＮＯＴゲートを介して接続され、その出力端子が第１及び第２フリップフロップのリセット端子にＮＯＴゲートを介してそれぞれ接続されており、
第２フリップフロップは、そのデータ端子における電圧レベルが第２論理レベルに対応する電圧レベルに固定されているとともに、そのクロック端子が第２インバータに接続され、その出力端子が当該逆ヒステリシス回路としての出力端子に接続されていることを特徴とする請求項１または２に記載の逆ヒステリシス回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−８８７７８（Ｐ２００９−８８７７８Ａ）
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願番号】特願２００７−２５３４８２（Ｐ２００７−２５３４８２）
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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