信号増幅器
【課題】高速動作を可能とし、素子ばらつきに依存しない高信頼性動作を可能としている増幅器の提供。
【解決手段】一方の入力が他方の出力に接続され一方の出力が他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、インバータを構成する第1及び第2のトランジスタ対(MP1、MN1及びMP2、MN2)のうち、各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して第1及び第2のインバータの入力(1、2)にそれぞれ接続され、リセット時には、第1及び第2のインバータの互いの入力と出力(OUT、OUTB)を非接続とした状態で第1及び第2のインバータの入力には基準信号(VR)が共通に供給され、各一方のトランジスタはダイオード接続され、第1及び第2の容量には基準信号(VR)と各一方のトランジスタの制御端子との電圧差が蓄積される。
【解決手段】一方の入力が他方の出力に接続され一方の出力が他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、インバータを構成する第1及び第2のトランジスタ対(MP1、MN1及びMP2、MN2)のうち、各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して第1及び第2のインバータの入力(1、2)にそれぞれ接続され、リセット時には、第1及び第2のインバータの互いの入力と出力(OUT、OUTB)を非接続とした状態で第1及び第2のインバータの入力には基準信号(VR)が共通に供給され、各一方のトランジスタはダイオード接続され、第1及び第2の容量には基準信号(VR)と各一方のトランジスタの制御端子との電圧差が蓄積される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号増幅器に関し、特に、センスアンプや電圧比較器等のように、デジタル信号を入力して増幅するデジタル信号増幅器に適用して好適な増幅器に関する。
【背景技術】
【0002】
図13は、フリップフロップ型電圧比較回路よりなる従来のセンスアンプ回路の構成を示す図である。このセンスアンプ回路(フリップフロップ型電圧比較回路)は、トランジスタの製造ばらつきによるオフセットをキャンセルものである。より詳細には、図13を参照すると、このセンスアンプ回路は、ソースがSspに共通接続され、ドレインがビット線(ビット線対)BL1及びBL2にそれぞれ接続され、ゲートがビット線BL2及びBL1にそれぞれ接続されたPMOSトランジスタMP91及びMP92と、ソースがSsnに共通接続され、ドレインがスイッチSW92及びSW94を介してビット線BL1及びBL2にそれぞれ接続され、ゲートが容量C91及びC92を介してビット線BL2及びBL1にそれぞれ接続されたNMOSトランジスタMN91及びMN92と、を備え、NMOSトランジスタMN91及びMN92のゲートとドレイン間にはスイッチSW91及びSW93が配設されている。
【0003】
図14は、図13の回路の動作を説明するためのタイミング波形図である。また、図15、図16、図17は、それぞれ、図14の各タイミングにおける、図13の回路接続を示す図である。なお、図15、図16、図17では、図13におけるオフのスイッチは図示されない。
【0004】
図15に示すように、Ssn、Ssp、BL1、BL2=VCC/2とされ、スイッチSW91、SW92、SW93、SW94がオン状態とされると、容量C91及びC92の両端がそれぞれ同電位VCC/2となり、各容量C91及びC92の電荷がゼロにリセットされる。
【0005】
図16に示すように、図15でオン状態にあったスイッチSW92、SW94がオフ状態とされ(図14のタイミング(b)参照)、SsnがVCC/2からVdcに下がると(図14のTa参照)、NMOSトランジスタMN91及びMN92がオン状態となり、それぞれダイオード接続構成のソースフォロワ動作を生じる。それにより、NMOSトランジスタMN91のゲート電圧は(Vdc+Vtn91)となり、NMOSトランジスタMN92のゲート電圧は(Vdc+Vtn92)となる。ただし、Vtn91及びVtn92は、それぞれNMOSトランジスタMN91及びMN92の閾値電圧である。このとき、NMOSトランジスタMN91及びMN92ゲート電圧と、VCC/2との電位差が、容量C91及びC92にそれぞれ保持される。
【0006】
図17に示すように、図16でオン状態にあったスイッチSW91、SW93がオフ状態とされ、図16でオフ状態にあったスイッチSW92、SW94がオン状態とされ、SsnがGND電位となり、Sspは電源電圧VCCとされる(図14のタイミング(c)参照)。このとき、NMOSトランジスタMN91及びMN92はソース電位Ssnが低下するため、ゲート・ソース間電圧が増加し、各トランジスタには同一電流が流れる。
【0007】
ここで、ビット線BL1にデータとして電圧(VCC/2+Δ)が印加されると、トランジスタMP92、MN92のゲート電圧はそれぞれΔだけ高くなる。このため、PMOSトランジスタMP92のドレイン電流(drain-to-source電流)が減少し、NMOSトランジスタMN92のドレイン電流が増加し、ビット線のBL2の電位の低下により、NMOSトランジスタMP91のドレイン電流(source-to-drain電流)も増加し、ビット線BL1の電位が引き上げられる。
【0008】
この結果、
BL1=VCC、BL2=GND
となって安定する。
【0009】
図13のフリップフロップ型電圧比較回路においては、期間Ta(図14参照)に、ダイオード接続トランジスタMN91及びMN92のソースフォロワ動作により、電位差(Vt+Vdc)を容量に蓄積することで、データに対して閾値電圧Vtに依存しない動作が可能である。
【0010】
また、フリップフロップ型電圧比較回路において、トランジスタの製造ばらつきによるオフセットをキャンセルするための構成として、例えば図18に示すような構成が知られている(特許文献2参照)。図19は、図18のスイッチのオン・オフ制御を示すタイミング図、図20乃至図22は、図18の回路の、図19の各ステップにおける接続構成を示す図である。
【0011】
図18を参照すると、このフリップフロップ型電圧比較回路は、ソースが電源VDDに接続されゲートがSTBB(STBの相補信号)に接続されたPMOSトランジスタMP83と、ソースがPMOSトランジスタMP83のドレインに共通接続されたPMOSトランジスタMP81及びMP82と、ソースが電源VSSに接続されゲートがSTBに接続されたNMOSトランジスタMN83と、ソースがNMOSトランジスタMN83のドレインに共通接続され、ドレインがPMOSトランジスタMP81及びMP82のドレインにそれぞれ接続されたNMOSトランジスタMN81及びMN82とを備えている。
【0012】
PMOSトランジスタMP81、NMOSトランジスタMN81のゲートは共通接続され、容量C81、スイッチSW85を介して入力信号VIに接続され、PMOSトランジスタMP82、NMOSトランジスタMN82のゲートは共通接続され、容量C82、スイッチSW87を介して基準信号VRに接続されている。PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたゲートと共通接続されたドレイン間にはスイッチSW83を備えている。PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたゲートと共通接続されたドレイン間にはスイッチSW84を備えている。PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたドレインと、PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたゲートとの間にはスイッチSW81を備えている。PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたドレインと、PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたゲートとの間にはスイッチSW82を備えている。容量C81とスイッチSW85の接続点と、容量C82とスイッチSW87の接続点との間には、スイッチSW86を備えている。スイッチSW81〜SW87は制御信号(図示せず)によりそのオン・オフが制御される。
【0013】
このフリップ・フロップ型の電圧比較回路は、インバータをなすMOSトランジスタMN81及びMP81の共通ゲートと、インバータをなすMOSトランジスタMN82及びMP82の共通ゲートが、それぞれ予め論理反転電圧(インバータの入力と出力が一致する電圧)にリセットされ、上記共通ゲートの一方に、基準信号と基準信号に対して正又は負となる入力データ信号との電位差が与えられる。そして、MOSトランジスタMN83及びMP83のそれぞれのゲートにストローブ信号STB及びその反転信号STBBが与えられ、フリップ・フロップ回路が活性化された時に、正帰還がかかって、上記共通ゲート間の電位差を増幅する。かかる構成により、基準信号とデータ信号との電位差が僅かであっても、これらの電圧比較を高速に行なうことができる。以下その動作を説明する。
【0014】
図19及び図20を参照すると、ステップ1では、ストローブ信号STBはHIGHレベルとされ、スイッチSW81、SW82はオフ状態、スイッチSW83、SW84、SW86はオン状態とされ、スイッチSW85はオフ状態、スイッチSW87はオン状態とされる。インバータをなすPMOSトランジスタMP81、NMOSトランジスタMN81、及び、インバータをなすPMOSトランジスタMP82、NMOSトランジスタMN82のそれぞれについてドレインとゲートを接続(ダイオード接続)する。このとき、それぞれのインバータの入力と出力は一致し、その電圧VA、VBは論理反転電圧となる。そして基準信号VRとそれぞれのインバータの論理反転電圧VA、VBとの電位差を、容量C81及びC82にそれぞれ蓄積する。
【0015】
論理反転電圧VA、VBは、素子ばらつきがあると異なる電圧となるが、容量に基準信号VRとの電位差を保持することで、素子ばらつきに依存しない動作が可能である。
次に、図19及び図21を参照すると、ステップ2では、ストローブ信号STBはLOWレベルとされ、STBBはHIGHレベルとされ、MOSトランジスタMP83、MN83はオフとされる。また、スイッチSW81、SW82、SW83、SW84、SW86はオフ状態とされ、スイッチSW85、SW87はオン状態とされる。NMOSトランジスタMN81及びMN82の共通ソース、PMOSトランジスタMP81及びMP82の共通ソースはフローティング状態とされる。容量C82の一端には引き続き基準信号VRが印加され、一方、容量C81の一端には、入力信号VIが印加される。これにより、MOSトランジスタMN81及びMP81のゲート電圧は、ステップ1で容量C81に蓄積された電圧(VA−VR)に電圧VIが加算され、VI+(VA−VR)=(VI−VR)+VAとなる。すなわちMOSトランジスタMN81及びMP81のゲート電圧は、論理反転電圧VAから入力信号VIと基準信号VRとの電圧差(VI−VR)だけずれた電圧となる。
【0016】
図19及び図22を参照すると、ステップ3では、ストローブ信号STBはHIGHレベルとされ、スイッチSW81、SW82はオン状態、スイッチSW83、SW84、SW86はオフ状態とされ、スイッチSW85、SW87はオフ状態とされる。MOSトランジスタMP83及びMN83がオンとされ、フリップ・フロップ回路が活性化されると、MOSトランジスタMP81、MN81の共通ドレインの電圧VO(フリップ・フロップ回路の出力電圧)は、共通ゲート電圧{(VI−VR)+VA}に応じて変化する。
【0017】
VI>VRのとき、インバータをなすMOSトランジスタMN81、MP81の共通ゲートはVAよりも高電位とされているので、フリップ・フロップ回路(MOSトランジスタMN81、MN82、MP81、MP82)が活性化されると出力電圧VOは引き下げられ、
VO=VSS
で安定となる。
【0018】
一方、VI<VRのときは、MOSトランジスタMN81、MP81の共通ゲートはVAよりも低電位とされているので、フリップ・フロップ回路が活性化されると出力電圧VOは引き上げられ、
VO=VDD
となる。
【0019】
【特許文献1】特開昭62−273694号公報
【特許文献2】特開平05−218825号公報
【発明の開示】
【発明が解決しようとする課題】
【0020】
フリップフロップ回路は、メモリのセンスアンプや表示ドライバのデータ受信回路などに好適とされるが、Si(シリコン)半導体の場合、微細化や低電圧化により素子ばらつきによる影響が増加し、誤動作や感度低下の原因となる。またTFT(薄膜トランジスタ)の場合、ガラス基板上へメモリやドライバを集積化した場合、素子ばらつきの影響大となり、Siと相対的に同じ課題が生じる。
【0021】
図13に示した従来のセンスアンプ回路において、ソースフォロワ動作は、安定するまでに時間を要し、ソースフォロワ動作によるVt(閾値電圧)の検出は、高速動作が困難である、という問題がある。また、4電源必要(VCC、0、VCC/2、Vdc)が必要とされる。
【0022】
図18に示した従来のフリップフロップ電圧比較器においては、入力信号VIは容量C81を介してインバータをなすMOSトランジスタMP81、MN81の共通ゲートに印加される。このとき、前記共通ゲートは、スイッチSW82、SW83とも接続されており、容量C81と寄生容量(MN81、MP81、SW82、SW83)による容量結合により、前記共通ゲートに印加される入力信号は、その電圧精度が低下し易く、動作マージンが低い、という問題がある。さらに、各データ毎の補正が必須であり、一度検出した補正値を複数のデータで利用することができないため、高速動作への対応が難しい、という課題もある。
【課題を解決するための手段】
【0023】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【0024】
本発明の1つのアスペクト(側面)に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する。
【0025】
本発明の他のアスペクト(側面)に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第1及び第2のインバータの入力と、前記各他方のトランジスタの制御端子との間に接続される前記第3及び第4の容量を備え、前記リセット時に、前記基準信号と前記各他方のトランジスタの制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
【0026】
本発明の1つのアスペクト(側面)に係る信号増幅器においては、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、前記第1導電型の第1のトランジスタの制御端子に一端が接続され、前記第2導電型の第1のトランジスタの制御端子に他端が接続された第1の容量と、前記第1導電型の第2トランジスタの制御端子に一端が接続され、前記第2導電型の第2トランジスタの制御端子に他端が接続された第2の容量と、を備え、前記第1導電型の第1及び第2のトランジスタの制御端子が、それぞれ前記第1及び第2のインバータの入力とされ、以下の第1乃至第3の接続状態を切替制御する制御回路を有する。
【0027】
本発明において、第1の接続状態では、前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1及び第2のインバータの入力に、基準信号が共通に印加され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される。
【0028】
第2の接続状態では、前記第1及び第2のインバータの入力に第1及び第2の入力信号がそれぞれ供給され、且つ、前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除される。
【0029】
第3の接続状態では、前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される。本発明において、前記第3の接続状態では、前記第1及び第2のインバータの入力と、前記第1及び第2の入力信号の入力端子とが非接続とされる、構成としてもよい。
【0030】
本発明において、前記制御回路は、前記基準信号の供給端子と前記第1のインバータの入力との間、及び、前記基準信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第1及び第2のスイッチと、前記第1の入力信号の供給端子と前記第1のインバータの入力との間、及び、前記第2の入力信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第3及び第4のスイッチと、前記第2導電型の第1のトランジスタの制御端子と前記第1のインバータの出力の間に接続された第5のスイッチと、前記第2導電型の第2のトランジスタの制御端子と前記第2のインバータの出力との間に接続された第6のスイッチと、前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、を備えている。
【0031】
本発明において、第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
【0032】
本発明の他のアスペクト(側面)に係る信号増幅器は、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、前記第2導電型の第1のトランジスタの制御端子と前記第1導電型の第1のトランジスタの制御端子との間に直列に接続された第1及び第3の容量と、前記第2導電型の第2トランジスタの制御端子と前記第1導電型の第2トランジスタの制御端子との間に直列に接続された第2及び第4の容量と、を備え、前記第1及び第3の容量の接続点が前記第1のインバータの入力とされ、前記第2及び第4の容量の接続点が前記第2のインバータの入力とされ、以下の第1乃至第3の接続状態を切替制御する制御回路を有する。
【0033】
本発明において、第1の接続状態では、前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1導電型の第1及び第2のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第1及び第2のインバータの入力に、基準信号が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される。
【0034】
第2の接続状態では、前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1のインバータの入力に、第1の入力信号が供給され、前記第2のインバータの入力に、第2の入力信号が供給される。
【0035】
第3の接続状態では、前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される。本発明において、前記第3の接続状態では、前記第1のインバータの入力と前記第1の入力信号の入力端子とが非接続とされ、前記第2のインバータの入力と前記第2の入力信号の入力端子とを非接続としてもよい。
【0036】
本発明において、前記制御回路は、
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、を備えている。
【0037】
本発明において、第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
【0038】
本発明において、前記第2の入力信号を、前記第1の入力信号の相補信号としてもよい。また、本発明において、前記第1及び第2の入力信号の少なくとも一方を、デジタルデータ信号とし、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される。
【0039】
本発明において、前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第1乃至第3の接続状態を順次とるように、切替制御するようにしてもよい。あるいは、本発明において、前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに対して、前記第1乃至第3の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第1の接続状態を省略し、前記第2及び第3の状態をとるように切替制御する、ようにしてもよい。
【0040】
本発明に係る増幅器は、センスアンプ、フリップフロップ型電圧比較器、ラッチ回路等に適用してもよい。
【発明の効果】
【0041】
本発明によれば、フリップフロップを構成する2つのインバータの各入力に予め基準信号を印加し、インバータに所定の電流を流した状態でトランジスタの特性ばらつきの補正値を検出し、容量に保持し、その補正値を用いてフリップフロップ動作を行うことで、トランジスタの特性ばらつきに依存しない高信頼性動作を可能とし、同時に高速動作を可能としている。
【0042】
本発明によれば、一旦検出したトランジスタの特性ばらつきの補正値を、入力信号として入力される複数のデータに対しても利用できるので、高い周波数のデータ信号に対しても利用可能である。
【発明を実施するための最良の形態】
【0043】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明に係る信号増幅器は、図1を参照すると、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((MP1、MN1)及び(MP2、MN2))のうち少なくとも各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して、前記第1及び第2のインバータの入力(1、2)にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)を非接続とした状態で、前記第1及び第2のインバータの入力(1、2)は基準信号(VR)を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(MN1、MN2)はダイオード接続され、前記第1及び第2の容量(C1、C2)には、前記基準信号(VR)と前記各一方のトランジスタ(MN1、MN2)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力(1、2)は前記基準信号(VR)から切断され、前記各一方のトランジスタ(MN1、MN2)のダイオード接続は解除され、前記第1及び第2のインバータの入力(1、2)は第1及び第2の入力信号(S1、S2)を受け、つづいて、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成する。本発明において、前記バイアス信号(BP)を前記基準信号(VR)と共通とし、前記各一方のトランジスタ(MN1、MN2)の制御端子を前記第1及び第2のインバータの入力(1、2)としてもよい。
【0044】
あるいは本発明に係る信号増幅器は、図7を参照すると、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((MP1、MN1)及び(MP2、MN2))のうち少なくとも各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して、前記第1及び第2のインバータの入力(1、2)にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)を非接続とした状態で、前記第1及び第2のインバータの入力(1、2)は基準信号(VR)を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(MN1、MN2)はダイオード接続され、各他方のトランジスタ(MP1、MP2)の制御端子はバイアス信号(BP)をそれぞれ受け、前記第1及び第2の容量(C1、C2)には、前記基準信号(VR)と前記各一方のトランジスタ(MN1、MN2)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力(1、2)は前記基準信号(VR)から切断され、前記各他方のトランジスタ(MP1、MP2)の制御端子はバイアス信号(BP)から切断され、前記各一方のトランジスタ(MN1、MN2)のダイオード接続は解除され、前記第1及び第2のインバータの入力(1、2)は第1及び第2の入力信号(S1、S2)をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第1及び第2のインバータの入力(1、2)と、前記各他方のトランジスタ(MP1、MP2)の制御端子との間に接続される前記第3及び第4の容量(C3、C4)を備え、前記リセット時に、前記基準信号(VR)と前記各他方のトランジスタ(MP1、MP2)の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。本発明において、前記第1及び第2のインバータの互いの(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成するときに、前記第1及び第2のインバータの入力(1、2)が前記第1及び第2の入力信号(S1、S2)から切断された状態としてもよい。
【0045】
より詳細には、図1を参照すると、第1の電源(VDD)及び第2の電源(VSS)間に直列に接続され、第1のインバータを構成する、第1導電型の第1トランジスタ(MP1)及び第2導電型の第1トランジスタ(MN1)と、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ(MP2)及び第2導電型の第2トランジスタ(MN2)と、前記第1導電型の第1のトランジスタ(MP1)の制御端子と前記第2導電型の第1トランジスタ(MN1)の制御端子の間に接続された第1の容量(C1)と、前記第1導電型の第2トランジスタ(MP2)の制御端子と前記第2導電型の第2トランジスタ(MN2)の制御端子の間に接続された第2の容量(C2)と、を備え、前記第1導電型の第1及び第2のトランジスタ(MP1、MP2)の制御端子が、それぞれ前記第1及び第2のインバータの入力(1、2)とされている。
【0046】
この回路は、以下の第1乃至第3の接続状態をとる。すなわち、第1の接続状態(第1の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)と前記第2のインバータ(MP2及びMN2)の入力(2)とを非接続とし且つ前記第2のインバータの出力(OUT)と前記第1のインバータの入力(1)とを非接続とし、前記第1及び第2のインバータの入力(1、2)に、基準信号(VR)が共通に印加され、且つ、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)はともにダイオード接続される。
【0047】
第2の接続状態(第2の期間)では、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)のダイオード接続が解除され、前記第1のインバータの入力(1)に第1の入力信号(S1)が供給され、前記第2のインバータの入力(2)に第2の入力信号(S2)が供給される。
【0048】
第3の接続状態(第3の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)が前記第2のインバータ(MP2及びMN2)の入力(2)に接続され、且つ、前記第2のインバータ(MP2及びMN2)の出力(OUT)が前記第1のインバータ(MP1及びMN1)の入力(1)に接続される。本発明において、第3の接続状態では、前記第1及び第2のインバータの入力(1、2)と、前記第1及び第2の入力信号(S1、S2)との入力端子とが非接続とされる、構成としてもよい。
【0049】
あるいは、本発明に係る信号増幅器は、図7を参照すると、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1トランジスタ(MP1)及び第2導電型の第1トランジスタ(MN1)と、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ(MP2)及び第2導電型の第2トランジスタ(MN2)と、前記第2導電型の第1トランジスタ(MN1)の制御端子と前記第1導電型の第1のトランジスタ(MP1)の制御端子との間に直列に接続された第1及び第3の容量(C1及びC3)と、前記第2導電型の第2トランジスタ(MN2)の制御端子と前記第1導電型の第2トランジスタ(MP2)の制御端子との間に直列に接続された第2及び第4の容量(C2及びC4)と、を備え、前記第1及び第3の容量(C1及びC3)の接続点が前記第1のインバータの入力(1)とされ、前記第2及び第4の容量(C2及びC4)の接続点が前記第2のインバータの入力(2)とされている。
【0050】
この回路は、以下の第1乃至第3の接続状態をとる。第1の接続状態(第1の期間)では、前記第1のインバータの出力(OUTB)と前記第2のインバータの入力(2)とを非接続とし且つ前記第2のインバータの出力(OUT)と前記第1のインバータの入力(1)とを非接続とし、前記第1導電型の第1及び第2のトランジスタ(MP1及びMP2)の制御端子に、バイアス信号(BP)が共通に印加され、前記第1及び第2のインバータの入力(1、2)に、基準信号(VR)が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)がともにダイオード接続される。
【0051】
第2の接続状態(第2の期間)では、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)のダイオード接続が解除され、前記第1のインバータの入力(1)に、第1の入力信号(S1)が供給され、前記第2のインバータの入力(2)に、第2の入力信号(S2)が供給される。
【0052】
第3の接続状態(第3の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)が前記第2のインバータ(MP2及びMN2)の入力(2)に接続され、且つ、前記第2のインバータ(MP2及びMN2)の出力(OUT)が前記第1のインバータ(MP1及びMN1)の入力(1)に接続される。本発明において、第3の接続状態では、前記第1のインバータの入力(1)と前記第1の入力信号(S1)の入力端子とが非接続とされ、前記第2のインバータの入力(2)と前記第2の入力信号(S2)の入力端子とは非接続とされる。
【0053】
本発明において、前記第1の接続状態は、リセット期間とされ、前記第2導電型の第1、第2のトランジスタ(MN1及びMN2)の制御端子の電圧と、前記基準信号(VR)との差電圧が、前記第1及び第2の容量(C1及びC2)に蓄積され、つづく前記第2及び第3の接続状態による入力信号(S1、S2)に応じたフリップフロップ動作において、素子ばらつきに依存しない動作を可能としてなる。本発明において、前記第2の入力信号(S2)を、前記第1の入力信号(S1)の相補信号としてもよい。また、本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方を、デジタルデータ信号とし、前記基準信号(VR)が、前記デジタルデータ信号の振幅の範囲内に設定される。本発明において、前記第1導電型、第2導電型を、それぞれPチャネル、Nチャネルとして構成することができ、あるいは、それぞれNチャネル、Pチャネルとして構成してもよい。
【0054】
本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方に、連続して入力される複数のデータ対して、各データ毎に、前記第1乃至第3の接続状態(第1乃至第3の期間)を順次とるように、切替制御する、ようにしてもよい。
【0055】
あるいは、本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方に、連続して入力される複数のデータ対して、最初のデータに対して、前記第1乃至第3の接続状態(第1乃至第3の期間)を順次切替制御し、以降の各データに対しては、前記第2及び第3の状態(第2及び第3の期間)を順次とるように切替制御する、ようにしてもよい。
【0056】
更に補足すれば、本発明において、電源数は少ない構成が好ましく、添付図面は電源数3又は4(VDD、VSS、VR、及びBP)の実施例を示す。しかしながら、電源の追加が可能な場合には、バイアス信号を追加した以下の実施形態(不図示)も可能である。
【0057】
本発明に係る信号増幅器は、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタ)及び(第1導電型の第2のトランジスタ及び第2導電型の第2のトランジスタ))のうち少なくとも各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)はダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)のダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する。
本発明において、前記バイアス信号(第1及び第2のバイアス信号)を前記基準信号と共通とし、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子を前記第1及び第2のインバータの入力としてもよい。
あるいは、本発明に係る信号増幅器は、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタ)及び(第1導電型の第2のトランジスタ及び第2導電型の第2のトランジスタ))のうち少なくとも各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)はダイオード接続され、各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)から切断され、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)のダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。
本発明において、前記第1及び第2のインバータの入力と、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との間に接続される前記第3及び第4の容量を更に備え、前記リセット時に、前記基準信号と前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
また本発明において、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成するときに、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態としてもよい。以下では、電源数の少ない構成の実施例に即して説明する。
【実施例】
【0058】
図1は、本発明の第1の実施例の構成を示す図である。図1を参照すると、本実施例に係るデジタル信号増幅器は、ソースが電源VDDに共通接続されたPMOSトランジスタMP1及びMP2と、ソースが電源VSSに共通接続されたNMOSトランジスタMN1及びMN2とを備えている。PMOSトランジスタMP2とNMOSトランジスタMN2は第2のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第2のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子OUTをなす。PMOSトランジスタMP1とNMOSトランジスタMN1は第1のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第1のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子OUTの相補信号を出力する出力端子OUTBをなす。本実施例に係るデジタル信号増幅器は、NMOSトランジスタMN1のゲートとPMOSトランジスタMP1のゲート間に接続された容量C1と、NMOSトランジスタMN2のゲートとPMOSトランジスタMP2のゲート間に接続された容量C2と、を備え、PMOSトランジスタMP1、MP2のゲートが、それぞれ第1及び第2のインバータの入力端1、2とされる。
【0059】
さらに、本実施例に係るデジタル信号増幅器は、基準信号VRの供給端子と第1及び第2のインバータの入力端(PMOSトランジスタMP1及びMP2のゲート)1、2との間に、それぞれ接続されたスイッチSW1、SW2と、入力信号S1の入力端子と第1のインバータの入力端1との間、及び、入力信号S2の入力端子と第2のインバータの入力端2との間に、それぞれ接続されたスイッチSW3、SW4と、NMOSトランジスタMN1のゲートと出力端子OUTB(PMOSトランジスタMP1とNMOSトランジスタMN1の共通接続されたドレイン)との間に接続されたスイッチSW5と、NMOSトランジスタMN2のゲートと出力端子OUT(PMOSトランジスタMP2とNMOSトランジスタMN2の共通接続されたドレイン)との間に接続されたスイッチSW6と、出力端子OUTBと第2のインバータの入力端2との間に接続されたスイッチSW7と、出力端子OUTと第1のインバータの入力端1との間に接続されたスイッチSW8と、を備えている。
【0060】
本実施例は、入力信号S1、S2の少なくとも一方にデジタルデータ信号を入力するフリップフロップ型電圧比較回路、あるいは、ビット線対に接続されるセンスアンプ回路(図13参照)等に適用可能とされ、例えばトランジスタの製造ばらつき等によるオフセットをキャンセルする構成とされている。なお、基準信号VRは、前記デジタルデータ信号の振幅の範囲内に設定され、好ましくは、振幅の中央値とされる。
【0061】
PMOSトランジスタMP1、NMOSトランジスタMN1はCMOSインバータを、PMOSトランジスタMP2、NMOSトランジスタMN2はCMOSインバータを構成し、入力と出力が相互に接続されてフリップフロップを構成する。
【0062】
図2は、本実施例の動作を示すタイミング図である。図3、図4、図5は、図2の期間T1、T2、T3の回路接続構成を示す図である。なお、以下では、入力信号S1、S2として、基準信号VRを中央値とするデータ信号(VR+Vd)と、その相補信号(VR−Vd)がそれぞれ入力される場合の動作について説明する。
【0063】
図2及び図3を参照すると、期間T1では、スイッチSW1、SW2、SW5、SW6がオンとされ、スイッチSW3、SW4、SW7、SW8はオフとされる。このとき、図3に示すように、第1及び第2のインバータの入力端をなすPMOSトランジスタMP1のゲート(端子1)、及び、PMOSトランジスタMP2のゲート(端子2)には、バイアス信号を兼ねた基準信号VRが印加される。NMOSトランジスタMN1、及びNMOSトランジスタMN2は、ともにダイオード接続される。第1のインバータをなすPMOSトランジスタMP1とNMOSトランジスタMN1には電流I1が流れ、第2のインバータをなすPMOSトランジスタMP2とNMOSトランジスタMN2には電流I2が流れる。また、NMOSトランジスタMN1のゲートと、NMOSトランジスタMN2のゲートには、容量C1、及び容量C2を介して、基準信号VRが印加され、NMOSトランジスタMN1のゲート電圧と基準信号VRとの電位差が容量C1に蓄積され、NMOSトランジスタMN2のゲート電圧と基準信号VRとの電位差が容量C2に蓄積される。すなわち期間T1では、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差が容量C1に蓄積され、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差が容量C2に蓄積される。また、トランジスタMN1、MP1、MN2、MP2のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間T1は、期間T2、T3の動作を正常に行うためのリセット期間とされている。
【0064】
次に、図2及び図4を参照すると、期間T2において、スイッチSW1、SW2、SW5、SW6がオフとされ、スイッチSW3、SW4がオンされ、スイッチSW7、SW8はオフとされる。
【0065】
このとき、容量C1、C2に蓄積された電位差は期間T1の状態で保持される。また、オン状態のスイッチSW3、SW4を介して、入力信号S1、S2のデータ(VR+Vd)、(VR−Vd)がそれぞれ第1及び第2のインバータの入力端(端子1、2)に入力される。例えばVdが正の場合、第1のインバータは、PMOSトランジスタMP1のゲート・ソース電圧が減少し、そのドレイン電流が減少して(I1−ΔIp1)となり、NMOSトランジスタMN1のゲート・ソース電圧が増加して、そのドレイン電流が増加して(I2+ΔIn1)となり、第1のインバータの出力(OUTB)(MP1及びMN1の共通ドレイン)は大きく負側(VSS側)へ変化する。一方、第2のインバータは、PMOSトランジスタMP2のドレイン電流が増加して(I2+ΔIp2)となり、NMOSトランジスタMN2のドレイン電流が減少して(I2−ΔIn2)となり、第2のインバータ出力(OUT)(MP2及びMN2の共通ドレイン)が大きく正側(VDD側)へ変化する。
【0066】
次に、図2及び図5を参照すると、期間T3では、スイッチSW1、SW2、SW5、SW6がオフとされ、スイッチSW3、SW4がオフとされ、スイッチSW7、SW8はオンとされる。このとき、容量C1、C2に蓄積された電位差は引き続き期間T1の状態で保持される。図5に示すように、オン状態のスイッチSW7を介して、大きく負側(VSS側)へ変化した第1のインバータ(MP1及びMN1)の出力OUTBが、第2のインバータ(MP2及びMN2)の入力(端子2)に接続され、オン状態のスイッチSW8を介して、大きく正側(VDD側)へ変化した第2のインバータ(MP2及びMN2)の出力OUTが第1のインバータ(MP1及びMN1)の入力(端子1)に接続されることにより、フリップフロップ構成となり、相補の出力OUT、OUTBは、HIGHレベル(VDD)とLOWレベル(VSS)に変化して、安定状態となる。
【0067】
このように、本実施例においては、データ出力のはじめの期間T1において、第1のインバータ(MP1及びMN1)、第2のインバータ(MP2及びMN2)のそれぞれについて、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差を容量C1に蓄積し、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差を容量C2に蓄積する。つづく期間T2、T3において、基準信号VRを中央値とするデータ信号(S1、S2)に応じたフリップフロップ動作において、トランジスタの特性ばらつきに依存しない動作を可能としている。なお、期間T1において、容量C1、C2の電位差は、所定の電流(I1、I2)により速やかに確定されるため、期間T1は十分短い時間に設定可能である。また本実施例において、データ信号入力は、S1、S2のいずれか一方でも構わない。その場合、他方の入力は基準信号VRとされる。かかる本実施例によれば、フリップフロップ(MN1、MN2、MP1、MP2)の素子ばらつきに依存しない。本実施例のデジタル信号増幅器は、フリップフロップ型電圧比較器のほか、ラッチ増幅型のレシーバ回路、メモリのセンスアンプ等にも適用可能である。
【0068】
本実施例において、電源数はVDD、VSS、VRとされ、図13の回路よりも電源数を縮減しており、さらに、高速動作を可能としている。
【0069】
また、本実施例において、容量結合の影響は、NMOSトランジスタMN1、MN2のゲートに対して、それぞれ容量C1とスイッチSW5の寄生容量の容量結合、容量C2とスイッチSW6の寄生容量の容量結合が生じるが、図18に示した回路と比べて容量結合に関わる素子数が少ないため、容量結合の影響は十分小さく、僅かな振幅のデータ信号に対しても動作させることができる。
【0070】
図6(A)、及び図6(B)は、本実施例において、入力信号S1、S2の少なくとも一方に連続的にデータが入力される場合のスイッチ制御の例を説明する図である。第1データ期間〜第3データ期間と、第Nデータ期間〜第(N+2)データ期間のスイッチSW1〜SW8の制御が示されている。ただし、Nは任意の正数である。
【0071】
図6(A)に示す例では、各データごとに、期間T1〜T3の制御を行う。
【0072】
図6(B)に示す例では、第1及び第Nデータ期間では、期間T1〜T3の制御を行い、つづく複数のデータ期間(少なくとも、第2及び第3データ期間及び第(N+1)及び第(N+2)データ期間)では、期間T2〜T3の制御のみを行う。第1及び第Nデータ期間の期間T1で、容量C1及びC2に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【0073】
次に、本発明の第2の実施例を説明する。図7は、本発明の第2の実施例の構成を示す図である。図7を参照すると、本実施例のデジタル信号増幅器は、図1を参照して説明した前記第1の実施例の回路構成に、容量C3、C4と、スイッチSW9、SW10と、バイアス信号BPの供給端子が付加された構成で、容量C3は、PMOSトランジスタMP1のゲートと、第1のインバータの入力端1(スイッチSW1、SW3の接続点)との間に接続され、容量C4は、PMOSトランジスタMP2のゲートと、第1のインバータの入力端2(スイッチSW2、SW4の接続点)との間に接続され、スイッチSW9、SW10は、バイアス信号BPの供給端子と、PMOSトランジスタMP1、MP2のゲートとの間にそれぞれ接続されている。それ以外の構成は、図1と同様であるため説明は省略する。
【0074】
前記第1の実施例では、基準信号(バイアス信号)VRは、PMOSトランジスタMP1及びMP2がオンとなる電圧でなければならないため、差動入力信号(VR±Vd)のレベルには、制約があった。
【0075】
また、前記第1の実施例においては、基準信号VRの電位で電流I1、I2が決まることから、消費電流や動作速度の制御が、基準信号VRに依存している。
【0076】
本実施例は、前記第1の実施例の改良版をなしている。すなわち、基準信号VRと異なるバイアス信号BPを用いて、リセット期間に流す電流を、基準信号VRとは、独立に制御し、低電力化を可能としている。また、デジタルデータ信号及び基準信号VRの電圧レベルを、トランジスタMP1、MN1、MP2、MN2の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【0077】
図8は、図7の回路のスイッチ制御動作を示すタイミング図である。図9、図10、図11は、図8の期間T1、T2、T3における図7の回路構成をそれぞれ示す図である。なお、以下では、前記第1の実施例と同様に、入力信号S1、S2として、基準信号VRを中央値とするデータ信号(VR+Vd)と、その相補信号(VR−Vd)がそれぞれ入力される場合の動作について説明する。
【0078】
図8及び図9を参照すると、期間T1では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオンとされ、スイッチSW3、SW4、SW7、SW8はオフとされる。第1のインバータ(MP1及びMN1)、第2のインバータ(MP2及びMN)の各インバータについて、PMOSトランジスタMP1及びMP2にバイアス信号BPを印加し、NMOSトランジスタMN1及びMN2をそれぞれダイオード接続し、第1のインバータ(MP1及びMN1)及び第2のインバータ(MP2及びMN2)にそれぞれ流れる電流I1及びI2を、バイアス信号BPで制御する。
【0079】
NMOSトランジスタMN1及びMN2、PMOSトランジスタMP1及びMP2の各ゲートに、それぞれ容量C1、C2、C3、C4を介して、基準信号VRを印加し、電流I1、I2が流れるときの、NMOSトランジスタMN1及びMN2、PMOSトランジスタMP1及びMP2の各ゲート電圧と基準信号VRとの電位差を、容量C1、C2、C3、C4にそれぞれ蓄積させる。すなわち期間T1では、前記実施例1と同様に、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差が容量C1に蓄積され、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差が容量C2に蓄積される。さらに本実施例においては、基準信号VRとバイアス信号BPの電位差が容量C3、C4にそれぞれ蓄積される。また、トランジスタMN1、MP1、MN2、MP2のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間T1は、期間T2、T3の動作を正常に行うためのリセット期間とされている。
【0080】
次に、図8及び図10を参照すると、期間T2では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオフとされ、スイッチSW3、SW4がオン、スイッチSW7、SW8はオフとされる。
【0081】
このとき、容量C1、C2、C3、C4に蓄積された電位差は期間T1の状態で保持される。また、オン状態のスイッチSW3、SW4を介して、入力信号S1、S2のデータ(VR+Vd)、(VR−Vd)がそれぞれ第1及び第2のインバータの入力端(端子1、2)に入力される。例えばVdが正の場合、第1のインバータは、PMOSトランジスタMP1のドレイン電流が減少して(I1−ΔIp1)となり、NMOSトランジスタMN1のドレイン電流が増加して(I2+ΔIn1)となり、第1のインバータの出力(OUTB)(MP1及びMN1の共通ドレイン)は大きく負側(VSS側)へ変化する。一方、第2のインバータは、PMOSトランジスタMP2のドレイン電流が増加して(I2+ΔIp2)となり、NMOSトランジスタMN2のドレイン電流が減少して(I2−ΔIn2)となり、第2のインバータ出力(OUT)(MP2及びMN2の共通ドレイン)が大きく正側(VDD側)へ変化する。
【0082】
次に、図8及び図11を参照すると、期間T3では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオフ、スイッチSW3、SW4がオフ、スイッチSW7、SW8はオンとされる。このとき、容量C1、C2、C3、C4に蓄積された電位差は引き続き期間T1の状態で保持される。図11に示すように、オン状態のスイッチSW7を介して、大きく負側(VSS側)へ変化した第1のインバータ(MP1及びMN1)の出力OUTBが、第2のインバータ(MP2及びMN2)の入力(端子2)に接続され、オン状態のスイッチSW8を介して、大きく正側(VDD側)へ変化した第2のインバータ(MP2及びMN2)の出力OUTが第1のインバータ(MP1及びMN1)の入力(端子1)に接続されることにより、フリップフロップ構成となり、相補の出力OUT、OUTBは、HIGHレベル(VDD)とLOWレベル(VSS)に変化して、安定状態となる。
【0083】
このように、本実施例においても、前記第1の実施例と同様の効果を実現することができ、更に本実施例では、デジタルデータ信号及び基準信号VRの電圧レベルを、トランジスタMP1、MN1、MP2、MN2の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【0084】
図12(A)、図12(B)は、入力信号S1、S2の少なくとも一方に連続的にデータが入力されるときのスイッチ制御の例を示すタイミング図である。図12(A)、図12(B)には、第1〜3データ期間と第N〜(N+2)データ期間を示す。ただし、Nは任意の正数である。
【0085】
図12(A)に示す例では、各データごとに期間T1〜T3の制御を行う。
【0086】
図12(B)に示す例では、第1及び第Nデータ期間では、期間T1〜T3の制御を行い、つづく複数のデータ期間(少なくとも、第2及び第3データ期間及び第(N+1)及び第(N+2)データ期間)では、期間T2〜T3の制御のみを行う(期間T1を省略)。第1及び第Nデータ期間の期間T1にて、容量C1〜C4に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【0087】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0088】
【図1】本発明の第1の実施例の構成を示す図である。
【図2】本発明の第1の実施例のスイッチ制御を示す図である。
【図3】本発明の第1の実施例における期間T1の接続構成を示す図である。
【図4】本発明の第1の実施例における期間T2の接続構成を示す図である。
【図5】本発明の第1の実施例における期間T3の接続構成を示す図である。
【図6】(A)、(B)は本発明の第1の実施例のスイッチ制御を示す図である。
【図7】本発明の第2の実施例の構成を示す図である。
【図8】本発明の第2の実施例のスイッチ制御を示す図である。
【図9】本発明の第2の実施例における期間T1の接続構成を示す図である。
【図10】本発明の第2の実施例における期間T2の接続構成を示す図である。
【図11】本発明の第2の実施例における期間T3の接続構成を示す図である。
【図12】(A)、(B)は本発明の第1の実施例のスイッチ制御を示す図である。
【図13】特許文献1に記載された回路の構成を示す図である。
【図14】図13のスイッチ制御を示す図である。
【図15】図13の第1のタイミングの接続構成を示す図である。
【図16】図13の第2のタイミングの接続構成を示す図である。
【図17】図13の第3のタイミングの接続構成を示す図である。
【図18】特許文献2に記載された回路の構成を示す図である。
【図19】図18のスイッチ制御を示す図である。
【図20】図18のステップ1の接続構成を示す図である。
【図21】図18のステップ2の接続構成を示す図である。
【図22】図18のステップ3の接続構成を示す図である。
【符号の説明】
【0089】
1、2 インバータの入力端
BL1、BL2 ビット線
BP バイアス信号
C1、C2、C3、C4 容量
MN1、MN2、MN81、MN82、MN91、MN92 NMOSトランジスタ
MP1、MP2、MP81、MP82、MP91、MP92 PMOSトランジスタ
OUT、OUTB 出力
S1、S2 入力信号
SW1〜SW10、SW81〜SW87、SW91〜SW94 スイッチ
VI 入力信号
VR 基準信号(バイアス信号)
【技術分野】
【0001】
本発明は、信号増幅器に関し、特に、センスアンプや電圧比較器等のように、デジタル信号を入力して増幅するデジタル信号増幅器に適用して好適な増幅器に関する。
【背景技術】
【0002】
図13は、フリップフロップ型電圧比較回路よりなる従来のセンスアンプ回路の構成を示す図である。このセンスアンプ回路(フリップフロップ型電圧比較回路)は、トランジスタの製造ばらつきによるオフセットをキャンセルものである。より詳細には、図13を参照すると、このセンスアンプ回路は、ソースがSspに共通接続され、ドレインがビット線(ビット線対)BL1及びBL2にそれぞれ接続され、ゲートがビット線BL2及びBL1にそれぞれ接続されたPMOSトランジスタMP91及びMP92と、ソースがSsnに共通接続され、ドレインがスイッチSW92及びSW94を介してビット線BL1及びBL2にそれぞれ接続され、ゲートが容量C91及びC92を介してビット線BL2及びBL1にそれぞれ接続されたNMOSトランジスタMN91及びMN92と、を備え、NMOSトランジスタMN91及びMN92のゲートとドレイン間にはスイッチSW91及びSW93が配設されている。
【0003】
図14は、図13の回路の動作を説明するためのタイミング波形図である。また、図15、図16、図17は、それぞれ、図14の各タイミングにおける、図13の回路接続を示す図である。なお、図15、図16、図17では、図13におけるオフのスイッチは図示されない。
【0004】
図15に示すように、Ssn、Ssp、BL1、BL2=VCC/2とされ、スイッチSW91、SW92、SW93、SW94がオン状態とされると、容量C91及びC92の両端がそれぞれ同電位VCC/2となり、各容量C91及びC92の電荷がゼロにリセットされる。
【0005】
図16に示すように、図15でオン状態にあったスイッチSW92、SW94がオフ状態とされ(図14のタイミング(b)参照)、SsnがVCC/2からVdcに下がると(図14のTa参照)、NMOSトランジスタMN91及びMN92がオン状態となり、それぞれダイオード接続構成のソースフォロワ動作を生じる。それにより、NMOSトランジスタMN91のゲート電圧は(Vdc+Vtn91)となり、NMOSトランジスタMN92のゲート電圧は(Vdc+Vtn92)となる。ただし、Vtn91及びVtn92は、それぞれNMOSトランジスタMN91及びMN92の閾値電圧である。このとき、NMOSトランジスタMN91及びMN92ゲート電圧と、VCC/2との電位差が、容量C91及びC92にそれぞれ保持される。
【0006】
図17に示すように、図16でオン状態にあったスイッチSW91、SW93がオフ状態とされ、図16でオフ状態にあったスイッチSW92、SW94がオン状態とされ、SsnがGND電位となり、Sspは電源電圧VCCとされる(図14のタイミング(c)参照)。このとき、NMOSトランジスタMN91及びMN92はソース電位Ssnが低下するため、ゲート・ソース間電圧が増加し、各トランジスタには同一電流が流れる。
【0007】
ここで、ビット線BL1にデータとして電圧(VCC/2+Δ)が印加されると、トランジスタMP92、MN92のゲート電圧はそれぞれΔだけ高くなる。このため、PMOSトランジスタMP92のドレイン電流(drain-to-source電流)が減少し、NMOSトランジスタMN92のドレイン電流が増加し、ビット線のBL2の電位の低下により、NMOSトランジスタMP91のドレイン電流(source-to-drain電流)も増加し、ビット線BL1の電位が引き上げられる。
【0008】
この結果、
BL1=VCC、BL2=GND
となって安定する。
【0009】
図13のフリップフロップ型電圧比較回路においては、期間Ta(図14参照)に、ダイオード接続トランジスタMN91及びMN92のソースフォロワ動作により、電位差(Vt+Vdc)を容量に蓄積することで、データに対して閾値電圧Vtに依存しない動作が可能である。
【0010】
また、フリップフロップ型電圧比較回路において、トランジスタの製造ばらつきによるオフセットをキャンセルするための構成として、例えば図18に示すような構成が知られている(特許文献2参照)。図19は、図18のスイッチのオン・オフ制御を示すタイミング図、図20乃至図22は、図18の回路の、図19の各ステップにおける接続構成を示す図である。
【0011】
図18を参照すると、このフリップフロップ型電圧比較回路は、ソースが電源VDDに接続されゲートがSTBB(STBの相補信号)に接続されたPMOSトランジスタMP83と、ソースがPMOSトランジスタMP83のドレインに共通接続されたPMOSトランジスタMP81及びMP82と、ソースが電源VSSに接続されゲートがSTBに接続されたNMOSトランジスタMN83と、ソースがNMOSトランジスタMN83のドレインに共通接続され、ドレインがPMOSトランジスタMP81及びMP82のドレインにそれぞれ接続されたNMOSトランジスタMN81及びMN82とを備えている。
【0012】
PMOSトランジスタMP81、NMOSトランジスタMN81のゲートは共通接続され、容量C81、スイッチSW85を介して入力信号VIに接続され、PMOSトランジスタMP82、NMOSトランジスタMN82のゲートは共通接続され、容量C82、スイッチSW87を介して基準信号VRに接続されている。PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたゲートと共通接続されたドレイン間にはスイッチSW83を備えている。PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたゲートと共通接続されたドレイン間にはスイッチSW84を備えている。PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたドレインと、PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたゲートとの間にはスイッチSW81を備えている。PMOSトランジスタMP82及びNMOSトランジスタMN82の共通接続されたドレインと、PMOSトランジスタMP81及びNMOSトランジスタMN81の共通接続されたゲートとの間にはスイッチSW82を備えている。容量C81とスイッチSW85の接続点と、容量C82とスイッチSW87の接続点との間には、スイッチSW86を備えている。スイッチSW81〜SW87は制御信号(図示せず)によりそのオン・オフが制御される。
【0013】
このフリップ・フロップ型の電圧比較回路は、インバータをなすMOSトランジスタMN81及びMP81の共通ゲートと、インバータをなすMOSトランジスタMN82及びMP82の共通ゲートが、それぞれ予め論理反転電圧(インバータの入力と出力が一致する電圧)にリセットされ、上記共通ゲートの一方に、基準信号と基準信号に対して正又は負となる入力データ信号との電位差が与えられる。そして、MOSトランジスタMN83及びMP83のそれぞれのゲートにストローブ信号STB及びその反転信号STBBが与えられ、フリップ・フロップ回路が活性化された時に、正帰還がかかって、上記共通ゲート間の電位差を増幅する。かかる構成により、基準信号とデータ信号との電位差が僅かであっても、これらの電圧比較を高速に行なうことができる。以下その動作を説明する。
【0014】
図19及び図20を参照すると、ステップ1では、ストローブ信号STBはHIGHレベルとされ、スイッチSW81、SW82はオフ状態、スイッチSW83、SW84、SW86はオン状態とされ、スイッチSW85はオフ状態、スイッチSW87はオン状態とされる。インバータをなすPMOSトランジスタMP81、NMOSトランジスタMN81、及び、インバータをなすPMOSトランジスタMP82、NMOSトランジスタMN82のそれぞれについてドレインとゲートを接続(ダイオード接続)する。このとき、それぞれのインバータの入力と出力は一致し、その電圧VA、VBは論理反転電圧となる。そして基準信号VRとそれぞれのインバータの論理反転電圧VA、VBとの電位差を、容量C81及びC82にそれぞれ蓄積する。
【0015】
論理反転電圧VA、VBは、素子ばらつきがあると異なる電圧となるが、容量に基準信号VRとの電位差を保持することで、素子ばらつきに依存しない動作が可能である。
次に、図19及び図21を参照すると、ステップ2では、ストローブ信号STBはLOWレベルとされ、STBBはHIGHレベルとされ、MOSトランジスタMP83、MN83はオフとされる。また、スイッチSW81、SW82、SW83、SW84、SW86はオフ状態とされ、スイッチSW85、SW87はオン状態とされる。NMOSトランジスタMN81及びMN82の共通ソース、PMOSトランジスタMP81及びMP82の共通ソースはフローティング状態とされる。容量C82の一端には引き続き基準信号VRが印加され、一方、容量C81の一端には、入力信号VIが印加される。これにより、MOSトランジスタMN81及びMP81のゲート電圧は、ステップ1で容量C81に蓄積された電圧(VA−VR)に電圧VIが加算され、VI+(VA−VR)=(VI−VR)+VAとなる。すなわちMOSトランジスタMN81及びMP81のゲート電圧は、論理反転電圧VAから入力信号VIと基準信号VRとの電圧差(VI−VR)だけずれた電圧となる。
【0016】
図19及び図22を参照すると、ステップ3では、ストローブ信号STBはHIGHレベルとされ、スイッチSW81、SW82はオン状態、スイッチSW83、SW84、SW86はオフ状態とされ、スイッチSW85、SW87はオフ状態とされる。MOSトランジスタMP83及びMN83がオンとされ、フリップ・フロップ回路が活性化されると、MOSトランジスタMP81、MN81の共通ドレインの電圧VO(フリップ・フロップ回路の出力電圧)は、共通ゲート電圧{(VI−VR)+VA}に応じて変化する。
【0017】
VI>VRのとき、インバータをなすMOSトランジスタMN81、MP81の共通ゲートはVAよりも高電位とされているので、フリップ・フロップ回路(MOSトランジスタMN81、MN82、MP81、MP82)が活性化されると出力電圧VOは引き下げられ、
VO=VSS
で安定となる。
【0018】
一方、VI<VRのときは、MOSトランジスタMN81、MP81の共通ゲートはVAよりも低電位とされているので、フリップ・フロップ回路が活性化されると出力電圧VOは引き上げられ、
VO=VDD
となる。
【0019】
【特許文献1】特開昭62−273694号公報
【特許文献2】特開平05−218825号公報
【発明の開示】
【発明が解決しようとする課題】
【0020】
フリップフロップ回路は、メモリのセンスアンプや表示ドライバのデータ受信回路などに好適とされるが、Si(シリコン)半導体の場合、微細化や低電圧化により素子ばらつきによる影響が増加し、誤動作や感度低下の原因となる。またTFT(薄膜トランジスタ)の場合、ガラス基板上へメモリやドライバを集積化した場合、素子ばらつきの影響大となり、Siと相対的に同じ課題が生じる。
【0021】
図13に示した従来のセンスアンプ回路において、ソースフォロワ動作は、安定するまでに時間を要し、ソースフォロワ動作によるVt(閾値電圧)の検出は、高速動作が困難である、という問題がある。また、4電源必要(VCC、0、VCC/2、Vdc)が必要とされる。
【0022】
図18に示した従来のフリップフロップ電圧比較器においては、入力信号VIは容量C81を介してインバータをなすMOSトランジスタMP81、MN81の共通ゲートに印加される。このとき、前記共通ゲートは、スイッチSW82、SW83とも接続されており、容量C81と寄生容量(MN81、MP81、SW82、SW83)による容量結合により、前記共通ゲートに印加される入力信号は、その電圧精度が低下し易く、動作マージンが低い、という問題がある。さらに、各データ毎の補正が必須であり、一度検出した補正値を複数のデータで利用することができないため、高速動作への対応が難しい、という課題もある。
【課題を解決するための手段】
【0023】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【0024】
本発明の1つのアスペクト(側面)に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する。
【0025】
本発明の他のアスペクト(側面)に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第1及び第2のインバータの入力と、前記各他方のトランジスタの制御端子との間に接続される前記第3及び第4の容量を備え、前記リセット時に、前記基準信号と前記各他方のトランジスタの制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
【0026】
本発明の1つのアスペクト(側面)に係る信号増幅器においては、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、前記第1導電型の第1のトランジスタの制御端子に一端が接続され、前記第2導電型の第1のトランジスタの制御端子に他端が接続された第1の容量と、前記第1導電型の第2トランジスタの制御端子に一端が接続され、前記第2導電型の第2トランジスタの制御端子に他端が接続された第2の容量と、を備え、前記第1導電型の第1及び第2のトランジスタの制御端子が、それぞれ前記第1及び第2のインバータの入力とされ、以下の第1乃至第3の接続状態を切替制御する制御回路を有する。
【0027】
本発明において、第1の接続状態では、前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1及び第2のインバータの入力に、基準信号が共通に印加され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される。
【0028】
第2の接続状態では、前記第1及び第2のインバータの入力に第1及び第2の入力信号がそれぞれ供給され、且つ、前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除される。
【0029】
第3の接続状態では、前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される。本発明において、前記第3の接続状態では、前記第1及び第2のインバータの入力と、前記第1及び第2の入力信号の入力端子とが非接続とされる、構成としてもよい。
【0030】
本発明において、前記制御回路は、前記基準信号の供給端子と前記第1のインバータの入力との間、及び、前記基準信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第1及び第2のスイッチと、前記第1の入力信号の供給端子と前記第1のインバータの入力との間、及び、前記第2の入力信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第3及び第4のスイッチと、前記第2導電型の第1のトランジスタの制御端子と前記第1のインバータの出力の間に接続された第5のスイッチと、前記第2導電型の第2のトランジスタの制御端子と前記第2のインバータの出力との間に接続された第6のスイッチと、前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、を備えている。
【0031】
本発明において、第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
【0032】
本発明の他のアスペクト(側面)に係る信号増幅器は、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、前記第2導電型の第1のトランジスタの制御端子と前記第1導電型の第1のトランジスタの制御端子との間に直列に接続された第1及び第3の容量と、前記第2導電型の第2トランジスタの制御端子と前記第1導電型の第2トランジスタの制御端子との間に直列に接続された第2及び第4の容量と、を備え、前記第1及び第3の容量の接続点が前記第1のインバータの入力とされ、前記第2及び第4の容量の接続点が前記第2のインバータの入力とされ、以下の第1乃至第3の接続状態を切替制御する制御回路を有する。
【0033】
本発明において、第1の接続状態では、前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1導電型の第1及び第2のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第1及び第2のインバータの入力に、基準信号が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される。
【0034】
第2の接続状態では、前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1のインバータの入力に、第1の入力信号が供給され、前記第2のインバータの入力に、第2の入力信号が供給される。
【0035】
第3の接続状態では、前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される。本発明において、前記第3の接続状態では、前記第1のインバータの入力と前記第1の入力信号の入力端子とが非接続とされ、前記第2のインバータの入力と前記第2の入力信号の入力端子とを非接続としてもよい。
【0036】
本発明において、前記制御回路は、
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、を備えている。
【0037】
本発明において、第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
【0038】
本発明において、前記第2の入力信号を、前記第1の入力信号の相補信号としてもよい。また、本発明において、前記第1及び第2の入力信号の少なくとも一方を、デジタルデータ信号とし、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される。
【0039】
本発明において、前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第1乃至第3の接続状態を順次とるように、切替制御するようにしてもよい。あるいは、本発明において、前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに対して、前記第1乃至第3の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第1の接続状態を省略し、前記第2及び第3の状態をとるように切替制御する、ようにしてもよい。
【0040】
本発明に係る増幅器は、センスアンプ、フリップフロップ型電圧比較器、ラッチ回路等に適用してもよい。
【発明の効果】
【0041】
本発明によれば、フリップフロップを構成する2つのインバータの各入力に予め基準信号を印加し、インバータに所定の電流を流した状態でトランジスタの特性ばらつきの補正値を検出し、容量に保持し、その補正値を用いてフリップフロップ動作を行うことで、トランジスタの特性ばらつきに依存しない高信頼性動作を可能とし、同時に高速動作を可能としている。
【0042】
本発明によれば、一旦検出したトランジスタの特性ばらつきの補正値を、入力信号として入力される複数のデータに対しても利用できるので、高い周波数のデータ信号に対しても利用可能である。
【発明を実施するための最良の形態】
【0043】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明に係る信号増幅器は、図1を参照すると、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((MP1、MN1)及び(MP2、MN2))のうち少なくとも各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して、前記第1及び第2のインバータの入力(1、2)にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)を非接続とした状態で、前記第1及び第2のインバータの入力(1、2)は基準信号(VR)を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(MN1、MN2)はダイオード接続され、前記第1及び第2の容量(C1、C2)には、前記基準信号(VR)と前記各一方のトランジスタ(MN1、MN2)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力(1、2)は前記基準信号(VR)から切断され、前記各一方のトランジスタ(MN1、MN2)のダイオード接続は解除され、前記第1及び第2のインバータの入力(1、2)は第1及び第2の入力信号(S1、S2)を受け、つづいて、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成する。本発明において、前記バイアス信号(BP)を前記基準信号(VR)と共通とし、前記各一方のトランジスタ(MN1、MN2)の制御端子を前記第1及び第2のインバータの入力(1、2)としてもよい。
【0044】
あるいは本発明に係る信号増幅器は、図7を参照すると、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((MP1、MN1)及び(MP2、MN2))のうち少なくとも各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して、前記第1及び第2のインバータの入力(1、2)にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力(1、2)と出力(OUT、OUTB)を非接続とした状態で、前記第1及び第2のインバータの入力(1、2)は基準信号(VR)を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(MN1、MN2)はダイオード接続され、各他方のトランジスタ(MP1、MP2)の制御端子はバイアス信号(BP)をそれぞれ受け、前記第1及び第2の容量(C1、C2)には、前記基準信号(VR)と前記各一方のトランジスタ(MN1、MN2)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力(1、2)は前記基準信号(VR)から切断され、前記各他方のトランジスタ(MP1、MP2)の制御端子はバイアス信号(BP)から切断され、前記各一方のトランジスタ(MN1、MN2)のダイオード接続は解除され、前記第1及び第2のインバータの入力(1、2)は第1及び第2の入力信号(S1、S2)をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第1及び第2のインバータの入力(1、2)と、前記各他方のトランジスタ(MP1、MP2)の制御端子との間に接続される前記第3及び第4の容量(C3、C4)を備え、前記リセット時に、前記基準信号(VR)と前記各他方のトランジスタ(MP1、MP2)の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。本発明において、前記第1及び第2のインバータの互いの(1、2)と出力(OUT、OUTB)が接続されフリップフロップを構成するときに、前記第1及び第2のインバータの入力(1、2)が前記第1及び第2の入力信号(S1、S2)から切断された状態としてもよい。
【0045】
より詳細には、図1を参照すると、第1の電源(VDD)及び第2の電源(VSS)間に直列に接続され、第1のインバータを構成する、第1導電型の第1トランジスタ(MP1)及び第2導電型の第1トランジスタ(MN1)と、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ(MP2)及び第2導電型の第2トランジスタ(MN2)と、前記第1導電型の第1のトランジスタ(MP1)の制御端子と前記第2導電型の第1トランジスタ(MN1)の制御端子の間に接続された第1の容量(C1)と、前記第1導電型の第2トランジスタ(MP2)の制御端子と前記第2導電型の第2トランジスタ(MN2)の制御端子の間に接続された第2の容量(C2)と、を備え、前記第1導電型の第1及び第2のトランジスタ(MP1、MP2)の制御端子が、それぞれ前記第1及び第2のインバータの入力(1、2)とされている。
【0046】
この回路は、以下の第1乃至第3の接続状態をとる。すなわち、第1の接続状態(第1の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)と前記第2のインバータ(MP2及びMN2)の入力(2)とを非接続とし且つ前記第2のインバータの出力(OUT)と前記第1のインバータの入力(1)とを非接続とし、前記第1及び第2のインバータの入力(1、2)に、基準信号(VR)が共通に印加され、且つ、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)はともにダイオード接続される。
【0047】
第2の接続状態(第2の期間)では、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)のダイオード接続が解除され、前記第1のインバータの入力(1)に第1の入力信号(S1)が供給され、前記第2のインバータの入力(2)に第2の入力信号(S2)が供給される。
【0048】
第3の接続状態(第3の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)が前記第2のインバータ(MP2及びMN2)の入力(2)に接続され、且つ、前記第2のインバータ(MP2及びMN2)の出力(OUT)が前記第1のインバータ(MP1及びMN1)の入力(1)に接続される。本発明において、第3の接続状態では、前記第1及び第2のインバータの入力(1、2)と、前記第1及び第2の入力信号(S1、S2)との入力端子とが非接続とされる、構成としてもよい。
【0049】
あるいは、本発明に係る信号増幅器は、図7を参照すると、第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1トランジスタ(MP1)及び第2導電型の第1トランジスタ(MN1)と、前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ(MP2)及び第2導電型の第2トランジスタ(MN2)と、前記第2導電型の第1トランジスタ(MN1)の制御端子と前記第1導電型の第1のトランジスタ(MP1)の制御端子との間に直列に接続された第1及び第3の容量(C1及びC3)と、前記第2導電型の第2トランジスタ(MN2)の制御端子と前記第1導電型の第2トランジスタ(MP2)の制御端子との間に直列に接続された第2及び第4の容量(C2及びC4)と、を備え、前記第1及び第3の容量(C1及びC3)の接続点が前記第1のインバータの入力(1)とされ、前記第2及び第4の容量(C2及びC4)の接続点が前記第2のインバータの入力(2)とされている。
【0050】
この回路は、以下の第1乃至第3の接続状態をとる。第1の接続状態(第1の期間)では、前記第1のインバータの出力(OUTB)と前記第2のインバータの入力(2)とを非接続とし且つ前記第2のインバータの出力(OUT)と前記第1のインバータの入力(1)とを非接続とし、前記第1導電型の第1及び第2のトランジスタ(MP1及びMP2)の制御端子に、バイアス信号(BP)が共通に印加され、前記第1及び第2のインバータの入力(1、2)に、基準信号(VR)が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)がともにダイオード接続される。
【0051】
第2の接続状態(第2の期間)では、前記第2導電型の第1及び第2のトランジスタ(MN1及びMN2)のダイオード接続が解除され、前記第1のインバータの入力(1)に、第1の入力信号(S1)が供給され、前記第2のインバータの入力(2)に、第2の入力信号(S2)が供給される。
【0052】
第3の接続状態(第3の期間)では、前記第1のインバータ(MP1及びMN1)の出力(OUTB)が前記第2のインバータ(MP2及びMN2)の入力(2)に接続され、且つ、前記第2のインバータ(MP2及びMN2)の出力(OUT)が前記第1のインバータ(MP1及びMN1)の入力(1)に接続される。本発明において、第3の接続状態では、前記第1のインバータの入力(1)と前記第1の入力信号(S1)の入力端子とが非接続とされ、前記第2のインバータの入力(2)と前記第2の入力信号(S2)の入力端子とは非接続とされる。
【0053】
本発明において、前記第1の接続状態は、リセット期間とされ、前記第2導電型の第1、第2のトランジスタ(MN1及びMN2)の制御端子の電圧と、前記基準信号(VR)との差電圧が、前記第1及び第2の容量(C1及びC2)に蓄積され、つづく前記第2及び第3の接続状態による入力信号(S1、S2)に応じたフリップフロップ動作において、素子ばらつきに依存しない動作を可能としてなる。本発明において、前記第2の入力信号(S2)を、前記第1の入力信号(S1)の相補信号としてもよい。また、本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方を、デジタルデータ信号とし、前記基準信号(VR)が、前記デジタルデータ信号の振幅の範囲内に設定される。本発明において、前記第1導電型、第2導電型を、それぞれPチャネル、Nチャネルとして構成することができ、あるいは、それぞれNチャネル、Pチャネルとして構成してもよい。
【0054】
本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方に、連続して入力される複数のデータ対して、各データ毎に、前記第1乃至第3の接続状態(第1乃至第3の期間)を順次とるように、切替制御する、ようにしてもよい。
【0055】
あるいは、本発明において、前記第1及び第2の入力信号(S1、S2)の少なくとも一方に、連続して入力される複数のデータ対して、最初のデータに対して、前記第1乃至第3の接続状態(第1乃至第3の期間)を順次切替制御し、以降の各データに対しては、前記第2及び第3の状態(第2及び第3の期間)を順次とるように切替制御する、ようにしてもよい。
【0056】
更に補足すれば、本発明において、電源数は少ない構成が好ましく、添付図面は電源数3又は4(VDD、VSS、VR、及びBP)の実施例を示す。しかしながら、電源の追加が可能な場合には、バイアス信号を追加した以下の実施形態(不図示)も可能である。
【0057】
本発明に係る信号増幅器は、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタ)及び(第1導電型の第2のトランジスタ及び第2導電型の第2のトランジスタ))のうち少なくとも各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)はダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)のダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する。
本発明において、前記バイアス信号(第1及び第2のバイアス信号)を前記基準信号と共通とし、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子を前記第1及び第2のインバータの入力としてもよい。
あるいは、本発明に係る信号増幅器は、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタ)及び(第1導電型の第2のトランジスタ及び第2導電型の第2のトランジスタ))のうち少なくとも各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)はダイオード接続され、各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)から切断され、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)のダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。
本発明において、前記第1及び第2のインバータの入力と、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との間に接続される前記第3及び第4の容量を更に備え、前記リセット時に、前記基準信号と前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
また本発明において、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成するときに、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態としてもよい。以下では、電源数の少ない構成の実施例に即して説明する。
【実施例】
【0058】
図1は、本発明の第1の実施例の構成を示す図である。図1を参照すると、本実施例に係るデジタル信号増幅器は、ソースが電源VDDに共通接続されたPMOSトランジスタMP1及びMP2と、ソースが電源VSSに共通接続されたNMOSトランジスタMN1及びMN2とを備えている。PMOSトランジスタMP2とNMOSトランジスタMN2は第2のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第2のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子OUTをなす。PMOSトランジスタMP1とNMOSトランジスタMN1は第1のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第1のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子OUTの相補信号を出力する出力端子OUTBをなす。本実施例に係るデジタル信号増幅器は、NMOSトランジスタMN1のゲートとPMOSトランジスタMP1のゲート間に接続された容量C1と、NMOSトランジスタMN2のゲートとPMOSトランジスタMP2のゲート間に接続された容量C2と、を備え、PMOSトランジスタMP1、MP2のゲートが、それぞれ第1及び第2のインバータの入力端1、2とされる。
【0059】
さらに、本実施例に係るデジタル信号増幅器は、基準信号VRの供給端子と第1及び第2のインバータの入力端(PMOSトランジスタMP1及びMP2のゲート)1、2との間に、それぞれ接続されたスイッチSW1、SW2と、入力信号S1の入力端子と第1のインバータの入力端1との間、及び、入力信号S2の入力端子と第2のインバータの入力端2との間に、それぞれ接続されたスイッチSW3、SW4と、NMOSトランジスタMN1のゲートと出力端子OUTB(PMOSトランジスタMP1とNMOSトランジスタMN1の共通接続されたドレイン)との間に接続されたスイッチSW5と、NMOSトランジスタMN2のゲートと出力端子OUT(PMOSトランジスタMP2とNMOSトランジスタMN2の共通接続されたドレイン)との間に接続されたスイッチSW6と、出力端子OUTBと第2のインバータの入力端2との間に接続されたスイッチSW7と、出力端子OUTと第1のインバータの入力端1との間に接続されたスイッチSW8と、を備えている。
【0060】
本実施例は、入力信号S1、S2の少なくとも一方にデジタルデータ信号を入力するフリップフロップ型電圧比較回路、あるいは、ビット線対に接続されるセンスアンプ回路(図13参照)等に適用可能とされ、例えばトランジスタの製造ばらつき等によるオフセットをキャンセルする構成とされている。なお、基準信号VRは、前記デジタルデータ信号の振幅の範囲内に設定され、好ましくは、振幅の中央値とされる。
【0061】
PMOSトランジスタMP1、NMOSトランジスタMN1はCMOSインバータを、PMOSトランジスタMP2、NMOSトランジスタMN2はCMOSインバータを構成し、入力と出力が相互に接続されてフリップフロップを構成する。
【0062】
図2は、本実施例の動作を示すタイミング図である。図3、図4、図5は、図2の期間T1、T2、T3の回路接続構成を示す図である。なお、以下では、入力信号S1、S2として、基準信号VRを中央値とするデータ信号(VR+Vd)と、その相補信号(VR−Vd)がそれぞれ入力される場合の動作について説明する。
【0063】
図2及び図3を参照すると、期間T1では、スイッチSW1、SW2、SW5、SW6がオンとされ、スイッチSW3、SW4、SW7、SW8はオフとされる。このとき、図3に示すように、第1及び第2のインバータの入力端をなすPMOSトランジスタMP1のゲート(端子1)、及び、PMOSトランジスタMP2のゲート(端子2)には、バイアス信号を兼ねた基準信号VRが印加される。NMOSトランジスタMN1、及びNMOSトランジスタMN2は、ともにダイオード接続される。第1のインバータをなすPMOSトランジスタMP1とNMOSトランジスタMN1には電流I1が流れ、第2のインバータをなすPMOSトランジスタMP2とNMOSトランジスタMN2には電流I2が流れる。また、NMOSトランジスタMN1のゲートと、NMOSトランジスタMN2のゲートには、容量C1、及び容量C2を介して、基準信号VRが印加され、NMOSトランジスタMN1のゲート電圧と基準信号VRとの電位差が容量C1に蓄積され、NMOSトランジスタMN2のゲート電圧と基準信号VRとの電位差が容量C2に蓄積される。すなわち期間T1では、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差が容量C1に蓄積され、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差が容量C2に蓄積される。また、トランジスタMN1、MP1、MN2、MP2のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間T1は、期間T2、T3の動作を正常に行うためのリセット期間とされている。
【0064】
次に、図2及び図4を参照すると、期間T2において、スイッチSW1、SW2、SW5、SW6がオフとされ、スイッチSW3、SW4がオンされ、スイッチSW7、SW8はオフとされる。
【0065】
このとき、容量C1、C2に蓄積された電位差は期間T1の状態で保持される。また、オン状態のスイッチSW3、SW4を介して、入力信号S1、S2のデータ(VR+Vd)、(VR−Vd)がそれぞれ第1及び第2のインバータの入力端(端子1、2)に入力される。例えばVdが正の場合、第1のインバータは、PMOSトランジスタMP1のゲート・ソース電圧が減少し、そのドレイン電流が減少して(I1−ΔIp1)となり、NMOSトランジスタMN1のゲート・ソース電圧が増加して、そのドレイン電流が増加して(I2+ΔIn1)となり、第1のインバータの出力(OUTB)(MP1及びMN1の共通ドレイン)は大きく負側(VSS側)へ変化する。一方、第2のインバータは、PMOSトランジスタMP2のドレイン電流が増加して(I2+ΔIp2)となり、NMOSトランジスタMN2のドレイン電流が減少して(I2−ΔIn2)となり、第2のインバータ出力(OUT)(MP2及びMN2の共通ドレイン)が大きく正側(VDD側)へ変化する。
【0066】
次に、図2及び図5を参照すると、期間T3では、スイッチSW1、SW2、SW5、SW6がオフとされ、スイッチSW3、SW4がオフとされ、スイッチSW7、SW8はオンとされる。このとき、容量C1、C2に蓄積された電位差は引き続き期間T1の状態で保持される。図5に示すように、オン状態のスイッチSW7を介して、大きく負側(VSS側)へ変化した第1のインバータ(MP1及びMN1)の出力OUTBが、第2のインバータ(MP2及びMN2)の入力(端子2)に接続され、オン状態のスイッチSW8を介して、大きく正側(VDD側)へ変化した第2のインバータ(MP2及びMN2)の出力OUTが第1のインバータ(MP1及びMN1)の入力(端子1)に接続されることにより、フリップフロップ構成となり、相補の出力OUT、OUTBは、HIGHレベル(VDD)とLOWレベル(VSS)に変化して、安定状態となる。
【0067】
このように、本実施例においては、データ出力のはじめの期間T1において、第1のインバータ(MP1及びMN1)、第2のインバータ(MP2及びMN2)のそれぞれについて、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差を容量C1に蓄積し、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差を容量C2に蓄積する。つづく期間T2、T3において、基準信号VRを中央値とするデータ信号(S1、S2)に応じたフリップフロップ動作において、トランジスタの特性ばらつきに依存しない動作を可能としている。なお、期間T1において、容量C1、C2の電位差は、所定の電流(I1、I2)により速やかに確定されるため、期間T1は十分短い時間に設定可能である。また本実施例において、データ信号入力は、S1、S2のいずれか一方でも構わない。その場合、他方の入力は基準信号VRとされる。かかる本実施例によれば、フリップフロップ(MN1、MN2、MP1、MP2)の素子ばらつきに依存しない。本実施例のデジタル信号増幅器は、フリップフロップ型電圧比較器のほか、ラッチ増幅型のレシーバ回路、メモリのセンスアンプ等にも適用可能である。
【0068】
本実施例において、電源数はVDD、VSS、VRとされ、図13の回路よりも電源数を縮減しており、さらに、高速動作を可能としている。
【0069】
また、本実施例において、容量結合の影響は、NMOSトランジスタMN1、MN2のゲートに対して、それぞれ容量C1とスイッチSW5の寄生容量の容量結合、容量C2とスイッチSW6の寄生容量の容量結合が生じるが、図18に示した回路と比べて容量結合に関わる素子数が少ないため、容量結合の影響は十分小さく、僅かな振幅のデータ信号に対しても動作させることができる。
【0070】
図6(A)、及び図6(B)は、本実施例において、入力信号S1、S2の少なくとも一方に連続的にデータが入力される場合のスイッチ制御の例を説明する図である。第1データ期間〜第3データ期間と、第Nデータ期間〜第(N+2)データ期間のスイッチSW1〜SW8の制御が示されている。ただし、Nは任意の正数である。
【0071】
図6(A)に示す例では、各データごとに、期間T1〜T3の制御を行う。
【0072】
図6(B)に示す例では、第1及び第Nデータ期間では、期間T1〜T3の制御を行い、つづく複数のデータ期間(少なくとも、第2及び第3データ期間及び第(N+1)及び第(N+2)データ期間)では、期間T2〜T3の制御のみを行う。第1及び第Nデータ期間の期間T1で、容量C1及びC2に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【0073】
次に、本発明の第2の実施例を説明する。図7は、本発明の第2の実施例の構成を示す図である。図7を参照すると、本実施例のデジタル信号増幅器は、図1を参照して説明した前記第1の実施例の回路構成に、容量C3、C4と、スイッチSW9、SW10と、バイアス信号BPの供給端子が付加された構成で、容量C3は、PMOSトランジスタMP1のゲートと、第1のインバータの入力端1(スイッチSW1、SW3の接続点)との間に接続され、容量C4は、PMOSトランジスタMP2のゲートと、第1のインバータの入力端2(スイッチSW2、SW4の接続点)との間に接続され、スイッチSW9、SW10は、バイアス信号BPの供給端子と、PMOSトランジスタMP1、MP2のゲートとの間にそれぞれ接続されている。それ以外の構成は、図1と同様であるため説明は省略する。
【0074】
前記第1の実施例では、基準信号(バイアス信号)VRは、PMOSトランジスタMP1及びMP2がオンとなる電圧でなければならないため、差動入力信号(VR±Vd)のレベルには、制約があった。
【0075】
また、前記第1の実施例においては、基準信号VRの電位で電流I1、I2が決まることから、消費電流や動作速度の制御が、基準信号VRに依存している。
【0076】
本実施例は、前記第1の実施例の改良版をなしている。すなわち、基準信号VRと異なるバイアス信号BPを用いて、リセット期間に流す電流を、基準信号VRとは、独立に制御し、低電力化を可能としている。また、デジタルデータ信号及び基準信号VRの電圧レベルを、トランジスタMP1、MN1、MP2、MN2の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【0077】
図8は、図7の回路のスイッチ制御動作を示すタイミング図である。図9、図10、図11は、図8の期間T1、T2、T3における図7の回路構成をそれぞれ示す図である。なお、以下では、前記第1の実施例と同様に、入力信号S1、S2として、基準信号VRを中央値とするデータ信号(VR+Vd)と、その相補信号(VR−Vd)がそれぞれ入力される場合の動作について説明する。
【0078】
図8及び図9を参照すると、期間T1では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオンとされ、スイッチSW3、SW4、SW7、SW8はオフとされる。第1のインバータ(MP1及びMN1)、第2のインバータ(MP2及びMN)の各インバータについて、PMOSトランジスタMP1及びMP2にバイアス信号BPを印加し、NMOSトランジスタMN1及びMN2をそれぞれダイオード接続し、第1のインバータ(MP1及びMN1)及び第2のインバータ(MP2及びMN2)にそれぞれ流れる電流I1及びI2を、バイアス信号BPで制御する。
【0079】
NMOSトランジスタMN1及びMN2、PMOSトランジスタMP1及びMP2の各ゲートに、それぞれ容量C1、C2、C3、C4を介して、基準信号VRを印加し、電流I1、I2が流れるときの、NMOSトランジスタMN1及びMN2、PMOSトランジスタMP1及びMP2の各ゲート電圧と基準信号VRとの電位差を、容量C1、C2、C3、C4にそれぞれ蓄積させる。すなわち期間T1では、前記実施例1と同様に、基準信号VR入力時に、第1のインバータのトランジスタMN1、MP1に同一電流(I1)を流す電位差が容量C1に蓄積され、第2のインバータのトランジスタMN2、MP2に同一電流(I2)を流す電位差が容量C2に蓄積される。さらに本実施例においては、基準信号VRとバイアス信号BPの電位差が容量C3、C4にそれぞれ蓄積される。また、トランジスタMN1、MP1、MN2、MP2のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間T1は、期間T2、T3の動作を正常に行うためのリセット期間とされている。
【0080】
次に、図8及び図10を参照すると、期間T2では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオフとされ、スイッチSW3、SW4がオン、スイッチSW7、SW8はオフとされる。
【0081】
このとき、容量C1、C2、C3、C4に蓄積された電位差は期間T1の状態で保持される。また、オン状態のスイッチSW3、SW4を介して、入力信号S1、S2のデータ(VR+Vd)、(VR−Vd)がそれぞれ第1及び第2のインバータの入力端(端子1、2)に入力される。例えばVdが正の場合、第1のインバータは、PMOSトランジスタMP1のドレイン電流が減少して(I1−ΔIp1)となり、NMOSトランジスタMN1のドレイン電流が増加して(I2+ΔIn1)となり、第1のインバータの出力(OUTB)(MP1及びMN1の共通ドレイン)は大きく負側(VSS側)へ変化する。一方、第2のインバータは、PMOSトランジスタMP2のドレイン電流が増加して(I2+ΔIp2)となり、NMOSトランジスタMN2のドレイン電流が減少して(I2−ΔIn2)となり、第2のインバータ出力(OUT)(MP2及びMN2の共通ドレイン)が大きく正側(VDD側)へ変化する。
【0082】
次に、図8及び図11を参照すると、期間T3では、スイッチSW1、SW2、SW5、SW6、SW9、SW10がオフ、スイッチSW3、SW4がオフ、スイッチSW7、SW8はオンとされる。このとき、容量C1、C2、C3、C4に蓄積された電位差は引き続き期間T1の状態で保持される。図11に示すように、オン状態のスイッチSW7を介して、大きく負側(VSS側)へ変化した第1のインバータ(MP1及びMN1)の出力OUTBが、第2のインバータ(MP2及びMN2)の入力(端子2)に接続され、オン状態のスイッチSW8を介して、大きく正側(VDD側)へ変化した第2のインバータ(MP2及びMN2)の出力OUTが第1のインバータ(MP1及びMN1)の入力(端子1)に接続されることにより、フリップフロップ構成となり、相補の出力OUT、OUTBは、HIGHレベル(VDD)とLOWレベル(VSS)に変化して、安定状態となる。
【0083】
このように、本実施例においても、前記第1の実施例と同様の効果を実現することができ、更に本実施例では、デジタルデータ信号及び基準信号VRの電圧レベルを、トランジスタMP1、MN1、MP2、MN2の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【0084】
図12(A)、図12(B)は、入力信号S1、S2の少なくとも一方に連続的にデータが入力されるときのスイッチ制御の例を示すタイミング図である。図12(A)、図12(B)には、第1〜3データ期間と第N〜(N+2)データ期間を示す。ただし、Nは任意の正数である。
【0085】
図12(A)に示す例では、各データごとに期間T1〜T3の制御を行う。
【0086】
図12(B)に示す例では、第1及び第Nデータ期間では、期間T1〜T3の制御を行い、つづく複数のデータ期間(少なくとも、第2及び第3データ期間及び第(N+1)及び第(N+2)データ期間)では、期間T2〜T3の制御のみを行う(期間T1を省略)。第1及び第Nデータ期間の期間T1にて、容量C1〜C4に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【0087】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0088】
【図1】本発明の第1の実施例の構成を示す図である。
【図2】本発明の第1の実施例のスイッチ制御を示す図である。
【図3】本発明の第1の実施例における期間T1の接続構成を示す図である。
【図4】本発明の第1の実施例における期間T2の接続構成を示す図である。
【図5】本発明の第1の実施例における期間T3の接続構成を示す図である。
【図6】(A)、(B)は本発明の第1の実施例のスイッチ制御を示す図である。
【図7】本発明の第2の実施例の構成を示す図である。
【図8】本発明の第2の実施例のスイッチ制御を示す図である。
【図9】本発明の第2の実施例における期間T1の接続構成を示す図である。
【図10】本発明の第2の実施例における期間T2の接続構成を示す図である。
【図11】本発明の第2の実施例における期間T3の接続構成を示す図である。
【図12】(A)、(B)は本発明の第1の実施例のスイッチ制御を示す図である。
【図13】特許文献1に記載された回路の構成を示す図である。
【図14】図13のスイッチ制御を示す図である。
【図15】図13の第1のタイミングの接続構成を示す図である。
【図16】図13の第2のタイミングの接続構成を示す図である。
【図17】図13の第3のタイミングの接続構成を示す図である。
【図18】特許文献2に記載された回路の構成を示す図である。
【図19】図18のスイッチ制御を示す図である。
【図20】図18のステップ1の接続構成を示す図である。
【図21】図18のステップ2の接続構成を示す図である。
【図22】図18のステップ3の接続構成を示す図である。
【符号の説明】
【0089】
1、2 インバータの入力端
BL1、BL2 ビット線
BP バイアス信号
C1、C2、C3、C4 容量
MN1、MN2、MN81、MN82、MN91、MN92 NMOSトランジスタ
MP1、MP2、MP81、MP82、MP91、MP92 PMOSトランジスタ
OUT、OUTB 出力
S1、S2 入力信号
SW1〜SW10、SW81〜SW87、SW91〜SW94 スイッチ
VI 入力信号
VR 基準信号(バイアス信号)
【特許請求の範囲】
【請求項1】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項2】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項3】
前記バイアス信号と前記基準信号の電圧を等しくしてなる、ことを特徴とする請求項2記載の信号増幅器。
【請求項4】
前記基準信号は、前記第1及び第2の入力信号の振幅の最大値と最小値の間の電圧である、ことを特徴とする請求項1又は2記載の信号増幅器。
【請求項5】
前記第1及び第2のトランジスタ対のうち前記各他方のトランジスタの制御端子は、第3及び第4の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第3及び第4の容量には、前記基準信号と前記各他方のトランジスタの制御端子の電圧の差がそれぞれ蓄積される、ことを特徴とする請求項2記載の信号増幅器。
【請求項6】
前記第1及び第2のインバータの入力は、前記信号入力時には、前記基準信号から切断され、前記第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態で、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする請求項1又は2記載の信号増幅器。
【請求項7】
第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第1導電型の第1のトランジスタの制御端子に一端が接続され、前記第2導電型の第1のトランジスタの制御端子に他端が接続された第1の容量と、
前記第1導電型の第2トランジスタの制御端子に一端が接続され前記第2導電型の第2トランジスタの制御端子に他端が接続された第2の容量と、
を備え、
前記第1導電型の第1及び第2のトランジスタの制御端子が、それぞれ前記第1及び第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1及び第2のインバータの入力は基準信号に共通接続され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1及び第2のインバータの入力に第1及び第2の入力信号がそれぞれ供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項8】
前記第3の接続状態では、前記第1及び第2のインバータの入力と、前記第1及び第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項7記載の信号増幅器。
【請求項9】
前記制御回路は、
前記基準信号の供給端子と前記第1のインバータの入力との間、及び、前記基準信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第1及び第2のスイッチと、
前記第1の入力信号の入力端子と前記第1のインバータの入力との間、及び、前記第2の入力信号の入力端子と前記第2のインバータの入力との間に、それぞれ接続された第3及び第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
を備えている、ことを特徴とする請求項7又は8に記載の信号増幅器。
【請求項10】
第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項9記載の信号増幅器。
【請求項11】
前記基準信号は、前記第1導電型の第1及び第2のトランジスタをオン状態とする電圧とされる、ことを特徴とする請求項7記載の信号増幅器。
【請求項12】
第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第2導電型の第1のトランジスタの制御端子と前記第1導電型の第1のトランジスタの制御端子との間に直列に接続された第1及び第3の容量と、
前記第2導電型の第2トランジスタの制御端子と前記第1導電型の第2トランジスタの制御端子との間に直列に接続された第2及び第4の容量と、
を備え、
前記第1の容量と前記第3の容量の接続点が前記第1のインバータの入力とされ、
前記第2の容量と前記第4の容量の接続点が前記第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1導電型の第1及び第2のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第1及び第2のインバータの入力に基準信号が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1のインバータの入力に、第1の入力信号が供給され、前記第2のインバータの入力に、第2の入力信号が供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項13】
前記第3の接続状態では、前記第1のインバータの入力と前記第1の入力信号の入力端子とは非接続とされ、前記第2のインバータの入力と前記第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項12記載の信号増幅器。
【請求項14】
前記制御回路は、
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、
を備えている、ことを特徴とする請求項12又は13記載の信号増幅器。
【請求項15】
第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項14記載の信号増幅器。
【請求項16】
前記第2の入力信号が、前記第1の入力信号の相補信号とされることを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
【請求項17】
前記第1及び第2の入力信号の少なくとも一方が、デジタルデータ信号とされ、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される、ことを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
【請求項18】
前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第1乃至第3の接続状態を順次とるように、切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
【請求項19】
前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに関して、前記第1乃至第3の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第1の接続状態を省略し、前記第2及び第3の状態をとるように切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
【請求項20】
前記各トランジスタは、MOSトランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
【請求項21】
前記各トランジスタは、薄膜トランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
【請求項22】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたセンスアンプ。
【請求項23】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたフリップフロップ型電圧比較器。
【請求項24】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたラッチ回路。
【請求項1】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項2】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項3】
前記バイアス信号と前記基準信号の電圧を等しくしてなる、ことを特徴とする請求項2記載の信号増幅器。
【請求項4】
前記基準信号は、前記第1及び第2の入力信号の振幅の最大値と最小値の間の電圧である、ことを特徴とする請求項1又は2記載の信号増幅器。
【請求項5】
前記第1及び第2のトランジスタ対のうち前記各他方のトランジスタの制御端子は、第3及び第4の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第3及び第4の容量には、前記基準信号と前記各他方のトランジスタの制御端子の電圧の差がそれぞれ蓄積される、ことを特徴とする請求項2記載の信号増幅器。
【請求項6】
前記第1及び第2のインバータの入力は、前記信号入力時には、前記基準信号から切断され、前記第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態で、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする請求項1又は2記載の信号増幅器。
【請求項7】
第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第1導電型の第1のトランジスタの制御端子に一端が接続され、前記第2導電型の第1のトランジスタの制御端子に他端が接続された第1の容量と、
前記第1導電型の第2トランジスタの制御端子に一端が接続され前記第2導電型の第2トランジスタの制御端子に他端が接続された第2の容量と、
を備え、
前記第1導電型の第1及び第2のトランジスタの制御端子が、それぞれ前記第1及び第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1及び第2のインバータの入力は基準信号に共通接続され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1及び第2のインバータの入力に第1及び第2の入力信号がそれぞれ供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項8】
前記第3の接続状態では、前記第1及び第2のインバータの入力と、前記第1及び第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項7記載の信号増幅器。
【請求項9】
前記制御回路は、
前記基準信号の供給端子と前記第1のインバータの入力との間、及び、前記基準信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第1及び第2のスイッチと、
前記第1の入力信号の入力端子と前記第1のインバータの入力との間、及び、前記第2の入力信号の入力端子と前記第2のインバータの入力との間に、それぞれ接続された第3及び第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
を備えている、ことを特徴とする請求項7又は8に記載の信号増幅器。
【請求項10】
第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項9記載の信号増幅器。
【請求項11】
前記基準信号は、前記第1導電型の第1及び第2のトランジスタをオン状態とする電圧とされる、ことを特徴とする請求項7記載の信号増幅器。
【請求項12】
第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第2導電型の第1のトランジスタの制御端子と前記第1導電型の第1のトランジスタの制御端子との間に直列に接続された第1及び第3の容量と、
前記第2導電型の第2トランジスタの制御端子と前記第1導電型の第2トランジスタの制御端子との間に直列に接続された第2及び第4の容量と、
を備え、
前記第1の容量と前記第3の容量の接続点が前記第1のインバータの入力とされ、
前記第2の容量と前記第4の容量の接続点が前記第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1導電型の第1及び第2のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第1及び第2のインバータの入力に基準信号が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1のインバータの入力に、第1の入力信号が供給され、前記第2のインバータの入力に、第2の入力信号が供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項13】
前記第3の接続状態では、前記第1のインバータの入力と前記第1の入力信号の入力端子とは非接続とされ、前記第2のインバータの入力と前記第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項12記載の信号増幅器。
【請求項14】
前記制御回路は、
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、
を備えている、ことを特徴とする請求項12又は13記載の信号増幅器。
【請求項15】
第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項14記載の信号増幅器。
【請求項16】
前記第2の入力信号が、前記第1の入力信号の相補信号とされることを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
【請求項17】
前記第1及び第2の入力信号の少なくとも一方が、デジタルデータ信号とされ、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される、ことを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
【請求項18】
前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第1乃至第3の接続状態を順次とるように、切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
【請求項19】
前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに関して、前記第1乃至第3の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第1の接続状態を省略し、前記第2及び第3の状態をとるように切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
【請求項20】
前記各トランジスタは、MOSトランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
【請求項21】
前記各トランジスタは、薄膜トランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
【請求項22】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたセンスアンプ。
【請求項23】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたフリップフロップ型電圧比較器。
【請求項24】
請求項1乃至21のいずれか一に記載の信号増幅器を備えたラッチ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2007−235718(P2007−235718A)
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願番号】特願2006−56438(P2006−56438)
【出願日】平成18年3月2日(2006.3.2)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願日】平成18年3月2日(2006.3.2)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
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