【課題】レベルシフト基準電位が下がった場合にスイッチング素子を安全且つ確実に停止できるレベルシフト回路。
【解決手段】レベルシフト電源に接続された抵抗R1にドレインが接続されソースがグランドに接続されたＭＯＳＦＥＴMN3、R1と同じ抵抗値を有しレベルシフト電源に接続された抵抗R2にドレインが接続されソースがグランドに接続されたＭＯＳＦＥＴMN4、入力信号に基づきMN3,MN4のオン／オフを制御するパルス生成回路10、MN3がオンである場合にセット信号を生成しMN4がオンである場合にリセット信号を生成する制御部MN1,MN2,R5,R6、制御部で生成されたセット信号とリセット信号とに基づき入力信号をレベルシフトした出力信号を出力しスイッチング素子Q1を動作させるフリップフロップFF1、レベルシフト基準電位が負電位に下がったことを検出してスイッチング素子を停止させるスイッチング動作停止部INV3,FF2,AD1を備える。 （もっと読む）

【課題】出力回路のＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ）の振動ノイズの低減を可能とする半導体装置の提供。
【解決手段】第１及び第２の電源線と、前記第１の電源線ＶＤＤＱと前記第２の電源線ＶＳＳＱとの間に配置された出力回路１２と、前記第１の電源線と前記第２の電源線との間に配置されたノイズキャンセル回路１３とを備え、前記ノイズキャンセル回路１３は、前記出力回路の前記出力ノードの論理レベルへの切り替え時に発生する所定の周期で指数関数的に減衰振動する電源ノイズに対して、前記電源に、前記振動から半周期分遅れ、前記振動と逆向きに減衰振動する電源ノイズを発生し、互いに打ち消し合わせる。 （もっと読む）

【課題】 高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現できるようにする。
【解決手段】 一対のＣＭＯＳインバータを有し一方のインバータの出力ノードを他方のインバータのＰチャネル型ＭＯＳトランジスタのゲート端子に交差結合してなるラッチ回路（２２）と、該ラッチ回路のいずれか一方の出力ノードに接続されたＣＭＯＳインバータからなる出力段（２３）とを有するレベルシフト回路において、ラッチ回路を構成する一対のＣＭＯＳインバータの各Ｐチャネル型のＭＯＳトランジスタ（Ｍｐ１，Ｍｐ２）とＮチャネル型のＭＯＳトランジスタ（Ｍｎ１，Ｍｎ２）との間に、ゲート端子が電源電圧と接地電位の中間の電位が印加される第３電圧端子（ＦＧＮＤ）に接続されたＰチャネル型のＭＯＳトランジスタ（Ｍｐ４，Ｍｐ５）をそれぞれ直列形態で設けた。 （もっと読む）

【課題】簡易な構成で電荷の再利用効率を高め、複数のＬＳＩを搭載したシステム全体のエネルギー効率を向上することが可能な半導体回路および半導体装置を提供する。
【解決手段】入力端子２０にＬレベルの信号が入力されたとき、回路素子１０の出力端子２２に接続される信号線２４の配線容量Ｃｐに正の電荷が充電される。入力端子２０にＨレベルの信号が入力されたとき、ＮＭＯＳトランジスタＮｒ１は、論理素子のＮＭＯＳトランジスタＮ１が導通するのと同時に導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する。電荷回収線２が回収した電荷は、電荷再利用端子３を介して半導体チップ１Ａの外部に放出されると、電荷再利用線３０に接続された電荷回収用の容量素子Ｃｅｘｔに蓄積される。蓄積され電荷は、他の半導体回路等の電源端子に供給される。 （もっと読む）

【課題】保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。
【解決手段】半導体基板に配置された回路ブロックと、回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、導電パターンの第１部分の電位を基準電位にリセットするリセット部と、第１部分を電流供給ラインに接続する接続部と、第１部分の電位を基準電位にリセットした後に第１部分を電流供給ラインに接続してから一定時間経過後の第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、一定時間経過後の電圧が事前に設定された範囲に含まれない場合に導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。第１部分の電圧の変化は、導電パターンの回路定数に依存する。 （もっと読む）

【課題】ｄｖ／ｄｔ印加時に誤動作を防止し且つローサイド側からハイサイド側へ信号を伝達し低電圧でも広い範囲で動作するレベルシフト回路。
【解決手段】ｄｖ／ｄｔ過渡信号が印加され且つ入力信号が入力されないとき第１抵抗R1を含むセット側負荷抵抗R1,R9,MP1のオン抵抗及び第２抵抗Ｒ２を含むリセット側負荷抵抗R2,R10,MP2のオン抵抗を第１抵抗及び第２抵抗よりも小さくし、トランジスタMN3がオンである場合にセット信号を生成し且つセット側負荷抵抗をリセット側負荷抵抗よりも大きくし、トランジスタMN4がオンである場合にリセット信号を生成し且つリセット側負荷抵抗をセット側負荷抵抗よりも大きくする制御部MN1,MN2,MP1,MP2,R1,R2,R9,R10、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ12を備える。 （もっと読む）

【課題】ｄｖ／ｄｔ印加時に誤動作を防止し且つローサイド側からハイサイド側へ信号を伝達し低電圧でも広い範囲で動作するレベルシフト回路。
【解決手段】トランジスタＭＮ３とトランジスタＭＮ４とをオン／オフさせるパルス発生回路１０、第１抵抗Ｒ１の両端に第３抵抗Ｒ９と非線形特性を有し且つ一定以上のｄｖ／ｄｔ過渡信号が印加された場合にオンするダイオードＤ３〜Ｄ６とが接続された直列回路、第２抵抗Ｒ２の両端に第３抵抗と同じ抵抗値を有する第４抵抗Ｒ１０とダイオードとが接続された直列回路、ＭＮ３がオンである場合にセット信号、ＭＮ４がオンである場合にリセット信号を生成し、ＭＮ３のドレインにおける電位とＭＮ４のドレインにおける電位との間において電圧差が生じていない場合にはいずれの信号も生成しない制御部、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ１２を備える。 （もっと読む）

【課題】小型化、低電圧・低電力化ならびに高速化が可能なセンスアンプを提供する。
【解決手段】増幅作用をする交差結合された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのソースに直列に第３のＭＯＳトランジスタと第４のＭＯＳトランジスタを接続し、第３及び第４のＭＯＳトランジスタの電流供給能力を第３及び第４のＭＯＳトランジスタの制御電極に与える制御電圧で制御する。データ保持期間において、制御電圧により第３及び第４のＭＯＳトランジスタに、データ保持に必要な最小限のサブスレッショルド電流を流し、ビット線電位を保持する。 （もっと読む）

【課題】半導体集積回路のチップ面積とコストの増加や、電気的特性の問題を招くことなく、出力バッファ回路の出力電圧のリンギングを抑制する。
【解決手段】半導体集積回路２００は、電源線１０、電源抵抗１１、接地線１２、接地抵抗１３、出力バッファ回路１４，１５，１６、電源端子ＰＶｄｄ、接地端子ＰＶｓｓ、出力端子ＰＯ１，ＰＯ２，ＰＯ３、及びリード端子１７，１８を含んで構成される。電源抵抗１１は、電源線１０と出力バッファ回路１４の電源電位入力端との接続点Ｎ１と電源端子ＰＶｄｄとの間に接続されている。接地抵抗１３は、接地線１２と出力バッファ回路１４の接地電位入力端との接続点Ｎ４と接地端子ＰＶｓｓとの間に接続されている。 （もっと読む）

【課題】スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源ノイズを大幅に低減する。
【解決手段】電源ノイズ測定回路９によって電源電圧ＶＤＤをモニタし、電源電圧ＶＤＤが任意の基準電圧以上となると、制御信号ＣＯＮを出力し、スイッチコントローラ８は、仮想基準電位ＶＳＳＡに蓄積された電荷を放出し、その後、任意の期間が経過すると、仮想基準電位ＶＳＳＡに電荷を蓄積するようにスイッチ部６を制御することによって、基準電位ＶＳＳ、および電源電圧ＶＤＤの電位を下降／上昇させ、電源電圧ＶＤＤの電源共振雑音をキャンセルする。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】入力端子にノイズが発生する。
【解決手段】第１の電流経路は、第１の電源端子と第１の出力端子間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、第２の電源端子と第１の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第２のトランジスタと、第１の電源端子と第１のトランジスタとの間に接続される第１のスイッチ回路とを有し、第２の電流経路は、第２の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、第１の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第４のトランジスタと、第２の電源端子と第３のトランジスタとの間に接続される第２のスイッチ回路とを有し、第１、第２のスイッチ回路は、制御信号により導通状態が制御される差動増幅器。 （もっと読む）

【課題】定常状態においては電力消費が少なく、且つ、電源投入時においても出力状態の確定が保証されるレベルシフト回路を提供する。
【解決手段】一次側の電位系より高電位の二次側の電位系に論理値信号を伝達するレベルシフト回路であって、一次側の電位系で動作するパルス生成回路１１とＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２から構成される入力回路１０と、二次側の電位系で動作するインバータＵ２１およびＵ２２を、互いの入力と出力の間に接続された抵抗を介して環状に接続して構成されるラッチ回路２０と、二次側の高電位あるいは低電位に設定する初期値設定回路３１あるいは３２を備え、少なくとも一方のインバータの入力に初期値設定回路を接続することにより、電源投入時の出力状態を確定する。 （もっと読む）

【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。
【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。 （もっと読む）

【課題】パルス出力回路内のノイズを低減し、より確実な動作を保証する半導体装置を提供する。
【解決手段】クロック信号等の振幅を有する信号に接続されたＴＦＴが、パルス出力が無い期間にもＯＮ、ＯＦＦが確定する構成とする。具体的には、第１の振幅補償回路１１０の有する二つの入力部のうち一つを、トランジスタ１０６のゲート電極と電気的に接続させ、且つ第２の振幅補償回路１２０の出力部とも電気的に接続させる。また、第３の入力端子は、第１の振幅補償回路１１０には入力されず、第２の振幅補償回路１２０のみに入力される。この構成により、ＴＦＴ１０５のゲート電極はＴＦＴ１０２，１０６を介してＬレベルに確定され、従来例のようなノイズが発生することもない。 （もっと読む）

【課題】プリエンファシス機能を有し、ジッタを低減する出力バッファ回路の提供。
【解決手段】第１の論理信号を入力して伝送線路（Ｌ）を駆動する第１のバッファ回路（Ｍ１）と、第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力が第１のバッファ回路の出力と共通接続された反転バッファ（Ｔ４，Ｔ５）と、反転バッファと第１の電源（ＶＤＤ）間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される第１のスイッチ（Ｔ３）と、反転バッファと第２の電源（ＶＳＳ）間に接続され、制御端子に入力される信号に基づき、第１のスイッチと連動してオン・オフ制御される第２のスイッチ（Ｔ６）と、を備えたプリエンファシス制御用の第２のバッファ回路（Ｍ２）を備える。 （もっと読む）

【課題】低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路の提供。
【解決手段】第１及び第２の入力信号ｖｉ１、ｖｉ２に基づき、第１及び第２の出力端子の一方を第１のレベルシフト回路１０と、第２のレベルシフト回路２０と、第１の制御信号Ｓ０に基づき、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされる。 （もっと読む）

【課題】パワーゲーティングされた（power-gated）回路におけるモード移行時のエネルギー消費を低減する。
【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の接続は仮想グラウンドノードである。回路は、それぞれがグラウンドに直接接続され電源に第２のスリープトランジスタを介して接続された複数の回路ブロックの第２の行を含む。第２の回路ブロックと第２のスリープトランジスタとの間の接続は仮想電源ノードである。回路は、仮想グラウンドノードを仮想電源ノードに接続し、アクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、第１の行の第１の回路ブロックと第２の行の第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲートまたはパストランジスタを有する。 （もっと読む）

【課題】低電位系のMOSFETのドレイン−基板間に存在する寄生容量の影響により高電位系のラッチ回路が誤動作してしまうことを防止するレベルシフト回路を提供する。
【解決手段】本実施形態では、容量(C)５１，５２を配することにより、ノイズを吸収してラッチ回路１００の誤動作を防止している。即ち、ラッチ回路１００のインバータ(U1)４１，インバータ(U2)４２の入力端子と、高電位系であるラッチ回路１００の基準電圧となる端子(V2L)６との間に、容量(C) ５１，５２を接続しているので、ノイズを容量(C)５１，５２に吸収させることが可能となり、ラッチ回路１００の誤動作を防止することができる。 （もっと読む）

【課題】従来の半導体集積回路装置では、消費電流の変動に伴う電源ノイズの増大を効率的に抑制することができない問題があった。
【解決手段】本発明にかかる半導体集積回路装置は、内部回路に電源を供給する第１及び第２の電源配線と、第１の電源配線と前記第２の電源配線とを接続する電源スイッチ１６と、内部回路におけるノイズを測定する電源ノイズ測定回路１２ａ、１２ｂ、１７と、電源ノイズ測定回路１２ａ、１２ｂ、１７の測定結果に基づいて電源スイッチ１６の導通状態を制御する制御回路１４と、を有する半導体集積回路装置である。 （もっと読む）