レベルシフト回路及びスイッチング電源装置
【課題】ｄｖ／ｄｔ印加時に誤動作を防止し且つローサイド側からハイサイド側へ信号を伝達し低電圧でも広い範囲で動作するレベルシフト回路。
【解決手段】ｄｖ／ｄｔ過渡信号が印加され且つ入力信号が入力されないとき第１抵抗R1を含むセット側負荷抵抗R1,R9,MP1のオン抵抗及び第２抵抗Ｒ２を含むリセット側負荷抵抗R2,R10,MP2のオン抵抗を第１抵抗及び第２抵抗よりも小さくし、トランジスタMN3がオンである場合にセット信号を生成し且つセット側負荷抵抗をリセット側負荷抵抗よりも大きくし、トランジスタMN4がオンである場合にリセット信号を生成し且つリセット側負荷抵抗をセット側負荷抵抗よりも大きくする制御部MN1,MN2,MP1,MP2,R1,R2,R9,R10、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ12を備える。
【解決手段】ｄｖ／ｄｔ過渡信号が印加され且つ入力信号が入力されないとき第１抵抗R1を含むセット側負荷抵抗R1,R9,MP1のオン抵抗及び第２抵抗Ｒ２を含むリセット側負荷抵抗R2,R10,MP2のオン抵抗を第１抵抗及び第２抵抗よりも小さくし、トランジスタMN3がオンである場合にセット信号を生成し且つセット側負荷抵抗をリセット側負荷抵抗よりも大きくし、トランジスタMN4がオンである場合にリセット信号を生成し且つリセット側負荷抵抗をセット側負荷抵抗よりも大きくする制御部MN1,MN2,MP1,MP2,R1,R2,R9,R10、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ12を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
薄型化の要求が特に強いフラットパネルディスプレイ等に用いられるスイッチング電源装置は、スイッチング素子を２石用いるハーフブリッジ型で、さらにスイッチング損失を減らすことができる電流共振型を採用する場合が多い。さらに、将来的にフラットパネルディスプレイ（ＬＣＤ−ＴＶ等）に代表される民生装置の小型化と薄型化のために、スイッチング電源の高周波化による各部品のダウンサイジングが要求されている。
【０００３】
ハーフブリッジ構成においてはＮｃｈ型ＭＯＳＦＥＴが２石用いられており、ローサイド側の制御信号をハイサイド側に伝達するレベルシフト回路が必要とされる。民生用スイッチング電源の１次側コンバータ入力電圧は、高調波規制対応ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路の出力になるので、一般的にはＤＣ４００Ｖ程度となる。レベルシフト回路についても、ローサイド側電位から４００Ｖ程度まで、ほぼ同じ電圧だけレベルシフトする必要があるために特有の問題が発生し、各種対策が検討されている。
【０００４】
図７は、従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。レベルシフト回路は、制御回路２内においてハイサイドドライバとして使用されている。
【０００５】
図７に示す電源装置において、制御回路２は、ハイサイドのスイッチング素子とローサイドのスイッチング素子を交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。
【０００６】
特許文献１には、ｄｖ／ｄｔ電流によるフリップフロップ回路の誤動作を防止してスイッチングデバイスを保護する半導体装置が記載されている。図８は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の構成を示す回路図であり、一般的なハイサイドドライバ回路ＨＤ１の構成を示している。この半導体装置は、図８に示すように、電源とグランドとの間にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等によるスイッチング素子１７，１８を直列に接続したハーフブリッジ型パワーデバイス１９を構成しており、スイッチング素子１７とスイッチング素子１８との接続点Ｎ１に負荷（モータ等の誘導性負荷）２１を接続している。
【０００７】
ハイサイド側のスイッチング素子１７は、接続点Ｎ１の電位を基準電位として、当該基準電位と電源が供給する電源電位（例えば４００Ｖ）との間でスイッチング動作する素子である。一方、ローサイド側のスイッチング素子１８は、接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作する素子である。
【０００８】
図８に示すようなハイサイドドライバ回路ＨＤ１においては、ハーフブリッジ型パワーデバイス１９のスイッチング状態によって、接続点Ｎ１からダイオード８及びダイオード９のアノードに至るラインＬ１及びＬ１を基準電位とするハイサイド側回路に速いｄｖ／ｄｔ過渡信号が印加される。高耐圧のＭＯＳＦＥＴ２０，３０は、ドレインと各部耐圧（通常７００〜１１００Ｖ程度）を持たせるための素子領域が大きく、ドレインとソース、バックゲート、ゲート、サブ基板間において寄生容量を有する。
【０００９】
仮にフィルタ回路２６が存在しない場合、ハイサイドドライバ回路ＨＤ１は、ＭＯＳＦＥＴ２０，３０のドレイン−ソース間に存在する寄生容量により寄生容量とｄｖ／ｄｔ過渡信号との積算で得られるｄｖ／ｄｔ電流が流れ、抵抗４及び抵抗５に同時に電圧降下が生じるので、インバータ６，７を動作させてフリップフロップ回路１２のセット入力およびリセット入力に誤って“Ｈ（Ｈｉｇｈ）”信号を与えてしまう場合がある。
【００１０】
図８に示すハイサイドドライバ回路ＨＤ１は、フリップフロップ回路１２の入力の前段にフィルタ回路２６を備えているので、ラインＬ１にｄｖ／ｄｔ過渡信号が印加されてＭＯＳＦＥＴ２０，３０に同時にｄｖ／ｄｔ電流が流れることにより抵抗４，５に同時に電圧降下が生じた場合においても、フィルタ回路２６がインバータ回路６，７により出力される“Ｈ”信号を阻止する。
【００１１】
すなわち、フィルタ回路２６は、自己が有するＣＲフィルタの時定数に応じた時間が経過するまでフリップフロップ回路１２に“Ｈ”信号を出力しないので、遅延時間をｄｖ／ｄｔ過渡信号の印加時間よりも長く設定することによりｄｖ／ｄｔ電流による“Ｈ”信号がフリップフロップ回路１２に入力されるのを阻止し、フリップフロップ回路１２の誤動作を防止できる。
【００１２】
一方、パルス発生回路１０から出力されるオン信号及びオフ信号のパルス幅をｄｖ／ｄｔ過渡信号印加時間よりも十分に長く、すなわちフィルタ回路２６による遅延時間よりも長く設定することにより、パルス発生回路１０により出力されるオン信号及びオフ信号に基づいたインバータ回路６，７の出力信号は、フリップフロップ回路１２に与えられ、フリップフロップ回路１２を正常に動作させる。
【００１３】
図９は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。スイッチング素子１７をオンさせる場合には、パルス発生回路１０は、オン信号として“Ｈ”信号を出力し、オフ信号として“Ｌ（Ｌｏｗ）”信号を出力する。この場合に、インバータ回路７による“Ｈ”信号を受けたオン側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２５に電荷が満たされるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オン側ＣＲフィルタ回路の出力が立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｈ”信号を出力する。
【００１４】
スイッチング素子１７をオフさせる場合には、パルス発生回路１０は、オン信号として“Ｌ”信号を出力し、オフ信号として“Ｈ”信号を出力する。この場合に、インバータ回路６による“Ｈ”信号を受けたオフ側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２４に充電されるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オフ側ＣＲフィルタ回路の出力が立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｌ”信号を出力する。
【００１５】
したがって、スイッチング素子１７は、フリップフロップ回路１２のＱ出力から“Ｈ”信号が出力されている期間においてオンしており、フィルタ回路２６を有さない場合に比してオン側オフ側ＣＲフィルタ回路の遅延時間の分だけフリップフロップ回路１２のＱ出力が遅れてオン／オフすることになる。
【００１６】
また、ＭＯＳＦＥＴ２０，３０は、上述したようにオン／オフのパルス幅がフィルタ回路２６による遅延時間よりも長く設定されている必要があるが、誤動作耐量を上げるためにフィルタ回路２６のフィルタ時間を長くすると、消費電力を増大するという問題がある。そこで、特許文献１には、論理回路で構成することにより遅延時間を生じさせない保護回路を有する半導体装置も記載されている。
【００１７】
特許文献２には、ｄｖ／ｄｔ過渡現象に対する妨害排除能力を備えたレベルシフト回路が記載されている。このレベルシフト回路は、パルスフィルター回路を備えており、このパルスフィルター回路がパルス幅に基づいてｄｖ／ｄｔ過渡信号により生成されるパルスを識別し、正常動作パルスのみを選択して通過させるので、ｄｖ／ｄｔ過渡信号による誤動作を回避することができる。
【００１８】
特許文献３に記載されたレベルシフト回路は、セットレベル回路を作動させるために必要な値より低い入力信号で、リセットレベル回路を作動し、パワーＭＯＳＦＥＴをターンオフするリセット優先回路を備えている。すなわち、このレベルシフト回路は、リセット電圧降下抵抗器の大きさを増加するかあるいは、セットおよびリセット電圧降下抵抗器を読む回路の入力しきい値を調整することによりリセット優先に構成されており、ノイズパルスによる誤動作を防止することができる。
【００１９】
リセット優先の概念は、図８に示すレベルシフト回路に適用することもできる。リセット側の抵抗４を大きくすることにより図８に示すレベルシフト回路は、リセット優先でハイサイド側のスイッチング素子１７をオフにするため、スイッチング素子１７，１８が同時にオンするのを防止する。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平９−２０００１７号公報
【特許文献２】特開平４−２３０１１７号公報
【特許文献３】特開平８−６５１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
レベルシフト回路において、例えばローサイド側スイッチング素子がオフでハイサイド側スイッチング素子がターンオンすることにより、０Ｖから４００Ｖに変化する場合（あるいはハイサイド側スイッチング素子がターンオフしてローサイド側スイッチング素子がオンすることにより４００Ｖから０Ｖに変化する場合）、スイッチング素子のオン／オフに同期してレベルシフト回路にｄｖ／ｄｔが印加される。この場合には、スイッチング素子のオン／オフに起因するｄｖ／ｄｔにより誤動作しないように対策を行う必要がある。
【００２２】
特許文献１に記載の半導体装置は、ｄｖ／ｄｔが高くなったときにハイサイド側フリップフロップに対して保護回路を入れることにより誤動作を防止している。そのため、ｄｖ／ｄｔが高くなりローサイドからハイサイド移行時間中に、ローサイド側からＭＯＳＦＥＴ２０，３０を介して正規の信号が伝達されても、保護回路が動作しているので、ローサイド側からハイサイド側にオン／オフ信号が送れなくなるという問題がある。
【００２３】
この問題は、主スイッチング素子にＩＧＢＴ等を用いてスイッチング周波数が最高でも２０ＫＨｚ程度のモータ用途ではｄｖ／ｄｔが小さいため、問題にならない可能性が高い。しかし、電流共振型スイッチング電源を高周波化（５００ｋＨｚ程度）した場合には、ｄｖ／ｄｔを高くする必要がある。スイッチングするオン／オフ周期が短くなり（５００ｋＨｚでは２μＳの周期）、相対的にｄｖ／ｄｔを速くしなければ、必要とするオン時間を確保することができなくなる（例えば、ｄｖ／ｄｔが０．５μＳあると５００ｋＨｚでは完全なオン又はオフの時間は残りの１μＳを折半した値となる。）。従って、ｄｖ／ｄｔを高くせざるを得ないので、問題になる可能性が高くなる。
【００２４】
特許文献１に記載の装置において上述した問題をクリアする半導体製品を設計する場合（例えば、電流共振型ＩＣ等の設計）のレベルシフト回路において高周波化を目指す場合には、当該装置は、通常想定される動作時において保護回路が動作しないように適切な定数設定を行う必要がある。具体的には、設計者は、図８に示す抵抗４，５の抵抗値を下げて、ｄｖ／ｄｔによりＭＯＳＦＥＴ２０，３０の寄生容量に流れる充電電流による抵抗４，５の電圧降下を小さくして、後段の検出回路が動作しないように設計を行う。さらにＭＯＳＦＥＴ２０，３０に流す電流を大きくし、後段の検出回路が動作するのに必要な電流を流せる設計にする。この問題点として、高周波化するにつれてｄｖ／ｄｔが高くなるため、抵抗４，５の抵抗値をより下げる方向になり、ＭＯＳＦＥＴ２０，３０に流れる電流が増える方向であり、消費電流が増加してしまう点が挙げられる。
【００２５】
また、レベルシフト回路は、ハイサイド側電位３１（図８）が低い場合（例えば１０Ｖ以下等）、かつハイサイド基準電位が低い場合はＭＯＳＦＥＴ２０，３０が飽和領域から非飽和領域になるため、ドレイン電流が急激に下がる。しかし、レベルシフト回路は、ハイサイド側電位が、どのような電位でもローサイド側からハイサイド側へ信号を伝達することが求められる。このため、ハイサイド側電位が低い時でも信号を伝達できるように、ＭＯＳＦＥＴ２０，３０のドレイン電流を設定し、抵抗４，５で十分な信号が確保されるように設計する。この場合、ハイサイド側電位が高い場合には、ドレイン電流が増加してしまうので、消費電力が増加する。通常であれば、ハイサイド側電位が低い時（例えば１０Ｖ以下）のＭＯＳＦＥＴ２０，３０のドレイン電流は１〜５ｍＡ程度まで下がり、ハイサイド側電位が高い時（４００Ｖ等）のＭＯＳＦＥＴ２０，３０のドレイン電流は７〜３０ｍＡ程度まで増加し、ハイサイド側電位が高いと、ＭＯＳＦＥＴ２０，３０の静特性によりドレイン電流が３倍以上に増加する。
【００２６】
レベルシフト回路の損失は、ＭＯＳＦＥＴ２０，３０のゲート幅を１５０ｎｓとし、発振周波数を２００ｋＨｚ，ドレイン電流を１０ｍＡと設定した場合に、２×１５０ｎｓ×４００Ｖ×１０ｍＡ×２００ｋＨｚ＝０．２４Ｗであり、無視できない値である。発振周波数に比例して損失が増加するため、高周波化するためには、１パルスの損失を下げる必要がある。あるいは、回路電流を下げるために、ハイサイド側電位が低い時（１０Ｖ以下）を見越して、抵抗４，５を大きくして電圧振幅を大きくする方法もあるが、抵抗４，５とＭＯＳＦＥＴ２０，３０のもつ寄生容量との時定数が大きくなり、ｄｖ／ｄｔ印加時に寄生容量への充電が間に合わず、インバータ６，７が動作して後段に信号を伝えて、フリップフロップ回路１２を誤動作させてしまう。
【００２７】
本発明は、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、かつｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置を提供することを課題とする。
【課題を解決するための手段】
【００２８】
本発明に係るレベルシフト回路は、上記課題を解決するために、一端がレベルシフト電源に接続された所定値以上の抵抗値を有する第１抵抗と、前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、ｄｖ／ｄｔ過渡信号が印加され且つ前記入力信号が入力されないとき前記第１抵抗を含むセット側負荷抵抗及び前記第２抵抗を含むリセット側負荷抵抗を前記第１抵抗及び前記第２抵抗よりも小さくし、前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し且つ前記セット側負荷抵抗を前記リセット側負荷抵抗よりも大きくし、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し且つ前記リセット側負荷抵抗を前記セット側負荷抵抗よりも大きくする制御部と、前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップとを備えることを特徴とする。
【００２９】
本発明に係るスイッチング電源装置は、上記課題を解決するために、ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項６のいずれか１項記載のレベルシフト回路を用いることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、ｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低い電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及びスイッチング電源装置を提供できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１の形態のレベルシフト回路の構成を示す回路図である。
【図２】本発明の実施例１の形態のスイッチング電源装置の構成を示す回路図である。
【図３】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートである。
【図４】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。
【図５】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。
【図６】本発明の実施例２の形態のレベルシフト回路の構成を示す回路図である。
【図７】従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。
【図８】従来のレベルシフト回路を含む半導体装置の構成を示す回路図である。
【図９】従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下、本発明のレベルシフト回路及びスイッチング電源装置の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００３３】
以下、本発明の実施例について図面を参照しながら説明する。まず、本実施の形態の構成を説明する。図１は、本発明の実施例１のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、図１に示すように、抵抗Ｒ１〜Ｒ６，Ｒ９，Ｒ１０と、パルス発生回路１０と、トランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、トランジスタＭＰ１，ＭＰ２と、フリップフロップ１２と、ダイオードＤ１，Ｄ２とを備えている。すなわち、本実施例のレベルシフト回路は、図８に示す従来のレベルシフト回路からフィルタ回路２６を削除して抵抗Ｒ５，Ｒ６，Ｒ９，Ｒ１０及びトランジスタＭＮ１，ＭＮ２、トランジスタＭＰ１，ＭＰ２、ダイオードＤ１，Ｄ２を追加した。
【００３４】
図２は、本発明の実施例１のスイッチング電源装置の構成を示す回路図である。このスイッチング電源装置は、図２に示すように、ハーフブリッジ構成のハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとを有する電流共振型スイッチング電源装置であり、ハイサイド側スイッチング素子１７ａを制御するための回路として制御回路２内のレベルシフト回路を用いている。ただし、本発明を適用するにあたり必ずしもハーフブリッジ構成である必要はなく、フルブリッジ構成のスイッチング電源装置にも適用可能である。
【００３５】
図２に示すスイッチング電源装置において、制御回路２は、ハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａを交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。
【００３６】
図２に示すように、中点電圧（レベルシフト基準電位）は、ハイサイド側スイッチング素子１７ａのソースとローサイド側スイッチング素子１８ａのドレインとに接続されたライン上の電位であり、レベルシフト電源に対して所定の電圧差を有する。本実施例において、レベルシフト電源ＶＢ（ハイサイド側電源）とレベルシフト基準電位ＶＳ（ハイサイド基準電位）との間の電圧差は、１０Ｖ程度である。
【００３７】
図１の抵抗Ｒ１は、本発明の第１抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ３のドレインに接続されている。
【００３８】
トランジスタＭＮ３は、本発明の第１のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ１の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ３のソースは、抵抗Ｒ３を介してグランドに接続されている。すなわち、抵抗Ｒ３は、本発明の第９抵抗に対応し、トランジスタＭＮ３のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ３のドレインとグランドとの間には、寄生容量Ｃ１が存在する。また、トランジスタＭＮ３のゲートは、パルス発生回路１０に接続されている。
【００３９】
抵抗Ｒ２は、本発明の第２抵抗に対応し、抵抗Ｒ１と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ４のドレインに接続されている。抵抗Ｒ１，Ｒ２は、所定値である１ｋΩ以上の抵抗値を有し、１ｋΩ〜１０ｋΩ程度の抵抗値を有し、例えば５ｋΩである。
【００４０】
トランジスタＭＮ４は、本発明の第２のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ２の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ４のソースは、抵抗Ｒ４を介してグランドに接続されている。すなわち、抵抗Ｒ４は、本発明の第１０抵抗に対応し、トランジスタＭＮ４のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ４のドレインとグランドとの間には、寄生容量Ｃ２が存在する。また、トランジスタＭＮ４のゲートは、パルス発生回路１０に接続されている。
【００４１】
パルス発生回路１０は、入力信号に基づいてトランジスタＭＮ３とトランジスタＭＮ４とのオン／オフを制御する。具体的には、パルス発生回路１０は、入力信号の立ち上がりの際にセットパルス信号をトランジスタＭＮ３のゲートに出力する。また、パルス発生回路１０は、入力信号の立ち下がりの際にリセットパルス信号をトランジスタＭＮ４のゲートに出力する。
【００４２】
なお、トランジスタＭＮ３，ＭＮ４のゲート駆動パルスは、例えば５０ｎＳ〜２００ｎＳ程度である。
【００４３】
抵抗Ｒ５，Ｒ６，Ｒ９，Ｒ１０とトランジスタＭＮ１，ＭＮ２とトランジスタＭＰ１，ＭＰ２とは、本発明の制御部に対応する。この制御部は、ｄｖ／ｄｔ過渡信号が印加され且つ入力信号が入力されないとき抵抗Ｒ１を含むセット側負荷抵抗及び抵抗Ｒ２を含むリセット側負荷抵抗を抵抗Ｒ１及び抵抗Ｒ２よりも小さくし、トランジスタＭＮ３がオンである場合にセット信号を生成し且つセット側負荷抵抗をリセット側負荷抵抗よりも大きくし、トランジスタＭＮ４がオンである場合にリセット信号を生成し且つリセット側負荷抵抗をセット側負荷抵抗よりも大きくする。
【００４４】
セット側負荷抵抗は、抵抗Ｒ１と抵抗Ｒ９とトランジスタＭＰ１とからなり、リセット側負荷抵抗は、抵抗Ｒ２と抵抗Ｒ１０とトランジスタＭＰ２とからなる。
【００４５】
抵抗Ｒ５は、本発明の第５抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ１のドレインに接続されている。
【００４６】
トランジスタＭＮ１は、本発明の第３のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ５の他端とフリップフロップ１２のセット端子とにドレインが接続され、ソースがトランジスタＭＮ３のドレインに接続され、ゲートがトランジスタＭＮ４のドレインに接続されている。なお、本実施例のトランジスタＭＮ１のドレインは、インバータ１６を介してフリップフロップ１２のセット端子に接続されている。
【００４７】
抵抗Ｒ６は、本発明の第６抵抗に対応し、抵抗Ｒ５と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ２のドレインに接続されている。抵抗Ｒ５，Ｒ６は、例えば抵抗Ｒ１，Ｒ２の２倍から２０倍程度の抵抗値を有している。
【００４８】
トランジスタＭＮ２は、本発明の第４のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ６の他端とフリップフロップ１２のリセット端子とにドレインが接続され、ソースがトランジスタＭＮ４のドレインに接続され、ゲートがトランジスタＭＮ３のドレインに接続されている。なお、本実施例のトランジスタＭＮ２のドレインは、インバータ１６を介してフリップフロップ１２のリセット端子に接続されている。
【００４９】
抵抗Ｒ５，Ｒ６に接続される検出インバータ回路のスレッショルドは、レベルシフト電源とレベルシフト基準電位との電圧差の５０％（２０％〜８０％の間）である。
【００５０】
フリップフロップ１２は、制御部により生成されたセット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力する。本実施例においては、フリップフロップ１２による出力信号は、図２に示すハイサイド側スイッチング素子１７ａのゲートに印加される。
【００５１】
抵抗Ｒ９は、本発明の第３抵抗に対応し、例えば、５ｋΩである。抵抗Ｒ９の一端がレベルシフト電源に接続され、他端がトランジスタＭＰ１のソースに接続されている。トランジスタＭＰ１は、本発明の第１のＰ型ＭＯＳＦＥＴに対応し、ソースが抵抗Ｒ９の他端に接続され、ゲートがトランジスタＭＮ１のゲートとトランジスタＭＮ４のドレインに接続され、ドレインがトランジスタＭＮ３のドレインとトランジスタＭＮ１のソースとに接続されている。
【００５２】
抵抗Ｒ１０は、本発明の第４抵抗に対応し、抵抗Ｒ９の抵抗値と同じ抵抗値を有し、例えば、５ｋΩである。抵抗Ｒ１０の一端がレベルシフト電源に接続され、他端がトランジスタＭＰ２のソースに接続されている。トランジスタＭＰ２は、本発明の第２のＰ型ＭＯＳＦＥＴに対応し、ソースが抵抗Ｒ１０の他端に接続され、ゲートがトランジスタＭＮ２のゲートとトランジスタＭＮ３のドレインに接続され、ドレインがトランジスタＭＮ４のドレインとトランジスタＭＮ１のゲートとトランジスタＭＰ１のゲートとに接続されている。
【００５３】
トランジスタＭＰ１，ＭＰ２は、ｄｖ／ｄｔ過渡信号がレベルシフト電源ＶＢに印加され且つパルス発生回路１０から入力信号が入力されないとき抵抗Ｒ１及び抵抗Ｒ２の抵抗値を小さくするように動作する。
【００５４】
次に、上述のように構成された本実施の形態の作用を説明する。本実施例のレベルシフト回路は、大きく分けて４つの動作があるため、分けて説明を行う。
【００５５】
最初に、レベルシフト回路に対するｄｖ／ｄｔ印加時の誤動作耐量について説明する（動作１）。図３は、本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。図３において、ＬＯは、ローサイド側スイッチング素子１８ａのゲートに印加される電圧であり、ＨＯは、ハイサイド側スイッチング素子１７ａのゲートに印加される電圧である。
【００５６】
時刻ｔ１においてローサイド側スイッチング素子１８ａがオフされると、時刻ｔ１から時刻ｔ２までの間に共振回路の影響により中点電圧が０Ｖから４００Ｖに変化する（ｄｖ／ｄｔが印加される）。中点電圧が上がりきった時刻ｔ２においてハイサイド側スイッチング素子１７ａがオンするので、ハイサイド側スイッチング素子１７ａのスイッチ端子間電圧はほぼ０Ｖであり、図２に示すスイッチング電源装置は、ＺＶＳ（ゼロボルトスイッチング）を行うことができ、スイッチングクロス低減（＝電源効率改善）とノイズ低減に効果がある。
【００５７】
ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。従って、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させない。これにより、抵抗Ｒ５，Ｒ６とトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２とからなる制御部は、後段のインバータ及びフリップフロップ１２に信号を出力しないので、ｄｖ／ｄｔに起因する誤動作を生じさせない。
【００５８】
このとき、寄生容量Ｃ１，Ｃ２を充電する電流により抵抗Ｒ１の両端と抵抗Ｒ２の両端とに電圧降下が生ずる。すなわち、抵抗Ｒ１と抵抗Ｒ２とは同一抵抗値であるので、抵抗Ｒ１と抵抗Ｒ２との電圧降下分も同じになる。このため、トランジスタＭＰ１のソースにはレベルシフト電源電圧が印加され、ゲートにはレベルシフト電源電圧から抵抗Ｒ２の両端電圧を引いた電圧が印加される。トランジスタＭＰ２のソースにはレベルシフト電源電圧が印加され、ゲートにはレベルシフト電源電圧から抵抗Ｒ１の両端電圧を引いた電圧が印加される。
【００５９】
すなわち、トランジスタＭＰ１（ＭＰ２）のゲート電位がソース電位よりも抵抗Ｒ１（Ｒ２）の電圧降下分だけ低くなるので、トランジスタＭＰ１（ＭＰ２）はオンする。トランジスタＭＰ１（ＭＰ２）のオン抵抗は、ゲートとソースとの印加される電圧によって決定される。従って、抵抗Ｒ９（Ｒ１０）とトランジスタＭＰ１（ＭＰ２）の合計抵抗値が抵抗Ｒ１（Ｒ２）に並列に接続されるので、セット側負荷抵抗及びリセット側負荷抵抗は小さくなる。従って、抵抗Ｒ１，Ｒ２の電圧降下は小さくなるので、誤信号やノイズに強くなる。
【００６０】
なお、特許文献１の引用例では、ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗４，５に流れるので、抵抗４，５の両端に電圧降下が発生する。この電圧降下がインバータ６，７のスレッショルドに達すると後段に信号が伝達され、フィルタ回路２６は、信号をカットオフするが、遅延時間よりもパルス発生回路１０から出力されるオン信号オフ信号のパルス幅を十分に長くするので消費電力増大の問題を生じ、さらにフィルタ回路２６の処理能力以上のノイズ信号が入力されれば、フリップフロップ１２に誤信号を伝達してしまい、動作不安定となって誤動作の原因となる。特許文献２も同様である。
【００６１】
次に、セットパルス、リセットパルス伝達時の動作について説明する（動作２）。ただし、セットパルス伝達時の動作とリセットパルス伝達時の動作とは、使用するトランジスタや抵抗が異なるだけで動作自体に違いは無いため、ここではセットパルス伝達時の動作についてのみ説明する。
【００６２】
図３の時刻ｔ２において、パルス発生回路１０がトランジスタＭＮ３のゲートに対してセットパルス信号を出力すると、トランジスタＭＮ３はオンして抵抗Ｒ１に電流を流す。これによって抵抗Ｒ１の両端に電圧差が発生するので、トランジスタＭＮ１のソース電圧が下がり、ゲート−ソース間電圧がスレッショルド以上になると、トランジスタＭＮ１はオンして抵抗Ｒ５に電流を流す。抵抗Ｒ５の両端に生じた電圧降下が後段のインバータにおけるスレッショルドに達すると、セット信号がフリップフロップ１２に入力され、フリップフロップ１２は、ハイサイド側スイッチング素子１７ａのゲートにＨ（ＨＩＧＨ）レベルの信号を出力し、スイッチング素子１７ａをオンさせる。
【００６３】
このとき、トランジスタＭＮ１がオンしているため、トランジスタＭＮ１のゲートとソースとに接続されたトランジスタＭＰ１のゲートとソースとの間の電位差は、同じであるので、Ｐ型であるトランジスタＭＰ１はオフとなる。このため、セット側負荷抵抗は、抵抗Ｒ１の抵抗値と抵抗Ｒ５との並列になる。なお、抵抗Ｒ１とＲ５は、抵抗Ｒ１が抵抗Ｒ５の１０倍以上大きい抵抗値のため、抵抗Ｒ５の影響は小さい。よって、抵抗Ｒ１と抵抗Ｒ５は並列接続となるが、ほぼ抵抗Ｒ１の抵抗値となるため、後述する説明では、抵抗Ｒ５は無視する。このときには、トランジスタＭＮ３からの電流は全て抵抗Ｒ１に流れるので、最大の電圧振幅を得ることができる。
【００６４】
また、トランジスタＭＰ２のゲート電位がソース電位よりも抵抗Ｒ１の電圧降下分だけ低くなるので、トランジスタＭＰ２はオンする。トランジスタＭＰ２のオン抵抗は、ゲートとソースとの印加される電圧によって決定される。従って、抵抗Ｒ１０とトランジスタＭＰ２の合計抵抗値が抵抗Ｒ２に並列に接続されるので、リセット側負荷抵抗は、セット側負荷抵抗よりも小さくなる。従って、リセット側は誤信号やノイズに強くなる。
【００６５】
次に、ｄｖ／ｄｔ印加時で、且つローサイドからハイサイドに信号を伝達する際の動作について説明する（動作３）。図４は、本実施例のレベルシフト回路の動作を示すタイミングチャートの別例であり、図２に示すような電流共振型スイッチング電源装置を想定したものである。
【００６６】
時刻ｔ１においてローサイド側スイッチング素子１８ａがオフされると、共振回路の影響により中点電圧が０Ｖから上昇する（ｄｖ／ｄｔが印加される）。ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。したがって、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させないので、後段に信号を伝えない。
【００６７】
さらに、トランジスタＭＰ１（ＭＰ２）のゲート電位がソース電位よりも抵抗Ｒ１（Ｒ２）の電圧降下分だけ低くなるので、ゲートとソースとの電位差がスレッショルド以上になれば、トランジスタＭＰ１（ＭＰ２）はオンする。従って、抵抗Ｒ９（Ｒ１０）とトランジスタＭＰ１（ＭＰ２）のオン抵抗との合計抵抗値が抵抗Ｒ１（Ｒ２）に並列に接続される。
【００６８】
この状態で、トランジスタＭＮ３がオンして電流が流れると、トランジスタＭＮ１のソース電位がトランジスタＭＮ２のソース電位よりも下がるため、トランジスタＭＮ１のソースとゲート間に電位差が生じて、この電位差がスレッショルドに達すると、トランジスタＭＮ１はオンする。抵抗Ｒ５には電圧降下が生じて後段に信号を伝えることができる。
【００６９】
さらに、この時点でトランジスタＭＰ１とトランジスタＭＰ２とのゲートとソースとの間の電圧を比較すると、トランジスタＭＮ１がオンしているので、トランジスタＭＰ１のゲートとソースとの間の電圧よりもトランジスタＭＰ２のゲートとソースとの間の電圧の方が大きい。このため、抵抗Ｒ１０とトランジスタＭＰ２のオン抵抗との合計抵抗値が抵抗Ｒ２に並列に接続される。
【００７０】
従って、抵抗Ｒ２の両端電圧は小さくなるので、トランジスタＭＮ２のゲートとソースとの間の電圧は、さらに小さくなり、トランジスタＭＮ２がオフする方向になる。このため、誤信号やノイズに強くなる。また、抵抗Ｒ２の両端電圧が小さくなるので、トランジスタＭＰ１のゲートとソースとの間の電圧が小さくなる。従って、トランジスタＭＰ１の抵抗値が大きくなり、抵抗Ｒ１の両端電圧が大きくなる。
【００７１】
このように、トランジスタＭＰ１，ＭＰ２、抵抗Ｒ９，Ｒ１０は、ローサイド側からのセット信号に対して、セット信号を増幅する方向に作用し、リセット側はノイズや誤信号に対して誤動作しないように方向に作用する。
【００７２】
また、以下の問題がある。抵抗Ｒ１と抵抗Ｒ２とに電圧降下が発生しており、この電圧降下が、（（ＶＢ-ＶＳ）＋（Ｄ１又はＤ２の順方向電圧ＶF）＋（ＭＮ１又はＭＮ２のしきい値Ｖｔｈ）−（ＭＮ１又はＭＮ２の後段に信号が伝わるＭＮ１又はＭＮ２のオーバードライブ電圧）以下、限界降下電圧と略する。）まで達すると、トランジスタＭＮ３（ＭＮ４）がオンしても、トランジスタＭＮ１（ＭＮ２）がオンしない。このため、フリップフロップ１２に信号を伝達できない。
【００７３】
しかしながら、実施例１では、ｄｖ／ｄｔ過渡信号が印加されてレベルシフト基準電位ＶＳが高速に上昇したとき、寄生容量Ｃ１，Ｃ２に充電する電流により抵抗Ｒ１，Ｒ２の両端電圧が上昇する。このとき、前述した動作１と同様に、トランジスタＭＰ１，ＭＰ２がオンし、抵抗Ｒ９，Ｒ１０に電流が流れる。この場合には、抵抗Ｒ１に抵抗Ｒ９が並列に接続され、抵抗Ｒ２に抵抗Ｒ１０が並列に接続されるので、抵抗Ｒ１，Ｒ２の両端電圧は下がり、限界降下電圧まで達しないように調整することができる。
【００７４】
抵抗Ｒ１，Ｒ２の両端電圧が限界降下電圧まで達しなければ、トランジスタＭＮ１（セット時）又はトランジスタＭＮ２（リセット時）がオンして、ｄｖ／ｄｔ印加時でも、ローサイド側からハイサイド側に信号を伝達することができる。
【００７５】
なお、抵抗Ｒ９，Ｒ１０により負荷抵抗を下げているが、トランジスタＭＮ３，ＭＮ４は、両端電圧が増加して非飽和領域から飽和領域に遷移するため、ドレイン電流は数倍に増加する。このため、ハイサイド側の信号振幅を十分に得ることができる。
【００７６】
一方、特許文献１では、フリップフロップがオフ状態でセット信号が入力されると、セット信号は保護回路に入力されず、ハイサイド側に出力されない。なお、抵抗４，５が小さいと、保護回路が動作してないので、セット信号が入力されれば信号伝達が可能であるが、抵抗４，５の抵抗値を小さくすると、それに応じてＭＯＳＦＥＴ２０，３０のドレイン電流を大きくする必要があり、消費電力が増大してしまう。
【００７７】
特許文献２では、ｄｖ／ｄｔ印加時の誤信号をフィルタリングするので、セット信号もフィルタリングされてしまうので、信号伝達できない。特許文献３では、ｄｖ／ｄｔ印加時にセット信号が入ると、セットとリセットの両方の信号がフリップフロップに印加されることとなり、フリップフロップはリセット優先となるため、セット信号を受け付けない。なお、抵抗４，５が小さいと、インバータ６が動作しないので、セット信号が入力されれば信号伝達が可能であるが、抵抗４，５の抵抗値を小さくすると、消費電力が増大してしまう。
【００７８】
次に、レベルシフト回路に印加される電圧が低い場合に信号を伝達する際の動作について説明する（動作４）。
【００７９】
基本的には、上述した動作２と同じであるが、抵抗Ｒ１，Ｒ２を特許文献１〜３の抵抗値よりも大きく設定する。レベルシフト電源ＶＢ電位が低い（例えば１０Ｖ以下等）場合には、トランジスタＭＮ３，ＭＮ４の電流値が下がるので、抵抗Ｒ１，Ｒ２の抵抗値を例えば５ｋΩと大きくすることにより、トランジスタＭＮ３，ＭＮ４からの信号を大きくすることができる。
【００８０】
レベルシフト電源ＶＢ電位が低い場合、この電圧は、セット側であれば、抵抗Ｒ１と抵抗Ｒ３とトランジスタＭＮ３のオン抵抗とで電圧分割される。従って、抵抗Ｒ１（Ｒ２）が大きい方が、抵抗Ｒ１（Ｒ２）の電位差が大きくなるので、よりＶＢ電位が低い範囲まで信号を伝達することができる。これにより、フリップフロップまで信号が伝達されるので、従来の回路よりもレベルシフト回路に印加される電圧が低くても信号を伝達することができる。
【００８１】
このように、抵抗Ｒ１，Ｒ２を特許文献１〜３の抵抗値よりも大きくしてもフリップフロップ１２の誤動作がなく、ｄｖ／ｄｔ時でも信号を伝達できるので、レベルシフト回路に印加される電圧が低くても、より広い範囲で動作することができる。
【００８２】
なお、従来技術の動作範囲と同程度までの動作範囲では、抵抗Ｒ１，Ｒ２を大きくすることで、トランジスタＭＮ３，ＭＮ４のドレイン電流を小さくすることができるので、低消費電力化でき、しかも高速化が可能である。
【００８３】
このように、本発明の実施例１の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、ｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低い電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及びスイッチング電源装置を提供できる。
【００８４】
さらに、実施例のレベルシフト回路は、抵抗Ｒ３，Ｒ４を備えることにより、トランジスタＭＮ３，ＭＮ４がオンした場合に流れる電流を制限することができる。具体的に説明すると、トランジスタＭＮ３（ＭＮ４）のソース電流は、抵抗Ｒ３（Ｒ４）の両端に電圧降下を発生させる。パルス発生回路１０から出力されるパルス信号は一定の電圧値であるので、抵抗Ｒ３（Ｒ４）の電圧降下分だけトランジスタＭＮ３（ＭＮ４）のゲート−ソース間電圧が小さくなることにより、ソース電流は一定の電流値で平衡する。したがって、本実施例のレベルシフト回路は、抵抗Ｒ３（Ｒ４）を備えることにより、トランジスタＭＮ３（ＭＮ４）に流れるドレイン電流を定電流駆動することができる。
【００８５】
なお、図５は、高周波化を行うための最適な設計を行った場合における本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。
【００８６】
通常、ハイサイド側とローサイド側のオン信号には、同時オン防止のためにデッドタイム回路が設けられている。このデッドタイム回路は、通常は抵抗等により任意の値に設定することができる。また、ｄｖ／ｄｔ時間は、共振回路と負荷電流によりある程度決定される。ここで、最適な設計が行われたアプリケーション回路とは、抵抗等によりデッドタイムを調整し、ｄｖ／ｄｔ時間中にローサイド側からハイサイド側に信号伝達を開始し、伝達の遅延時間によりハイサイド側がターンオンするのと、ｄｖ／ｄｔ印加時間が終わるのを、ほぼ同時に設定することである（実際には若干のマージンを設定し、ターンオンするのを若干遅らせる）。
【００８７】
図５において、時刻ｔ１からｔ３までの間がデッドタイムであり、図２に示すハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとは、いずれもオフの状態である。また、理想的には、中点電圧の上昇が終わる時刻ｔ３においてハイサイド側スイッチング素子１７ａのゲートに印加される電圧（ＨＯ）がＨレベルになると、ハイサイド側スイッチング素子１７ａがオンできる最大時間となるので、ハイサイド側スイッチング素子１７ａの利用率は最大となる。
【００８８】
図３，４で説明した波形においては、パルス発生回路１０によりセットパルス信号が出力されるのとフリップフロップ１２によりＨＯがＨレベルになるのとがほぼ同時であるとして説明しているが、図５は、遅延時間を考慮したものとなっている。すなわち、実際の回路においては、パルス発生回路１０によりセットパルス信号（ＭＮ３Ｇａｔｅ）が出力されて、ＨＯ端子がＨｉｇｈとなるまでの間には、無視することができない回路遅延時間が存在する。そのため、時刻ｔ３においてＨＯをＨレベルにするためには、中点電圧にｄｖ／ｄｔが印加されている状態で、パルス発生回路１０がセットパルス信号を出力する必要があり、この状態でもローサイド制御回路からハイサイド制御回路に信号伝達することが求められる。
【００８９】
したがって、本実施例のレベルシフト回路は、ｄｖ／ｄｔ印加時においても、トランジスタＭＮ３のドレインとトランジスタＭＮ４のドレインとの間における電圧バランスがくずれることにより信号伝達ができるので、上述した理想動作を実現することが可能となる。すなわち、ｄｖ／ｄｔ印加が終わったのと同時にハイサイド側スイッチング素子１７ａをオンするため、最大限スイッチング素子のオン時間を得ることができ、且つＺＶＳを行うことができる。
【実施例２】
【００９０】
図６は、本発明の実施例２のレベルシフト回路の構成を示す回路図である。図１に示す実施例１のレベルシフト回路の構成と異なる点は、新たに、バッファ部１４、及びフィルタ部３２を備えている点である。本実施例におけるレベルシフト回路は、実施例１と同様に、図２に示すスイッチング電源装置に使用されているものとする。
【００９１】
バッファ部１４は、トランジスタＭＰ３、トランジスタＭＰ４、抵抗Ｒ７、及び抵抗Ｒ８を備えている。
【００９２】
トランジスタＭＰ３と抵抗Ｒ８とは、本発明の第１信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたセット信号をフリップフロップ１２で検出される程度に増幅する。
【００９３】
ここで、トランジスタＭＰ３は、本発明の第３のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ５に接続され、制御部により生成されたセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ８は、本発明の第７抵抗に対応し、一端がトランジスタＭＰ２のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。
【００９４】
すなわち、第１信号増幅部は、レベルシフト電源と、レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ３と抵抗Ｒ８とからなる。
【００９５】
また、トランジスタＭＰ４と抵抗Ｒ７とは、本発明の第２信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたリセット信号をフリップフロップ１２で検出される程度に増幅する。
【００９６】
ここで、トランジスタＭＰ４は、本発明の第４のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ６に接続され、制御部により生成されたリセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ７は、本発明の第８抵抗に対応し、一端がトランジスタＭＰ１のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。
【００９７】
すなわち、第２信号増幅部は、レベルシフト電源と、レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ４と抵抗Ｒ７とからなる。
【００９８】
フィルタ部３２は、バッファ部１４により増幅されたセット信号、リセット信号に対してフィルタリングを行い、フリップフロップ１２に出力する。このフィルタ部３２は、さらなるノイズ耐量向上のために設けられたものであるが、必須の構成ではない。ただし、アナログ信号をデジタル信号に変換するためのインバータ又はバッファは必要である。
【００９９】
ダイオードＤ１，Ｄ２は、トランジスタＭＮ１，ＭＮ２に対する保護回路として作用するものであり、トランジスタＭＮ３，ＭＮ４の動作時においても、トランジスタＭＮ１，ＭＮ２の耐圧以上に電圧が印加されるのを防止するものである。
【０１００】
その他の構成は、実施例１と同様であり、重複した説明を省略する。
【０１０１】
次に、上述のように構成された本実施の形態の作用を説明する。最初に従来回路の問題点について説明すると、図８に示す従来のレベルシフト回路は、抵抗４，５におけるレベルシフト電源からの電圧降下により、ＭＯＳＦＥＴ２０，３０に流れる電流を電圧変換し、インバータ６，７により電圧変換された電圧の検出が行われる。その際のインバータ６，７における検出スレッショルドは、通常、レベルシフト基準電位（図８におけるラインＬ１）に対して設定されたものである。したがって、スイッチング時に負荷２１の浮遊インダクタンスと共振回路（Ｌｒ，Ｃｖ，Ｃｉ）の共振動作によりレベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がった場合（例えば−３Ｖ等）に、従来のレベルシフト回路は、ローサイドからハイサイドに信号伝達を行う際に、ＭＯＳＦＥＴ２０，３０がオンしたとしても、インバータ６，７の検出電位まで電位が下がらず、インバータ６，７の後段に信号伝達できない可能性がある。
【０１０２】
これに対し、本実施例のレベルシフト回路は、バッファ部１４を備えているので、制御部により生成された信号がトランジスタＭＰ３，ＭＰ４により信号増幅されるとともに、レベルシフト基準電位側から抵抗Ｒ７，Ｒ８を用いて検出電圧を得ており、レベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がったとしても適切な動作が可能であり、従来よりも動作範囲を広げることができる。
【０１０３】
すなわち、抵抗Ｒ８，Ｒ７は、セット信号及びリセット信号をレベルシフト基準電位側にレベルシフトし、後段のインバータにより確実に検出されるようにする役割を有する。
【０１０４】
その他の作用は、実施例１と同様であり、重複した説明を省略する。
【０１０５】
上述のとおり、本発明の実施例２の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、実施例１の効果に加え、レベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がって負電位となったとしても、適切にセット信号やリセット信号を検出し、ローサイド側からハイサイド側に確実に信号を伝達することができる。
【０１０６】
レベルシフト基準電位は、例えばハイサイド側スイッチング素子１７ａがオフして、４００Ｖ近辺から０Ｖまで下がるような場合にオーバーシュートして負電位まで下がる可能性が十分に考えられるため、バッファ部１４を適用した本実施例のレベルシフト回路は、特性改善効果が高いといえる。
【産業上の利用可能性】
【０１０７】
本発明に係るレベルシフト回路は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及びスイッチング電源装置に利用可能である。
【符号の説明】
【０１０８】
１ 全波整流回路
２ 制御回路
３ エラーアンプ
４，５ 抵抗
６，７，１１ インバータ回路
８，９，Ｄ１〜Ｄ６ ダイオード
１０ パルス発生回路
１２ フリップフロップ
１４ バッファ部
１６ インバータ部
１７，１７ａ ハイサイド側スイッチング素子
１８，１８ａ ローサイド側スイッチング素子
１９ ハーフブリッジ型パワーデバイス
２０，３０ ＭＯＳＦＥＴ
２１ 負荷
２２，２３ 抵抗
２４，２５，Ｃ３，Ｃ４ コンデンサ
３１ 高電位側電源
Ｃ１，Ｃ２ 寄生容量
Ｃｉ 共振コンデンサ
ＨＤ１ ハイサイドドライバ回路
Ｌ１ ライン
Ｌｒ 共振リアクトル
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ トランジスタ
Ｐ 一次巻線
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０ 抵抗
Ｓ１，Ｓ２ 二次巻線
３２ フィルタ部
【技術分野】
【０００１】
本発明は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
薄型化の要求が特に強いフラットパネルディスプレイ等に用いられるスイッチング電源装置は、スイッチング素子を２石用いるハーフブリッジ型で、さらにスイッチング損失を減らすことができる電流共振型を採用する場合が多い。さらに、将来的にフラットパネルディスプレイ（ＬＣＤ−ＴＶ等）に代表される民生装置の小型化と薄型化のために、スイッチング電源の高周波化による各部品のダウンサイジングが要求されている。
【０００３】
ハーフブリッジ構成においてはＮｃｈ型ＭＯＳＦＥＴが２石用いられており、ローサイド側の制御信号をハイサイド側に伝達するレベルシフト回路が必要とされる。民生用スイッチング電源の１次側コンバータ入力電圧は、高調波規制対応ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路の出力になるので、一般的にはＤＣ４００Ｖ程度となる。レベルシフト回路についても、ローサイド側電位から４００Ｖ程度まで、ほぼ同じ電圧だけレベルシフトする必要があるために特有の問題が発生し、各種対策が検討されている。
【０００４】
図７は、従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。レベルシフト回路は、制御回路２内においてハイサイドドライバとして使用されている。
【０００５】
図７に示す電源装置において、制御回路２は、ハイサイドのスイッチング素子とローサイドのスイッチング素子を交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。
【０００６】
特許文献１には、ｄｖ／ｄｔ電流によるフリップフロップ回路の誤動作を防止してスイッチングデバイスを保護する半導体装置が記載されている。図８は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の構成を示す回路図であり、一般的なハイサイドドライバ回路ＨＤ１の構成を示している。この半導体装置は、図８に示すように、電源とグランドとの間にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等によるスイッチング素子１７，１８を直列に接続したハーフブリッジ型パワーデバイス１９を構成しており、スイッチング素子１７とスイッチング素子１８との接続点Ｎ１に負荷（モータ等の誘導性負荷）２１を接続している。
【０００７】
ハイサイド側のスイッチング素子１７は、接続点Ｎ１の電位を基準電位として、当該基準電位と電源が供給する電源電位（例えば４００Ｖ）との間でスイッチング動作する素子である。一方、ローサイド側のスイッチング素子１８は、接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作する素子である。
【０００８】
図８に示すようなハイサイドドライバ回路ＨＤ１においては、ハーフブリッジ型パワーデバイス１９のスイッチング状態によって、接続点Ｎ１からダイオード８及びダイオード９のアノードに至るラインＬ１及びＬ１を基準電位とするハイサイド側回路に速いｄｖ／ｄｔ過渡信号が印加される。高耐圧のＭＯＳＦＥＴ２０，３０は、ドレインと各部耐圧（通常７００〜１１００Ｖ程度）を持たせるための素子領域が大きく、ドレインとソース、バックゲート、ゲート、サブ基板間において寄生容量を有する。
【０００９】
仮にフィルタ回路２６が存在しない場合、ハイサイドドライバ回路ＨＤ１は、ＭＯＳＦＥＴ２０，３０のドレイン−ソース間に存在する寄生容量により寄生容量とｄｖ／ｄｔ過渡信号との積算で得られるｄｖ／ｄｔ電流が流れ、抵抗４及び抵抗５に同時に電圧降下が生じるので、インバータ６，７を動作させてフリップフロップ回路１２のセット入力およびリセット入力に誤って“Ｈ（Ｈｉｇｈ）”信号を与えてしまう場合がある。
【００１０】
図８に示すハイサイドドライバ回路ＨＤ１は、フリップフロップ回路１２の入力の前段にフィルタ回路２６を備えているので、ラインＬ１にｄｖ／ｄｔ過渡信号が印加されてＭＯＳＦＥＴ２０，３０に同時にｄｖ／ｄｔ電流が流れることにより抵抗４，５に同時に電圧降下が生じた場合においても、フィルタ回路２６がインバータ回路６，７により出力される“Ｈ”信号を阻止する。
【００１１】
すなわち、フィルタ回路２６は、自己が有するＣＲフィルタの時定数に応じた時間が経過するまでフリップフロップ回路１２に“Ｈ”信号を出力しないので、遅延時間をｄｖ／ｄｔ過渡信号の印加時間よりも長く設定することによりｄｖ／ｄｔ電流による“Ｈ”信号がフリップフロップ回路１２に入力されるのを阻止し、フリップフロップ回路１２の誤動作を防止できる。
【００１２】
一方、パルス発生回路１０から出力されるオン信号及びオフ信号のパルス幅をｄｖ／ｄｔ過渡信号印加時間よりも十分に長く、すなわちフィルタ回路２６による遅延時間よりも長く設定することにより、パルス発生回路１０により出力されるオン信号及びオフ信号に基づいたインバータ回路６，７の出力信号は、フリップフロップ回路１２に与えられ、フリップフロップ回路１２を正常に動作させる。
【００１３】
図９は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。スイッチング素子１７をオンさせる場合には、パルス発生回路１０は、オン信号として“Ｈ”信号を出力し、オフ信号として“Ｌ（Ｌｏｗ）”信号を出力する。この場合に、インバータ回路７による“Ｈ”信号を受けたオン側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２５に電荷が満たされるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オン側ＣＲフィルタ回路の出力が立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｈ”信号を出力する。
【００１４】
スイッチング素子１７をオフさせる場合には、パルス発生回路１０は、オン信号として“Ｌ”信号を出力し、オフ信号として“Ｈ”信号を出力する。この場合に、インバータ回路６による“Ｈ”信号を受けたオフ側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２４に充電されるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オフ側ＣＲフィルタ回路の出力が立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｌ”信号を出力する。
【００１５】
したがって、スイッチング素子１７は、フリップフロップ回路１２のＱ出力から“Ｈ”信号が出力されている期間においてオンしており、フィルタ回路２６を有さない場合に比してオン側オフ側ＣＲフィルタ回路の遅延時間の分だけフリップフロップ回路１２のＱ出力が遅れてオン／オフすることになる。
【００１６】
また、ＭＯＳＦＥＴ２０，３０は、上述したようにオン／オフのパルス幅がフィルタ回路２６による遅延時間よりも長く設定されている必要があるが、誤動作耐量を上げるためにフィルタ回路２６のフィルタ時間を長くすると、消費電力を増大するという問題がある。そこで、特許文献１には、論理回路で構成することにより遅延時間を生じさせない保護回路を有する半導体装置も記載されている。
【００１７】
特許文献２には、ｄｖ／ｄｔ過渡現象に対する妨害排除能力を備えたレベルシフト回路が記載されている。このレベルシフト回路は、パルスフィルター回路を備えており、このパルスフィルター回路がパルス幅に基づいてｄｖ／ｄｔ過渡信号により生成されるパルスを識別し、正常動作パルスのみを選択して通過させるので、ｄｖ／ｄｔ過渡信号による誤動作を回避することができる。
【００１８】
特許文献３に記載されたレベルシフト回路は、セットレベル回路を作動させるために必要な値より低い入力信号で、リセットレベル回路を作動し、パワーＭＯＳＦＥＴをターンオフするリセット優先回路を備えている。すなわち、このレベルシフト回路は、リセット電圧降下抵抗器の大きさを増加するかあるいは、セットおよびリセット電圧降下抵抗器を読む回路の入力しきい値を調整することによりリセット優先に構成されており、ノイズパルスによる誤動作を防止することができる。
【００１９】
リセット優先の概念は、図８に示すレベルシフト回路に適用することもできる。リセット側の抵抗４を大きくすることにより図８に示すレベルシフト回路は、リセット優先でハイサイド側のスイッチング素子１７をオフにするため、スイッチング素子１７，１８が同時にオンするのを防止する。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平９−２０００１７号公報
【特許文献２】特開平４−２３０１１７号公報
【特許文献３】特開平８−６５１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
レベルシフト回路において、例えばローサイド側スイッチング素子がオフでハイサイド側スイッチング素子がターンオンすることにより、０Ｖから４００Ｖに変化する場合（あるいはハイサイド側スイッチング素子がターンオフしてローサイド側スイッチング素子がオンすることにより４００Ｖから０Ｖに変化する場合）、スイッチング素子のオン／オフに同期してレベルシフト回路にｄｖ／ｄｔが印加される。この場合には、スイッチング素子のオン／オフに起因するｄｖ／ｄｔにより誤動作しないように対策を行う必要がある。
【００２２】
特許文献１に記載の半導体装置は、ｄｖ／ｄｔが高くなったときにハイサイド側フリップフロップに対して保護回路を入れることにより誤動作を防止している。そのため、ｄｖ／ｄｔが高くなりローサイドからハイサイド移行時間中に、ローサイド側からＭＯＳＦＥＴ２０，３０を介して正規の信号が伝達されても、保護回路が動作しているので、ローサイド側からハイサイド側にオン／オフ信号が送れなくなるという問題がある。
【００２３】
この問題は、主スイッチング素子にＩＧＢＴ等を用いてスイッチング周波数が最高でも２０ＫＨｚ程度のモータ用途ではｄｖ／ｄｔが小さいため、問題にならない可能性が高い。しかし、電流共振型スイッチング電源を高周波化（５００ｋＨｚ程度）した場合には、ｄｖ／ｄｔを高くする必要がある。スイッチングするオン／オフ周期が短くなり（５００ｋＨｚでは２μＳの周期）、相対的にｄｖ／ｄｔを速くしなければ、必要とするオン時間を確保することができなくなる（例えば、ｄｖ／ｄｔが０．５μＳあると５００ｋＨｚでは完全なオン又はオフの時間は残りの１μＳを折半した値となる。）。従って、ｄｖ／ｄｔを高くせざるを得ないので、問題になる可能性が高くなる。
【００２４】
特許文献１に記載の装置において上述した問題をクリアする半導体製品を設計する場合（例えば、電流共振型ＩＣ等の設計）のレベルシフト回路において高周波化を目指す場合には、当該装置は、通常想定される動作時において保護回路が動作しないように適切な定数設定を行う必要がある。具体的には、設計者は、図８に示す抵抗４，５の抵抗値を下げて、ｄｖ／ｄｔによりＭＯＳＦＥＴ２０，３０の寄生容量に流れる充電電流による抵抗４，５の電圧降下を小さくして、後段の検出回路が動作しないように設計を行う。さらにＭＯＳＦＥＴ２０，３０に流す電流を大きくし、後段の検出回路が動作するのに必要な電流を流せる設計にする。この問題点として、高周波化するにつれてｄｖ／ｄｔが高くなるため、抵抗４，５の抵抗値をより下げる方向になり、ＭＯＳＦＥＴ２０，３０に流れる電流が増える方向であり、消費電流が増加してしまう点が挙げられる。
【００２５】
また、レベルシフト回路は、ハイサイド側電位３１（図８）が低い場合（例えば１０Ｖ以下等）、かつハイサイド基準電位が低い場合はＭＯＳＦＥＴ２０，３０が飽和領域から非飽和領域になるため、ドレイン電流が急激に下がる。しかし、レベルシフト回路は、ハイサイド側電位が、どのような電位でもローサイド側からハイサイド側へ信号を伝達することが求められる。このため、ハイサイド側電位が低い時でも信号を伝達できるように、ＭＯＳＦＥＴ２０，３０のドレイン電流を設定し、抵抗４，５で十分な信号が確保されるように設計する。この場合、ハイサイド側電位が高い場合には、ドレイン電流が増加してしまうので、消費電力が増加する。通常であれば、ハイサイド側電位が低い時（例えば１０Ｖ以下）のＭＯＳＦＥＴ２０，３０のドレイン電流は１〜５ｍＡ程度まで下がり、ハイサイド側電位が高い時（４００Ｖ等）のＭＯＳＦＥＴ２０，３０のドレイン電流は７〜３０ｍＡ程度まで増加し、ハイサイド側電位が高いと、ＭＯＳＦＥＴ２０，３０の静特性によりドレイン電流が３倍以上に増加する。
【００２６】
レベルシフト回路の損失は、ＭＯＳＦＥＴ２０，３０のゲート幅を１５０ｎｓとし、発振周波数を２００ｋＨｚ，ドレイン電流を１０ｍＡと設定した場合に、２×１５０ｎｓ×４００Ｖ×１０ｍＡ×２００ｋＨｚ＝０．２４Ｗであり、無視できない値である。発振周波数に比例して損失が増加するため、高周波化するためには、１パルスの損失を下げる必要がある。あるいは、回路電流を下げるために、ハイサイド側電位が低い時（１０Ｖ以下）を見越して、抵抗４，５を大きくして電圧振幅を大きくする方法もあるが、抵抗４，５とＭＯＳＦＥＴ２０，３０のもつ寄生容量との時定数が大きくなり、ｄｖ／ｄｔ印加時に寄生容量への充電が間に合わず、インバータ６，７が動作して後段に信号を伝えて、フリップフロップ回路１２を誤動作させてしまう。
【００２７】
本発明は、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、かつｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置を提供することを課題とする。
【課題を解決するための手段】
【００２８】
本発明に係るレベルシフト回路は、上記課題を解決するために、一端がレベルシフト電源に接続された所定値以上の抵抗値を有する第１抵抗と、前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、ｄｖ／ｄｔ過渡信号が印加され且つ前記入力信号が入力されないとき前記第１抵抗を含むセット側負荷抵抗及び前記第２抵抗を含むリセット側負荷抵抗を前記第１抵抗及び前記第２抵抗よりも小さくし、前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し且つ前記セット側負荷抵抗を前記リセット側負荷抵抗よりも大きくし、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し且つ前記リセット側負荷抵抗を前記セット側負荷抵抗よりも大きくする制御部と、前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップとを備えることを特徴とする。
【００２９】
本発明に係るスイッチング電源装置は、上記課題を解決するために、ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項６のいずれか１項記載のレベルシフト回路を用いることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、ｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低い電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及びスイッチング電源装置を提供できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１の形態のレベルシフト回路の構成を示す回路図である。
【図２】本発明の実施例１の形態のスイッチング電源装置の構成を示す回路図である。
【図３】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートである。
【図４】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。
【図５】本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。
【図６】本発明の実施例２の形態のレベルシフト回路の構成を示す回路図である。
【図７】従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。
【図８】従来のレベルシフト回路を含む半導体装置の構成を示す回路図である。
【図９】従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下、本発明のレベルシフト回路及びスイッチング電源装置の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００３３】
以下、本発明の実施例について図面を参照しながら説明する。まず、本実施の形態の構成を説明する。図１は、本発明の実施例１のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、図１に示すように、抵抗Ｒ１〜Ｒ６，Ｒ９，Ｒ１０と、パルス発生回路１０と、トランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、トランジスタＭＰ１，ＭＰ２と、フリップフロップ１２と、ダイオードＤ１，Ｄ２とを備えている。すなわち、本実施例のレベルシフト回路は、図８に示す従来のレベルシフト回路からフィルタ回路２６を削除して抵抗Ｒ５，Ｒ６，Ｒ９，Ｒ１０及びトランジスタＭＮ１，ＭＮ２、トランジスタＭＰ１，ＭＰ２、ダイオードＤ１，Ｄ２を追加した。
【００３４】
図２は、本発明の実施例１のスイッチング電源装置の構成を示す回路図である。このスイッチング電源装置は、図２に示すように、ハーフブリッジ構成のハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとを有する電流共振型スイッチング電源装置であり、ハイサイド側スイッチング素子１７ａを制御するための回路として制御回路２内のレベルシフト回路を用いている。ただし、本発明を適用するにあたり必ずしもハーフブリッジ構成である必要はなく、フルブリッジ構成のスイッチング電源装置にも適用可能である。
【００３５】
図２に示すスイッチング電源装置において、制御回路２は、ハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａを交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。
【００３６】
図２に示すように、中点電圧（レベルシフト基準電位）は、ハイサイド側スイッチング素子１７ａのソースとローサイド側スイッチング素子１８ａのドレインとに接続されたライン上の電位であり、レベルシフト電源に対して所定の電圧差を有する。本実施例において、レベルシフト電源ＶＢ（ハイサイド側電源）とレベルシフト基準電位ＶＳ（ハイサイド基準電位）との間の電圧差は、１０Ｖ程度である。
【００３７】
図１の抵抗Ｒ１は、本発明の第１抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ３のドレインに接続されている。
【００３８】
トランジスタＭＮ３は、本発明の第１のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ１の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ３のソースは、抵抗Ｒ３を介してグランドに接続されている。すなわち、抵抗Ｒ３は、本発明の第９抵抗に対応し、トランジスタＭＮ３のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ３のドレインとグランドとの間には、寄生容量Ｃ１が存在する。また、トランジスタＭＮ３のゲートは、パルス発生回路１０に接続されている。
【００３９】
抵抗Ｒ２は、本発明の第２抵抗に対応し、抵抗Ｒ１と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ４のドレインに接続されている。抵抗Ｒ１，Ｒ２は、所定値である１ｋΩ以上の抵抗値を有し、１ｋΩ〜１０ｋΩ程度の抵抗値を有し、例えば５ｋΩである。
【００４０】
トランジスタＭＮ４は、本発明の第２のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ２の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ４のソースは、抵抗Ｒ４を介してグランドに接続されている。すなわち、抵抗Ｒ４は、本発明の第１０抵抗に対応し、トランジスタＭＮ４のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ４のドレインとグランドとの間には、寄生容量Ｃ２が存在する。また、トランジスタＭＮ４のゲートは、パルス発生回路１０に接続されている。
【００４１】
パルス発生回路１０は、入力信号に基づいてトランジスタＭＮ３とトランジスタＭＮ４とのオン／オフを制御する。具体的には、パルス発生回路１０は、入力信号の立ち上がりの際にセットパルス信号をトランジスタＭＮ３のゲートに出力する。また、パルス発生回路１０は、入力信号の立ち下がりの際にリセットパルス信号をトランジスタＭＮ４のゲートに出力する。
【００４２】
なお、トランジスタＭＮ３，ＭＮ４のゲート駆動パルスは、例えば５０ｎＳ〜２００ｎＳ程度である。
【００４３】
抵抗Ｒ５，Ｒ６，Ｒ９，Ｒ１０とトランジスタＭＮ１，ＭＮ２とトランジスタＭＰ１，ＭＰ２とは、本発明の制御部に対応する。この制御部は、ｄｖ／ｄｔ過渡信号が印加され且つ入力信号が入力されないとき抵抗Ｒ１を含むセット側負荷抵抗及び抵抗Ｒ２を含むリセット側負荷抵抗を抵抗Ｒ１及び抵抗Ｒ２よりも小さくし、トランジスタＭＮ３がオンである場合にセット信号を生成し且つセット側負荷抵抗をリセット側負荷抵抗よりも大きくし、トランジスタＭＮ４がオンである場合にリセット信号を生成し且つリセット側負荷抵抗をセット側負荷抵抗よりも大きくする。
【００４４】
セット側負荷抵抗は、抵抗Ｒ１と抵抗Ｒ９とトランジスタＭＰ１とからなり、リセット側負荷抵抗は、抵抗Ｒ２と抵抗Ｒ１０とトランジスタＭＰ２とからなる。
【００４５】
抵抗Ｒ５は、本発明の第５抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ１のドレインに接続されている。
【００４６】
トランジスタＭＮ１は、本発明の第３のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ５の他端とフリップフロップ１２のセット端子とにドレインが接続され、ソースがトランジスタＭＮ３のドレインに接続され、ゲートがトランジスタＭＮ４のドレインに接続されている。なお、本実施例のトランジスタＭＮ１のドレインは、インバータ１６を介してフリップフロップ１２のセット端子に接続されている。
【００４７】
抵抗Ｒ６は、本発明の第６抵抗に対応し、抵抗Ｒ５と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ２のドレインに接続されている。抵抗Ｒ５，Ｒ６は、例えば抵抗Ｒ１，Ｒ２の２倍から２０倍程度の抵抗値を有している。
【００４８】
トランジスタＭＮ２は、本発明の第４のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ６の他端とフリップフロップ１２のリセット端子とにドレインが接続され、ソースがトランジスタＭＮ４のドレインに接続され、ゲートがトランジスタＭＮ３のドレインに接続されている。なお、本実施例のトランジスタＭＮ２のドレインは、インバータ１６を介してフリップフロップ１２のリセット端子に接続されている。
【００４９】
抵抗Ｒ５，Ｒ６に接続される検出インバータ回路のスレッショルドは、レベルシフト電源とレベルシフト基準電位との電圧差の５０％（２０％〜８０％の間）である。
【００５０】
フリップフロップ１２は、制御部により生成されたセット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力する。本実施例においては、フリップフロップ１２による出力信号は、図２に示すハイサイド側スイッチング素子１７ａのゲートに印加される。
【００５１】
抵抗Ｒ９は、本発明の第３抵抗に対応し、例えば、５ｋΩである。抵抗Ｒ９の一端がレベルシフト電源に接続され、他端がトランジスタＭＰ１のソースに接続されている。トランジスタＭＰ１は、本発明の第１のＰ型ＭＯＳＦＥＴに対応し、ソースが抵抗Ｒ９の他端に接続され、ゲートがトランジスタＭＮ１のゲートとトランジスタＭＮ４のドレインに接続され、ドレインがトランジスタＭＮ３のドレインとトランジスタＭＮ１のソースとに接続されている。
【００５２】
抵抗Ｒ１０は、本発明の第４抵抗に対応し、抵抗Ｒ９の抵抗値と同じ抵抗値を有し、例えば、５ｋΩである。抵抗Ｒ１０の一端がレベルシフト電源に接続され、他端がトランジスタＭＰ２のソースに接続されている。トランジスタＭＰ２は、本発明の第２のＰ型ＭＯＳＦＥＴに対応し、ソースが抵抗Ｒ１０の他端に接続され、ゲートがトランジスタＭＮ２のゲートとトランジスタＭＮ３のドレインに接続され、ドレインがトランジスタＭＮ４のドレインとトランジスタＭＮ１のゲートとトランジスタＭＰ１のゲートとに接続されている。
【００５３】
トランジスタＭＰ１，ＭＰ２は、ｄｖ／ｄｔ過渡信号がレベルシフト電源ＶＢに印加され且つパルス発生回路１０から入力信号が入力されないとき抵抗Ｒ１及び抵抗Ｒ２の抵抗値を小さくするように動作する。
【００５４】
次に、上述のように構成された本実施の形態の作用を説明する。本実施例のレベルシフト回路は、大きく分けて４つの動作があるため、分けて説明を行う。
【００５５】
最初に、レベルシフト回路に対するｄｖ／ｄｔ印加時の誤動作耐量について説明する（動作１）。図３は、本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。図３において、ＬＯは、ローサイド側スイッチング素子１８ａのゲートに印加される電圧であり、ＨＯは、ハイサイド側スイッチング素子１７ａのゲートに印加される電圧である。
【００５６】
時刻ｔ１においてローサイド側スイッチング素子１８ａがオフされると、時刻ｔ１から時刻ｔ２までの間に共振回路の影響により中点電圧が０Ｖから４００Ｖに変化する（ｄｖ／ｄｔが印加される）。中点電圧が上がりきった時刻ｔ２においてハイサイド側スイッチング素子１７ａがオンするので、ハイサイド側スイッチング素子１７ａのスイッチ端子間電圧はほぼ０Ｖであり、図２に示すスイッチング電源装置は、ＺＶＳ（ゼロボルトスイッチング）を行うことができ、スイッチングクロス低減（＝電源効率改善）とノイズ低減に効果がある。
【００５７】
ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。従って、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させない。これにより、抵抗Ｒ５，Ｒ６とトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２とからなる制御部は、後段のインバータ及びフリップフロップ１２に信号を出力しないので、ｄｖ／ｄｔに起因する誤動作を生じさせない。
【００５８】
このとき、寄生容量Ｃ１，Ｃ２を充電する電流により抵抗Ｒ１の両端と抵抗Ｒ２の両端とに電圧降下が生ずる。すなわち、抵抗Ｒ１と抵抗Ｒ２とは同一抵抗値であるので、抵抗Ｒ１と抵抗Ｒ２との電圧降下分も同じになる。このため、トランジスタＭＰ１のソースにはレベルシフト電源電圧が印加され、ゲートにはレベルシフト電源電圧から抵抗Ｒ２の両端電圧を引いた電圧が印加される。トランジスタＭＰ２のソースにはレベルシフト電源電圧が印加され、ゲートにはレベルシフト電源電圧から抵抗Ｒ１の両端電圧を引いた電圧が印加される。
【００５９】
すなわち、トランジスタＭＰ１（ＭＰ２）のゲート電位がソース電位よりも抵抗Ｒ１（Ｒ２）の電圧降下分だけ低くなるので、トランジスタＭＰ１（ＭＰ２）はオンする。トランジスタＭＰ１（ＭＰ２）のオン抵抗は、ゲートとソースとの印加される電圧によって決定される。従って、抵抗Ｒ９（Ｒ１０）とトランジスタＭＰ１（ＭＰ２）の合計抵抗値が抵抗Ｒ１（Ｒ２）に並列に接続されるので、セット側負荷抵抗及びリセット側負荷抵抗は小さくなる。従って、抵抗Ｒ１，Ｒ２の電圧降下は小さくなるので、誤信号やノイズに強くなる。
【００６０】
なお、特許文献１の引用例では、ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗４，５に流れるので、抵抗４，５の両端に電圧降下が発生する。この電圧降下がインバータ６，７のスレッショルドに達すると後段に信号が伝達され、フィルタ回路２６は、信号をカットオフするが、遅延時間よりもパルス発生回路１０から出力されるオン信号オフ信号のパルス幅を十分に長くするので消費電力増大の問題を生じ、さらにフィルタ回路２６の処理能力以上のノイズ信号が入力されれば、フリップフロップ１２に誤信号を伝達してしまい、動作不安定となって誤動作の原因となる。特許文献２も同様である。
【００６１】
次に、セットパルス、リセットパルス伝達時の動作について説明する（動作２）。ただし、セットパルス伝達時の動作とリセットパルス伝達時の動作とは、使用するトランジスタや抵抗が異なるだけで動作自体に違いは無いため、ここではセットパルス伝達時の動作についてのみ説明する。
【００６２】
図３の時刻ｔ２において、パルス発生回路１０がトランジスタＭＮ３のゲートに対してセットパルス信号を出力すると、トランジスタＭＮ３はオンして抵抗Ｒ１に電流を流す。これによって抵抗Ｒ１の両端に電圧差が発生するので、トランジスタＭＮ１のソース電圧が下がり、ゲート−ソース間電圧がスレッショルド以上になると、トランジスタＭＮ１はオンして抵抗Ｒ５に電流を流す。抵抗Ｒ５の両端に生じた電圧降下が後段のインバータにおけるスレッショルドに達すると、セット信号がフリップフロップ１２に入力され、フリップフロップ１２は、ハイサイド側スイッチング素子１７ａのゲートにＨ（ＨＩＧＨ）レベルの信号を出力し、スイッチング素子１７ａをオンさせる。
【００６３】
このとき、トランジスタＭＮ１がオンしているため、トランジスタＭＮ１のゲートとソースとに接続されたトランジスタＭＰ１のゲートとソースとの間の電位差は、同じであるので、Ｐ型であるトランジスタＭＰ１はオフとなる。このため、セット側負荷抵抗は、抵抗Ｒ１の抵抗値と抵抗Ｒ５との並列になる。なお、抵抗Ｒ１とＲ５は、抵抗Ｒ１が抵抗Ｒ５の１０倍以上大きい抵抗値のため、抵抗Ｒ５の影響は小さい。よって、抵抗Ｒ１と抵抗Ｒ５は並列接続となるが、ほぼ抵抗Ｒ１の抵抗値となるため、後述する説明では、抵抗Ｒ５は無視する。このときには、トランジスタＭＮ３からの電流は全て抵抗Ｒ１に流れるので、最大の電圧振幅を得ることができる。
【００６４】
また、トランジスタＭＰ２のゲート電位がソース電位よりも抵抗Ｒ１の電圧降下分だけ低くなるので、トランジスタＭＰ２はオンする。トランジスタＭＰ２のオン抵抗は、ゲートとソースとの印加される電圧によって決定される。従って、抵抗Ｒ１０とトランジスタＭＰ２の合計抵抗値が抵抗Ｒ２に並列に接続されるので、リセット側負荷抵抗は、セット側負荷抵抗よりも小さくなる。従って、リセット側は誤信号やノイズに強くなる。
【００６５】
次に、ｄｖ／ｄｔ印加時で、且つローサイドからハイサイドに信号を伝達する際の動作について説明する（動作３）。図４は、本実施例のレベルシフト回路の動作を示すタイミングチャートの別例であり、図２に示すような電流共振型スイッチング電源装置を想定したものである。
【００６６】
時刻ｔ１においてローサイド側スイッチング素子１８ａがオフされると、共振回路の影響により中点電圧が０Ｖから上昇する（ｄｖ／ｄｔが印加される）。ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。したがって、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させないので、後段に信号を伝えない。
【００６７】
さらに、トランジスタＭＰ１（ＭＰ２）のゲート電位がソース電位よりも抵抗Ｒ１（Ｒ２）の電圧降下分だけ低くなるので、ゲートとソースとの電位差がスレッショルド以上になれば、トランジスタＭＰ１（ＭＰ２）はオンする。従って、抵抗Ｒ９（Ｒ１０）とトランジスタＭＰ１（ＭＰ２）のオン抵抗との合計抵抗値が抵抗Ｒ１（Ｒ２）に並列に接続される。
【００６８】
この状態で、トランジスタＭＮ３がオンして電流が流れると、トランジスタＭＮ１のソース電位がトランジスタＭＮ２のソース電位よりも下がるため、トランジスタＭＮ１のソースとゲート間に電位差が生じて、この電位差がスレッショルドに達すると、トランジスタＭＮ１はオンする。抵抗Ｒ５には電圧降下が生じて後段に信号を伝えることができる。
【００６９】
さらに、この時点でトランジスタＭＰ１とトランジスタＭＰ２とのゲートとソースとの間の電圧を比較すると、トランジスタＭＮ１がオンしているので、トランジスタＭＰ１のゲートとソースとの間の電圧よりもトランジスタＭＰ２のゲートとソースとの間の電圧の方が大きい。このため、抵抗Ｒ１０とトランジスタＭＰ２のオン抵抗との合計抵抗値が抵抗Ｒ２に並列に接続される。
【００７０】
従って、抵抗Ｒ２の両端電圧は小さくなるので、トランジスタＭＮ２のゲートとソースとの間の電圧は、さらに小さくなり、トランジスタＭＮ２がオフする方向になる。このため、誤信号やノイズに強くなる。また、抵抗Ｒ２の両端電圧が小さくなるので、トランジスタＭＰ１のゲートとソースとの間の電圧が小さくなる。従って、トランジスタＭＰ１の抵抗値が大きくなり、抵抗Ｒ１の両端電圧が大きくなる。
【００７１】
このように、トランジスタＭＰ１，ＭＰ２、抵抗Ｒ９，Ｒ１０は、ローサイド側からのセット信号に対して、セット信号を増幅する方向に作用し、リセット側はノイズや誤信号に対して誤動作しないように方向に作用する。
【００７２】
また、以下の問題がある。抵抗Ｒ１と抵抗Ｒ２とに電圧降下が発生しており、この電圧降下が、（（ＶＢ-ＶＳ）＋（Ｄ１又はＤ２の順方向電圧ＶF）＋（ＭＮ１又はＭＮ２のしきい値Ｖｔｈ）−（ＭＮ１又はＭＮ２の後段に信号が伝わるＭＮ１又はＭＮ２のオーバードライブ電圧）以下、限界降下電圧と略する。）まで達すると、トランジスタＭＮ３（ＭＮ４）がオンしても、トランジスタＭＮ１（ＭＮ２）がオンしない。このため、フリップフロップ１２に信号を伝達できない。
【００７３】
しかしながら、実施例１では、ｄｖ／ｄｔ過渡信号が印加されてレベルシフト基準電位ＶＳが高速に上昇したとき、寄生容量Ｃ１，Ｃ２に充電する電流により抵抗Ｒ１，Ｒ２の両端電圧が上昇する。このとき、前述した動作１と同様に、トランジスタＭＰ１，ＭＰ２がオンし、抵抗Ｒ９，Ｒ１０に電流が流れる。この場合には、抵抗Ｒ１に抵抗Ｒ９が並列に接続され、抵抗Ｒ２に抵抗Ｒ１０が並列に接続されるので、抵抗Ｒ１，Ｒ２の両端電圧は下がり、限界降下電圧まで達しないように調整することができる。
【００７４】
抵抗Ｒ１，Ｒ２の両端電圧が限界降下電圧まで達しなければ、トランジスタＭＮ１（セット時）又はトランジスタＭＮ２（リセット時）がオンして、ｄｖ／ｄｔ印加時でも、ローサイド側からハイサイド側に信号を伝達することができる。
【００７５】
なお、抵抗Ｒ９，Ｒ１０により負荷抵抗を下げているが、トランジスタＭＮ３，ＭＮ４は、両端電圧が増加して非飽和領域から飽和領域に遷移するため、ドレイン電流は数倍に増加する。このため、ハイサイド側の信号振幅を十分に得ることができる。
【００７６】
一方、特許文献１では、フリップフロップがオフ状態でセット信号が入力されると、セット信号は保護回路に入力されず、ハイサイド側に出力されない。なお、抵抗４，５が小さいと、保護回路が動作してないので、セット信号が入力されれば信号伝達が可能であるが、抵抗４，５の抵抗値を小さくすると、それに応じてＭＯＳＦＥＴ２０，３０のドレイン電流を大きくする必要があり、消費電力が増大してしまう。
【００７７】
特許文献２では、ｄｖ／ｄｔ印加時の誤信号をフィルタリングするので、セット信号もフィルタリングされてしまうので、信号伝達できない。特許文献３では、ｄｖ／ｄｔ印加時にセット信号が入ると、セットとリセットの両方の信号がフリップフロップに印加されることとなり、フリップフロップはリセット優先となるため、セット信号を受け付けない。なお、抵抗４，５が小さいと、インバータ６が動作しないので、セット信号が入力されれば信号伝達が可能であるが、抵抗４，５の抵抗値を小さくすると、消費電力が増大してしまう。
【００７８】
次に、レベルシフト回路に印加される電圧が低い場合に信号を伝達する際の動作について説明する（動作４）。
【００７９】
基本的には、上述した動作２と同じであるが、抵抗Ｒ１，Ｒ２を特許文献１〜３の抵抗値よりも大きく設定する。レベルシフト電源ＶＢ電位が低い（例えば１０Ｖ以下等）場合には、トランジスタＭＮ３，ＭＮ４の電流値が下がるので、抵抗Ｒ１，Ｒ２の抵抗値を例えば５ｋΩと大きくすることにより、トランジスタＭＮ３，ＭＮ４からの信号を大きくすることができる。
【００８０】
レベルシフト電源ＶＢ電位が低い場合、この電圧は、セット側であれば、抵抗Ｒ１と抵抗Ｒ３とトランジスタＭＮ３のオン抵抗とで電圧分割される。従って、抵抗Ｒ１（Ｒ２）が大きい方が、抵抗Ｒ１（Ｒ２）の電位差が大きくなるので、よりＶＢ電位が低い範囲まで信号を伝達することができる。これにより、フリップフロップまで信号が伝達されるので、従来の回路よりもレベルシフト回路に印加される電圧が低くても信号を伝達することができる。
【００８１】
このように、抵抗Ｒ１，Ｒ２を特許文献１〜３の抵抗値よりも大きくしてもフリップフロップ１２の誤動作がなく、ｄｖ／ｄｔ時でも信号を伝達できるので、レベルシフト回路に印加される電圧が低くても、より広い範囲で動作することができる。
【００８２】
なお、従来技術の動作範囲と同程度までの動作範囲では、抵抗Ｒ１，Ｒ２を大きくすることで、トランジスタＭＮ３，ＭＮ４のドレイン電流を小さくすることができるので、低消費電力化でき、しかも高速化が可能である。
【００８３】
このように、本発明の実施例１の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止し、ｄｖ／ｄｔの印加時でもローサイド側からハイサイド側へ信号を伝達し、ハイサイド側電位が低い電圧でも低消費電力で広い範囲で動作できるレベルシフト回路及びスイッチング電源装置を提供できる。
【００８４】
さらに、実施例のレベルシフト回路は、抵抗Ｒ３，Ｒ４を備えることにより、トランジスタＭＮ３，ＭＮ４がオンした場合に流れる電流を制限することができる。具体的に説明すると、トランジスタＭＮ３（ＭＮ４）のソース電流は、抵抗Ｒ３（Ｒ４）の両端に電圧降下を発生させる。パルス発生回路１０から出力されるパルス信号は一定の電圧値であるので、抵抗Ｒ３（Ｒ４）の電圧降下分だけトランジスタＭＮ３（ＭＮ４）のゲート−ソース間電圧が小さくなることにより、ソース電流は一定の電流値で平衡する。したがって、本実施例のレベルシフト回路は、抵抗Ｒ３（Ｒ４）を備えることにより、トランジスタＭＮ３（ＭＮ４）に流れるドレイン電流を定電流駆動することができる。
【００８５】
なお、図５は、高周波化を行うための最適な設計を行った場合における本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。
【００８６】
通常、ハイサイド側とローサイド側のオン信号には、同時オン防止のためにデッドタイム回路が設けられている。このデッドタイム回路は、通常は抵抗等により任意の値に設定することができる。また、ｄｖ／ｄｔ時間は、共振回路と負荷電流によりある程度決定される。ここで、最適な設計が行われたアプリケーション回路とは、抵抗等によりデッドタイムを調整し、ｄｖ／ｄｔ時間中にローサイド側からハイサイド側に信号伝達を開始し、伝達の遅延時間によりハイサイド側がターンオンするのと、ｄｖ／ｄｔ印加時間が終わるのを、ほぼ同時に設定することである（実際には若干のマージンを設定し、ターンオンするのを若干遅らせる）。
【００８７】
図５において、時刻ｔ１からｔ３までの間がデッドタイムであり、図２に示すハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとは、いずれもオフの状態である。また、理想的には、中点電圧の上昇が終わる時刻ｔ３においてハイサイド側スイッチング素子１７ａのゲートに印加される電圧（ＨＯ）がＨレベルになると、ハイサイド側スイッチング素子１７ａがオンできる最大時間となるので、ハイサイド側スイッチング素子１７ａの利用率は最大となる。
【００８８】
図３，４で説明した波形においては、パルス発生回路１０によりセットパルス信号が出力されるのとフリップフロップ１２によりＨＯがＨレベルになるのとがほぼ同時であるとして説明しているが、図５は、遅延時間を考慮したものとなっている。すなわち、実際の回路においては、パルス発生回路１０によりセットパルス信号（ＭＮ３Ｇａｔｅ）が出力されて、ＨＯ端子がＨｉｇｈとなるまでの間には、無視することができない回路遅延時間が存在する。そのため、時刻ｔ３においてＨＯをＨレベルにするためには、中点電圧にｄｖ／ｄｔが印加されている状態で、パルス発生回路１０がセットパルス信号を出力する必要があり、この状態でもローサイド制御回路からハイサイド制御回路に信号伝達することが求められる。
【００８９】
したがって、本実施例のレベルシフト回路は、ｄｖ／ｄｔ印加時においても、トランジスタＭＮ３のドレインとトランジスタＭＮ４のドレインとの間における電圧バランスがくずれることにより信号伝達ができるので、上述した理想動作を実現することが可能となる。すなわち、ｄｖ／ｄｔ印加が終わったのと同時にハイサイド側スイッチング素子１７ａをオンするため、最大限スイッチング素子のオン時間を得ることができ、且つＺＶＳを行うことができる。
【実施例２】
【００９０】
図６は、本発明の実施例２のレベルシフト回路の構成を示す回路図である。図１に示す実施例１のレベルシフト回路の構成と異なる点は、新たに、バッファ部１４、及びフィルタ部３２を備えている点である。本実施例におけるレベルシフト回路は、実施例１と同様に、図２に示すスイッチング電源装置に使用されているものとする。
【００９１】
バッファ部１４は、トランジスタＭＰ３、トランジスタＭＰ４、抵抗Ｒ７、及び抵抗Ｒ８を備えている。
【００９２】
トランジスタＭＰ３と抵抗Ｒ８とは、本発明の第１信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたセット信号をフリップフロップ１２で検出される程度に増幅する。
【００９３】
ここで、トランジスタＭＰ３は、本発明の第３のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ５に接続され、制御部により生成されたセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ８は、本発明の第７抵抗に対応し、一端がトランジスタＭＰ２のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。
【００９４】
すなわち、第１信号増幅部は、レベルシフト電源と、レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ３と抵抗Ｒ８とからなる。
【００９５】
また、トランジスタＭＰ４と抵抗Ｒ７とは、本発明の第２信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたリセット信号をフリップフロップ１２で検出される程度に増幅する。
【００９６】
ここで、トランジスタＭＰ４は、本発明の第４のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ６に接続され、制御部により生成されたリセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ７は、本発明の第８抵抗に対応し、一端がトランジスタＭＰ１のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。
【００９７】
すなわち、第２信号増幅部は、レベルシフト電源と、レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ４と抵抗Ｒ７とからなる。
【００９８】
フィルタ部３２は、バッファ部１４により増幅されたセット信号、リセット信号に対してフィルタリングを行い、フリップフロップ１２に出力する。このフィルタ部３２は、さらなるノイズ耐量向上のために設けられたものであるが、必須の構成ではない。ただし、アナログ信号をデジタル信号に変換するためのインバータ又はバッファは必要である。
【００９９】
ダイオードＤ１，Ｄ２は、トランジスタＭＮ１，ＭＮ２に対する保護回路として作用するものであり、トランジスタＭＮ３，ＭＮ４の動作時においても、トランジスタＭＮ１，ＭＮ２の耐圧以上に電圧が印加されるのを防止するものである。
【０１００】
その他の構成は、実施例１と同様であり、重複した説明を省略する。
【０１０１】
次に、上述のように構成された本実施の形態の作用を説明する。最初に従来回路の問題点について説明すると、図８に示す従来のレベルシフト回路は、抵抗４，５におけるレベルシフト電源からの電圧降下により、ＭＯＳＦＥＴ２０，３０に流れる電流を電圧変換し、インバータ６，７により電圧変換された電圧の検出が行われる。その際のインバータ６，７における検出スレッショルドは、通常、レベルシフト基準電位（図８におけるラインＬ１）に対して設定されたものである。したがって、スイッチング時に負荷２１の浮遊インダクタンスと共振回路（Ｌｒ，Ｃｖ，Ｃｉ）の共振動作によりレベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がった場合（例えば−３Ｖ等）に、従来のレベルシフト回路は、ローサイドからハイサイドに信号伝達を行う際に、ＭＯＳＦＥＴ２０，３０がオンしたとしても、インバータ６，７の検出電位まで電位が下がらず、インバータ６，７の後段に信号伝達できない可能性がある。
【０１０２】
これに対し、本実施例のレベルシフト回路は、バッファ部１４を備えているので、制御部により生成された信号がトランジスタＭＰ３，ＭＰ４により信号増幅されるとともに、レベルシフト基準電位側から抵抗Ｒ７，Ｒ８を用いて検出電圧を得ており、レベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がったとしても適切な動作が可能であり、従来よりも動作範囲を広げることができる。
【０１０３】
すなわち、抵抗Ｒ８，Ｒ７は、セット信号及びリセット信号をレベルシフト基準電位側にレベルシフトし、後段のインバータにより確実に検出されるようにする役割を有する。
【０１０４】
その他の作用は、実施例１と同様であり、重複した説明を省略する。
【０１０５】
上述のとおり、本発明の実施例２の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、実施例１の効果に加え、レベルシフト基準電位がローサイド側の基準電位である接地電位よりも下がって負電位となったとしても、適切にセット信号やリセット信号を検出し、ローサイド側からハイサイド側に確実に信号を伝達することができる。
【０１０６】
レベルシフト基準電位は、例えばハイサイド側スイッチング素子１７ａがオフして、４００Ｖ近辺から０Ｖまで下がるような場合にオーバーシュートして負電位まで下がる可能性が十分に考えられるため、バッファ部１４を適用した本実施例のレベルシフト回路は、特性改善効果が高いといえる。
【産業上の利用可能性】
【０１０７】
本発明に係るレベルシフト回路は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及びスイッチング電源装置に利用可能である。
【符号の説明】
【０１０８】
１ 全波整流回路
２ 制御回路
３ エラーアンプ
４，５ 抵抗
６，７，１１ インバータ回路
８，９，Ｄ１〜Ｄ６ ダイオード
１０ パルス発生回路
１２ フリップフロップ
１４ バッファ部
１６ インバータ部
１７，１７ａ ハイサイド側スイッチング素子
１８，１８ａ ローサイド側スイッチング素子
１９ ハーフブリッジ型パワーデバイス
２０，３０ ＭＯＳＦＥＴ
２１ 負荷
２２，２３ 抵抗
２４，２５，Ｃ３，Ｃ４ コンデンサ
３１ 高電位側電源
Ｃ１，Ｃ２ 寄生容量
Ｃｉ 共振コンデンサ
ＨＤ１ ハイサイドドライバ回路
Ｌ１ ライン
Ｌｒ 共振リアクトル
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ トランジスタ
Ｐ 一次巻線
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０ 抵抗
Ｓ１，Ｓ２ 二次巻線
３２ フィルタ部
【特許請求の範囲】
【請求項１】
一端がレベルシフト電源に接続された所定値以上の抵抗値を有する第１抵抗と、
前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、
前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、
前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、
入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、
ｄｖ／ｄｔ過渡信号が印加され且つ前記入力信号が入力されないとき前記第１抵抗を含むセット側負荷抵抗及び前記第２抵抗を含むリセット側負荷抵抗を前記第１抵抗及び前記第２抵抗よりも小さくし、前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し且つ前記セット側負荷抵抗を前記リセット側負荷抵抗よりも大きくし、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し且つ前記リセット側負荷抵抗を前記セット側負荷抵抗よりも大きくする制御部と、
前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップと、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたセット信号を前記フリップフロップで検出される程度に増幅する第１信号増幅部と、
前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたリセット信号を前記フリップフロップで検出される程度に増幅する第２信号増幅部と、
を備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記制御部は、
一端がレベルシフト電源に接続された第３抵抗と、
前記第３抵抗の他端にソースが接続され、ドレインが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続された第１のＰ型ＭＯＳＦＥＴと、
前記第３抵抗と同じ抵抗値を有し、一端がレベルシフト電源に接続された第４抵抗と、
前記第４抵抗の他端にソースが接続され、ドレインが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続された第２のＰ型ＭＯＳＦＥＴと、
一端がレベルシフト電源に接続された第５抵抗と、
前記第５抵抗の他端と前記フリップフロップのセット端子とにドレインが接続され、ソースが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続された第３のＮ型ＭＯＳＦＥＴと、
前記第５抵抗と同じ抵抗値を有し、一端がレベルシフト電源に接続された第６抵抗と、
前記第６抵抗の他端と前記フリップフロップのリセット端子とにドレインが接続され、ソースが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続された第４のＮ型ＭＯＳＦＥＴと、
を有することを特徴とする請求項１又は請求項２記載のレベルシフト回路。
【請求項４】
前記第１信号増幅部は、前記レベルシフト電源と前記レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続された第３のＰ型ＭＯＳＦＥＴと第７抵抗とからなり、
前記第２信号増幅部は、前記レベルシフト電源と前記レベルシフト基準電位との間に直列に接続された第４のＰ型ＭＯＳＦＥＴと第８抵抗とからなり、
前記第３のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたセット信号に基づいてオン／オフ動作を行い、
前記第４のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたリセット信号に基づいてオン／オフ動作を行うことを特徴とする請求項１乃至請求項３のいずれか１項記載のレベルシフト回路。
【請求項５】
前記第１のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第９抵抗と、
前記第２のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第１０抵抗と、
を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載のレベルシフト回路。
【請求項６】
ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、
前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項５のいずれか１項記載のレベルシフト回路を用いることを特徴とするスイッチング電源装置。
【請求項１】
一端がレベルシフト電源に接続された所定値以上の抵抗値を有する第１抵抗と、
前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、
前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、
前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、
入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、
ｄｖ／ｄｔ過渡信号が印加され且つ前記入力信号が入力されないとき前記第１抵抗を含むセット側負荷抵抗及び前記第２抵抗を含むリセット側負荷抵抗を前記第１抵抗及び前記第２抵抗よりも小さくし、前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し且つ前記セット側負荷抵抗を前記リセット側負荷抵抗よりも大きくし、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し且つ前記リセット側負荷抵抗を前記セット側負荷抵抗よりも大きくする制御部と、
前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップと、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたセット信号を前記フリップフロップで検出される程度に増幅する第１信号増幅部と、
前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたリセット信号を前記フリップフロップで検出される程度に増幅する第２信号増幅部と、
を備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記制御部は、
一端がレベルシフト電源に接続された第３抵抗と、
前記第３抵抗の他端にソースが接続され、ドレインが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続された第１のＰ型ＭＯＳＦＥＴと、
前記第３抵抗と同じ抵抗値を有し、一端がレベルシフト電源に接続された第４抵抗と、
前記第４抵抗の他端にソースが接続され、ドレインが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続された第２のＰ型ＭＯＳＦＥＴと、
一端がレベルシフト電源に接続された第５抵抗と、
前記第５抵抗の他端と前記フリップフロップのセット端子とにドレインが接続され、ソースが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続された第３のＮ型ＭＯＳＦＥＴと、
前記第５抵抗と同じ抵抗値を有し、一端がレベルシフト電源に接続された第６抵抗と、
前記第６抵抗の他端と前記フリップフロップのリセット端子とにドレインが接続され、ソースが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続された第４のＮ型ＭＯＳＦＥＴと、
を有することを特徴とする請求項１又は請求項２記載のレベルシフト回路。
【請求項４】
前記第１信号増幅部は、前記レベルシフト電源と前記レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続された第３のＰ型ＭＯＳＦＥＴと第７抵抗とからなり、
前記第２信号増幅部は、前記レベルシフト電源と前記レベルシフト基準電位との間に直列に接続された第４のＰ型ＭＯＳＦＥＴと第８抵抗とからなり、
前記第３のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたセット信号に基づいてオン／オフ動作を行い、
前記第４のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたリセット信号に基づいてオン／オフ動作を行うことを特徴とする請求項１乃至請求項３のいずれか１項記載のレベルシフト回路。
【請求項５】
前記第１のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第９抵抗と、
前記第２のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第１０抵抗と、
を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載のレベルシフト回路。
【請求項６】
ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、
前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項５のいずれか１項記載のレベルシフト回路を用いることを特徴とするスイッチング電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−４７８６（Ｐ２０１２−４７８６Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３７０８９（Ｐ２０１０−１３７０８９）
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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