半導体集積回路
【課題】消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供する。
【解決手段】制御信号VP1が「H」レベル、制御信号VP0が「L」レベルに時にはキャパシタCL1,CL2の電荷が完全に放電される。次に制御信号VP1が「L」レベル、制御信号VP0が「H」レベルになると、相補スイッチSW1,SW2はオンして、入力電圧VIP,VINに従ってPチャネルMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。出力ノードN2,N1には、入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。すなわち、増幅動作のために負荷となるキャパシタCL1,CL2へ充電する動作以外で、電流源3からの定電流IBを消費しないため、低消費電流にて動作を実現できる。
【解決手段】制御信号VP1が「H」レベル、制御信号VP0が「L」レベルに時にはキャパシタCL1,CL2の電荷が完全に放電される。次に制御信号VP1が「L」レベル、制御信号VP0が「H」レベルになると、相補スイッチSW1,SW2はオンして、入力電圧VIP,VINに従ってPチャネルMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。出力ノードN2,N1には、入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。すなわち、増幅動作のために負荷となるキャパシタCL1,CL2へ充電する動作以外で、電流源3からの定電流IBを消費しないため、低消費電流にて動作を実現できる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体集積回路に関し、特に定常的に電流を消費しない増幅回路及びそれを用いたコンパレータ回路に関する。
【背景技術】
【0002】
近年、CMOSプロセスにてデジタル集積回路に対して、アナログ回路も集積するCMOSアナログ・デジタル混載集積回路が一般的に用いられており、アナログ・デジタル回路間を接続するインターフェイスとしてのADコンバータの重要性が増加している。
【0003】
ADコンバータは、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型、2重積分型等様々な方式があるが、いずれの方式においても電圧比較機能としてのコンパレータ回路が必要である。
【0004】
一方で、高集積化とともにCMOSアナログ・デジタル混載集積回路においては、モバイルや発熱の低減等、様々な理由により低消費電流動作が求められており、それはアナログ部のキーパーツであるコンパレータ回路においても例外ではない。たとえば、特許文献1〜2に示されている。
【特許文献1】特開平10−107600号公報
【特許文献2】特開2001−94425号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
一般的に従来のCMOSコンパレータ回路は、差動増幅回路とラッチ回路とから構成され、差動増幅回路は、2つの入力の電圧差を増幅してその増幅結果を出力するものであり、この差動増幅回路の電流経路に関して着目すると、通常、差動増幅回路への入力が変化しないような状態でも、定常的に電流が供給され、電流が消費される構成となっている。
【0006】
本発明は、上記のような問題を解決するためになされたものであって、消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体集積回路は、第1および第2の入力電圧を一対の入力として差動増幅を実行する増幅回路を備える。増幅回路は、定電流源と、定電流源と一方電極とが電気的に接続され、制御電極に前記第1および第2の入力電圧がそれぞれ入力される1対のMOSトランジスタと、1対のMOSトランジスタの他方電極と出力ノードとの間にそれぞれ設けられ、第1の制御信号に応答して導通する1対の第1のスイッチと、1対の第1のスイッチと接続され、前記1対の第1のスイッチの導通時に前記定電流源と電気的に結合されて前記1対のMOSトランジスタを流れる電流量に応じた電荷がそれぞれ充電される1対のキャパシタと、第2の制御信号に応答して導通し、前記1対のキャパシタを放電するための1対の第2のスイッチとを含む。
【発明の効果】
【0008】
増幅回路は、1対のキャパシタを含み、1対のキャパシタには、第1のスイッチの導通時に定電流源と電気的に結合されて1対のMOSトランジスタを流れる電流量に応じた電荷が充電される。定電流源は、第1のスイッチの導通時にキャパシタと結合されて電流が消費される構成である。すなわち、定常的に定電流が流れて電流が消費されない構成であるため消費電流をより低減する増幅回路を実現することができる。
【発明を実施するための最良の形態】
【0009】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0010】
(実施の形態1)
図1は、本発明の実施の形態1に従う増幅回路1の回路構成図である。
【0011】
図1を参照して、本発明の実施の形態1に従う増幅回路1は、電流源3と、MOSトランジスタMP1,MP2と、相補スイッチSW1〜SW4と、キャパシタCL1,CL2とを含む。
【0012】
電流源3は、電源電圧VDDとノードN0との間に配置され、定電流IBを供給する。
MOSトランジスタMP1は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW1と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。
【0013】
相補スイッチSW1は、MOSトランジスタMP1を介してノードN0と出力ノードN2との間に接続され、制御信号VP0の入力に応答して導通/非導通に設定される。
【0014】
キャパシタCL1は、出力ノードN2と接地電圧VSSとの間に設けられる。また、キャパシタCL1と並列に出力ノードN2と接地電圧VSSとの間に相補スイッチSW3が設けられ、制御信号VP1の入力に応答して導通/非導通に設定される。
【0015】
なお、出力ノードN2から出力電圧VOPが出力される。
MOSトランジスタMP2は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW2と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。
【0016】
相補スイッチSW2は、MOSトランジスタMP2を介してノードN0と出力ノードN1との間に接続され、制御信号VP0の入力に応答して導通/非導通に設定される。
【0017】
キャパシタCL2は、出力ノードN1と接地電圧VSSとの間に設けられる。また、キャパシタCL2と並列に出力ノードN1と接地電圧VSSとの間に相補スイッチSW4が設けられ、制御信号VP1の入力に応答して導通/非導通に設定される。
【0018】
なお、出力ノードN1から出力電圧VONが出力される。また、MOSトランジスタMP1,MP2は、一例としてPチャネルMOSトランジスタとする。
【0019】
相補スイッチSW1,SW2の組と、相補スイッチSW3,SW4の組とは制御信号VP0,VP1の入力に従い動作する。なお、後述するが、相補スイッチSW1,SW2は、制御信号VP0の入力に従いキャパシタCL1,CL2に電荷を充電するために設けられたスイッチ素子であり、相補スイッチSW3,SW4は、制御信号VP1の入力に従いキャパシタCL1,CL2に充電された電荷を放電するために設けられたスイッチ素子である。
【0020】
以下、本発明の実施の形態1に従う増幅回路1の動作について説明する。
図2は、本発明の実施の形態1に従う増幅回路1に入力される制御信号VP0,VP1のタイミングチャート図である。図3は、図2のタイミングチャート図に従う増幅回路1のスイッチ動作を説明する図である。
【0021】
図2を参照して、まず、時刻t1において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、図3(a)に示されるように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。
【0022】
この場合、相補スイッチSW1,SW2はオフ状態であり、電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0023】
この放電時間に関しては、相補スイッチSW3,SW4において、キャパシタCL1,CL2が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0024】
次に、図2の時刻t2において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、図3(b)に示されるように相補スイッチSW1,SW2はオンして、MOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0025】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0026】
図4は、比較例として用いられる増幅回路100の回路構成図である。
図4を参照して、増幅回路100は、電流源103と、MOSトランジスタ101,102,104〜107,109〜112とを含む。なお、MOSトランジスタ101,102,109,110は、一例としてPチャネルMOSトランジスタとする。また、MOSトランジスタ104〜107,111,112は、一例としてNチャネルMOSトランジスタとする。
【0027】
電流源103は、電源電圧VDDとノードN3との間に配置され、定電流IBを供給する。
【0028】
MOSトランジスタ101は、一方の導通電極がノードN3と電気的に結合され、他方の導通電極がノードN4と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。MOSトランジスタ101は、ノードN4と接地電圧VSSとの間に設けられ、そのゲートは、ノードN4と電気的に結合される。また、MOSトランジスタ105は、ノードN4と接地電圧VSSとの間に設けられ、そのゲートはノードN5と電気的に結合される。
【0029】
MOSトランジスタ102は、一方の導通電極がノードN3と電気的に結合され、他方の導通電極がノードN5と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。MOSトランジスタ107は、ノードN5と接地電圧VSSとの間に設けられ、そのゲートは、ノードN5と電気的に結合される。また、MOSトランジスタ106は、ノードN5と接地電圧VSSとの間に設けられ、そのゲートはノードN4と電気的に結合される。
【0030】
MOSトランジスタ109〜112は、出力バッファを構成し、ノードN4,N5から伝達される信号を出力電圧VOP,VONとして出力ノードN6,N7から出力する。
【0031】
具体的には、MOSトランジスタ109は、電源電圧VDDと出力ノードN6との間に設けられ、そのゲートは、出力ノードN6と電気的に結合される。MOSトランジスタ111は、出力ノードN6と接地電圧VSSとの間に接続され、そのゲートはノードN4と電気的に結合される。MOSトランジスタ110は、電源電圧VDDと出力ノードN7との間に設けられ、そのゲートは、出力ノードN7と電気的に結合される。MOSトランジスタ112は、出力ノードN7と接地電圧VSSとの間に接続され、そのゲートはノードN5と電気的に結合される。
【0032】
当該増幅回路100の電流経路に着目すると、MOSトランジスタ101,102は、入力電圧VIP,VINに基づいてソース・ドレイン間に電流を供給する。MOSトランジスタ104,105は、その電流を受けてソース−ドレイン間電圧をノードN4に発生し、MOSトランジスタ106,107は、同様にMOSトランジスタ102から供給されるソース・ドレイン間電流を受けて、ソース−ドレイン間電圧をノードN5に発生させる。MOSトランジスタ105,106は、クロスカップリングされて電圧差に基づく増幅動作を実行する。そして、出力バッファは、このノードN4,N5に生じた電圧の入力を受けて、電圧値に対応した増幅動作を実行する。
【0033】
図5は、当該比較例の増幅回路100の消費電流特性を説明する図である。ここで示されるように例えば電流源103の定電流IBが20μAであるとすると、入力に変化がない定常状態においても定電流IBが回路内を流れるため、電流が定常的に消費されることになる。
【0034】
図6は、本発明の実施の形態1に従う増幅回路1の消費電流特性を説明する図である。
ここでは、一例として増幅回路1が増幅動作を実行するタイミングが示されており、たとえば時刻t=1.0μs〜1.5μsについて、キャパシタCL1,CL2の電荷を放電するタイミング(状態I)の消費電流特性が示されており、時刻t=1.5μs〜2.0μsについて、キャパシタCL1,CL2に電荷が充電されるタイミング(状態II)の消費電流特性が示されている。すなわち、ここでは、状態IIの0.5μsの間にのみ電流源3から定電流IBが供給されて電流が消費されることになる。
【0035】
したがって、比較例である増幅回路100の構成においては、定常的に20μAの定電流が消費されるが、本発明の実施の形態1に従う増幅回路1は、所定の期間のみここでは、状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0036】
ここで、キャパシタCL1,CL2の容量値については、必要とされる動作速度から最適化可能であるが、例として挙げると、電流源IBの電流値を20μAとし、充電時間tcを時刻t=1.5μs〜2.0μsの間の0.5μsで設計する場合、キャパシタCL1あるいはCL2の一方に電流源3から流れる定電流IBが全て流れ込む場合を想定する。
【0037】
この時の出力ノードN1あるいはN2の電圧Vmaxが飽和しないように設計する必要がある。すなわち、電圧Vmaxは、Vmax=IB×tc/CL1により算出される。
【0038】
例えば、電源電圧VDDが5Vに設定されている場合に、電流源3およびMOSトランジスタMP1(MP2)の飽和動作時ソース−ドレイン電圧(例としてそれぞれ0.5V)の合計を引いた電圧値を超えないことが必要である。従って、例えば電流源3とMOSトランジスタMP1の飽和動作時ソース−ドレイン電圧の合計が1Vとすると、本例の場合には、4Vを越えないように設定することが必要である。本例の場合には、キャパシタCL1,CL2の容量値を2.5pFに設定することができる。なお、この容量値は、CMOSプロセスでチップ上に作製可能な一般的な容量値であり実現可能である。
【0039】
本発明の実施の形態1に従う増幅回路は、増幅動作のために負荷となるキャパシタCL1,CL2へ充電する動作以外で、電流源3からの定電流IBを消費しないため、超低消費電流にて動作を実現できる。また、本発明の実施の形態1に従う増幅器1にCMOSラッチ回路を接続することにより、低消費電流動作のCMOSコンパレータ回路(以下、単にコンパレータ回路とも称する)を構成できる。
【0040】
ここで、電源電圧5V系での数kspsクラスの8ビットアナログデジタルコンバータ(単にADCとも称する)に本発明の実施の形態1に従う増幅回路1を内蔵したコンパレータ回路を搭載した場合の消費電流について、従来のアナログデジタルコンバータと比較して説明する。
【0041】
まず、ADCの1回の変換時間を100μsと仮定して、コンパレータ回路に内蔵される本発明の実施の形態1に従う増幅回路1の電流源3の定電流IBの電流量を20μAとする。また、ADCの変換動作において、1回当たりに実行する電圧比較回数は8回とする。
【0042】
従来のアナログデジタルコンバータには、図4に示される比較例として説明した増幅器100が設けられるとする。
【0043】
そうすると、従来のアナログデジタルコンバータにおいては、上述したように、ADCの1回の変換時間100μsの間20μAが増幅器100に流れ続ける。
【0044】
一方、本発明の実施の形態1に従う増幅回路1は、電流が消費される時間が0.5μsであり、1回当たりに8回電圧比較が実行されるので、従来のアナログデジタルコンバータと本発明の実施の形態1に従う増幅器1を適用したアナログデジタルコンバータとの消費電流を比較した場合、従来のアナログデジタルコンバータの消費電流に対して0.5(μs)×8(回)/100(μs)=4%しか電流を消費していないことになる。
【0045】
したがって、本発明に従う増幅器およびコンパレータ回路は、極めて低消費電流にて増幅動作を実行することができる。なお、ここで、比較した消費電流は、主に増幅器における消費電流の比較であってCMOSラッチ回路の消費電流については換算に入れていない。
【0046】
従来の増幅回路においては、後続段回路として抵抗やバイポーラトランジスタ等を使用することを可能にするべく、電流駆動能力を確保した増幅回路が好ましく、このような観点から、電流を回路内での信号伝達に用いるために定常的に電流を消費する構造となっており、特に後続段回路に左右されずに設計されていた。
【0047】
しかしながら、昨今の低消費電力化の厳しい要請に対しては、アナログ回路の低消費電力化が極めて重要である。本発明の増幅回路は、昨今の状況に鑑み、以下の観点に着目し考案されたものである。すなわち、CMOSプロセスによるコンパレータ回路においては、増幅回路の後続段回路はCMOSラッチ回路で構成可能であり、後続段回路の入力がMOSトランジスタのゲートであることから、増幅回路の電流駆動能力として高い能力を確保することは求められない。それゆえ、定常電流を消費する従来の増幅回路とは全く異なり、容量と充電電荷にて差動増幅を実行する本発明の増幅回路により、定常的に電流を消費することのない極めて低消費電流を実現する増幅回路を実現し、当該増幅回路を内蔵したコンパレータを実現したものである。
【0048】
(実施の形態1の変形例)
図7は、本発明の実施の形態1の変形例に従う増幅回路1aの回路構成図である。
【0049】
図7を参照して、本発明の実施の形態1の変形例に従う増幅回路1aは、相補スイッチSW1〜SW4をMOSトランジスタで構成した点が異なる。その他の点については図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0050】
具体的には、相補スイッチSW1,SW2は、PチャネルMOSトランジスタMP3,MP4によりそれぞれ構成される。また、相補スイッチSW3,SW4は、NチャネルMOSトランジスタMN1,MN2によりそれぞれ構成される。
【0051】
MOSトランジスタMP3は、一方導通電極がMOSトランジスタMP1と電気的に結合され、他方導通電極がノードN2と電気的に結合され、ゲートは、制御信号VP0の入力を受ける。
【0052】
MOSトランジスタMP4は、一方導通電極がMOSトランジスタMP2と電気的に結合され、他方導通電極がノードN1と電気的に結合され、ゲートは、制御信号VP0の入力を受ける。
【0053】
MOSトランジスタMN1は、一方導通電極がノードN2と電気的に結合され、他方導通電極が接地電圧VSSと電気的に結合され、ゲートは、制御信号VP1の入力を受ける。
【0054】
MOSトランジスタMN2は、一方導通電極がノードN1と電気的に結合され、他方導通電極が接地電圧VSSと電気的に結合され、ゲートは、制御信号VP1の入力を受ける。
【0055】
図8は、本発明の実施の形態1の変形例に従う増幅回路1aに入力される制御信号VP0,VP1のタイミングチャート図である。
【0056】
図8を参照して、時刻t1において、制御信号VP1,VP0は、ともに「H」レベルに設定される(状態I)。これに伴い、図3(a)で説明したのと同様に相補スイッチSW3,SW4すなわちMOSトランジスタMN1,MN2がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。
【0057】
この場合、相補スイッチSW1,SW2に対応するMOSトランジスタMP3,MP4はオフ状態であり、電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0058】
この放電時間に関しては、相補スイッチSW3,SW4において、キャパシタCL1,CL2が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0059】
次に、時刻t2において、制御信号VP1,VP0は、ともに「L」レベルに設定される(状態II)。これに伴い、図3(b)で説明したのと同様に相補スイッチSW1,SW2に対応するMOSトランジスタMP3,MP4はオンして、MOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP3およびMP2,MP4を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0060】
その結果、上述したように出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0061】
本実施の形態1の変形例に従う増幅回路においても所定の期間のみすなわち状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0062】
また、相補スイッチSW1〜SW4がMOSトランジスタで構成されるため増幅回路1よりも回路面積をより縮小することが可能となる。
【0063】
(実施の形態2)
上記の実施の形態1においては、PチャネルMOSトランジスタMP1,MP2にそれぞれ入力電圧VIPおよびVINが入力される増幅回路1について説明したが、本実施の形態2においては、NチャネルMOSトランジスタに入力電圧VIPおよびVINが入力される増幅回路について説明する。
【0064】
図9は、本発明の実施の形態2に従う増幅回路1bの回路構成図である。
図9を参照して、本発明の実施の形態2に従う増幅回路1bは、電流源3bと、MOSトランジスタMP5,MP6と、MOSトランジスタMN3〜MN6と、キャパシタCL3,CL4とを含む。
【0065】
電流源3bは、ノードN10と接地電圧VSSとの間に配置され、定電流IBを供給する。
【0066】
MOSトランジスタMP5は、一方の導通電極が電源電圧VDDと電気的に結合され、他方の導通電極がノードN11と電気的に結合される。また、ゲートは、制御信号VP1の入力を受ける。
【0067】
キャパシタCL3は、MOSトランジスタMP5と並列に電源電圧VDDとノードN11との間に接続される。
【0068】
なお、出力ノードN11から出力電圧VONが出力される。
MOSトランジスタMN3は、一方の導通電極がノードN11と電気的に結合され、他方の導通電極がMOSトランジスタMN5の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
【0069】
MOSトランジスタMN5は、一方の導通電極がMOSトランジスタMN3の他方の導通電極と電気的に結合され、他方の導通電極がノードN10と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。
【0070】
MOSトランジスタMP6は、一方の導通電極が電源電圧VDDと電気的に結合され、他方の導通電極がノードN12と電気的に結合される。また、ゲートは、制御信号VP1の入力を受ける。
【0071】
キャパシタCL4は、MOSトランジスタMP6と並列に電源電圧VDDとノードN12との間に接続される。
【0072】
なお、出力ノードN12から出力電圧VOPが出力される。
MOSトランジスタMN4は、一方の導通電極がノードN12と電気的に結合され、他方の導通電極がMOSトランジスタMN6の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
【0073】
MOSトランジスタMN6は、一方の導通電極がMOSトランジスタMN4の他方の導通電極と電気的に結合され、他方の導通電極がノードN10と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。
【0074】
図10は、本発明の実施の形態2に従う増幅回路1bに入力される制御信号VP0,VP1のタイミングチャート図である。
【0075】
図10を参照して、時刻t1において、制御信号VP1,VP0は、ともに「L」レベルに設定される(状態I)。これに伴い、MOSトランジスタMP5,MP6がオン状態となり、キャパシタCL3,CL4に蓄えられた電荷を完全に放電する。
【0076】
この場合、MOSトランジスタMN3,MN4はオフ状態であり、電流源3bにより流れる定電流IBは流れず、キャパシタCL3,CL4には充電されない。
【0077】
この放電時間に関しては、MOSトランジスタMP5,MP6において、キャパシタCL3,CL4が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0078】
次に、時刻t2において、制御信号VP1,VP0は、ともに「H」レベルに設定される(状態II)。これに伴い、MOSトランジスタMN3,MN4はオンして、MOSトランジスタMN5,MN6の一方導通電極は、ノードN10,N12とそれぞれ電気的に結合される。そして、MOSトランジスタMN5,MN6にそれぞれ入力される入力電圧VIN,VIPに従ってMOSトランジスタMN3,MN5およびMN4,MN6を介して電流源3bに対して定電流IBが流れ込み、キャパシタCL3,CL4に電荷が充電される。
【0079】
その結果、出力ノードN10,N12には、それぞれキャパシタCL3,CL4に充電される電荷量と容量値に基づく出力電圧VONおよび出力電圧VOPが生じる。この電圧値は入力電圧VIN,VIPの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0080】
本実施の形態2に従う増幅回路においても所定の期間のみすなわち状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0081】
また、図7で説明した増幅回路1aと同様にMOSトランジスタを用いて実施の形態1と同様のスイッチ動作を実行させる構成であるため回路面積を縮小することが可能となる。
【0082】
(実施の形態3)
本発明の実施の形態3においては、CMOSラッチ回路と組み合わせたコンパレータ回路について説明する。
【0083】
図11は、本発明の実施の形態3に従うコンパレータ回路を説明する概略ブロック図である。
【0084】
図11を参照して、ここでは、増幅回路1と、増幅回路1の出力をラッチするラッチ回路41とが示されている。増幅回路1は、上述したように制御信号VP0,VP1の入力に応答して入力電圧VIP,VINの差動増幅を実行して後段のラッチ回路41に出力する。ラッチ回路41は、制御信号VLATCHに応答して増幅回路1の出力電圧をラッチする。増幅回路1は、図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0085】
図12は、本発明の実施の形態3に従うラッチ回路41の回路構成図である。
図12を参照して、ラッチ回路41は、MOSトランジスタ11〜22と、インバータ23〜26とを含む。MOSトランジスタ11は、電源電圧VDDとノードNaとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ12は、電源電圧VDDとノードNaとの間にMOSトランジスタ11と並列に設けられ、そのゲートはノードNbと電気的に結合される。MOSトランジスタ13は、電源電圧VDDとノードNbとの間に設けられ、そのゲートはノードNaと電気的に結合され、MOSトランジスタ12,13は互いにクロスカップリングされる。MOSトランジスタ14は、電源電圧VDDとノードNbとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ15は、ノードNaとノードNcとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ16は、MOSトランジスタ15と並列にノードNaと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ17は、MOSトランジスタ18と並列にノードNbと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ18は、ノードNbとノードNdとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。
【0086】
MOSトランジスタ19は、ノードNcと接地電圧VSSとの間に設けられ、そのゲートは入力信号VIPの入力を受ける。MOSトランジスタ20は、MOSトランジスタ19と並列にノードNcと接地電圧VSSとの間に設けられ、ノードNdと電気的に結合される。MOSトランジスタ21は、ノードNdと接地電圧VSSとの間に設けられ、そのゲートはノードNcと電気的に結合され、MOSトランジスタ20,21は互いにクロスカップリングされる。MOSトランジスタ22は、接地電圧VSSとノードNdとの間に設けられ、そのゲートは入力信号VIN入力を受ける。
【0087】
また、インバータ23,24は、ノードNaに対応して直列に接続され、ノードNaに生成された電圧信号をインバータ23,24によりバッファ処理して出力信号VOUTPとして出力する。インバータ25,26は、ノードNbに対応して直列に接続され、ノードNbに生成された電圧信号をインバータ25,26によりバッファ処理して出力信号VOUTNとして出力する。なお、ここでは、図示していないが、このインバータの後段にRSフリップフロップを設けて出力信号を保持する。
【0088】
ここで、このラッチ回路41の動作について説明する。制御信号VLATCHが「H」レベルの場合に活性化される。具体的には、制御信号VLATCH(「H」レベル)の入力に伴いMOSトランジスタ15がオンしてノードNaとノードNcとが互いに電気的に結合される。また、MOSトランジスタ18がオンしてノードNbとノードNdとが互いに電気的に結合される。
【0089】
そして、入力信号VIP,VINの入力に応答してトランジスタ19,22が導通し、トランジスタ19,22に流れるドレイン電流にしたがってドレイン/ソース間電圧が生じる。
【0090】
そして、MOSトランジスタ19,22の導通に従って生成されるドレイン/ソース間電圧に従う「H」レベルあるいは「L」レベルの電圧信号がMOSトランジスタの正帰還ブロックを構成するMOSトランジスタ12,13および20,21によりノードNa,Nbに急速に生成される。
【0091】
この電圧信号をインバータ23,24および25,26が受けて出力信号VOUTP,VOUTNとして出力する。
【0092】
例えば、入力信号VIP,VINが「H」レベルおよび「L」レベルである場合、ノードNa,Nbに「L」レベルおよび「H」レベルの電圧信号が生成される。このとき出力信号VOUTP,VOUTNに「L」レベルおよび「H」レベルの出力が得られる。
【0093】
そして、制御信号VLATCHが「L」レベルに設定された場合、MOSトランジスタ15,18がオフして、ノードNaとノードNcとの電気的な結合が切離され、ノードNbとノードNdとの電気的な結合が切離される。また、MOSトランジスタ11,14が導通する。ラッチ回路41において、出力信号VOUTP,VOUTNがともに「H」レベルとなり、ラッチ回路の41の出力に変化がないことが示される。
【0094】
図13は、本発明の実施の形態3に従うコンパレータ回路に入力される制御信号VP0,VP1およびVLATCHのタイミングチャート図である。
【0095】
図13を参照して、時刻t10において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0096】
次に、時刻t11において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0097】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段のラッチ回路41に出力される。
【0098】
ラッチ回路41は、増幅回路1からの出力電圧VOP,VONの入力を受けてラッチ動作を実行する。具体的には、時刻t12において、制御信号VLATCH(「H」レベル)の入力に応答して、ラッチ回路41内部に増幅回路1の増幅結果を読み込んでラッチし(状態III)、入力電圧VIP,VINのいずれが高い電圧であるかという判定結果を「H」レベル/「L」レベルの出力電圧VOUTP,VOUTNとして出力する。
【0099】
本発明の実施の形態3に従うコンパレータ回路は、動作時に状態IIのタイミングにおける電流消費と、状態IIIのタイミングにおけるラッチ回路41の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【0100】
なお、本例においては、図1で説明した増幅回路1を用いて説明したがこれに限られず、図7および図9の増幅回路1a,1bを用いることも当然に可能である。
【0101】
(実施の形態3の変形例)
上記の実施の形態3においては、増幅回路1は、1段構成のコンパレータ回路について説明したが、1段構成に限らず多段構成とすることも可能である。
【0102】
図14は、本発明の実施の形態3の変形例に従うコンパレータ回路を説明する図である。
【0103】
図14を参照して、ここでは、2段構成の増幅回路1と、増幅回路1の出力をラッチするラッチ回路41とが示されている。ここでは、一例として2つの増幅回路1が前段および後段の増幅回路として直列に接続され、前段の増幅回路の出力電圧VOPおよびVONが後段の増幅回路1の入力電圧VIPおよびVINとして入力されて同様の増幅動作が実行される。そして、後段の増幅回路1は、入力電圧VIP,VINの差動増幅を実行してラッチ回路41に出力する。なお、ここで前段の増幅回路1は、制御信号VP1,VP0に応答して上述した差動増幅を実行し、後段の増幅回路1は、制御信号VP1,VP0に対応する制御信号VP3,VP2に応答して差動増幅を実行するものとする。なお、増幅回路1は、図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0104】
図15は、本発明の実施の形態3の変形例に従うコンパレータ回路に入力される制御信号VP1,VP0,VP3,VP2およびVLATCHのタイミングチャート図である。
【0105】
図15を参照して、時刻t20において、前段の増幅回路1において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0106】
次に、時刻t21において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0107】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段の増幅回路1に出力される。
【0108】
次に、時刻t22において、後段の増幅回路1において、制御信号VP3は、「H」レベル、制御信号VP2は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0109】
次に、時刻t23において、制御信号VP3は、「L」レベル、制御信号VP2は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0110】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段のラッチ回路41に出力される。
【0111】
ラッチ回路41は、後段の増幅回路1からの出力電圧VOP,VONの入力を受けてラッチ動作を実行する。具体的には、時刻t24において、制御信号VLATCH(「H」レベル)の入力に応答して、ラッチ回路41内部に増幅回路1の増幅結果を読み込んでラッチし(状態III)、入力電圧VIP,VINのいずれが高い電圧であるかという判定結果を「H」レベル/「L」レベルの出力電圧VOUTP,VOUTNとして出力する。
【0112】
本発明の実施の形態3の変形例に従うコンパレータ回路は、動作時に2つの状態IIのタイミングにおける電流消費と、状態IIIのタイミングにおけるラッチ回路41の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【0113】
なお、本例においては、図1で説明した増幅回路1を用いて説明したがこれに限られず、図7および図9の増幅回路1a,1bを用いることも当然に可能である。
【0114】
また、この回路は増幅回路を直列に2段以上接続することで、より高速なコンパレータ回路を実現することが可能である。
【0115】
なお、ここでは、2段構成の増幅回路について説明したがこれに限られず、さらに複数段の増幅回路を直列に接続する構成とすることも当然に可能である。
【0116】
また、上記で説明した各実施の形態およびその変形例で説明した内容を適宜組み合わせることも可能である。
【0117】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0118】
【図1】本発明の実施の形態1に従う増幅回路1の回路構成図である。
【図2】本発明の実施の形態1に従う増幅回路1に入力される制御信号VP0,VP1のタイミングチャート図である。
【図3】図2のタイミングチャート図に従う増幅回路1のスイッチ動作を説明する図である。
【図4】比較例として用いられる増幅回路100の回路構成図である。
【図5】当該比較例の増幅回路100の消費電流特性を説明する図である。
【図6】本発明の実施の形態1に従う増幅回路1の消費電流特性を説明する図である。
【図7】本発明の実施の形態1の変形例に従う増幅回路1aの回路構成図である。
【図8】本発明の実施の形態1の変形例に従う増幅回路1aに入力される制御信号VP0,VP1のタイミングチャート図である。
【図9】本発明の実施の形態2に従う増幅回路1bの回路構成図である。
【図10】本発明の実施の形態2に従う増幅回路1bに入力される制御信号VP0,VP1のタイミングチャート図である。
【図11】本発明の実施の形態3に従うコンパレータ回路を説明する概略ブロック図である。
【図12】本発明の実施の形態3に従うラッチ回路41の回路構成図である。
【図13】本発明の実施の形態3に従うコンパレータ回路に入力される制御信号VP0,VP1およびVLATCHのタイミングチャート図である。
【図14】本発明の実施の形態3の変形例に従うコンパレータ回路を説明する図である。
【図15】本発明の実施の形態3の変形例に従うコンパレータ回路に入力される制御信号VP1,VP0,VP3,VP2およびVLATCHのタイミングチャート図である。
【符号の説明】
【0119】
1,1a,1b,100 増幅回路、3,3b,103 電流源、41 ラッチ回路、SW1〜SW4 相補スイッチ。
【技術分野】
【0001】
この発明は、半導体集積回路に関し、特に定常的に電流を消費しない増幅回路及びそれを用いたコンパレータ回路に関する。
【背景技術】
【0002】
近年、CMOSプロセスにてデジタル集積回路に対して、アナログ回路も集積するCMOSアナログ・デジタル混載集積回路が一般的に用いられており、アナログ・デジタル回路間を接続するインターフェイスとしてのADコンバータの重要性が増加している。
【0003】
ADコンバータは、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型、2重積分型等様々な方式があるが、いずれの方式においても電圧比較機能としてのコンパレータ回路が必要である。
【0004】
一方で、高集積化とともにCMOSアナログ・デジタル混載集積回路においては、モバイルや発熱の低減等、様々な理由により低消費電流動作が求められており、それはアナログ部のキーパーツであるコンパレータ回路においても例外ではない。たとえば、特許文献1〜2に示されている。
【特許文献1】特開平10−107600号公報
【特許文献2】特開2001−94425号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
一般的に従来のCMOSコンパレータ回路は、差動増幅回路とラッチ回路とから構成され、差動増幅回路は、2つの入力の電圧差を増幅してその増幅結果を出力するものであり、この差動増幅回路の電流経路に関して着目すると、通常、差動増幅回路への入力が変化しないような状態でも、定常的に電流が供給され、電流が消費される構成となっている。
【0006】
本発明は、上記のような問題を解決するためになされたものであって、消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体集積回路は、第1および第2の入力電圧を一対の入力として差動増幅を実行する増幅回路を備える。増幅回路は、定電流源と、定電流源と一方電極とが電気的に接続され、制御電極に前記第1および第2の入力電圧がそれぞれ入力される1対のMOSトランジスタと、1対のMOSトランジスタの他方電極と出力ノードとの間にそれぞれ設けられ、第1の制御信号に応答して導通する1対の第1のスイッチと、1対の第1のスイッチと接続され、前記1対の第1のスイッチの導通時に前記定電流源と電気的に結合されて前記1対のMOSトランジスタを流れる電流量に応じた電荷がそれぞれ充電される1対のキャパシタと、第2の制御信号に応答して導通し、前記1対のキャパシタを放電するための1対の第2のスイッチとを含む。
【発明の効果】
【0008】
増幅回路は、1対のキャパシタを含み、1対のキャパシタには、第1のスイッチの導通時に定電流源と電気的に結合されて1対のMOSトランジスタを流れる電流量に応じた電荷が充電される。定電流源は、第1のスイッチの導通時にキャパシタと結合されて電流が消費される構成である。すなわち、定常的に定電流が流れて電流が消費されない構成であるため消費電流をより低減する増幅回路を実現することができる。
【発明を実施するための最良の形態】
【0009】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0010】
(実施の形態1)
図1は、本発明の実施の形態1に従う増幅回路1の回路構成図である。
【0011】
図1を参照して、本発明の実施の形態1に従う増幅回路1は、電流源3と、MOSトランジスタMP1,MP2と、相補スイッチSW1〜SW4と、キャパシタCL1,CL2とを含む。
【0012】
電流源3は、電源電圧VDDとノードN0との間に配置され、定電流IBを供給する。
MOSトランジスタMP1は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW1と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。
【0013】
相補スイッチSW1は、MOSトランジスタMP1を介してノードN0と出力ノードN2との間に接続され、制御信号VP0の入力に応答して導通/非導通に設定される。
【0014】
キャパシタCL1は、出力ノードN2と接地電圧VSSとの間に設けられる。また、キャパシタCL1と並列に出力ノードN2と接地電圧VSSとの間に相補スイッチSW3が設けられ、制御信号VP1の入力に応答して導通/非導通に設定される。
【0015】
なお、出力ノードN2から出力電圧VOPが出力される。
MOSトランジスタMP2は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW2と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。
【0016】
相補スイッチSW2は、MOSトランジスタMP2を介してノードN0と出力ノードN1との間に接続され、制御信号VP0の入力に応答して導通/非導通に設定される。
【0017】
キャパシタCL2は、出力ノードN1と接地電圧VSSとの間に設けられる。また、キャパシタCL2と並列に出力ノードN1と接地電圧VSSとの間に相補スイッチSW4が設けられ、制御信号VP1の入力に応答して導通/非導通に設定される。
【0018】
なお、出力ノードN1から出力電圧VONが出力される。また、MOSトランジスタMP1,MP2は、一例としてPチャネルMOSトランジスタとする。
【0019】
相補スイッチSW1,SW2の組と、相補スイッチSW3,SW4の組とは制御信号VP0,VP1の入力に従い動作する。なお、後述するが、相補スイッチSW1,SW2は、制御信号VP0の入力に従いキャパシタCL1,CL2に電荷を充電するために設けられたスイッチ素子であり、相補スイッチSW3,SW4は、制御信号VP1の入力に従いキャパシタCL1,CL2に充電された電荷を放電するために設けられたスイッチ素子である。
【0020】
以下、本発明の実施の形態1に従う増幅回路1の動作について説明する。
図2は、本発明の実施の形態1に従う増幅回路1に入力される制御信号VP0,VP1のタイミングチャート図である。図3は、図2のタイミングチャート図に従う増幅回路1のスイッチ動作を説明する図である。
【0021】
図2を参照して、まず、時刻t1において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、図3(a)に示されるように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。
【0022】
この場合、相補スイッチSW1,SW2はオフ状態であり、電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0023】
この放電時間に関しては、相補スイッチSW3,SW4において、キャパシタCL1,CL2が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0024】
次に、図2の時刻t2において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、図3(b)に示されるように相補スイッチSW1,SW2はオンして、MOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0025】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0026】
図4は、比較例として用いられる増幅回路100の回路構成図である。
図4を参照して、増幅回路100は、電流源103と、MOSトランジスタ101,102,104〜107,109〜112とを含む。なお、MOSトランジスタ101,102,109,110は、一例としてPチャネルMOSトランジスタとする。また、MOSトランジスタ104〜107,111,112は、一例としてNチャネルMOSトランジスタとする。
【0027】
電流源103は、電源電圧VDDとノードN3との間に配置され、定電流IBを供給する。
【0028】
MOSトランジスタ101は、一方の導通電極がノードN3と電気的に結合され、他方の導通電極がノードN4と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。MOSトランジスタ101は、ノードN4と接地電圧VSSとの間に設けられ、そのゲートは、ノードN4と電気的に結合される。また、MOSトランジスタ105は、ノードN4と接地電圧VSSとの間に設けられ、そのゲートはノードN5と電気的に結合される。
【0029】
MOSトランジスタ102は、一方の導通電極がノードN3と電気的に結合され、他方の導通電極がノードN5と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。MOSトランジスタ107は、ノードN5と接地電圧VSSとの間に設けられ、そのゲートは、ノードN5と電気的に結合される。また、MOSトランジスタ106は、ノードN5と接地電圧VSSとの間に設けられ、そのゲートはノードN4と電気的に結合される。
【0030】
MOSトランジスタ109〜112は、出力バッファを構成し、ノードN4,N5から伝達される信号を出力電圧VOP,VONとして出力ノードN6,N7から出力する。
【0031】
具体的には、MOSトランジスタ109は、電源電圧VDDと出力ノードN6との間に設けられ、そのゲートは、出力ノードN6と電気的に結合される。MOSトランジスタ111は、出力ノードN6と接地電圧VSSとの間に接続され、そのゲートはノードN4と電気的に結合される。MOSトランジスタ110は、電源電圧VDDと出力ノードN7との間に設けられ、そのゲートは、出力ノードN7と電気的に結合される。MOSトランジスタ112は、出力ノードN7と接地電圧VSSとの間に接続され、そのゲートはノードN5と電気的に結合される。
【0032】
当該増幅回路100の電流経路に着目すると、MOSトランジスタ101,102は、入力電圧VIP,VINに基づいてソース・ドレイン間に電流を供給する。MOSトランジスタ104,105は、その電流を受けてソース−ドレイン間電圧をノードN4に発生し、MOSトランジスタ106,107は、同様にMOSトランジスタ102から供給されるソース・ドレイン間電流を受けて、ソース−ドレイン間電圧をノードN5に発生させる。MOSトランジスタ105,106は、クロスカップリングされて電圧差に基づく増幅動作を実行する。そして、出力バッファは、このノードN4,N5に生じた電圧の入力を受けて、電圧値に対応した増幅動作を実行する。
【0033】
図5は、当該比較例の増幅回路100の消費電流特性を説明する図である。ここで示されるように例えば電流源103の定電流IBが20μAであるとすると、入力に変化がない定常状態においても定電流IBが回路内を流れるため、電流が定常的に消費されることになる。
【0034】
図6は、本発明の実施の形態1に従う増幅回路1の消費電流特性を説明する図である。
ここでは、一例として増幅回路1が増幅動作を実行するタイミングが示されており、たとえば時刻t=1.0μs〜1.5μsについて、キャパシタCL1,CL2の電荷を放電するタイミング(状態I)の消費電流特性が示されており、時刻t=1.5μs〜2.0μsについて、キャパシタCL1,CL2に電荷が充電されるタイミング(状態II)の消費電流特性が示されている。すなわち、ここでは、状態IIの0.5μsの間にのみ電流源3から定電流IBが供給されて電流が消費されることになる。
【0035】
したがって、比較例である増幅回路100の構成においては、定常的に20μAの定電流が消費されるが、本発明の実施の形態1に従う増幅回路1は、所定の期間のみここでは、状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0036】
ここで、キャパシタCL1,CL2の容量値については、必要とされる動作速度から最適化可能であるが、例として挙げると、電流源IBの電流値を20μAとし、充電時間tcを時刻t=1.5μs〜2.0μsの間の0.5μsで設計する場合、キャパシタCL1あるいはCL2の一方に電流源3から流れる定電流IBが全て流れ込む場合を想定する。
【0037】
この時の出力ノードN1あるいはN2の電圧Vmaxが飽和しないように設計する必要がある。すなわち、電圧Vmaxは、Vmax=IB×tc/CL1により算出される。
【0038】
例えば、電源電圧VDDが5Vに設定されている場合に、電流源3およびMOSトランジスタMP1(MP2)の飽和動作時ソース−ドレイン電圧(例としてそれぞれ0.5V)の合計を引いた電圧値を超えないことが必要である。従って、例えば電流源3とMOSトランジスタMP1の飽和動作時ソース−ドレイン電圧の合計が1Vとすると、本例の場合には、4Vを越えないように設定することが必要である。本例の場合には、キャパシタCL1,CL2の容量値を2.5pFに設定することができる。なお、この容量値は、CMOSプロセスでチップ上に作製可能な一般的な容量値であり実現可能である。
【0039】
本発明の実施の形態1に従う増幅回路は、増幅動作のために負荷となるキャパシタCL1,CL2へ充電する動作以外で、電流源3からの定電流IBを消費しないため、超低消費電流にて動作を実現できる。また、本発明の実施の形態1に従う増幅器1にCMOSラッチ回路を接続することにより、低消費電流動作のCMOSコンパレータ回路(以下、単にコンパレータ回路とも称する)を構成できる。
【0040】
ここで、電源電圧5V系での数kspsクラスの8ビットアナログデジタルコンバータ(単にADCとも称する)に本発明の実施の形態1に従う増幅回路1を内蔵したコンパレータ回路を搭載した場合の消費電流について、従来のアナログデジタルコンバータと比較して説明する。
【0041】
まず、ADCの1回の変換時間を100μsと仮定して、コンパレータ回路に内蔵される本発明の実施の形態1に従う増幅回路1の電流源3の定電流IBの電流量を20μAとする。また、ADCの変換動作において、1回当たりに実行する電圧比較回数は8回とする。
【0042】
従来のアナログデジタルコンバータには、図4に示される比較例として説明した増幅器100が設けられるとする。
【0043】
そうすると、従来のアナログデジタルコンバータにおいては、上述したように、ADCの1回の変換時間100μsの間20μAが増幅器100に流れ続ける。
【0044】
一方、本発明の実施の形態1に従う増幅回路1は、電流が消費される時間が0.5μsであり、1回当たりに8回電圧比較が実行されるので、従来のアナログデジタルコンバータと本発明の実施の形態1に従う増幅器1を適用したアナログデジタルコンバータとの消費電流を比較した場合、従来のアナログデジタルコンバータの消費電流に対して0.5(μs)×8(回)/100(μs)=4%しか電流を消費していないことになる。
【0045】
したがって、本発明に従う増幅器およびコンパレータ回路は、極めて低消費電流にて増幅動作を実行することができる。なお、ここで、比較した消費電流は、主に増幅器における消費電流の比較であってCMOSラッチ回路の消費電流については換算に入れていない。
【0046】
従来の増幅回路においては、後続段回路として抵抗やバイポーラトランジスタ等を使用することを可能にするべく、電流駆動能力を確保した増幅回路が好ましく、このような観点から、電流を回路内での信号伝達に用いるために定常的に電流を消費する構造となっており、特に後続段回路に左右されずに設計されていた。
【0047】
しかしながら、昨今の低消費電力化の厳しい要請に対しては、アナログ回路の低消費電力化が極めて重要である。本発明の増幅回路は、昨今の状況に鑑み、以下の観点に着目し考案されたものである。すなわち、CMOSプロセスによるコンパレータ回路においては、増幅回路の後続段回路はCMOSラッチ回路で構成可能であり、後続段回路の入力がMOSトランジスタのゲートであることから、増幅回路の電流駆動能力として高い能力を確保することは求められない。それゆえ、定常電流を消費する従来の増幅回路とは全く異なり、容量と充電電荷にて差動増幅を実行する本発明の増幅回路により、定常的に電流を消費することのない極めて低消費電流を実現する増幅回路を実現し、当該増幅回路を内蔵したコンパレータを実現したものである。
【0048】
(実施の形態1の変形例)
図7は、本発明の実施の形態1の変形例に従う増幅回路1aの回路構成図である。
【0049】
図7を参照して、本発明の実施の形態1の変形例に従う増幅回路1aは、相補スイッチSW1〜SW4をMOSトランジスタで構成した点が異なる。その他の点については図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0050】
具体的には、相補スイッチSW1,SW2は、PチャネルMOSトランジスタMP3,MP4によりそれぞれ構成される。また、相補スイッチSW3,SW4は、NチャネルMOSトランジスタMN1,MN2によりそれぞれ構成される。
【0051】
MOSトランジスタMP3は、一方導通電極がMOSトランジスタMP1と電気的に結合され、他方導通電極がノードN2と電気的に結合され、ゲートは、制御信号VP0の入力を受ける。
【0052】
MOSトランジスタMP4は、一方導通電極がMOSトランジスタMP2と電気的に結合され、他方導通電極がノードN1と電気的に結合され、ゲートは、制御信号VP0の入力を受ける。
【0053】
MOSトランジスタMN1は、一方導通電極がノードN2と電気的に結合され、他方導通電極が接地電圧VSSと電気的に結合され、ゲートは、制御信号VP1の入力を受ける。
【0054】
MOSトランジスタMN2は、一方導通電極がノードN1と電気的に結合され、他方導通電極が接地電圧VSSと電気的に結合され、ゲートは、制御信号VP1の入力を受ける。
【0055】
図8は、本発明の実施の形態1の変形例に従う増幅回路1aに入力される制御信号VP0,VP1のタイミングチャート図である。
【0056】
図8を参照して、時刻t1において、制御信号VP1,VP0は、ともに「H」レベルに設定される(状態I)。これに伴い、図3(a)で説明したのと同様に相補スイッチSW3,SW4すなわちMOSトランジスタMN1,MN2がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。
【0057】
この場合、相補スイッチSW1,SW2に対応するMOSトランジスタMP3,MP4はオフ状態であり、電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0058】
この放電時間に関しては、相補スイッチSW3,SW4において、キャパシタCL1,CL2が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0059】
次に、時刻t2において、制御信号VP1,VP0は、ともに「L」レベルに設定される(状態II)。これに伴い、図3(b)で説明したのと同様に相補スイッチSW1,SW2に対応するMOSトランジスタMP3,MP4はオンして、MOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP3およびMP2,MP4を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0060】
その結果、上述したように出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0061】
本実施の形態1の変形例に従う増幅回路においても所定の期間のみすなわち状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0062】
また、相補スイッチSW1〜SW4がMOSトランジスタで構成されるため増幅回路1よりも回路面積をより縮小することが可能となる。
【0063】
(実施の形態2)
上記の実施の形態1においては、PチャネルMOSトランジスタMP1,MP2にそれぞれ入力電圧VIPおよびVINが入力される増幅回路1について説明したが、本実施の形態2においては、NチャネルMOSトランジスタに入力電圧VIPおよびVINが入力される増幅回路について説明する。
【0064】
図9は、本発明の実施の形態2に従う増幅回路1bの回路構成図である。
図9を参照して、本発明の実施の形態2に従う増幅回路1bは、電流源3bと、MOSトランジスタMP5,MP6と、MOSトランジスタMN3〜MN6と、キャパシタCL3,CL4とを含む。
【0065】
電流源3bは、ノードN10と接地電圧VSSとの間に配置され、定電流IBを供給する。
【0066】
MOSトランジスタMP5は、一方の導通電極が電源電圧VDDと電気的に結合され、他方の導通電極がノードN11と電気的に結合される。また、ゲートは、制御信号VP1の入力を受ける。
【0067】
キャパシタCL3は、MOSトランジスタMP5と並列に電源電圧VDDとノードN11との間に接続される。
【0068】
なお、出力ノードN11から出力電圧VONが出力される。
MOSトランジスタMN3は、一方の導通電極がノードN11と電気的に結合され、他方の導通電極がMOSトランジスタMN5の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
【0069】
MOSトランジスタMN5は、一方の導通電極がMOSトランジスタMN3の他方の導通電極と電気的に結合され、他方の導通電極がノードN10と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。
【0070】
MOSトランジスタMP6は、一方の導通電極が電源電圧VDDと電気的に結合され、他方の導通電極がノードN12と電気的に結合される。また、ゲートは、制御信号VP1の入力を受ける。
【0071】
キャパシタCL4は、MOSトランジスタMP6と並列に電源電圧VDDとノードN12との間に接続される。
【0072】
なお、出力ノードN12から出力電圧VOPが出力される。
MOSトランジスタMN4は、一方の導通電極がノードN12と電気的に結合され、他方の導通電極がMOSトランジスタMN6の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
【0073】
MOSトランジスタMN6は、一方の導通電極がMOSトランジスタMN4の他方の導通電極と電気的に結合され、他方の導通電極がノードN10と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。
【0074】
図10は、本発明の実施の形態2に従う増幅回路1bに入力される制御信号VP0,VP1のタイミングチャート図である。
【0075】
図10を参照して、時刻t1において、制御信号VP1,VP0は、ともに「L」レベルに設定される(状態I)。これに伴い、MOSトランジスタMP5,MP6がオン状態となり、キャパシタCL3,CL4に蓄えられた電荷を完全に放電する。
【0076】
この場合、MOSトランジスタMN3,MN4はオフ状態であり、電流源3bにより流れる定電流IBは流れず、キャパシタCL3,CL4には充電されない。
【0077】
この放電時間に関しては、MOSトランジスタMP5,MP6において、キャパシタCL3,CL4が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【0078】
次に、時刻t2において、制御信号VP1,VP0は、ともに「H」レベルに設定される(状態II)。これに伴い、MOSトランジスタMN3,MN4はオンして、MOSトランジスタMN5,MN6の一方導通電極は、ノードN10,N12とそれぞれ電気的に結合される。そして、MOSトランジスタMN5,MN6にそれぞれ入力される入力電圧VIN,VIPに従ってMOSトランジスタMN3,MN5およびMN4,MN6を介して電流源3bに対して定電流IBが流れ込み、キャパシタCL3,CL4に電荷が充電される。
【0079】
その結果、出力ノードN10,N12には、それぞれキャパシタCL3,CL4に充電される電荷量と容量値に基づく出力電圧VONおよび出力電圧VOPが生じる。この電圧値は入力電圧VIN,VIPの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【0080】
本実施の形態2に従う増幅回路においても所定の期間のみすなわち状態IIの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【0081】
また、図7で説明した増幅回路1aと同様にMOSトランジスタを用いて実施の形態1と同様のスイッチ動作を実行させる構成であるため回路面積を縮小することが可能となる。
【0082】
(実施の形態3)
本発明の実施の形態3においては、CMOSラッチ回路と組み合わせたコンパレータ回路について説明する。
【0083】
図11は、本発明の実施の形態3に従うコンパレータ回路を説明する概略ブロック図である。
【0084】
図11を参照して、ここでは、増幅回路1と、増幅回路1の出力をラッチするラッチ回路41とが示されている。増幅回路1は、上述したように制御信号VP0,VP1の入力に応答して入力電圧VIP,VINの差動増幅を実行して後段のラッチ回路41に出力する。ラッチ回路41は、制御信号VLATCHに応答して増幅回路1の出力電圧をラッチする。増幅回路1は、図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0085】
図12は、本発明の実施の形態3に従うラッチ回路41の回路構成図である。
図12を参照して、ラッチ回路41は、MOSトランジスタ11〜22と、インバータ23〜26とを含む。MOSトランジスタ11は、電源電圧VDDとノードNaとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ12は、電源電圧VDDとノードNaとの間にMOSトランジスタ11と並列に設けられ、そのゲートはノードNbと電気的に結合される。MOSトランジスタ13は、電源電圧VDDとノードNbとの間に設けられ、そのゲートはノードNaと電気的に結合され、MOSトランジスタ12,13は互いにクロスカップリングされる。MOSトランジスタ14は、電源電圧VDDとノードNbとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ15は、ノードNaとノードNcとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ16は、MOSトランジスタ15と並列にノードNaと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ17は、MOSトランジスタ18と並列にノードNbと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ18は、ノードNbとノードNdとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。
【0086】
MOSトランジスタ19は、ノードNcと接地電圧VSSとの間に設けられ、そのゲートは入力信号VIPの入力を受ける。MOSトランジスタ20は、MOSトランジスタ19と並列にノードNcと接地電圧VSSとの間に設けられ、ノードNdと電気的に結合される。MOSトランジスタ21は、ノードNdと接地電圧VSSとの間に設けられ、そのゲートはノードNcと電気的に結合され、MOSトランジスタ20,21は互いにクロスカップリングされる。MOSトランジスタ22は、接地電圧VSSとノードNdとの間に設けられ、そのゲートは入力信号VIN入力を受ける。
【0087】
また、インバータ23,24は、ノードNaに対応して直列に接続され、ノードNaに生成された電圧信号をインバータ23,24によりバッファ処理して出力信号VOUTPとして出力する。インバータ25,26は、ノードNbに対応して直列に接続され、ノードNbに生成された電圧信号をインバータ25,26によりバッファ処理して出力信号VOUTNとして出力する。なお、ここでは、図示していないが、このインバータの後段にRSフリップフロップを設けて出力信号を保持する。
【0088】
ここで、このラッチ回路41の動作について説明する。制御信号VLATCHが「H」レベルの場合に活性化される。具体的には、制御信号VLATCH(「H」レベル)の入力に伴いMOSトランジスタ15がオンしてノードNaとノードNcとが互いに電気的に結合される。また、MOSトランジスタ18がオンしてノードNbとノードNdとが互いに電気的に結合される。
【0089】
そして、入力信号VIP,VINの入力に応答してトランジスタ19,22が導通し、トランジスタ19,22に流れるドレイン電流にしたがってドレイン/ソース間電圧が生じる。
【0090】
そして、MOSトランジスタ19,22の導通に従って生成されるドレイン/ソース間電圧に従う「H」レベルあるいは「L」レベルの電圧信号がMOSトランジスタの正帰還ブロックを構成するMOSトランジスタ12,13および20,21によりノードNa,Nbに急速に生成される。
【0091】
この電圧信号をインバータ23,24および25,26が受けて出力信号VOUTP,VOUTNとして出力する。
【0092】
例えば、入力信号VIP,VINが「H」レベルおよび「L」レベルである場合、ノードNa,Nbに「L」レベルおよび「H」レベルの電圧信号が生成される。このとき出力信号VOUTP,VOUTNに「L」レベルおよび「H」レベルの出力が得られる。
【0093】
そして、制御信号VLATCHが「L」レベルに設定された場合、MOSトランジスタ15,18がオフして、ノードNaとノードNcとの電気的な結合が切離され、ノードNbとノードNdとの電気的な結合が切離される。また、MOSトランジスタ11,14が導通する。ラッチ回路41において、出力信号VOUTP,VOUTNがともに「H」レベルとなり、ラッチ回路の41の出力に変化がないことが示される。
【0094】
図13は、本発明の実施の形態3に従うコンパレータ回路に入力される制御信号VP0,VP1およびVLATCHのタイミングチャート図である。
【0095】
図13を参照して、時刻t10において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0096】
次に、時刻t11において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0097】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段のラッチ回路41に出力される。
【0098】
ラッチ回路41は、増幅回路1からの出力電圧VOP,VONの入力を受けてラッチ動作を実行する。具体的には、時刻t12において、制御信号VLATCH(「H」レベル)の入力に応答して、ラッチ回路41内部に増幅回路1の増幅結果を読み込んでラッチし(状態III)、入力電圧VIP,VINのいずれが高い電圧であるかという判定結果を「H」レベル/「L」レベルの出力電圧VOUTP,VOUTNとして出力する。
【0099】
本発明の実施の形態3に従うコンパレータ回路は、動作時に状態IIのタイミングにおける電流消費と、状態IIIのタイミングにおけるラッチ回路41の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【0100】
なお、本例においては、図1で説明した増幅回路1を用いて説明したがこれに限られず、図7および図9の増幅回路1a,1bを用いることも当然に可能である。
【0101】
(実施の形態3の変形例)
上記の実施の形態3においては、増幅回路1は、1段構成のコンパレータ回路について説明したが、1段構成に限らず多段構成とすることも可能である。
【0102】
図14は、本発明の実施の形態3の変形例に従うコンパレータ回路を説明する図である。
【0103】
図14を参照して、ここでは、2段構成の増幅回路1と、増幅回路1の出力をラッチするラッチ回路41とが示されている。ここでは、一例として2つの増幅回路1が前段および後段の増幅回路として直列に接続され、前段の増幅回路の出力電圧VOPおよびVONが後段の増幅回路1の入力電圧VIPおよびVINとして入力されて同様の増幅動作が実行される。そして、後段の増幅回路1は、入力電圧VIP,VINの差動増幅を実行してラッチ回路41に出力する。なお、ここで前段の増幅回路1は、制御信号VP1,VP0に応答して上述した差動増幅を実行し、後段の増幅回路1は、制御信号VP1,VP0に対応する制御信号VP3,VP2に応答して差動増幅を実行するものとする。なお、増幅回路1は、図1で説明したのと同様であるのでその詳細な説明は繰り返さない。
【0104】
図15は、本発明の実施の形態3の変形例に従うコンパレータ回路に入力される制御信号VP1,VP0,VP3,VP2およびVLATCHのタイミングチャート図である。
【0105】
図15を参照して、時刻t20において、前段の増幅回路1において、制御信号VP1は、「H」レベル、制御信号VP0は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0106】
次に、時刻t21において、制御信号VP1は、「L」レベル、制御信号VP0は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0107】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段の増幅回路1に出力される。
【0108】
次に、時刻t22において、後段の増幅回路1において、制御信号VP3は、「H」レベル、制御信号VP2は、「L」レベルに設定される(状態I)。これに伴い、上述したように相補スイッチSW3,SW4がオン状態となり、キャパシタCL1,CL2に蓄えられた電荷を完全に放電する。この場合、相補スイッチSW1,SW2はオフ状態であり、上述したように電流源3からの定電流IBはキャパシタCL1,CL2に流入しない。
【0109】
次に、時刻t23において、制御信号VP3は、「L」レベル、制御信号VP2は、「H」レベルに設定される(状態II)。これに伴い、相補スイッチSW1,SW2はオンして、上述したようにMOSトランジスタMP1,MP2の他方導通電極は、ノードN2,N1とそれぞれ電気的に結合される。そして、MOSトランジスタMP1,MP2にそれぞれ入力される入力電圧VIP,VINに従ってMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。
【0110】
その結果、出力ノードN2,N1には、それぞれキャパシタCL1,CL2に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧VOP,VONが後段のラッチ回路41に出力される。
【0111】
ラッチ回路41は、後段の増幅回路1からの出力電圧VOP,VONの入力を受けてラッチ動作を実行する。具体的には、時刻t24において、制御信号VLATCH(「H」レベル)の入力に応答して、ラッチ回路41内部に増幅回路1の増幅結果を読み込んでラッチし(状態III)、入力電圧VIP,VINのいずれが高い電圧であるかという判定結果を「H」レベル/「L」レベルの出力電圧VOUTP,VOUTNとして出力する。
【0112】
本発明の実施の形態3の変形例に従うコンパレータ回路は、動作時に2つの状態IIのタイミングにおける電流消費と、状態IIIのタイミングにおけるラッチ回路41の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【0113】
なお、本例においては、図1で説明した増幅回路1を用いて説明したがこれに限られず、図7および図9の増幅回路1a,1bを用いることも当然に可能である。
【0114】
また、この回路は増幅回路を直列に2段以上接続することで、より高速なコンパレータ回路を実現することが可能である。
【0115】
なお、ここでは、2段構成の増幅回路について説明したがこれに限られず、さらに複数段の増幅回路を直列に接続する構成とすることも当然に可能である。
【0116】
また、上記で説明した各実施の形態およびその変形例で説明した内容を適宜組み合わせることも可能である。
【0117】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0118】
【図1】本発明の実施の形態1に従う増幅回路1の回路構成図である。
【図2】本発明の実施の形態1に従う増幅回路1に入力される制御信号VP0,VP1のタイミングチャート図である。
【図3】図2のタイミングチャート図に従う増幅回路1のスイッチ動作を説明する図である。
【図4】比較例として用いられる増幅回路100の回路構成図である。
【図5】当該比較例の増幅回路100の消費電流特性を説明する図である。
【図6】本発明の実施の形態1に従う増幅回路1の消費電流特性を説明する図である。
【図7】本発明の実施の形態1の変形例に従う増幅回路1aの回路構成図である。
【図8】本発明の実施の形態1の変形例に従う増幅回路1aに入力される制御信号VP0,VP1のタイミングチャート図である。
【図9】本発明の実施の形態2に従う増幅回路1bの回路構成図である。
【図10】本発明の実施の形態2に従う増幅回路1bに入力される制御信号VP0,VP1のタイミングチャート図である。
【図11】本発明の実施の形態3に従うコンパレータ回路を説明する概略ブロック図である。
【図12】本発明の実施の形態3に従うラッチ回路41の回路構成図である。
【図13】本発明の実施の形態3に従うコンパレータ回路に入力される制御信号VP0,VP1およびVLATCHのタイミングチャート図である。
【図14】本発明の実施の形態3の変形例に従うコンパレータ回路を説明する図である。
【図15】本発明の実施の形態3の変形例に従うコンパレータ回路に入力される制御信号VP1,VP0,VP3,VP2およびVLATCHのタイミングチャート図である。
【符号の説明】
【0119】
1,1a,1b,100 増幅回路、3,3b,103 電流源、41 ラッチ回路、SW1〜SW4 相補スイッチ。
【特許請求の範囲】
【請求項1】
第1および第2の入力電圧を一対の入力として差動増幅を実行する増幅回路を備え、
前記増幅回路は、
定電流源と、
前記定電流源と一方の電極とが電気的に接続され、制御電極に前記第1および第2の入力電圧がそれぞれ入力される1対のトランジスタと、
前記1対のトランジスタの他方の電極と出力ノードとの間にそれぞれ設けられ、第1の制御信号に応答して導通する1対の第1のスイッチと、
前記1対の第1のスイッチと接続され、前記1対の第1のスイッチの導通時に前記定電流源と電気的に結合されて前記1対のトランジスタを流れる電流量に応じた電荷がそれぞれ充電される1対のキャパシタと、
第2の制御信号に応答して導通し、前記1対のキャパシタを放電するための1対の第2のスイッチとを含む、半導体集積回路。
【請求項2】
前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、PチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記PチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるPチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるNチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。
【請求項3】
前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、NチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記NチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるNチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるPチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。
【請求項4】
前記増幅回路の出力ノードと電気的に結合されるラッチ回路をさらに備える、請求項1〜3のいずれか一項に記載の半導体集積回路。
【請求項5】
前記増幅回路は、複数個設けられ、
後段の増幅回路は、前段の増幅回路の出力ノードからの電圧信号を1対の入力として互いに直列に接続され、
最終段の増幅回路の出力ノードと前記ラッチ回路とを電気的に結合させる、請求項4に記載の半導体集積回路。
【請求項1】
第1および第2の入力電圧を一対の入力として差動増幅を実行する増幅回路を備え、
前記増幅回路は、
定電流源と、
前記定電流源と一方の電極とが電気的に接続され、制御電極に前記第1および第2の入力電圧がそれぞれ入力される1対のトランジスタと、
前記1対のトランジスタの他方の電極と出力ノードとの間にそれぞれ設けられ、第1の制御信号に応答して導通する1対の第1のスイッチと、
前記1対の第1のスイッチと接続され、前記1対の第1のスイッチの導通時に前記定電流源と電気的に結合されて前記1対のトランジスタを流れる電流量に応じた電荷がそれぞれ充電される1対のキャパシタと、
第2の制御信号に応答して導通し、前記1対のキャパシタを放電するための1対の第2のスイッチとを含む、半導体集積回路。
【請求項2】
前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、PチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記PチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるPチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるNチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。
【請求項3】
前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、NチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記NチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるNチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるPチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。
【請求項4】
前記増幅回路の出力ノードと電気的に結合されるラッチ回路をさらに備える、請求項1〜3のいずれか一項に記載の半導体集積回路。
【請求項5】
前記増幅回路は、複数個設けられ、
後段の増幅回路は、前段の増幅回路の出力ノードからの電圧信号を1対の入力として互いに直列に接続され、
最終段の増幅回路の出力ノードと前記ラッチ回路とを電気的に結合させる、請求項4に記載の半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−336051(P2007−336051A)
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願番号】特願2006−163402(P2006−163402)
【出願日】平成18年6月13日(2006.6.13)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願日】平成18年6月13日(2006.6.13)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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