【課題】電流駆動能力がより小さなクロック信号生成回路を適用することが可能な半導体装置を提供する。
【解決手段】ｎチャネル型トランジスタで構成されるスイッチ及び論理回路を有し、スイッチは導通状態又は非導通状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入力信号が入力される入力端子と、反転入力端子と、出力端子とを有し、高電源線と出力端子との接続を反転入力端子に入力される信号によって制御し、低電源線と出力端子との接続を入力端子に入力される信号によって制御することによって、入力信号がローレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を上昇させることにより出力端子から高電源電位を出力し、トランジスタは、チャネルが形成される半導体層と、半導体層を挟んで上下に設けられた一対のゲート電極とを有し、一対のゲート電極の他方はソースと接続される。 （もっと読む）

【課題】ロジックブロックユニットの演算構成と接続を高速に変更可能なプログラマブルロジックデバイスを提供する。
【解決手段】コンフィグレーションコントロール回路（２１３）は、第１のコンフィグレーション情報に応じてロジックブロックユニット（２１０）の演算構成と接続を制御する。データコントロール回路（２１１）は、第１の入力データストリームをロジックブロックユニットに出力し、ロジックブロックユニットは、第１の入力データストリームの論理演算結果を出力する。コンフィグレーションコントロール回路は、データコントロール回路が第１の入力データストリームをロジックブロックユニットに出力している間に、第２のコンフィグレーション情報を入力して記憶し、ロジックブロックユニットが第１の入力データストリームの論理演算を終了すると、第２のコンフィグレーション情報に応じてロジックブロックユニットの演算構成と接続を制御する。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】多数決回路を使用した半導体集積回路において、ＨＷの増加をおさえ、且つ、信頼性を向上させる。
【解決手段】多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦとを備える。複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する。前記選択された第１のＦＦと同じ入力信号を、複数の前記第２のＦＦに接続する。前記選択された前記第１のＦＦの出力信号と同じ信号を多数決判定手段に接続する。前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う。多数決判定の対象とする第１のＦＦを任意に変えられる。 （もっと読む）

【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。 （もっと読む）

【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル１１は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有する。コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 （もっと読む）

【課題】配置配線をやり直す可能性を低減することができるプログラマブルゲートアレイおよびプログラマブルゲートアレイのプログラミング方法を提供する。
【解決手段】論理素子１１を電源電位を供給するＶCC１２と接地電位を供給するＧＮＤ１３とに接続させる接続素子１４を備え、論理素子１１と接続素子１４との間に、論理素子１１と接続素子１４とを接続可能な配線領域１５が設けられ、配線領域１５と接続素子１４とを接続する専用ライン１６が設けられていることを特徴とする。 （もっと読む）

【課題】同期ラッチング機能を持つ多値論理手段を提供する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１等が構成する判別手段、この判別結果信号に基づき動作する、トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成するオン・オフ駆動手段及び、このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ３、４が構成する双方向性プル・スイッチング手段が新・多値論理フージ（Ｈｏｏｊｉ）代数を実現した多値論理回路を構成する。前記判別手段と前記オン・オフ駆動手段の間でやり取りする信号は２値信号と同様な為、その間に２値同期型フリップ・フロップ手段として同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段が供給する同期信号に基づき動作するＤ型フリップ・フロップ２７を挿入・接続する。 （もっと読む）

【課題】好適なＰＬＤを提供すること。
【解決手段】ＰＬＤと論理セルの中の一個とから成る装置であって、ＰＬＤはアレイの行と列とに配列された複数のＣＬＢとアレイのＣＬＢを互いに接続する複数のＣＬＢ間ラインを含み、複数のＣＬＢの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のＣＬＢの論理セルの第一スライスと論理セルの第二スライスは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割される、装置。 （もっと読む）

【課題】ディジタル信号から多値ハザードを除去する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１が構成する多値判別手段、この判別手段の出力信号に基づいて動作するトランジスタ２２〜２５とダイオード３６が構成するオン・オフ駆動手段、及びこのオン・オフ駆動手段がオン・オフ駆動するトランジスタ３、５が構成する双方向性プル・スイッチング手段、が『フージ（Ｈｏｏｊｉ）代数』を具体化した１多値論理回路を構成する。この多値論理回路、プル・ダウン用抵抗２６及びＤ型フリップ・フロップ２７の入力部に有る２値判別手段の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。同期信号により制御されたＤ型フリップ・フロップ２７がその２値ハザードを除去した２値信号を出力する。 （もっと読む）

【課題】外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号のノイズを適切に除去する。
【解決手段】半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 （もっと読む）

【課題】ＦＰＧＡの回路情報を含むメモリの書き換えを行う際に、電源遮断等の異常が発生しても安全に元の状態に復旧できる情報処理装置及び書換方法を提供する。
【解決手段】回路の書き換えが可能な集積回路と、集積回路の回路情報を記憶する第１の記憶領域と第２の記憶領域とを備える記憶手段と、電源が投入されたときに、第１の記憶領域に記憶された回路情報に基づき、集積回路の回路を構成する回路構成手段と、電源が投入されたときに、第２の記憶領域に正常な回路情報が記憶されているのかを確認する確認手段と、を有し、回路構成手段は、確認手段により、第２の記憶領域に正常な回路情報が記憶されていると確認されたときは、第２の記憶領域に記憶された回路情報に基づき、集積回路の回路を書き換える。 （もっと読む）

【目的】 ディジタル信号から多値ハザードを消去すること。
【構成】 「トランジスタ１、２、１７と抵抗２０、２１が構成する数値判別手段」、「この数値判別手段の出力信号に基づいて動作する、トランジスタ２２〜２５が構成するオン・オフ駆動手段」及び「このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ３、５が構成する双方向性プル・スイッチング手段」から成る多値論理回路とプル・ダウン用の抵抗２６の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。クロック信号によって制御されたＤ型フリップ・フロップ２７がその２値信号からその２値ハザードを消去する。
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【課題】半導体装置に搭載される複数のデータ保持回路の故障を検出するためのテスト時間を短縮すること。
【解決手段】本発明の第１の態様にかかる半導体装置は、同一の入力値を入力するＮ個（Ｎは、３以上の奇数）のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数を占める多数値信号Ｍａを出力する多数決論理回路ＭＪＲと、Ｎ個のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数未満である少数値信号Ｍｉを出力する少数値判定回路ＭＩＲと、を備える。 （もっと読む）

【課題】被監視回路の動作を監視し故障している可能性がある場合にアラーム信号を出力する構成とする場合に、監視機能の喪失を招来する共通原因故障が発生しにくい監視回路を備えた半導体集積回路を提供すること。
【解決手段】処理経路に少なくとも１つ以上のフリップフロップ回路が存在する被監視回路と、処理経路に前記被監視回路のフリップフロップ回路に対応するフリップフロップ回路を有し、前記被監視回路の動作を模擬する模擬回路、および前記被監視回路の出力と前記模擬回路の出力とを比較し、比較結果に基づきアラーム信号を出力する比較回路を有する監視回路とを備え、前記被監視回路および前記模擬回路において互いに対応する前記各フリップフロップ回路は、同一のタイミングで動作するとともに、互いに論理を反転した信号をそれぞれ対応する後続回路へ出力するように制御されることを特徴とする。 （もっと読む）

【課題】より信頼性の高い半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路は、入力信号ＤＩＮを記憶保持する複数のフリップフロップＦ１と、複数のフリップフロップＦ１からの出力の多数決結果ＭＪを出力する多数決回路７と、複数のフリップフロップＦ１の出力不一致を検出し、エラー信号を出力するエラー検出回路２と、エラー検出回路２からのエラー信号を監視する監視回路３と、を備え、監視回路３は、エラー検出回路２からのエラー信号をもとに、複数のフリップフロップＦ１のうち、出力不一致が発生しているフリップフロップＦ１に対して書き戻しを行うリフレッシュ動作を指示するとともに、リフレッシュ動作により書き戻らなかった場合には外部に通知を行うものである。 （もっと読む）

【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。
【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。 （もっと読む）

【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。
【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。 （もっと読む）

【課題】複数の機能を短時間で切りかえ可能なＰＬＤを提供する。
【解決手段】ＰＬＤ１００は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能である。マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。 （もっと読む）

【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力１２０Ａ〜ＮがＦＦを介して組合せ論理回路１０２Ａに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がＦＦを介して次段の組合せ論理回路に入力される。 （もっと読む）