制御回路及びこれを用いたデータ保持装置

【課題】セットの部品点数削減や低消費電力化を実現することが可能な制御回路及びこれを用いたデータ保持装置を提供する。
【解決手段】制御回路１０は、トリガ信号ＴＲＩＧＧＥＲに特定の信号パターンが現れたときに制御部１１の動作に必要な内部クロック信号ＬＣＬＫの生成を開始し、少なくとも制御部１１において所定の処理が完了するまで内部クロック信号ＬＣＬＫの生成を継続した後、内部クロック信号ＬＣＬＫの生成を停止する内部クロック生成部１２と、内部クロック信号ＬＣＬＫを用いて前記所定の処理を実行する制御部１１と、を有する。

【特許請求の範囲】
【請求項１】
トリガ信号に特定の信号パターンが現れたときに前記制御部の動作に必要な内部クロック信号の生成を開始し、少なくとも前記制御部において所定の処理が完了するまで前記内部クロック信号の生成を継続した後、前記内部クロック信号の生成を停止する内部クロック生成部と；
前記内部クロック信号を用いて前記所定の処理を実行する制御部と；
を有することを特徴とする制御回路。
【請求項２】
前記制御部は、前記トリガ信号に現れる複数の信号パターン毎に異なる処理を実行することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記制御部は、前記内部クロック信号のほかに、外部から入力される外部クロック信号を用いても動作することを特徴とする請求項１または請求項２に記載の制御回路。
【請求項４】
前記制御部は、その内部状態に関わらず制御対象回路に対して一定値の制御信号を出力する動作モードを備えていることを特徴とする請求項１〜請求項３のいずれか一項に記載の制御回路。
【請求項５】
前記内部クロック生成部は、前記内部クロック信号の生成に際して論理素子の多段接続構造を利用することを特徴とする請求項１〜請求項４のいずれか一項に記載の制御回路。
【請求項６】
前記内部クロック生成部は、前記内部クロック信号の生成に際して論理素子のループ構造を利用することを特徴とする請求項１〜請求項５のいずれか一項に記載の制御回路。
【請求項７】
前記内部クロック生成部は、前記トリガ信号に重畳する特定の周波数成分を除去するフィルタを含むことを特徴とする請求項１〜請求項６のいずれか一項に記載の制御回路。
【請求項８】
前記フィルタは、キャパシタを含むことを特徴とする請求項７に記載の制御回路。
【請求項９】
前記キャパシタは、強誘電体キャパシタであることを特徴とする請求項８に記載の制御回路。
【請求項１０】
前記フィルタは、リセット信号に応じて前記キャパシタを放電する放電回路を含むことを特徴とする請求項８または請求項９に記載の制御回路。
【請求項１１】
前記内部クロック生成部は、自身の内部における前記トリガ信号の伝搬制御を行う信号伝搬制御回路を含むことを特徴とする請求項１〜請求項１０のいずれか一項に記載の制御回路。
【請求項１２】
前記信号伝搬制御回路は、ラッチ回路であることを特徴とする請求項１１に記載の制御回路。
【請求項１３】
前記信号伝搬制御回路は、論理和演算器であることを特徴とする請求項１１に記載の制御回路。
【請求項１４】
電源電圧を監視して前記制御部及び前記内部クロック生成部を初期化するための内部リセット信号を生成するリセット部をさらに有することを特徴とする請求項１〜請求項１３のいずれか一項に記載の制御回路。
【請求項１５】
前記リセット部は、前記電源電圧がＣＭＯＳ回路の動作可能電圧に達してから、所定のローレベル出力期間が経過するまでの間、前記内部リセット信号をローレベルに保持することを特徴とする請求項１４に記載の制御回路。
【請求項１６】
前記リセット部は、
ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続されたＰチャネル型電界効果トランジスタと；
アノードが前記Ｐチャネル型電界トランジスタのドレインに接続され、カソードが前記内部リセット信号の出力端に接続されたダイオードまたはダイオード接続型トランジスタと；
ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記内部リセット信号の出力端に接続されたＮチャネル型電界効果トランジスタと；
を含むことを特徴とする請求項１５に記載の制御回路。
【請求項１７】
前記リセット部は、前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタの両ゲートと前記入力信号の入力端との間に挿入されたインバータをさらに含むことを特徴とする請求項１６に記載の制御回路。
【請求項１８】
前記リセット部は、前記内部リセット信号の出力端と接地端との間に接続されたキャパシタをさらに含むことを特徴とする請求項１６または請求項１７に記載の制御回路。
【請求項１９】
ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するデータ保持装置であって、
前記ループ構造部、前記不揮発性記憶部、及び、前記回路分離部の制御信号を生成する手段として、請求項１〜請求項１８のいずれか一項に記載の制御回路を有することを特徴とするデータ保持装置。
【請求項２０】
前記不揮発性記憶部は、前記データ保持装置の電源オン／オフ時に前記強誘電体素子の両端を接地端に短絡するスイッチ素子を含むことを特徴とする請求項１９に記載のデータ保持装置。
【請求項２１】
前記データ保持装置の電源オン／オフ時に前記スイッチ素子をオンさせるための保護信号を生成する保護信号生成回路をさらに有することを特徴とする請求項２０に記載のデータ保持装置。
【請求項２２】
前記スイッチ素子は、Ｎチャネル型電界効果トランジスタであり、
前記保護信号生成回路は、電源電圧が少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、前記保護信号をハイレベルに保持することを特徴とする請求項２１に記載のデータ保持装置。
【請求項２３】
前記保護信号生成回路は、
ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたＰチャネル型電界効果トランジスタと；
ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたＮチャネル型電界効果トランジスタと；
を含み、
前記Ｐチャネル型電界効果トランジスタは、前記Ｎチャネル型電界効果トランジスタよりもオン抵抗値が小さくなるように設計されていることを特徴とする請求項２２に記載の制御回路。
【請求項２４】
電源電圧と所定の基準電圧とを比較することなく、前記電源電圧がＣＭＯＳ回路の動作可能電圧に達してから所定のローレベル出力期間が経過するまでローレベルに保持されるリセット信号を生成することを特徴とするリセット回路。
【請求項２５】
ソースが前記電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続されたＰチャネル型電界効果トランジスタと；
アノードが前記Ｐチャネル型電界トランジスタのドレインに接続され、カソードが前記リセット信号の出力端に接続されたダイオードまたはダイオード接続型トランジスタと；
ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記リセット信号の出力端に接続されたＮチャネル型電界効果トランジスタと；
を含むことを特徴とする請求項２４に記載のリセット回路。

【図１】