ラッチ回路および表示装置
【課題】ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路を提供する。
【解決手段】ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備える。
【解決手段】ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路および表示装置に係わり、特に、比較的短い時間間隔で、ラッチ情報をラッチするラッチ回路、並びに、当該ラッチ回路を使用する表示装置に関する。
【背景技術】
【０００２】
一般に、ラッチ回路は、ＣＭＯＳ回路で構成されるのが通常であり、例えば、図１２に示すように、ＶＤＤの電圧が供給される電源ライン（ＬＶＤＤ）と、ＧＮＤの電圧が供給される電源ライン（ＬＧＮＤ）との間に接続されるｎ型ＭＯＳトランジスタ（ＮＭＴ９３，ＮＭＴ９４）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５，ＰＭＴ９６）を用いたラッチ回路が一般的である。
図１３に、図１２に示す走査パルス（φＧ）と、ラッチ制御信号（φＡＣ１）、および、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示す。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ９１）はＨｉｇｈ（以下、Ｈレベル）のＶＨ３の電圧、ノード（Ｎ９２）はＨレベルのＶＤＤの電圧、ノード（Ｎ９３）はＬレベルのＧＮＤの電圧、ノード（Ｎ９４）はＨレベルのＶＨ４の電圧とする。
図１０に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＤＨの電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＬの電圧となる。
次に、時刻（ｔ２）において、ラッチ制御線（ＬＡＣ）上のラッチ制御信号（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＬの電圧となる。
これにより、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９６）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）がオフとなり、ノード（Ｎ９２）（出力端子（ＯＵＴ２））がＬレベルのＧＮＤの電圧、ノード（Ｎ９３）（出力端子（ＯＵＴ１））がＨレベルのＶＤＤの電圧となる。
【０００３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）がＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ３）以前に、ノード（Ｎ９１）はＬレベルのＶＬの電圧、ノード（Ｎ９２）はＬレベルのＧＮＤの電圧、ノード（Ｎ９３）はＨレベルのＶＤＤの電圧、ノード（Ｎ９４）はＬレベルのＶＬの電圧とする。
図１３に示すように、時刻（ｔ３）において、走査線（ＬＧ）上の走査パルス（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＨ３の電圧となる。
次に、時刻（ｔ４）において、ラッチ制御線（ＬＡＣ）上のラッチ制御信号（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＨ４の電圧となる。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）と、ｐ型ＭＯＳトランジスタ（ＮＭＴ９６）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオフとなり、ノード（Ｎ９２）（出力端子（ＯＵＴ２））がＨレベルのＶＤＤの電圧、ノード（Ｎ９３）（出力端子（ＯＵＴ１））がＬレベルのＧＮＤの電圧となる。
【０００４】
図１２に示すラッチ回路の具体的な使用法の一例として、図１４に示すように、ラッチ回路の２つの出力（ＯＵＴ１，ＯＵＴ２）により、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（以下、可動シャッタ方式のディスプレイという）の画素回路としての使用方法がある。なお、可動シャッタ方式のディスプレイは、例えば、下記特許文献１に開示されている。
図１４に示す可動シャッタ方式のディスプレイの画素回路において、可動シャッタ（ｓ）は電界方向に高速に移動する。そのため、ノード（Ｎ９２）がＧＮＤの電圧、ノード（Ｎ９３）がＶＤＤの電圧の場合、可動シャッタ（ｓ）は、ノード（Ｎ９３）側に移動し、ノード（Ｎ９２）がＶＤＤの電圧、ノード（Ｎ９３）がＧＮＤの電圧の場合、可動シャッタ（ｓ）は、ノード（Ｎ９２）側に高速に移動する。
そして、例えば、可動シャッタ（ｓ）が、ノード（Ｎ９２）側に移動した場合、バックライト光が透過し画素が発光状態となり、可動シャッタ（ｓ）が、ノード（Ｎ９３）側に移動した場合、バックライト光が非透過となり画素が非発光状態となる。
これにより、液晶表示パネル、プラズマディスプレイパネルのように、画像を表示することができる。なお、図１４において、ＬＳＳはシャッタ制御信号（φＳ）が供給される可動シャッタ制御線である。
図１５は、可動シャッタ方式のディスプレイの概略構成を示すブロック図である。
図１５に示す可動シャッタ方式のディスプレイでは、図１４に示す画素回路が、１画素（ＰＸ）として２次元状に配置されている。ここで、走査線（ＬＧ）は各行単位に設けられ、垂直駆動回路（ＸＤＲ）に入力される。
また、信号線（ＬＤ）は各列単位に設けられ、水平駆動回路（ＹＤＲ）に入力される。
電源ライン（ＬＶＤＤ，ＬＧＮＤ）、ラッチ制御線（ＬＡＣ）、および可動シャッタ制御線（ＬＳＳ）は、各画素共通に設けられ、水平駆動回路（ＹＤＲ）に入力される。
この図１５に示す可動シャッタ方式のディスプレイでは、書き込み期間（図１３のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図１３のＴＢ）に、可動シャッタ（ｓ）を、ノード（Ｎ９２）あるいはノード（Ｎ９３）に移動させ、表示期間（図１３のＴＣ）に画像を表示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９７６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１２に示すような、ＣＭＯＳ回路でラッチ回路を構成することは、現状では、一般的に多用されている、実績のある回路構成である。
しかし、例えば、半導体層に多結晶シリコン（ポリシリコン）を使用するＭＯＳトランジスタを用いて、高電圧用途(例えば、ＶＤＤの電圧とＧＮＤの電圧との電位差が、２０Ｖ以上の電圧用途)に、図１２に示すようなＣＭＯＳ回路で構成されるラッチ回路を適用しようとすると、ドレインアバランシェ効果により、薄膜トランジスタの特性が劣化し、信頼性上の不安要素が発生することが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本願発明（第１の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備え、前記容量制御信号、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【０００８】
本願発明（第１の発明）では、時刻ｔ１から時刻ｔ７に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ７において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記容量制御信号は、時刻ｔ２までの期間に、第２電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ３において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ５において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ６において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化する。
【０００９】
これにより、前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻３においてオン、時刻ｔ４においてオフとなり、時刻ｔ５において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ６以降オフとなり、前記第２トランジスタは、時刻ｔ３において前記第１トランジスタがオンとなることによりオン、時刻ｔ４においてオフとなり、時刻ｔ５において前記第１トランジスタがオンときはオンとなり、時刻ｔ５において前記第１トランジスタがオフときはオフとなる。
したがって、前記第１出力端子の電圧は、時刻３において前記第１トランジスタがオンとなるので、時刻ｔ３において中間電圧レベル電圧の電圧に変化した後、時刻ｔ４において第２電圧レベルの電圧に変化し、時刻ｔ５において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ３において前記第２トランジスタがオンとなるので第１電圧レベルに変化し、時刻ｔ５において前記第１トランジスタがオンの場合は時刻ｔ７において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持する。
【００１０】
（２）本願発明（第２の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、前記第１トランジスタの第１電極と第２電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【００１１】
本願発明（第２の発明）では、時刻ｔ１から時刻ｔ５に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ２において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ３において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ４において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化する。
【００１２】
これにより、前記ダイオードは、時刻ｔ２以前はオフであり、時刻ｔ２において導通状態となった後の時刻ｔ３以降においてオフとなり、前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻ｔ３において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ４以降オフとなり、前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ３において前記第１トランジスタがオンときはオンとなり、時刻ｔ３において前記第１トランジスタがオフときはオフとなる。
したがって、前記第１出力端子の電圧は、時刻ｔ２において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ３において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持する。
また、本願発明は、可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ラッチ回路を有し、前記ラッチ回路は、前述のラッチ回路であることを特徴とする。
【００１３】
（３）本願発明（第３の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されとともに、第１電極が後述の第４トランジスタの第２電極に接続される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、ゲートに第３ラッチ制御信号は入力され、第２電極が前記第１トランジスタの第１電極に接続され、第１電極に第１ラッチ制御信号が入力される第１導電型の第４トランジスタと、前記第１トランジスタの第２電極と前記第４トランジスタの第１電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第１ラッチ制御信号、前記第２ラッチ制御信号、および、前記第３ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【００１４】
本願発明（第３の発明）では、時刻ｔ１から時刻ｔ６に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧であり、時刻ｔ３において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、前記第３ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化する。
【００１５】
前記ダイオードは、時刻ｔ３以前はオフであり、時刻ｔ３において導通状態となった後の時刻ｔ４以降においてオフとなり、前記第１トランジスタは、時刻ｔ３以降および時刻ｔ４以前はオフであり、時刻ｔ３以前および時刻ｔ４以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ４において前記第１トランジスタがオンのときはオンとなり、時刻ｔ４において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ３において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ４において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に時刻ｔ１以前の前記第２出力端子の電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧をまたは時刻ｔ１以前の前記第２出力端子の電圧を維持することを特徴とする。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１のラッチ回路の回路構成を示す回路図である。
【図２】図１に示すラッチ回路の走査パルス（φＧ）、容量制御信号（φＷ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
【図３】本発明の実施例１のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの画素回路の回路構成を示す回路図である。
【図４】本発明の実施例１のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。
【図５】本発明の実施例２のラッチ回路の回路構成を示す回路図である。
【図６】本発明の実施例３のラッチ回路の回路構成を示す回路図である。
【図７】図６に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
【図８】本発明の実施例４のラッチ回路の回路構成を示す回路図である。
【図９】本発明の実施例５のラッチ回路の回路構成を示す回路図である。
【図１０】図９に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２、φＡ）、および、各ノード（Ｎ１，Ｎ２，Ｎ３、Ｎ４）の時間変化の様子を示すタイミングチャートである。
【図１１】本発明の実施例６のラッチ回路の回路構成を示す回路図である。
【図１２】従来のＣＭＯＳ回路で構成されるラッチ回路の回路構成を示す回路図である。
【図１３】図９に示す走査パルス（φＧ）と、ラッチ制御信号（φＬ）、および、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示すタイミングチャートである。
【図１４】可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの画素回路の回路構成を示す回路図である。
【図１５】可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、２個のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、１個のｐ型ＭＯＳトランジスタ（ＰＭＴ３）と、１個の保持容量（ＣＤ）とから構成される。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
また、図１において、ＬＤは信号線、ＬＧは走査線、ＬＷは容量制御信号（φＷ）が供給される容量制御線、ＬＡＣ１は第１ラッチ制御信号（φＡＣ１）が供給される第１ラッチ制御線、ＬＡＣ２は第２ラッチ制御信号（φＡＣ２）が供給される第２ラッチ制御線である。
ｎ型ＭＯＳトランジスタ（ＮＭＴ１）は、信号線（ＬＤ）より供給される信号を、走査パルス（φＧ）により保持容量（ＣＤ）に読み取るための入力トランジスタである。
また、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とがラッチ機能を呈するためのトランジスタ対である。
【００１９】
図２は、図１に示すラッチ回路の走査パルス（φＧ）、容量制御信号（φＷ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨｉｇｈ（以下、Ｈレベル）のＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図２に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オン状態となり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、ＶＬ２は、下記（１）式を満足するように設定されており、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持する。
ＶＬ２≧ＶＨＤ＋Ｖｔｈ （Ｖｔｈは、トランジスタ（ＮＭＴ２）の閾値電圧）
・・・・・・・・・・・・・・・・ （１）
なお、本明細書では簡単のため、すべてのｎ型ＭＯＳトランジスタの閾値電圧をＶｔｈ、すべてのｐ型ＭＯＳトランジスタの閾値電圧を−Ｖｔｈとする。
【００２０】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、容量制御線（ＬＷ）上の容量制御信号（φＷ）が、ＬレベルのＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。
フローティング状態のノード（Ｎ１）は保持容量（ＣＤ）を介して、容量制御線（ＬＷ）とつながっているため、容量制御信号（φＷ）の電圧上昇とともに、ノード（Ｎ１）の電圧も上昇し、ＶＨ２２の電圧となる。
ノード（Ｎ１）のＶＨ２２の電圧はおおむね下記（２）式に示す電圧となる。
ＶＨ２２〜ＶＬ＋（ＶＨ２１−ＶＬ）×ＣＤ／（ＣＤ＋ＣＳ）
・・・・・・・・・・・・・・・・ （２）
ここで、ＣＳは、ノード（Ｎ１）における保持容量（ＣＤ）以外の容量である。
ＶＨ２２の電圧によりｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態となり、ノード（Ｎ２）は第１ラッチ制御線（ＬＡＣ１）に接続されるので、ノード（Ｎ２）は中間電圧レベルのＶＬ２の電圧となる。
このときＰ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、ノード（Ｎ３）は、すでにＬレベルのＶＬ３の電圧となっているので、ノード（Ｎ３）の電圧は変化しない。
【００２１】
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態なので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。そのため、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態となる。
ここで、ＶＨ４〜ＶＨ２２−Ｖｔｈ
但し、ＶＨ２２−Ｖｔｈ≧ＶＨ３ならば、ＶＨ４＝ＶＨ３となる。
時刻（ｔ５）において、容量制御信号（φＷ）がＨレベルのＶＨ２１の電圧からＬレベルのＶＬの電圧に変化すると、ノード（Ｎ１）はおおむねＶＬの電圧に戻るため、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）はオフ状態となる。
時刻（ｔ６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化するが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。
時刻（ｔ７）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
【００２２】
時刻（ｔ８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ８）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００２３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図２に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オン状態となり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、前述したように、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、出力（ラッチ状態）に変動はない。
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
【００２４】
時刻（ｔ２３）において、容量制御線（ＬＷ）上の容量制御信号（φＷ）が、ＬレベルのＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。
フローティング状態のノード（Ｎ１）は保持容量（ＣＤ）を介して、容量制御線（ＬＷ）とつながっているため、容量制御信号（φＷ）の電圧上昇とともに、ノード（Ｎ１）の電圧も上昇する。
このときのノード（Ｎ１）のＶＨ２３の電圧はおおむね下記（３）式に示す電圧となる。
ＶＨ２３〜ＶＤＨ＋（ＶＨ２１−ＶＤＨ）×ＣＤ／（ＣＤ＋ＣＳ）
・・・・・・・・・・・・・・・・ （３）
ＶＨ２３の電圧によりｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態となり、ノード（Ｎ２）は第１ラッチ制御線（ＬＡＣ１）に接続されるので、ノード（Ｎ２）は中間電圧レベルのＶＬ２の電圧となる。
このときＰ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、ノード（Ｎ３）は、すでにＬレベルのＶＬ３の電圧となっているので、ノード（Ｎ３）の電圧は変化しない。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態なので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。そのため、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態となる。
【００２５】
時刻（ｔ２５）において、容量制御信号（φＷ）がＨレベルのＶＨ２１の電圧からＬレベルのＶＬの電圧に変化すると、ノード（Ｎ１）はおおむねＶＤＨの電圧に戻るため、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態になる。
時刻（ｔ２６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＬレベルのＶＬの電圧になると、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＬレベルのＶＬの電圧になる。これに伴い、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２７）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２７）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態を維持する。
時刻（ｔ２８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００２６】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路により次の効果が得られる。
（１）すべてのトランジスタ動作において、ゲート電圧が印加され、ＭＯＳトランジスタがオン状態になったのち、ドレイン電圧がＨレベルの電圧（ｐＭＯＳトランジスタの場合は絶対値でＬレベルの電圧）になるため、ドレインアバランシェが起こりやすい条件を回避でき、高電圧使用時の信頼性を高くできる。
（２）ＣＭＯＳ回路で構成されるラッチ回路に比べて、トランジスタ数が少なく、高精細化に有利である。
【００２７】
図３は、図１１と同様、本実施例のラッチ回路を、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（以下、可動シャッタ方式のディスプレイという）の画素回路に適用する際の具体的な回路構成の一例を示す回路図である。
また、図４は、本実施例のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。なお、図３、図４において、ＳＳＣは制御信号生成回路、ＬＳＳはシャッタ制御信号（φＳ）が供給される可動シャッタ制御線である。
図４に示す可動シャッタ方式のディスプレイでは、図３に示す画素回路が、１画素（ＰＸ）として２次元状に配置されている。ここで、走査線（ＬＧ）は各行単位に設けられ、垂直駆動回路（ＸＤＲ）に入力される。また、信号線（ＬＤ）は各列単位に設けられ、水平駆動回路（ＹＤＲ）に入力される。
制御信号生成回路（ＳＳＣ）は、容量制御信号（φＷ）、第１ラッチ制御信号（φＡＣ１）、第２ラッチ制御信号（φＡＣ２）、および、シャッタ制御信号（φＳ）を生成し、それぞれ容量制御線（ＬＷ）、第１ラッチ制御線（ＬＡＣ１）、第２ラッチ制御線（ＬＡＣ２）、および、可動シャッタ制御線（ＬＳＳ）に供給する。
【００２８】
図３に示す画素回路を用いる可動シャッタ方式のディスプレイでは、フィールドシーケンシャル方式でカラー画像を表示する。即ち、１／６０Ｈｚのフレームは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれの色のフレームに分割され、そしてそれぞれの色のフレームは、６個以上のサブフレームに分割され、発光時間の長さにより各階調の画像を表示する。
本実施例は、ＣＭＯＳラッチ回路と異なり、差動出力状態のＨレベルの電圧、Ｌレベルの電圧をダイナミックに保持する構成であり、長時間あるいは時間制限のない使用方法では、ダイナミックに保持した電荷がＭＯＳトランジスタのオフ電流などでリークし、電圧変動を起こすため出力が不安定になる懸念があるが、図３に示す画素回路を用いる可動シャッタ方式のディスプレイでは、必ず周期的に（それも極端に短い期間で）状態のリセット（同じ状態の保持でも、再設定）が起こるため、必要な電圧と保持時間を設計することが可能であり、実用に供する。
図３に示す画素回路を使用する可動シャッタ方式のディスプレイでは、書き込み期間（図２のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図２のＴＢ）に、可動シャッタ（ｓ）を、ノード（Ｎ２）あるいはノード（Ｎ３）に移動させ、表示期間（図２のＴＣ）に画像を表示する。
【００２９】
［実施例２］
図５は、本発明の実施例２のラッチ回路の回路構成を示す回路図である。
図５に示すラッチ回路は、図１に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で、（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
【００３０】
［実施例３］
図６は、本発明の実施例３のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）のソースとドレインとの間に、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）を接続した点と、容量制御線（ＬＷ）にＶＬの一定の電圧を供給するようにした点で、図１に示す実施例１のラッチ回路と相違する。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２，ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
図７は、図６に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＬレベルのＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨレベルのＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図７に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、ＶＬ２は、下記（４）式を満足するように設定されており、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持する。
ＶＬ２≧ＶＨＤ＋Ｖｔｈ （Ｖｔｈは、トランジスタ（ＮＭＴ２）の閾値電圧）
・・・・・・・・・・・・・・・・ （４）
【００３１】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。これにより、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）は導通状態となるので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。
ここで、ＶＨ４〜ＶＨ２２−Ｖｔｈ
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化するが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。
【００３２】
時刻（ｔ５）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
時刻（ｔ６）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ６）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００３３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図７に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、前述したように、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、出力（ラッチ状態）に変動はない。
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
【００３４】
時刻（ｔ２３）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。これにより、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）は導通状態となるので、ノード（Ｎ２）の電圧も上昇するが、ノード（Ｎ２）は、すでにＨレベルのＶＨ４の電圧となっているので、ノード（Ｎ２）の電圧は変化しない。また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態を維持する。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＬレベルのＶＬの電圧になると、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＬレベルのＶＬの電圧になる。これに伴い、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２５）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２５）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態を維持する。
時刻（ｔ２６）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００３５】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路も、前述の実施例１と同様の作用・効果を得ることが可能である。
前述の実施例１、２と同様、本実施例のラッチ回路も、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（可動シャッタ方式のディスプレイという）の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線（ＬＳＳ）上のシャッタ制御信号（φＳ）は、一般に、ＧＮＤの電圧（あるいは、ＶＤＤの電圧）であるので、保持容量（ＣＤ）の他端を可動シャッタ制御線（ＬＳＳ）に接続するようにしてもよい。
【００３６】
［実施例４］
図８は、本発明の実施例４のラッチ回路の回路構成を示す回路図である。
図８に示すラッチ回路は、図６に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２、ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）とｎ型ＭＯＳトランジスタ（ＮＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
【００３７】
［実施例５］
図９は、本発明の実施例４のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）のドレインと第１ラッチ制御線（ＬＡＣ１）との間に、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）を接続し、このｎ型ＭＯＳトランジスタ（ＮＭＴ４）のゲートを第３ラッチ制御線（ＬＡ）に接続し、保持容量（ＣＤ）の一端を第１ラッチ制御線（ＬＡＣ１）に接続した点が、実施例２のラッチ回路と相違する。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２，ＮＭＴ３、ＮＭＴ４）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
図１０は、図９に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２、φＡ）、および、各ノード（Ｎ１，Ｎ２，Ｎ３、Ｎ４）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＬレベルのＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨレベルのＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図１０に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
【００３８】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、第３ラッチ制御線（ＬＡ）の電圧が、ＶＬからＶＨ２１に変化する。これによりｎ型ＭＯＳトランジスタ（ＮＭＴ４）は導通状態となるが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）がオフ状態なので、ノード（Ｎ２）の変化はない。
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）がＯＮ状態となるので、ノード（Ｎ２）の電圧はＨレベルのＶＨ４になる。保持容量（ＣＤ）の一端は、第１ラッチ制御信号（φＡＣ１）に接続されているため、ノード（Ｎ１）はＶＨ２２となる。
ここでＶＨ２２は、
ＶＨ２２＝ＶＬ＋ＶＨ３（ＣＤ／（ＣＤ＋ＣＳ））である。
ノード（Ｎ４）の電圧は
ＶＨ２２−Ｖｔｈか、ＶＨ２１−Ｖｔｈのいずれかの高い電圧ＶＨ５になる。
【００３９】
時刻（ｔ６）において、第１ラッチ制御信号（φＡＣ１）はＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化する。これに伴い、保持容量（ＣＤ）で容量結合したノード（Ｎ１）は、ＶＬの電圧に戻る。
したがって、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態となるため、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。このとき、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオン状態であるため、ノード（Ｎ４）はＶＬの電圧になる。
時刻（ｔ８）において、第２ラッチ制御信号（φＡＣ２）はＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ８）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
【００４０】
こののち時刻（ｔ８）直後、第３ラッチ制御信号（φＡ）はＬレベルのＶＬの電圧に変わり、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオフ状態になる。すなわち、次に第３ラッチ制御信号（φＡ）がＨレベルに変わるまでは、信号取り込みによりノード（Ｎ１）の電圧が変化しても、ノード（Ｎ２，Ｎ３）の電圧に変化は起こらない。厳密には信号によりノード（Ｎ１）がＬレベルからＨレベルになるとｎ型ＭＯＳトランジスタ（ＮＭＴ２）がオフ状態からオン状態に変わり、ノード（Ｎ４）の電圧がＶＬからＶＨＤ−Ｖｔｈに変化しこの変化に必要な電荷Ｑはノード（Ｎ２）から供給され、したがってノード（Ｎ２）の電圧は低下するが、この電圧低下が動作に影響を与えないようにするため、ノード（Ｎ２）ノード（Ｎ４）の容量を設定するか、第１ラッチ制御信号（φＡＣ１）を調整すればよく、本議論では無視する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００４１】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図１０に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このときｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になる。一方ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオフ状態を維持したままである。これにより、ノード（Ｎ４）はＶＨ６（＝ＶＤＨ-Ｖｔｈ）の電圧となる。
【００４２】
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
時刻（ｔ２３）において、第３ラッチ制御線（ＬＡ）上の第３ラッチ制御信号（φＡ）がＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。これにより、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオン状態となる。このとき、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）もオン状態であるので、ノード（Ｎ２）およびノード（Ｎ４）は、ＶＬの電圧になる。これにより、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、出力端子（ＯＵＴ２）の電圧はすでにＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧になる。このとき、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）を介して、ノード（Ｎ２）の電圧はＨレベルのＶＨ４になる。同時にノード（Ｎ４）の電圧はＶＨ５になり、ノード（Ｎ１）の電圧はＶＨ２３になる。
【００４３】
時刻（ｔ２６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＨレベルのＶＨ４の電圧からＬレベルであるＶＬの電圧に変化する。これに伴いノード（Ｎ１）の電圧はＶＨＤに戻るが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態にあり、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）もオン状態であるので、ノード（Ｎ２）はｎ型ＭＯＳトランジスタ（ＮＭＴ２、ＮＭＴ４）を介して第１ラッチ制御線（ＬＡＣ１）に接続されているため、ノード（Ｎ２）およびノード（Ｎ４）の電圧はともにＬレベルのＶＬになる。
このときｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２５）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００４４】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路も、前述の実施例１と同様の作用・効果を得ることが可能である。
前述の実施例１、２と同様、本実施例のラッチ回路も、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（可動シャッタ方式のディスプレイという）の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線（ＬＳＳ）上のシャッタ制御信号（φＳ）は、一般に、ＧＮＤの電圧（あるいは、ＶＤＤの電圧）であるので、保持容量（ＣＤ）の他端を可動シャッタ制御線（ＬＳＳ）に接続するようにしてもよい。
【００４５】
［実施例６］
図１１は、本発明の実施例６のラッチ回路の回路構成を示す回路図である。
図１１に示すラッチ回路は、図９に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２、ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）とｎ型ＭＯＳトランジスタ（ＮＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
なお、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）は実質的にＶＤＨ-Ｖｔｈ以上の電圧がかかることはないので、シングルゲートのままとしたが、これをダブルゲートとしてもよい。
【００４６】
なお、前述の説明では、第１トランジスタ（ＮＭＴ１）、第３トランジスタ（ＮＭＴ２）第４トランジスタ（ＮＭＴ３）、第５トランジスタ（ＮＭＴ４）は、ｎ型の多結晶シリコン薄膜トランジスタを、第２トランジスタ（ＰＭＴ３）は、ｐ型の多結晶シリコン薄膜トランジスタを使用した場合について説明したが、第１トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタとして、ｎ型の多結晶シリコン薄膜トランジスタに代えて、ｐ型の多結晶シリコン薄膜トランジスタを、第２トランジスタとして、ｐ型の多結晶シリコン薄膜トランジスタに代えて、ｎ型の多結晶シリコン薄膜トランジスタを使用することも可能である。
なお、第１トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタとして、ｐ型の多結晶シリコン薄膜トランジスタを、第２トランジスタとして、ｎ型の多結晶シリコン薄膜トランジスタを使用する場合には、これらに印加する電圧関係の正負を逆にする必要があることは言うまでも無い。
さらに、第１トランジスタ、第２トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。
また、前述の説明では、本発明のラッチ回路を、可動シャッタ方式のディスプレイの画素回路に適用する場合について説明したが、本発明は、可動シャッタ方式のディスプレイの画素回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００４７】
ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
ＰＭＴ＊ ｐ型ＭＯＳトランジスタ
ＣＤ 保持容量
ＬＤ 信号線
ＬＧ 走査線
ＬＡ，ＬＡＣ，ＬＡＣ１，ＬＡＣ２ ラッチ制御線
ＬＤＶＶ，ＬＧＮＤ 電源ライン
ＬＷ 容量制御線
ＬＳＳ 可動シャッタ制御線
Ｓ 可動シャッタ
Ｎ１，Ｎ２，Ｎ３，Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４ ノード
ＰＸ 画素
ＸＤＲ 垂直駆動回路
ＹＤＲ 水平駆動回路
ＳＳＣ 制御信号生成回路
【技術分野】
【０００１】
本発明は、ラッチ回路および表示装置に係わり、特に、比較的短い時間間隔で、ラッチ情報をラッチするラッチ回路、並びに、当該ラッチ回路を使用する表示装置に関する。
【背景技術】
【０００２】
一般に、ラッチ回路は、ＣＭＯＳ回路で構成されるのが通常であり、例えば、図１２に示すように、ＶＤＤの電圧が供給される電源ライン（ＬＶＤＤ）と、ＧＮＤの電圧が供給される電源ライン（ＬＧＮＤ）との間に接続されるｎ型ＭＯＳトランジスタ（ＮＭＴ９３，ＮＭＴ９４）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５，ＰＭＴ９６）を用いたラッチ回路が一般的である。
図１３に、図１２に示す走査パルス（φＧ）と、ラッチ制御信号（φＡＣ１）、および、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示す。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ９１）はＨｉｇｈ（以下、Ｈレベル）のＶＨ３の電圧、ノード（Ｎ９２）はＨレベルのＶＤＤの電圧、ノード（Ｎ９３）はＬレベルのＧＮＤの電圧、ノード（Ｎ９４）はＨレベルのＶＨ４の電圧とする。
図１０に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＤＨの電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＬの電圧となる。
次に、時刻（ｔ２）において、ラッチ制御線（ＬＡＣ）上のラッチ制御信号（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＬの電圧となる。
これにより、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９６）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）がオフとなり、ノード（Ｎ９２）（出力端子（ＯＵＴ２））がＬレベルのＧＮＤの電圧、ノード（Ｎ９３）（出力端子（ＯＵＴ１））がＨレベルのＶＤＤの電圧となる。
【０００３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）がＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ３）以前に、ノード（Ｎ９１）はＬレベルのＶＬの電圧、ノード（Ｎ９２）はＬレベルのＧＮＤの電圧、ノード（Ｎ９３）はＨレベルのＶＤＤの電圧、ノード（Ｎ９４）はＬレベルのＶＬの電圧とする。
図１３に示すように、時刻（ｔ３）において、走査線（ＬＧ）上の走査パルス（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＨ３の電圧となる。
次に、時刻（ｔ４）において、ラッチ制御線（ＬＡＣ）上のラッチ制御信号（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＨ４の電圧となる。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）と、ｐ型ＭＯＳトランジスタ（ＮＭＴ９６）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオフとなり、ノード（Ｎ９２）（出力端子（ＯＵＴ２））がＨレベルのＶＤＤの電圧、ノード（Ｎ９３）（出力端子（ＯＵＴ１））がＬレベルのＧＮＤの電圧となる。
【０００４】
図１２に示すラッチ回路の具体的な使用法の一例として、図１４に示すように、ラッチ回路の２つの出力（ＯＵＴ１，ＯＵＴ２）により、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（以下、可動シャッタ方式のディスプレイという）の画素回路としての使用方法がある。なお、可動シャッタ方式のディスプレイは、例えば、下記特許文献１に開示されている。
図１４に示す可動シャッタ方式のディスプレイの画素回路において、可動シャッタ（ｓ）は電界方向に高速に移動する。そのため、ノード（Ｎ９２）がＧＮＤの電圧、ノード（Ｎ９３）がＶＤＤの電圧の場合、可動シャッタ（ｓ）は、ノード（Ｎ９３）側に移動し、ノード（Ｎ９２）がＶＤＤの電圧、ノード（Ｎ９３）がＧＮＤの電圧の場合、可動シャッタ（ｓ）は、ノード（Ｎ９２）側に高速に移動する。
そして、例えば、可動シャッタ（ｓ）が、ノード（Ｎ９２）側に移動した場合、バックライト光が透過し画素が発光状態となり、可動シャッタ（ｓ）が、ノード（Ｎ９３）側に移動した場合、バックライト光が非透過となり画素が非発光状態となる。
これにより、液晶表示パネル、プラズマディスプレイパネルのように、画像を表示することができる。なお、図１４において、ＬＳＳはシャッタ制御信号（φＳ）が供給される可動シャッタ制御線である。
図１５は、可動シャッタ方式のディスプレイの概略構成を示すブロック図である。
図１５に示す可動シャッタ方式のディスプレイでは、図１４に示す画素回路が、１画素（ＰＸ）として２次元状に配置されている。ここで、走査線（ＬＧ）は各行単位に設けられ、垂直駆動回路（ＸＤＲ）に入力される。
また、信号線（ＬＤ）は各列単位に設けられ、水平駆動回路（ＹＤＲ）に入力される。
電源ライン（ＬＶＤＤ，ＬＧＮＤ）、ラッチ制御線（ＬＡＣ）、および可動シャッタ制御線（ＬＳＳ）は、各画素共通に設けられ、水平駆動回路（ＹＤＲ）に入力される。
この図１５に示す可動シャッタ方式のディスプレイでは、書き込み期間（図１３のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図１３のＴＢ）に、可動シャッタ（ｓ）を、ノード（Ｎ９２）あるいはノード（Ｎ９３）に移動させ、表示期間（図１３のＴＣ）に画像を表示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９７６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１２に示すような、ＣＭＯＳ回路でラッチ回路を構成することは、現状では、一般的に多用されている、実績のある回路構成である。
しかし、例えば、半導体層に多結晶シリコン（ポリシリコン）を使用するＭＯＳトランジスタを用いて、高電圧用途(例えば、ＶＤＤの電圧とＧＮＤの電圧との電位差が、２０Ｖ以上の電圧用途)に、図１２に示すようなＣＭＯＳ回路で構成されるラッチ回路を適用しようとすると、ドレインアバランシェ効果により、薄膜トランジスタの特性が劣化し、信頼性上の不安要素が発生することが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本願発明（第１の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備え、前記容量制御信号、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【０００８】
本願発明（第１の発明）では、時刻ｔ１から時刻ｔ７に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ７において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記容量制御信号は、時刻ｔ２までの期間に、第２電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ３において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ５において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ６において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化する。
【０００９】
これにより、前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻３においてオン、時刻ｔ４においてオフとなり、時刻ｔ５において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ６以降オフとなり、前記第２トランジスタは、時刻ｔ３において前記第１トランジスタがオンとなることによりオン、時刻ｔ４においてオフとなり、時刻ｔ５において前記第１トランジスタがオンときはオンとなり、時刻ｔ５において前記第１トランジスタがオフときはオフとなる。
したがって、前記第１出力端子の電圧は、時刻３において前記第１トランジスタがオンとなるので、時刻ｔ３において中間電圧レベル電圧の電圧に変化した後、時刻ｔ４において第２電圧レベルの電圧に変化し、時刻ｔ５において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ３において前記第２トランジスタがオンとなるので第１電圧レベルに変化し、時刻ｔ５において前記第１トランジスタがオンの場合は時刻ｔ７において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持する。
【００１０】
（２）本願発明（第２の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、前記第１トランジスタの第１電極と第２電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【００１１】
本願発明（第２の発明）では、時刻ｔ１から時刻ｔ５に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ２において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ３において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ４において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化する。
【００１２】
これにより、前記ダイオードは、時刻ｔ２以前はオフであり、時刻ｔ２において導通状態となった後の時刻ｔ３以降においてオフとなり、前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻ｔ３において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ４以降オフとなり、前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ３において前記第１トランジスタがオンときはオンとなり、時刻ｔ３において前記第１トランジスタがオフときはオフとなる。
したがって、前記第１出力端子の電圧は、時刻ｔ２において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ３において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持する。
また、本願発明は、可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ラッチ回路を有し、前記ラッチ回路は、前述のラッチ回路であることを特徴とする。
【００１３】
（３）本願発明（第３の発明）は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されとともに、第１電極が後述の第４トランジスタの第２電極に接続される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、ゲートに第３ラッチ制御信号は入力され、第２電極が前記第１トランジスタの第１電極に接続され、第１電極に第１ラッチ制御信号が入力される第１導電型の第４トランジスタと、前記第１トランジスタの第２電極と前記第４トランジスタの第１電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第１ラッチ制御信号、前記第２ラッチ制御信号、および、前記第３ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とする。
【００１４】
本願発明（第３の発明）では、時刻ｔ１から時刻ｔ６に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧であり、時刻ｔ３において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、前記第３ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化する。
【００１５】
前記ダイオードは、時刻ｔ３以前はオフであり、時刻ｔ３において導通状態となった後の時刻ｔ４以降においてオフとなり、前記第１トランジスタは、時刻ｔ３以降および時刻ｔ４以前はオフであり、時刻ｔ３以前および時刻ｔ４以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ４において前記第１トランジスタがオンのときはオンとなり、時刻ｔ４において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ３において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ４において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に時刻ｔ１以前の前記第２出力端子の電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧をまたは時刻ｔ１以前の前記第２出力端子の電圧を維持することを特徴とする。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１のラッチ回路の回路構成を示す回路図である。
【図２】図１に示すラッチ回路の走査パルス（φＧ）、容量制御信号（φＷ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
【図３】本発明の実施例１のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの画素回路の回路構成を示す回路図である。
【図４】本発明の実施例１のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。
【図５】本発明の実施例２のラッチ回路の回路構成を示す回路図である。
【図６】本発明の実施例３のラッチ回路の回路構成を示す回路図である。
【図７】図６に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
【図８】本発明の実施例４のラッチ回路の回路構成を示す回路図である。
【図９】本発明の実施例５のラッチ回路の回路構成を示す回路図である。
【図１０】図９に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２、φＡ）、および、各ノード（Ｎ１，Ｎ２，Ｎ３、Ｎ４）の時間変化の様子を示すタイミングチャートである。
【図１１】本発明の実施例６のラッチ回路の回路構成を示す回路図である。
【図１２】従来のＣＭＯＳ回路で構成されるラッチ回路の回路構成を示す回路図である。
【図１３】図９に示す走査パルス（φＧ）と、ラッチ制御信号（φＬ）、および、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示すタイミングチャートである。
【図１４】可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの画素回路の回路構成を示す回路図である。
【図１５】可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、２個のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、１個のｐ型ＭＯＳトランジスタ（ＰＭＴ３）と、１個の保持容量（ＣＤ）とから構成される。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
また、図１において、ＬＤは信号線、ＬＧは走査線、ＬＷは容量制御信号（φＷ）が供給される容量制御線、ＬＡＣ１は第１ラッチ制御信号（φＡＣ１）が供給される第１ラッチ制御線、ＬＡＣ２は第２ラッチ制御信号（φＡＣ２）が供給される第２ラッチ制御線である。
ｎ型ＭＯＳトランジスタ（ＮＭＴ１）は、信号線（ＬＤ）より供給される信号を、走査パルス（φＧ）により保持容量（ＣＤ）に読み取るための入力トランジスタである。
また、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とがラッチ機能を呈するためのトランジスタ対である。
【００１９】
図２は、図１に示すラッチ回路の走査パルス（φＧ）、容量制御信号（φＷ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨｉｇｈ（以下、Ｈレベル）のＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図２に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オン状態となり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、ＶＬ２は、下記（１）式を満足するように設定されており、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持する。
ＶＬ２≧ＶＨＤ＋Ｖｔｈ （Ｖｔｈは、トランジスタ（ＮＭＴ２）の閾値電圧）
・・・・・・・・・・・・・・・・ （１）
なお、本明細書では簡単のため、すべてのｎ型ＭＯＳトランジスタの閾値電圧をＶｔｈ、すべてのｐ型ＭＯＳトランジスタの閾値電圧を−Ｖｔｈとする。
【００２０】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、容量制御線（ＬＷ）上の容量制御信号（φＷ）が、ＬレベルのＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。
フローティング状態のノード（Ｎ１）は保持容量（ＣＤ）を介して、容量制御線（ＬＷ）とつながっているため、容量制御信号（φＷ）の電圧上昇とともに、ノード（Ｎ１）の電圧も上昇し、ＶＨ２２の電圧となる。
ノード（Ｎ１）のＶＨ２２の電圧はおおむね下記（２）式に示す電圧となる。
ＶＨ２２〜ＶＬ＋（ＶＨ２１−ＶＬ）×ＣＤ／（ＣＤ＋ＣＳ）
・・・・・・・・・・・・・・・・ （２）
ここで、ＣＳは、ノード（Ｎ１）における保持容量（ＣＤ）以外の容量である。
ＶＨ２２の電圧によりｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態となり、ノード（Ｎ２）は第１ラッチ制御線（ＬＡＣ１）に接続されるので、ノード（Ｎ２）は中間電圧レベルのＶＬ２の電圧となる。
このときＰ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、ノード（Ｎ３）は、すでにＬレベルのＶＬ３の電圧となっているので、ノード（Ｎ３）の電圧は変化しない。
【００２１】
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態なので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。そのため、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態となる。
ここで、ＶＨ４〜ＶＨ２２−Ｖｔｈ
但し、ＶＨ２２−Ｖｔｈ≧ＶＨ３ならば、ＶＨ４＝ＶＨ３となる。
時刻（ｔ５）において、容量制御信号（φＷ）がＨレベルのＶＨ２１の電圧からＬレベルのＶＬの電圧に変化すると、ノード（Ｎ１）はおおむねＶＬの電圧に戻るため、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）はオフ状態となる。
時刻（ｔ６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化するが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。
時刻（ｔ７）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
【００２２】
時刻（ｔ８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ８）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００２３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図２に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オン状態となり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、前述したように、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、出力（ラッチ状態）に変動はない。
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
【００２４】
時刻（ｔ２３）において、容量制御線（ＬＷ）上の容量制御信号（φＷ）が、ＬレベルのＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。
フローティング状態のノード（Ｎ１）は保持容量（ＣＤ）を介して、容量制御線（ＬＷ）とつながっているため、容量制御信号（φＷ）の電圧上昇とともに、ノード（Ｎ１）の電圧も上昇する。
このときのノード（Ｎ１）のＶＨ２３の電圧はおおむね下記（３）式に示す電圧となる。
ＶＨ２３〜ＶＤＨ＋（ＶＨ２１−ＶＤＨ）×ＣＤ／（ＣＤ＋ＣＳ）
・・・・・・・・・・・・・・・・ （３）
ＶＨ２３の電圧によりｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態となり、ノード（Ｎ２）は第１ラッチ制御線（ＬＡＣ１）に接続されるので、ノード（Ｎ２）は中間電圧レベルのＶＬ２の電圧となる。
このときＰ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、ノード（Ｎ３）は、すでにＬレベルのＶＬ３の電圧となっているので、ノード（Ｎ３）の電圧は変化しない。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態なので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。そのため、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態となる。
【００２５】
時刻（ｔ２５）において、容量制御信号（φＷ）がＨレベルのＶＨ２１の電圧からＬレベルのＶＬの電圧に変化すると、ノード（Ｎ１）はおおむねＶＤＨの電圧に戻るため、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態になる。
時刻（ｔ２６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＬレベルのＶＬの電圧になると、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＬレベルのＶＬの電圧になる。これに伴い、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２７）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２７）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態を維持する。
時刻（ｔ２８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００２６】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路により次の効果が得られる。
（１）すべてのトランジスタ動作において、ゲート電圧が印加され、ＭＯＳトランジスタがオン状態になったのち、ドレイン電圧がＨレベルの電圧（ｐＭＯＳトランジスタの場合は絶対値でＬレベルの電圧）になるため、ドレインアバランシェが起こりやすい条件を回避でき、高電圧使用時の信頼性を高くできる。
（２）ＣＭＯＳ回路で構成されるラッチ回路に比べて、トランジスタ数が少なく、高精細化に有利である。
【００２７】
図３は、図１１と同様、本実施例のラッチ回路を、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（以下、可動シャッタ方式のディスプレイという）の画素回路に適用する際の具体的な回路構成の一例を示す回路図である。
また、図４は、本実施例のラッチ回路を適用した、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。なお、図３、図４において、ＳＳＣは制御信号生成回路、ＬＳＳはシャッタ制御信号（φＳ）が供給される可動シャッタ制御線である。
図４に示す可動シャッタ方式のディスプレイでは、図３に示す画素回路が、１画素（ＰＸ）として２次元状に配置されている。ここで、走査線（ＬＧ）は各行単位に設けられ、垂直駆動回路（ＸＤＲ）に入力される。また、信号線（ＬＤ）は各列単位に設けられ、水平駆動回路（ＹＤＲ）に入力される。
制御信号生成回路（ＳＳＣ）は、容量制御信号（φＷ）、第１ラッチ制御信号（φＡＣ１）、第２ラッチ制御信号（φＡＣ２）、および、シャッタ制御信号（φＳ）を生成し、それぞれ容量制御線（ＬＷ）、第１ラッチ制御線（ＬＡＣ１）、第２ラッチ制御線（ＬＡＣ２）、および、可動シャッタ制御線（ＬＳＳ）に供給する。
【００２８】
図３に示す画素回路を用いる可動シャッタ方式のディスプレイでは、フィールドシーケンシャル方式でカラー画像を表示する。即ち、１／６０Ｈｚのフレームは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれの色のフレームに分割され、そしてそれぞれの色のフレームは、６個以上のサブフレームに分割され、発光時間の長さにより各階調の画像を表示する。
本実施例は、ＣＭＯＳラッチ回路と異なり、差動出力状態のＨレベルの電圧、Ｌレベルの電圧をダイナミックに保持する構成であり、長時間あるいは時間制限のない使用方法では、ダイナミックに保持した電荷がＭＯＳトランジスタのオフ電流などでリークし、電圧変動を起こすため出力が不安定になる懸念があるが、図３に示す画素回路を用いる可動シャッタ方式のディスプレイでは、必ず周期的に（それも極端に短い期間で）状態のリセット（同じ状態の保持でも、再設定）が起こるため、必要な電圧と保持時間を設計することが可能であり、実用に供する。
図３に示す画素回路を使用する可動シャッタ方式のディスプレイでは、書き込み期間（図２のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図２のＴＢ）に、可動シャッタ（ｓ）を、ノード（Ｎ２）あるいはノード（Ｎ３）に移動させ、表示期間（図２のＴＣ）に画像を表示する。
【００２９】
［実施例２］
図５は、本発明の実施例２のラッチ回路の回路構成を示す回路図である。
図５に示すラッチ回路は、図１に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で、（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
【００３０】
［実施例３］
図６は、本発明の実施例３のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）のソースとドレインとの間に、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）を接続した点と、容量制御線（ＬＷ）にＶＬの一定の電圧を供給するようにした点で、図１に示す実施例１のラッチ回路と相違する。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２，ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
図７は、図６に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＬレベルのＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨレベルのＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図７に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、ＶＬ２は、下記（４）式を満足するように設定されており、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持する。
ＶＬ２≧ＶＨＤ＋Ｖｔｈ （Ｖｔｈは、トランジスタ（ＮＭＴ２）の閾値電圧）
・・・・・・・・・・・・・・・・ （４）
【００３１】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。これにより、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）は導通状態となるので、第１ラッチ制御信号（φＡＣ１）の電圧上昇に伴いノード（Ｎ２）の電圧も上昇し、ＨレベルのＶＨ４の電圧になる。
ここで、ＶＨ４〜ＶＨ２２−Ｖｔｈ
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化するが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。
【００３２】
時刻（ｔ５）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
時刻（ｔ６）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ６）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００３３】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図７に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このとき、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）の電圧は、中間電圧レベルのＶＬ２の電圧となっており、前述したように、ノード（Ｎ１）の電圧が、ＨレベルのＶＤＨの電圧であるか、ＬレベルのＶＬの電圧であるかにかかわらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持するので、出力（ラッチ状態）に変動はない。
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
【００３４】
時刻（ｔ２３）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）が中間電圧レベルのＶＬ２の電圧からＨレベルのＶＨ３の電圧に変化する。これにより、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）は導通状態となるので、ノード（Ｎ２）の電圧も上昇するが、ノード（Ｎ２）は、すでにＨレベルのＶＨ４の電圧となっているので、ノード（Ｎ２）の電圧は変化しない。また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態を維持する。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＬレベルのＶＬの電圧になると、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＬレベルのＶＬの電圧になる。これに伴い、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２５）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧から中間電圧レベルのＶＬ２の電圧に変化する。これにより、ノード（Ｎ１）への信号線（ＬＤ）からの書き込み電圧（ＶＤＨ，ＶＬ）によらず、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態を維持することになる。
また、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２５）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態を維持する。
時刻（ｔ２６）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００３５】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路も、前述の実施例１と同様の作用・効果を得ることが可能である。
前述の実施例１、２と同様、本実施例のラッチ回路も、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（可動シャッタ方式のディスプレイという）の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線（ＬＳＳ）上のシャッタ制御信号（φＳ）は、一般に、ＧＮＤの電圧（あるいは、ＶＤＤの電圧）であるので、保持容量（ＣＤ）の他端を可動シャッタ制御線（ＬＳＳ）に接続するようにしてもよい。
【００３６】
［実施例４］
図８は、本発明の実施例４のラッチ回路の回路構成を示す回路図である。
図８に示すラッチ回路は、図６に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２、ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）とｎ型ＭＯＳトランジスタ（ＮＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
【００３７】
［実施例５］
図９は、本発明の実施例４のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）のドレインと第１ラッチ制御線（ＬＡＣ１）との間に、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）を接続し、このｎ型ＭＯＳトランジスタ（ＮＭＴ４）のゲートを第３ラッチ制御線（ＬＡ）に接続し、保持容量（ＣＤ）の一端を第１ラッチ制御線（ＬＡＣ１）に接続した点が、実施例２のラッチ回路と相違する。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２，ＮＭＴ３、ＮＭＴ４）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタである。
図１０は、図９に示すラッチ回路の走査パルス（φＧ）、ラッチ制御信号（φＡＣ１，φＡＣ２、φＡ）、および、各ノード（Ｎ１，Ｎ２，Ｎ３、Ｎ４）の時間変化の様子を示すタイミングチャートである。
始めに、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＬレベルのＶＬの電圧の場合について説明する。ここで、時刻（ｔ１）以前に、ノード（Ｎ１）はＨレベルのＶＤＨの電圧、ノード（Ｎ２）はＬレベルのＶＬの電圧、ノード（Ｎ３）はＨレベルのＶＨ３の電圧とする。
図１０に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、ｎ型ＭＯＳトランジスタ（入力トランジスタ；ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＬの電圧）となる。
【００３８】
時刻（ｔ２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）が、ＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧になる。ここで、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）は、ノード（Ｎ２）の電圧によりオン、オフが決定されるが、時刻（ｔ２）において、ノード（Ｎ２）は、ＬレベルのＶＬの電圧なので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であり、ノード（Ｎ３）の電圧は、第２ラッチ制御信号（φＡＣ２）とともに、ＬレベルのＶＬ３の電圧となる。
ここで、ＶＬ３＝ＶＬ−（−Ｖｔｈ）＝ＶＬ＋Ｖｔｈである。
時刻（ｔ３）において、第３ラッチ制御線（ＬＡ）の電圧が、ＶＬからＶＨ２１に変化する。これによりｎ型ＭＯＳトランジスタ（ＮＭＴ４）は導通状態となるが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）がオフ状態なので、ノード（Ｎ２）の変化はない。
時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）がＯＮ状態となるので、ノード（Ｎ２）の電圧はＨレベルのＶＨ４になる。保持容量（ＣＤ）の一端は、第１ラッチ制御信号（φＡＣ１）に接続されているため、ノード（Ｎ１）はＶＨ２２となる。
ここでＶＨ２２は、
ＶＨ２２＝ＶＬ＋ＶＨ３（ＣＤ／（ＣＤ＋ＣＳ））である。
ノード（Ｎ４）の電圧は
ＶＨ２２−Ｖｔｈか、ＶＨ２１−Ｖｔｈのいずれかの高い電圧ＶＨ５になる。
【００３９】
時刻（ｔ６）において、第１ラッチ制御信号（φＡＣ１）はＨレベルのＶＨ３の電圧からＬレベルのＶＬの電圧に変化する。これに伴い、保持容量（ＣＤ）で容量結合したノード（Ｎ１）は、ＶＬの電圧に戻る。
したがって、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオフ状態となるため、ノード（Ｎ２）はＨレベルのＶＨ４の電圧を維持する。このとき、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオン状態であるため、ノード（Ｎ４）はＶＬの電圧になる。
時刻（ｔ８）において、第２ラッチ制御信号（φＡＣ２）はＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
ｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ８）において、ノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態にある。したがって、ノード（Ｎ３）はＬレベルのＶＬ３の電圧の状態を維持する。
【００４０】
こののち時刻（ｔ８）直後、第３ラッチ制御信号（φＡ）はＬレベルのＶＬの電圧に変わり、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオフ状態になる。すなわち、次に第３ラッチ制御信号（φＡ）がＨレベルに変わるまでは、信号取り込みによりノード（Ｎ１）の電圧が変化しても、ノード（Ｎ２，Ｎ３）の電圧に変化は起こらない。厳密には信号によりノード（Ｎ１）がＬレベルからＨレベルになるとｎ型ＭＯＳトランジスタ（ＮＭＴ２）がオフ状態からオン状態に変わり、ノード（Ｎ４）の電圧がＶＬからＶＨＤ−Ｖｔｈに変化しこの変化に必要な電荷Ｑはノード（Ｎ２）から供給され、したがってノード（Ｎ２）の電圧は低下するが、この電圧低下が動作に影響を与えないようにするため、ノード（Ｎ２）ノード（Ｎ４）の容量を設定するか、第１ラッチ制御信号（φＡＣ１）を調整すればよく、本議論では無視する。
前述した手順により、時刻（ｔ１）において書き込まれた信号電圧（「０」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
【００４１】
次に、信号線（ＬＤ）上の電圧（ｄａｔａ）が、ＨレベルのＶＤＨの電圧の場合について説明する。ここで、時刻（ｔ２１）以前に、ノード（Ｎ１）はＬレベルのＶＬの電圧、ノード（Ｎ２）はＨレベルのＶＨ４の電圧、ノード（Ｎ３）はＬレベルのＶＬ３の電圧とする。
図１０に示すように、時刻（ｔ２１）において、走査線（ＬＧ）上の走査パルス（φＧ）（所謂、信号読み込みパルス（ゲートパルス））が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化する（所謂、選択走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、信号線（ＬＤ）上の電圧（ｄａｔａ；ここでは、ＶＤＨの電圧）となる。
このときｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態になる。一方ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオフ状態を維持したままである。これにより、ノード（Ｎ４）はＶＨ６（＝ＶＤＨ-Ｖｔｈ）の電圧となる。
【００４２】
時刻（ｔ２２）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧になるが、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオフ状態であり、さらに、出力端子（ＯＵＴ２）の電圧（＝ノード（Ｎ３）の電圧）は、時刻（ｔ２２）以前もＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
時刻（ｔ２３）において、第３ラッチ制御線（ＬＡ）上の第３ラッチ制御信号（φＡ）がＶＬの電圧からＨレベルのＶＨ２１の電圧に変化する。これにより、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）はオン状態となる。このとき、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）もオン状態であるので、ノード（Ｎ２）およびノード（Ｎ４）は、ＶＬの電圧になる。これにより、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）もオン状態となるが、出力端子（ＯＵＴ２）の電圧はすでにＬレベルのＶＬ３の電圧であるため、出力端子（ＯＵＴ２）の電圧は変化しない。
時刻（ｔ２４）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）がＨレベルのＶＨ３の電圧になる。このとき、ダイオード接続のｎ型ＭＯＳトランジスタ（ＮＭＴ３）を介して、ノード（Ｎ２）の電圧はＨレベルのＶＨ４になる。同時にノード（Ｎ４）の電圧はＶＨ５になり、ノード（Ｎ１）の電圧はＶＨ２３になる。
【００４３】
時刻（ｔ２６）において、第１ラッチ制御線（ＬＡＣ１）上の第１ラッチ制御信号（φＡＣ１）はＨレベルのＶＨ４の電圧からＬレベルであるＶＬの電圧に変化する。これに伴いノード（Ｎ１）の電圧はＶＨＤに戻るが、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）はオン状態にあり、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）もオン状態であるので、ノード（Ｎ２）はｎ型ＭＯＳトランジスタ（ＮＭＴ２、ＮＭＴ４）を介して第１ラッチ制御線（ＬＡＣ１）に接続されているため、ノード（Ｎ２）およびノード（Ｎ４）の電圧はともにＬレベルのＶＬになる。
このときｐ型ＭＯＳトランジスタ（ＰＭＴ３）のゲート電圧はノード（Ｎ２）の電圧であり、時刻（ｔ２５）において、ノード（Ｎ２）の電圧は、ＬレベルのＶＬであるので、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態になる。
時刻（ｔ２８）において、第２ラッチ制御線（ＬＡＣ２）上の第２ラッチ制御信号（φＡＣ２）がＬレベルのＶＬの電圧からＨレベルのＶＨ３の電圧に変化する。
このとき、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）はオン状態であるので、第２ラッチ制御信号（φＡＣ２）の上昇に伴い、ノード（Ｎ３）の電圧もＨレベルのＶＨ３の電圧となる。
【００４４】
前述した手順により、時刻（ｔ２１）において書き込まれた信号電圧（「１」のデータに対応する電圧）に従って、出力端子（ＯＵＴ１）の電圧が、Ｌレベルの電圧（＝ノード（Ｎ２）の電圧）、出力端子（ＯＵＴ２）の電圧が、Ｈレベルの電圧（＝ノード（Ｎ３）の電圧）となり、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）とに差動出力状態がラッチされる。
本実施例のラッチ回路も、前述の実施例１と同様の作用・効果を得ることが可能である。
前述の実施例１、２と同様、本実施例のラッチ回路も、可動シャッタ（ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（可動シャッタ方式のディスプレイという）の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線（ＬＳＳ）上のシャッタ制御信号（φＳ）は、一般に、ＧＮＤの電圧（あるいは、ＶＤＤの電圧）であるので、保持容量（ＣＤ）の他端を可動シャッタ制御線（ＬＳＳ）に接続するようにしてもよい。
【００４５】
［実施例６］
図１１は、本発明の実施例６のラッチ回路の回路構成を示す回路図である。
図１１に示すラッチ回路は、図９に示すラッチ回路において、高電圧を処理するｎ型ＭＯＳトランジスタ（ＮＭＴ１，ＮＭＴ２、ＮＭＴ３）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ１）とｎ型ＭＯＳトランジスタ（ＮＭＴ１１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ２）とｎ型ＭＯＳトランジスタ（ＮＭＴ２１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）を、ｎ型ＭＯＳトランジスタ（ＮＭＴ３）とｎ型ＭＯＳトランジスタ（ＮＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）を、ｐ型ＭＯＳトランジスタ（ＰＭＴ３）とｐ型ＭＯＳトランジスタ（ＰＭＴ３１）で置き換え、同じゲート電圧が入力される２個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
なお、ｎ型ＭＯＳトランジスタ（ＮＭＴ４）は実質的にＶＤＨ-Ｖｔｈ以上の電圧がかかることはないので、シングルゲートのままとしたが、これをダブルゲートとしてもよい。
【００４６】
なお、前述の説明では、第１トランジスタ（ＮＭＴ１）、第３トランジスタ（ＮＭＴ２）第４トランジスタ（ＮＭＴ３）、第５トランジスタ（ＮＭＴ４）は、ｎ型の多結晶シリコン薄膜トランジスタを、第２トランジスタ（ＰＭＴ３）は、ｐ型の多結晶シリコン薄膜トランジスタを使用した場合について説明したが、第１トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタとして、ｎ型の多結晶シリコン薄膜トランジスタに代えて、ｐ型の多結晶シリコン薄膜トランジスタを、第２トランジスタとして、ｐ型の多結晶シリコン薄膜トランジスタに代えて、ｎ型の多結晶シリコン薄膜トランジスタを使用することも可能である。
なお、第１トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタとして、ｐ型の多結晶シリコン薄膜トランジスタを、第２トランジスタとして、ｎ型の多結晶シリコン薄膜トランジスタを使用する場合には、これらに印加する電圧関係の正負を逆にする必要があることは言うまでも無い。
さらに、第１トランジスタ、第２トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。
また、前述の説明では、本発明のラッチ回路を、可動シャッタ方式のディスプレイの画素回路に適用する場合について説明したが、本発明は、可動シャッタ方式のディスプレイの画素回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００４７】
ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
ＰＭＴ＊ ｐ型ＭＯＳトランジスタ
ＣＤ 保持容量
ＬＤ 信号線
ＬＧ 走査線
ＬＡ，ＬＡＣ，ＬＡＣ１，ＬＡＣ２ ラッチ制御線
ＬＤＶＶ，ＬＧＮＤ 電源ライン
ＬＷ 容量制御線
ＬＳＳ 可動シャッタ制御線
Ｓ 可動シャッタ
Ｎ１，Ｎ２，Ｎ３，Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４ ノード
ＰＸ 画素
ＸＤＲ 垂直駆動回路
ＹＤＲ 水平駆動回路
ＳＳＣ 制御信号生成回路
【特許請求の範囲】
【請求項１】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備え、
前記容量制御信号、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項２】
時刻ｔ１から時刻ｔ７の順に時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ７において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記容量制御信号は、時刻ｔ２までの期間に、第２電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ３において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ５において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ６において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項１に記載のラッチ回路。
【請求項３】
前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻３においてオン、時刻ｔ４においてオフとなり、時刻ｔ５において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ６以降オフとなり、
前記第２トランジスタは、時刻ｔ３において前記第１トランジスタがオンとなることによりオン、時刻ｔ４においてオフとなり、時刻ｔ５において前記第１トランジスタがオンのときはオンとなり、時刻ｔ５において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻３において前記第１トランジスタがオンとなるので、時刻ｔ３において中間電圧レベル電圧の電圧に変化した後、時刻ｔ４において第２電圧レベルの電圧に変化し、時刻ｔ５において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ３において前記第２トランジスタがオンとなるので第１電圧レベルに変化し、時刻ｔ５において前記第１トランジスタがオンの場合は時刻ｔ７において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持することを特徴とする請求項２に記載のラッチ回路。
【請求項４】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、
前記第１トランジスタの第１電極と第２電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項５】
時刻ｔ１から時刻ｔ５に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ２において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ３において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ４において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項１に記載のラッチ回路。
【請求項６】
前記ダイオードは、時刻ｔ２以前はオフであり、時刻ｔ２において導通状態となった後の時刻ｔ３以降においてオフとなり、
前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻ｔ３において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ４以降オフとなり、
前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ３において前記第１トランジスタがオンのときはオンとなり、時刻ｔ３において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ２において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ３において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持することを特徴とする請求項５に記載のラッチ回路。
【請求項７】
前記ダイオードは、ダイオード接続の第１導電型のトランジスタで構成されることを特徴とする請求項４ないし請求項６のいずれか１項に記載のラッチ回路。
【請求項８】
前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第１ラッチ制御信号が入力される複数の第１導電型のトランジスタで構成されることを特徴とする請求項４ないし請求項６のいずれか１項に記載のラッチ回路。
【請求項９】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極が後述の第４トランジスタの第２電極に接続される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、
ゲートに第３ラッチ制御信号が入力され、第２電極が前記第１トランジスタの第１電極に接続され、第１電極に第１ラッチ制御信号が入力される第１導電型の第４トランジスタと、
前記第１トランジスタの第２電極と前記第４トランジスタの第１電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第１ラッチ制御信号、前記第２ラッチ制御信号、および、前記第３ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項１０】
時刻ｔ１から時刻ｔ６に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧であり、時刻ｔ３において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、
前記第３ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化することを特徴とする請求項９に記載のラッチ回路。
【請求項１１】
前記ダイオードは、時刻ｔ３以前はオフであり、時刻ｔ３において導通状態となった後の時刻ｔ４以降においてオフとなり、
前記第１トランジスタは、時刻ｔ３以降および時刻ｔ４以前はオフであり、時刻ｔ３以前および時刻ｔ４以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、
前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ４において前記第１トランジスタがオンのときはオンとなり、時刻ｔ４において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ３において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ４において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に時刻ｔ１以前の前記第２出力端子の電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧をまたは時刻ｔ１以前の前記第２出力端子の電圧を維持することを特徴とする請求項１０に記載のラッチ回路。
【請求項１２】
前記ダイオードは、ダイオード接続の第１導電型のトランジスタで構成されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載のラッチ回路。
【請求項１３】
前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第１ラッチ制御信号が入力される複数の第１導電型のトランジスタで構成されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載のラッチ回路。
【請求項１４】
前記入力トランジスタおよび、前記第１トランジスタは、直列に接続され、ゲートが共通に接続された第１導電型の複数のトランジスタで構成され、
前記第２トランジスタは、直列に接続され、ゲートが共通に接続された第２導電型の複数のトランジスタで構成されることを特徴とする請求項１ないし請求項１３のいずれか１項に記載のラッチ回路。
【請求項１５】
前記第１トランジスタは、ｎ型のトランジスタであり、
前記第２トランジスタは、ｐ型のトランジスタであり、
前記第２電圧レベルは、第１電圧レベルよりも高電位の電圧レベルであることを特徴とする請求項１ないし請求項１４のいずれか１項に記載のラッチ回路。
【請求項１６】
前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項１５のいずれか１項に記載のラッチ回路。
【請求項１７】
前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の画像表示装置。
【請求項１８】
可動シャッタをそれぞれ有する複数の画素を備え、
前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、ラッチ回路を有し、
前記ラッチ回路は、前記請求項１ないし請求項１２のいずれか１項に記載のラッチ回路であることを特徴とする表示装置。
【請求項１】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備え、
前記容量制御信号、前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項２】
時刻ｔ１から時刻ｔ７の順に時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ７において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記容量制御信号は、時刻ｔ２までの期間に、第２電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ３において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ５において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ６において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項１に記載のラッチ回路。
【請求項３】
前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻３においてオン、時刻ｔ４においてオフとなり、時刻ｔ５において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ６以降オフとなり、
前記第２トランジスタは、時刻ｔ３において前記第１トランジスタがオンとなることによりオン、時刻ｔ４においてオフとなり、時刻ｔ５において前記第１トランジスタがオンのときはオンとなり、時刻ｔ５において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻３において前記第１トランジスタがオンとなるので、時刻ｔ３において中間電圧レベル電圧の電圧に変化した後、時刻ｔ４において第２電圧レベルの電圧に変化し、時刻ｔ５において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ３において前記第２トランジスタがオンとなるので第１電圧レベルに変化し、時刻ｔ５において前記第１トランジスタがオンの場合は時刻ｔ７において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持することを特徴とする請求項２に記載のラッチ回路。
【請求項４】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、
前記第１トランジスタの第１電極と第２電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第１ラッチ制御信号、および、前記第２ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項５】
時刻ｔ１から時刻ｔ５に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧と第２電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻ｔ２において中間電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ３において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ４において、第１電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項１に記載のラッチ回路。
【請求項６】
前記ダイオードは、時刻ｔ２以前はオフであり、時刻ｔ２において導通状態となった後の時刻ｔ３以降においてオフとなり、
前記第１トランジスタは、時刻ｔ３以前はオフであり、時刻ｔ３において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻ｔ４以降オフとなり、
前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ３において前記第１トランジスタがオンのときはオンとなり、時刻ｔ３において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ２において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ３において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧を維持することを特徴とする請求項５に記載のラッチ回路。
【請求項７】
前記ダイオードは、ダイオード接続の第１導電型のトランジスタで構成されることを特徴とする請求項４ないし請求項６のいずれか１項に記載のラッチ回路。
【請求項８】
前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第１ラッチ制御信号が入力される複数の第１導電型のトランジスタで構成されることを特徴とする請求項４ないし請求項６のいずれか１項に記載のラッチ回路。
【請求項９】
走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極が後述の第４トランジスタの第２電極に接続される第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタと、
ゲートに第３ラッチ制御信号が入力され、第２電極が前記第１トランジスタの第１電極に接続され、第１電極に第１ラッチ制御信号が入力される第１導電型の第４トランジスタと、
前記第１トランジスタの第２電極と前記第４トランジスタの第１電極との間に接続され、前記第１ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第１ラッチ制御信号、前記第２ラッチ制御信号、および、前記第３ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第１出力端子および第２出力端子の電圧を、「０」あるいは「１」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。
【請求項１０】
時刻ｔ１から時刻ｔ６に向かって時間が経過するものとするとき、前記第２ラッチ制御信号は、「０」あるいは「１」のデータに対応する電圧を前記保持容量に保持した後の時刻ｔ１までの期間において第２電圧レベルの電圧であり、時刻ｔ１において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、時刻ｔ５において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、
前記第１ラッチ制御信号は、時刻ｔ３までの期間において第１電圧レベルの電圧であり、時刻ｔ３において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化し、
前記第３ラッチ制御信号は、時刻ｔ２までの期間において第１電圧レベルの電圧であり、時刻ｔ２において第１電圧レベルの電圧から第２電圧レベルの電圧に変化し、時刻ｔ４において第２電圧レベルの電圧から第１電圧レベルの電圧に変化することを特徴とする請求項９に記載のラッチ回路。
【請求項１１】
前記ダイオードは、時刻ｔ３以前はオフであり、時刻ｔ３において導通状態となった後の時刻ｔ４以降においてオフとなり、
前記第１トランジスタは、時刻ｔ３以降および時刻ｔ４以前はオフであり、時刻ｔ３以前および時刻ｔ４以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、
前記第２トランジスタは、時刻ｔ１以前において前記第１出力端子の電圧が第１電圧レベルの場合にオン、時刻ｔ１において前記第１出力端子の電圧が第２電圧レベルの場合にオフであり、時刻ｔ４において前記第１トランジスタがオンのときはオンとなり、時刻ｔ４において前記第１トランジスタがオフのときはオフとなり、
前記第１出力端子の電圧は、時刻ｔ３において前記ダイオードが導通するので前記第２電圧レベルの電圧に変化し、時刻ｔ４において前記第１トランジスタがオンの場合は第１電圧レベルの電圧に変化した後に第１電圧レベルの電圧を維持し、時刻ｔ３において前記第１トランジスタがオフの場合は第２電圧レベルの電圧を維持し、
前記第２出力端子の電圧は、時刻ｔ１において前記第２トランジスタがオンの場合に第１電圧レベルの電圧となり、時刻ｔ１において前記第２トランジスタがオフの場合に時刻ｔ１以前の前記第２出力端子の電圧を維持し、時刻ｔ３において前記第１トランジスタがオンの場合は時刻ｔ５において第２電圧レベルの電圧に変化した後に第２電圧レベルの電圧を維持し、時刻ｔ５において前記第１トランジスタがオフの場合は第１電圧レベルの電圧をまたは時刻ｔ１以前の前記第２出力端子の電圧を維持することを特徴とする請求項１０に記載のラッチ回路。
【請求項１２】
前記ダイオードは、ダイオード接続の第１導電型のトランジスタで構成されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載のラッチ回路。
【請求項１３】
前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第１ラッチ制御信号が入力される複数の第１導電型のトランジスタで構成されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載のラッチ回路。
【請求項１４】
前記入力トランジスタおよび、前記第１トランジスタは、直列に接続され、ゲートが共通に接続された第１導電型の複数のトランジスタで構成され、
前記第２トランジスタは、直列に接続され、ゲートが共通に接続された第２導電型の複数のトランジスタで構成されることを特徴とする請求項１ないし請求項１３のいずれか１項に記載のラッチ回路。
【請求項１５】
前記第１トランジスタは、ｎ型のトランジスタであり、
前記第２トランジスタは、ｐ型のトランジスタであり、
前記第２電圧レベルは、第１電圧レベルよりも高電位の電圧レベルであることを特徴とする請求項１ないし請求項１４のいずれか１項に記載のラッチ回路。
【請求項１６】
前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項１５のいずれか１項に記載のラッチ回路。
【請求項１７】
前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の画像表示装置。
【請求項１８】
可動シャッタをそれぞれ有する複数の画素を備え、
前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、ラッチ回路を有し、
前記ラッチ回路は、前記請求項１ないし請求項１２のいずれか１項に記載のラッチ回路であることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−９００８６（Ｐ２０１３−９００８６Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７８５１（Ｐ２０１１−２２７８５１）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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