【課題】 発振器に含まれる複数の遅延反転増幅回路の配線容量を高い精度で一定にすることにより、容易に正確、かつ高周波数の多相クロックを生成できる発振器を提供する。
【解決手段】 リング状に接続された遅延反転増幅回路１０１〜１０５を、１列にレイアウトし、かつ、遅延反転増幅回路１０２の出力端子から１０３の入力端子までの配線長と、遅延反転増幅回路１０３の出力端子から１０４の入力端子までの配線長と、遅延反転増幅回路１０４の出力端子から１０５の入力端子までの配線長と、遅延反転増幅回路１０５の出力端子から１０１の入力端子までの配線長と、遅延反転増幅回路１０１〜１０５の出力端子と接続されている配線の配線長を全て等しくする。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力を低減することが可能な半導体装置を提供する。
【解決手段】レベルシフタ、第１のバッファ、及び第２のバッファと、第１のスイッチ及び第２のスイッチと、第１の端子、第１の端子から入力される信号の反転信号が入力される第２の端子、及び第１のスイッチ及び第２のスイッチの状態を制御するクロック信号が入力される第３の端子と、を備えるラッチ回路を有する。レベルシフタの第１の出力端子は、第１のスイッチを介して、第１のバッファ及び第２のバッファそれぞれの一の入力端子と接続し、レベルシフタの第２の出力端子は、第２のスイッチを介して、第１のバッファ及び第２のバッファそれぞれの他の入力端子と接続する。レベルシフタの第１の入力端子は、第１のバッファの出力端子と接続し、レベルシフタの第２の入力端子は、第２のバッファの出力端子と接続する。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された第２の不揮発性の記憶回路と、データラッチ端子の一方及びデータラッチ端子の他方に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有する。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】簡単な構成で高速立ち上げが可能であり、さらに従来のリング型電圧制御発振器に比べて安定な周波数の信号を生成することができる発振器を提供する。
【解決手段】制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器１０と、リング型電圧制御発振器１０の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路２０と、参照電圧からパルス整形回路２０が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器１０の制御電圧入力端子に出力する積分回路３０とを備える。 （もっと読む）

【課題】安定駆動に達するまでの時間を短縮した圧電発振器を提供する。
【解決手段】本発明の水晶発振器（圧電発振器）５０は、水晶振動子（圧電振動子）１と、水晶振動子１に接続されて発振ループを形成して発振信号を出力する水晶発振部（圧電発振部）２４、及び水晶発振部２４の起動時に自励発振する自励発振部２５により構成された発振回路と、を備え、自励発振部２５の周波数が水晶発振部２４の周波数よりも高く設定されている。尚、自励発振部２５は、複数のコンデンサー（容量素子）Ｃ、インバーター５及び抵抗素子４により構成され、複数のコンデンサーＣの合成容量の値を調整するために、調整手段６を備えている。 （もっと読む）

【課題】速やかに休止状態への移行及び休止状態からの復帰ができる回路を提供する。動作速度を低下させずに消費電力を低減させることができる回路を提供する。
【解決手段】揮発性の第１のフリップフロップと、不揮発性の記憶回路を備えた第２のフリップフロップと、を有し、電力が供給されている動作状態においては、第１のフリップフロップがデータを保持し、電力の供給が停止される休止状態においては、第２のフリップフロップがデータを保持し、動作状態から休止状態への移行時に第１のフリップフロップから第２のフリップフロップへデータを移動し、休止状態から動作状態への復帰時に第２のフリップフロップから第１のフリップフロップへデータを移動する回路を提供する。 （もっと読む）

【課題】 データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ること。
【解決手段】 本半導体装置１００は、少なくとも１以上の不揮発性のメモリセルＦＣと、メモリセルＦＣへの書き込みデータ又はメモリセルＦＣからの読み出しデータを格納するラッチ回路３０とを含み、メモリセルＦＣ及びラッチ回路３０がアレイ状に配置された複数の不揮発性メモリ回路２０と、複数の不揮発性メモリ回路２０におけるラッチ回路３０のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路１０と、を備える。 （もっと読む）

【課題】巨大磁気抵抗効果接合部を有する発振回路を提供する。
【解決手段】巨大磁気抵抗効果を有する接合部を基盤とした発振器。発振器は電流が横断する巨大磁気抵抗効果を有するｎ個（ｎは、１以上の整数）の基本接合部のグループを２つ備え、２つのグループ各々における接合部は直列接続され、かつそれぞれの主電流（Ｉ_０）によってエネルギーを得、両グループの端子の両端間の電圧が加算されることにより発振回路の出力Ｓにおいて電圧を供給する。第１のグループの１個以上の接合部の端子の両端間の電圧は位相比較器ＰＨＣの第１の入力Ｅ１に印加され、他方のグループの１個以上の接合部の端子の両端間の電圧は位相比較器の別の入力Ｅ２に印加される。位相比較器は２つの出力Ｓ１、Ｓ２において、入力に印加された電圧間の平均位相差によって決まる同じ振幅で逆符号の二次電流＋ｉ、−ｉを供給する。 （もっと読む）

【課題】Ｄ−ＦＦ回路のタイミング調整を容易に行う。
【解決手段】入力バッファ部１は、第１制御クロックＮ３、Ｎ４に応じて、入力データ信号ＤＡＴＡを出力するか、ハイインピーダンス（Ｈｉ−Ｚ）信号を出力するかを選択する。マスタフリップフロップ部２は、第２制御クロックＮ１、Ｎ２に応じて入力バッファ部１からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択する。マスタ−スレーブ間スイッチ３は、第２制御クロックＮ１、Ｎ２に応じて、ハイインピーダンス信号（Ｈｉ−Ｚ）を出力するか、マスタフリップフロップ部１から出力されたデータ信号を出力するかの選択をする。スレーブフリップフロップ部４は、第２制御クロックＮ１、Ｎ２に応じて出力中のデータ信号を保持するか、マスタ−スレーブ間スイッチ３からのデータ信号を出力するかを選択する。クロックバッファ１０３、１０４は、第２制御クロックＮ１、Ｎ２を入力して、第１制御クロックＮ３、Ｎ４を生成して出力する。 （もっと読む）

【課題】 縦積みトランジスタ回路型のミキサ回路や、高速且つ高分解能のＤＡＣを必要とせず、占有面積及び消費電力を低減可能な位相変調回路を提供する。
【解決手段】 シンボル生成部１１は、デジタルベースバンド信号から複数のシンボルのうち１つに対応する信号を生成する。差動リング発振器１２は、一定の角度位相した複数の信号を発生する。位相選択ミキサ１３は、シンボル生成部から出力される選択信号に基づき、差動リング発振器から出力される複数の信号から１つの信号を選択する複数の第１のスイッチ回路と、シンボル生成部から出力される選択信号に基づき、差動リング発振器から出力される複数の信号から第１のスイッチ回路により選択された信号から一定角度進んだ信号と遅れた信号を選択する複数の第２のスイッチ回路とを含み、合成回路１４は、位相選択ミキサから出力される複数の信号を合成する。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、スタンバイ状態からの復帰が早い半導体デバイス回路を提供する。
【解決手段】第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に第１のＰＭＯＳＦＥＴを電源電圧源に接続し、スタンバイモード時に電源電圧源に接続しないように制御する第２のＰＭＯＳＦＥＴと、アクティブモード時に第１のＮＭＯＳＦＥＴを接地側電圧源に接続し、スタンバイモード時に接地側電圧源に接続しないように制御する第２のＮＭＯＳＦＥＴと、電源電圧源に接続されかつ第１のＰＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＰＭＯＳＦＥＴと、接地側電圧源に接続されかつ第１のＮＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＮＭＯＳＦＥＴとを備えた。 （もっと読む）

【課題】消費電流の増加を抑えつつ発振周波数の高周波化を実現した電圧制御発振器を提供する。
【解決手段】第１の基準電位付与手段（Ｖｄｄ又はＶｓｓ）に直接又は間接に接続され、制御電圧（Ｖｃｏｎｔ）に応じた駆動電流を生成する第１の電圧制御電流源（１０）と、遅延時間Ｔｄであって奇数Ｎ段のインバータ（Ｘ１〜ＸＮ）を最終段の出力が初段に入力されるようにリング状に接続して構成され、インバータそれぞれの一対の通電端子の一方が互い並列に第１の電圧制御電流源に接続され、かつ一対の通電端子の他方が第２の基準電位付与手段（Ｖｓｓ又はＶｄｄ）に互いに並列に直接又は間接に接続され、２＊Ｎ＊Ｔｄで表される周期で発振するリングオシレータ（２０）と、一対の通電端子の一方の端子電圧に応じた周期が２＊Ｔｄである発振信号を出力するコンパレータ（３０）と、を備える電圧制御発振器 （もっと読む）

【課題】発振回路の動作状態を短時間で検出する。
【解決手段】ＶＤＤの電源端子とＶＳＳの電源端子の間にノードＮ１を共通接続点とするトランジスタＭＰ１，ＭＮ１を直列接続し、ノードＮ２を共通接続点とするトランジスタＭＰ２，ＭＮ２を直列接続する。ノードＮ１，Ｎ２の間に容量Ｃ１を接続する。ノードＮ１，Ｎ２にＮＯＲ１の入力側を接続する。トランジスタＭＰ１，ＭＮ１に直列に電流源Ｉ１を接続し、トランジスタＭＰ２，ＭＮ２に直列に電流Ｉ２を接続する。トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗をトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗より小さくする。発振回路の発振クロック信号が第１の論理のとき、トランジスタＭＰ１，ＭＮ２をＯＮさせると共にトランジスタＭＰ２，ＭＮ１をＯＦＦさせ、第２の論理のとき逆にする。 （もっと読む）

【課題】通常動作時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、信頼性や利便性の高いデータ保持装置を提供する。
【解決手段】データ保持装置は、ループ状に接続された複数の論理ゲートＮＡＮＤ３、ＮＡＮＤ４を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭと、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰと、複数の論理ゲートは、それぞれ、所定のセット信号ＳＮＬ及びリセット信号ＲＮＬに応じて、任意の出力論理レベルにセット／リセットされるものであり、不揮発性記憶部ＮＶＭに記憶されたデータに基づいて、セット信号ＳＮＬ及びリセット信号ＲＮＬを生成するセット／リセット制御部ＳＲＣを有する。 （もっと読む）

【課題】フリップフロップ回路において、消費電力を削減し、最高動作周波数を向上させることを目的とする。
【解決手段】フリップフロップ回路の構成要素である、マスター側要素（１００）の第１のデータ保持回路（１８）とスレーブ側要素（２００）の第２のデータ保持回路（１９）の各々に対して、それらの動作のＯＮ／ＯＦＦ動作状態を切り替える機能を備え、タイミング制御することにより、不要な電流を削減すると共に、寄生容量の影響を無くし、低消費電力で動作し、且つ高い最高動作周波数を持つフリップフロップ回路を提供することができる。 （もっと読む）

【課題】本発明はフリップフロップ回路の設計に関する。
【解決手段】本発明の実施形態に係るフリップフロップ回路は、第１外部入力端子を通じて第１外部入力信号が入力される入力部、前記入力部に伝達される信号を格納する格納部、及び第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号に対する論理演算結果を外部出力端子を通じて出力する出力部を含むことができる。そして、前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子は前記第２外部入力信号と前記格納部に格納された信号とが入力されるようにできる。本発明の実施形態に係るフリップフロップ回路によれば、安定的に外部負荷を駆動しつつ、全体論理演算の遅延（ｄｅｌａｙ）を減らすことができる。 （もっと読む）

ダブルエッジトリガ回路は、クロック信号及びイネーブル信号に応答してゲーテッドクロック信号を出力するクロックゲータと、ゲーテッドクロック信号に応答してデータ信号を送り出す第１のダブルエッジトリガフリップフロップと、クロック信号に応答してデータ信号を捕捉する第２のダブルエッジトリガフリップフロップとを含み、クロックゲータは、イネーブル信号が第１の論理状態のときに第１の論理値にてゲーテッドクロック信号を停止し、イネーブル信号が第２の論理状態のときに次のクロックエッジにてゲーテッドクロック信号を第１の論理値からスイッチングする。 （もっと読む）

準安定性強化格納回路は、少なくとも１つの反転回路を含む。反転回路は、論理入力を有している。反転回路の論理入力は、一対の物理入力に分割される。第一の反転回路を含み、該第一の反転回路は、一対の物理入力に分割される論理入力を有している、準安定性強化格納回路。１つの例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理入力に分割される論理入力を有している。
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【課題】短時間に電源電圧を最適値に制御することが可能な半導体集積回路装置を提供することである。
【解決手段】本発明にかかる半導体集積回路装置１００は、ターゲット回路２と、ターゲット回路２に電源電圧を供給する電圧供給回路４と、電圧供給回路４の出力電圧を制御する制御回路３と、ターゲット回路２に供給される電源電圧の電圧値を予測する目標電圧予測回路１とを備える。制御回路は、ターゲット回路２の要求動作周波数が第１の動作周波数から第２の動作周波数に変化した際に、電圧供給回路４の出力電圧を所定の電圧値だけ変化させる。目標電圧予測回路１は、所定の電圧値の変化にともなうターゲット回路２の動作周波数の変化量を検出すると共に、動作周波数の変化量と所定の電圧値との関係に基づいて目標電圧値を算出する。電圧供給回路４は、ターゲット回路２に目標電圧値の電源電圧を供給する。 （もっと読む）