発振器
【課題】簡単な構成で高速立ち上げが可能であり、さらに従来のリング型電圧制御発振器に比べて安定な周波数の信号を生成することができる発振器を提供する。
【解決手段】制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器１０と、リング型電圧制御発振器１０の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路２０と、参照電圧からパルス整形回路２０が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器１０の制御電圧入力端子に出力する積分回路３０とを備える。
【解決手段】制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器１０と、リング型電圧制御発振器１０の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路２０と、参照電圧からパルス整形回路２０が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器１０の制御電圧入力端子に出力する積分回路３０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振周波数が急激に変動する状態から安定な周波数の信号を生成する発振器に関する。
【背景技術】
【０００２】
センシングした情報を無線で基地局に送信する多数のセンサ端末を用いるセンサーネットワークでは、センサ端末の小型化とバッテリー交換不要化のニーズがあり、そのためにセンサ端末が備える無線送信機の低消費電力化が求められる。無線送信機を低消費電力化するにはできるだけ回路をデジタル回路で構成し、情報を送りたいときだけ回路に電源を投入することにより時間当たりの平均消費電力を低くする間欠動作を行うことが望ましい（非特許文献１，２）。
【０００３】
間欠動作する無線送信機は、電源を投入してから高速に立ち上がることが必要である。さらに、電力効率を上げるためパルス信号の所望の周波数成分を最も大きくする目的や、パルスの立ち上がりエッジと立下がりエッジの両方を低ジッタで利用する目的においてデューティー比を50％とする必要がある。このため、無線キャリア用パルス信号やデータ転送クロック用パルス信号の生成には、図７(a) に示すように、電源を投入してから高速で立ち上がりかつデューティー比を50％にすることが可能なリング型発振器（非特許文献４）が有効である。発振周波数の制御は、図７(b) に示すように、可変抵抗器により負荷の充放電時間を変えたり、図７(c) に示すように、インバータの電流を制御して負荷の充放電時間を変えるなどの方法がとられる。ただし、リング型発振器は周波数変動が極めて大きい問題がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Kenji Suzuki, Mamoru Ugajin and Mitsuru Harada, "A 1-Mbps 1.6-mA Micro-power Active-RFID CMOS LSI for the 300-MHz Frequency Band," 2007 IEEE MTT-S Int. Microwave Symp. Dig., pp.571-574, June. 2007.
【非特許文献２】Kenji Suzuki, Mamoru Ugajin, Junichi Kodate and Mitsuru Harada, "300-MHz-Frequency-Band Impulse-Radio Receiver Architecture with All-Digital Compensation for Clock Jitter and Frequency Variation,"in Proc. of the 6th European Radar Conference, Dig. pp.339-342, 2009.
【非特許文献３】小沢利行, "PLL周波数シンセサイザ・回路設計法,"総合電子出版社, p.11, 2000.
【非特許文献４】S. K. Enam, and Asad. A. Abidi,,"A 300-MHz CMOS Voltage-Controlled Ring Oscillator," IEEE J. Solid-State Circuits, vol.25, no.1, pp.312-315, Feb. 1990.
【非特許文献５】Yusuke Tokunaga, Shiro Sakiyama, Akinori Matsumoto, and Shiro Dosho,"An On-Chip CMOS Relaxation Oscillator with Power Averaging Feedback Using a Reference Proportional to Supply Voltage," in ISSCC Dig. Tech. Papers, pp.404-406, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図７(b),(c) に示すリング型電圧制御発振器の周波数変動を安定化させるには、図８に示すような位相同期ループ（ＰＬＬ）により周波数変動を所望の周波数に安定化させる構成が用いられる（非特許文献３）。ただし、基準発振器（水晶発振器）、基準分周器、位相比較器を用いるＰＬＬ型発振器は、特に水晶発振器のコストがかかり、また水晶発振器の電源投入時からの立ち上げに極めて長い時間（10msec程度）を要し、その間通信ができないにも関わらず電力を消費する上、分周器で電圧制御発振器相当の電力を要する問題がある。
【０００６】
一方、図９に示すように、水晶発振器や分周器を用いることなく、所望の周波数に安定化させる発振器が報告されている（非特許文献５）。この発振器は、主に弛張発振器と複雑な構成の帰還アンプやコンパレータで構成されており、所望の発振周波数に相当する参照電圧と発振信号の平均値の差をアンプで検出し、弛張発振器にフィードバックして周波数を安定化させる機能を有しているが、デューティー比50％の信号を生成できない。デューティー比を50％にすると、発振周波数の値に関わらず発振信号の平均値が常に一定の値しかとらないためである。さらに、帰還アンプや２個のコンパレータ等、複雑なアナログ回路が多用される構成であり、過剰に電力を消費する問題がある。
【０００７】
本発明は、簡単な構成で高速立ち上げが可能であり、さらに従来のリング型電圧制御発振器に比べて安定な周波数の信号を生成することができる発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の発振器は、制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、参照電圧からパルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器の制御電圧入力端子に出力する積分回路とを備える。
【０００９】
本発明の発振器において、パルス整形回路は、リング型電圧制御発振器の出力信号を２分岐し、その一方を２入力ＮＡＮＤ回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第１のインバータを介して２入力ＮＡＮＤ回路の他方の入力端子に入力し、２入力ＮＡＮＤ回路の出力を第２のインバータを介して出力する構成であり、低域通過フィルタの抵抗素子と並列にスイッチを接続し、リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチＳＷをオンする構成である。
【００１０】
本発明の発振器において、積分回路は、参照電圧を低域通過フィルタを介して入力する構成である。
本発明の発振器において、積分回路は、パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成である。
【発明の効果】
【００１１】
本発明は、水晶発振器や分周器を用いることなく、また複雑なアナログ回路を多用することなく、発振周波数が急激に変動する状態や電源投入時の不定状態から高速に所望の周波数に収束させ、かつデューティー比50％の波形の信号を出力する発振器を実現することができる。これにより、簡単な構成で高速立ち上げかつ低消費電力の発振器が可能になるので、センタ端末の無線送信機の低消費電力化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１の発振器の構成例を示す図である。
【図２】一般的なパルス整形回路２０の構成例を示す図である。
【図３】改良したパルス整形回路２０の構成例を示す図である。
【図４】参照電圧回路３４の構成例を示す図である。
【図５】本発明の実施例２の発振器の構成例を示す図である。
【図６】実施例２のシミュレーション結果を示す図である。
【図７】従来のリング型発振器の構成例を示す図である。
【図８】ＰＬＬ型発振器の構成例を示す図である。
【図９】従来の発振器の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１３】
図１は、本発明の実施例１の発振器の構成例を示す。
図１において、実施例１の発振器は、リング型電圧制御発振器１０、パルス整形回路２０、積分回路３０により構成される。積分回路３０は、オペアンプ３１、抵抗素子３２、容量素子３３、参照電圧回路３４により構成される。パルス整形回路２０の出力が抵抗素子３２を介してオペアンプ３１の反転入力端子に接続され、オペアンプ３１の反転入力端子と出力端子との間に容量素子３３が接続される。参照電圧回路３４は、発振器の安定時にパルス整形回路２０が出力する一定時間幅のパルス信号を平均化した電位と同じレベルの参照電圧を生成し、オペアンプ３１の非反転入力端子に入力する。なお、リング型電圧制御発振器１０は、従来型で図７(b),(c) に示すような構成でもよい。
【００１４】
パルス整形回路２０は、リング電圧制御発振器１０からある周期を有する矩形繰り返し信号を入力し、この入力信号の立ち上がりに合わせて一定幅のパルス信号を出力する。積分回路３０のオペアンプ３１の反転入力端子の入力信号は、このパルス信号の高周波成分を除くことにより平均化した電圧を有し、かつこの電圧値はパルス信号の周波数に比例した値を持つ。オペアンプ３１は、非反転入力端子に与えられる参照電圧から反転入力端子の電圧を差し引いた電圧を、容量素子３３の容量に時間の経過と共に蓄積（積分）し、リング型電圧制御発振器１０の電圧制御端子に印加する。この結果、リング電圧制御発振器１０の周波数変動に対してオペアンプ３１の非反転入力端子と反転入力端子の電位差が０になるように発振周波数が制御される。
【００１５】
以上のプロセスにおいて、予めオペアンプ３１の非反転入力端子にリング型電圧制御発振器１０の所望の周波数に相当する電圧（信号のパルス幅、周波数、パルス電圧、低域通過フィルタの通過帯域で決まる）を参照電圧として与えれば、リング型電圧制御発振器１０の発振周波数が所望の値から外れても、それを所望の周波数に戻すべく高速にフィードバックがかかる。従来の水晶発振器、分周器、位相比較器で構成するＰＬＬ型発振器（図８）では、上記のコストや長い立ち上げ時間に応じた消費電力が大きい問題がある。それに対して、本実施例の構成では水晶発振器や分周器を用いないので、コストが低く高速（１ＭHz程度の発振周波数で10μsec 以内の立ち上げ時間）の立ち上げが可能で消費電力が低い。
【００１６】
一方、図９に示すように本実施例の構成に近い概念の発振器が非特許文献５で報告されているが、上記のようにデューティー比50％の信号を生成できない問題や、帰還アンプや２個のコンパレータなど複雑なアナログ回路の多用による消費電力が大きい問題がある。それに対して、本実施例の構成では使用するオペアンプが１個であるなど構成がシンプルで消費電力が小さい。
【００１７】
さらに、本実施例の構成では、発振信号を一定幅のパルス信号に変換するパルス整形回路２０の工夫がある。図２は一般的なパルス整形回路２０の構成例を示し、図３は改良したパルス整形回路２０の構成例を示す。
【００１８】
図２において、一般的なパルス整形回路２０は、２入力ＮＡＮＤ回路２１、抵抗素子および容量素子からなる低域通過フィルタ（ＬＰＦ）２２、インバータ２３，２４により構成される。入力信号は、２入力ＮＡＮＤ回路２１の一方の入力端子と、低域通過フィルタ２２、インバータ２３を介して他方の入力端子に入力する。２入力ＮＡＮＤ回路２１の出力１は、インバータ２４を介して出力される。２入力ＮＡＮＤ回路２１の他方の入力端子に入力するインバータ２３の出力Ｙは、低域通過フィルタ２２の時定数に応じて入力信号が反転遅延する。２入力ＮＡＮＤ回路２１の出力１は、この遅延時間に応じたパルス幅の信号となる。
【００１９】
低域通過フィルタ２２の時定数が大きい場合は、低域通過フィルタ２２は充電時間が長くなると共に放電時間も長くなり、放電を終える前に充電が始まる、すなわち図２(2) に示すように出力Ｘは０まで立ち下がらない内に立ち上がるので、インバータ２３の閾値電圧ＶT で決まる入力信号に対する出力Ｙの遅延時間はわずかとなり、２入力ＮＡＮＤ回路２１の出力１のパルス幅も小さくなる。一方、低域通過フィルタ２２の時定数が小さい場合は、図２(3) に示すように、低域通過フィルタ２２の出力Ｘは０から電源電圧ＶDDの範囲で変動するが、立ち上がりが急峻であるために入力信号に対するインバータ２３の出力Ｙの遅延時間はわずかとなり、やはり２入力ＮＡＮＤ回路２１の出力１のパルス幅も小さくなる。
【００２０】
このように、一般的なパルス整形回路２０から出力されるパルス信号のパルス幅が狭いので、周波数電圧変換利得が小さいため所望の周波数への収束に時間がかかる上、積分回路３０のオペアンプ３１の反転入力端子の入力電圧が極めて小さく（ｍＶオーダー) なるため、それに合わせて非反転入力端子に与える参照電圧も極めて小さくなる。この結果、参照電圧が雑音による変動を受けやすくなる上、オペアンプ３１のダイナミック・レンジ（動作電圧範囲）から外れてしまう。
【００２１】
ただし、一般的なパルス整形回路２０は、図２(2),(3) に示すように低域通過フィルタ２２の時定数を大きくしても小さくしても、パルス幅を拡張することができない。この問題に対して、図３に示すパルス整形回路のように、低域通過フィルタ２２の抵抗素子と並列にスイッチＳＷを接続し、入力信号の立ち下りのタイミングでスイッチＳＷをオンすることにより時定数を小さくし、信号周期に比べ無視できる時間で放電することによりパルス幅を信号周期の半分まで広げる構成とする。このスイッチＳＷは、図３(2) に示すように、ＰＭＯＳトランジスタを用いた伝達ゲートで実現できる。
【００２２】
この入力信号の立ち下げ時の時定数を小さくした場合の動作例を図３(3) に示す。入力信号の立ち下げ時に低域通過フィルタ２２の出力Ｘは強制的にリセットされるので、インバータ２３の出力Ｙは低域通過フィルタ２２の時定数に応じて変化する。すなわち、低域通過フィルタ２２の時定数を大きくすることにより、確実に２入力ＮＡＮＤ回路２１の出力１のパルス幅を拡張することができる。
【００２３】
図４は、参照電圧回路３４の構成例を示す。
図４(1) は、電源電圧を抵抗分割によって出力する構成である。図４(2) は、電源電圧を容量分割によって出力する構成である。これにより、電源電圧の変動に比例して変動する参照電圧が得られる。したがって、パルス整形回路２０から出力される一定幅のパルス信号の電圧上限値が電源電圧に追従して変動しても、参照電圧も電源電圧に追従するので、電源電圧の変動による発振周波数の変動を抑制することができる。
【実施例２】
【００２４】
図５は、本発明の実施例２の発振器の構成例を示す。
図５において、実施例２の発振器は、図１に示す実施例１の発振器において、積分回路３０を構成する抵抗素子３２の前段に低域通過フィルタ３５を接続し、参照電圧回路３４とオペアンプ３１の非反転入力端子との間に低域通過フィルタ３６を接続する構成である。オペアンプ３１が限りなく理想的な特性を有し、かつ限りなく急峻に変化する参照電圧をオペアンプ３１の非反転入力端子に与える場合などに有用である。
【００２５】
抵抗素子３２の抵抗値Ｒi ＝0.8 ｋΩ、容量素子３３の容量値Ｃi ＝４ｎＦ、低域通過フィルタ３５，３６の抵抗値Ｒfp＝Ｒfr＝１ｋΩ、容量値Ｃfp＝Ｃfr＝１ｎＦとし、参照電圧を0.5 Ｖとして１ＭHzから 500ｋHzに収束させる例では、図６のシミュレーション結果が得られた。ここに示すように、原理的に収束可能で、10μsec （発振信号の５周期〜10周期）以内で収束することが分かる。
【符号の説明】
【００２６】
１０ リング型電圧制御発振器
２０ パルス整形回路
２１ ２入力ＮＡＮＤ回路
２２ 低域通過フィルタ（ＬＰＦ）
２３，２４ インバータ
３０ 積分回路
３１ オペアンプ
３２ 抵抗素子
３３ 容量素子
３４ 参照電圧回路
３５，３６ 低域通過フィルタ
【技術分野】
【０００１】
本発明は、発振周波数が急激に変動する状態から安定な周波数の信号を生成する発振器に関する。
【背景技術】
【０００２】
センシングした情報を無線で基地局に送信する多数のセンサ端末を用いるセンサーネットワークでは、センサ端末の小型化とバッテリー交換不要化のニーズがあり、そのためにセンサ端末が備える無線送信機の低消費電力化が求められる。無線送信機を低消費電力化するにはできるだけ回路をデジタル回路で構成し、情報を送りたいときだけ回路に電源を投入することにより時間当たりの平均消費電力を低くする間欠動作を行うことが望ましい（非特許文献１，２）。
【０００３】
間欠動作する無線送信機は、電源を投入してから高速に立ち上がることが必要である。さらに、電力効率を上げるためパルス信号の所望の周波数成分を最も大きくする目的や、パルスの立ち上がりエッジと立下がりエッジの両方を低ジッタで利用する目的においてデューティー比を50％とする必要がある。このため、無線キャリア用パルス信号やデータ転送クロック用パルス信号の生成には、図７(a) に示すように、電源を投入してから高速で立ち上がりかつデューティー比を50％にすることが可能なリング型発振器（非特許文献４）が有効である。発振周波数の制御は、図７(b) に示すように、可変抵抗器により負荷の充放電時間を変えたり、図７(c) に示すように、インバータの電流を制御して負荷の充放電時間を変えるなどの方法がとられる。ただし、リング型発振器は周波数変動が極めて大きい問題がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Kenji Suzuki, Mamoru Ugajin and Mitsuru Harada, "A 1-Mbps 1.6-mA Micro-power Active-RFID CMOS LSI for the 300-MHz Frequency Band," 2007 IEEE MTT-S Int. Microwave Symp. Dig., pp.571-574, June. 2007.
【非特許文献２】Kenji Suzuki, Mamoru Ugajin, Junichi Kodate and Mitsuru Harada, "300-MHz-Frequency-Band Impulse-Radio Receiver Architecture with All-Digital Compensation for Clock Jitter and Frequency Variation,"in Proc. of the 6th European Radar Conference, Dig. pp.339-342, 2009.
【非特許文献３】小沢利行, "PLL周波数シンセサイザ・回路設計法,"総合電子出版社, p.11, 2000.
【非特許文献４】S. K. Enam, and Asad. A. Abidi,,"A 300-MHz CMOS Voltage-Controlled Ring Oscillator," IEEE J. Solid-State Circuits, vol.25, no.1, pp.312-315, Feb. 1990.
【非特許文献５】Yusuke Tokunaga, Shiro Sakiyama, Akinori Matsumoto, and Shiro Dosho,"An On-Chip CMOS Relaxation Oscillator with Power Averaging Feedback Using a Reference Proportional to Supply Voltage," in ISSCC Dig. Tech. Papers, pp.404-406, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図７(b),(c) に示すリング型電圧制御発振器の周波数変動を安定化させるには、図８に示すような位相同期ループ（ＰＬＬ）により周波数変動を所望の周波数に安定化させる構成が用いられる（非特許文献３）。ただし、基準発振器（水晶発振器）、基準分周器、位相比較器を用いるＰＬＬ型発振器は、特に水晶発振器のコストがかかり、また水晶発振器の電源投入時からの立ち上げに極めて長い時間（10msec程度）を要し、その間通信ができないにも関わらず電力を消費する上、分周器で電圧制御発振器相当の電力を要する問題がある。
【０００６】
一方、図９に示すように、水晶発振器や分周器を用いることなく、所望の周波数に安定化させる発振器が報告されている（非特許文献５）。この発振器は、主に弛張発振器と複雑な構成の帰還アンプやコンパレータで構成されており、所望の発振周波数に相当する参照電圧と発振信号の平均値の差をアンプで検出し、弛張発振器にフィードバックして周波数を安定化させる機能を有しているが、デューティー比50％の信号を生成できない。デューティー比を50％にすると、発振周波数の値に関わらず発振信号の平均値が常に一定の値しかとらないためである。さらに、帰還アンプや２個のコンパレータ等、複雑なアナログ回路が多用される構成であり、過剰に電力を消費する問題がある。
【０００７】
本発明は、簡単な構成で高速立ち上げが可能であり、さらに従来のリング型電圧制御発振器に比べて安定な周波数の信号を生成することができる発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の発振器は、制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、参照電圧からパルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器の制御電圧入力端子に出力する積分回路とを備える。
【０００９】
本発明の発振器において、パルス整形回路は、リング型電圧制御発振器の出力信号を２分岐し、その一方を２入力ＮＡＮＤ回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第１のインバータを介して２入力ＮＡＮＤ回路の他方の入力端子に入力し、２入力ＮＡＮＤ回路の出力を第２のインバータを介して出力する構成であり、低域通過フィルタの抵抗素子と並列にスイッチを接続し、リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチＳＷをオンする構成である。
【００１０】
本発明の発振器において、積分回路は、参照電圧を低域通過フィルタを介して入力する構成である。
本発明の発振器において、積分回路は、パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成である。
【発明の効果】
【００１１】
本発明は、水晶発振器や分周器を用いることなく、また複雑なアナログ回路を多用することなく、発振周波数が急激に変動する状態や電源投入時の不定状態から高速に所望の周波数に収束させ、かつデューティー比50％の波形の信号を出力する発振器を実現することができる。これにより、簡単な構成で高速立ち上げかつ低消費電力の発振器が可能になるので、センタ端末の無線送信機の低消費電力化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１の発振器の構成例を示す図である。
【図２】一般的なパルス整形回路２０の構成例を示す図である。
【図３】改良したパルス整形回路２０の構成例を示す図である。
【図４】参照電圧回路３４の構成例を示す図である。
【図５】本発明の実施例２の発振器の構成例を示す図である。
【図６】実施例２のシミュレーション結果を示す図である。
【図７】従来のリング型発振器の構成例を示す図である。
【図８】ＰＬＬ型発振器の構成例を示す図である。
【図９】従来の発振器の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１３】
図１は、本発明の実施例１の発振器の構成例を示す。
図１において、実施例１の発振器は、リング型電圧制御発振器１０、パルス整形回路２０、積分回路３０により構成される。積分回路３０は、オペアンプ３１、抵抗素子３２、容量素子３３、参照電圧回路３４により構成される。パルス整形回路２０の出力が抵抗素子３２を介してオペアンプ３１の反転入力端子に接続され、オペアンプ３１の反転入力端子と出力端子との間に容量素子３３が接続される。参照電圧回路３４は、発振器の安定時にパルス整形回路２０が出力する一定時間幅のパルス信号を平均化した電位と同じレベルの参照電圧を生成し、オペアンプ３１の非反転入力端子に入力する。なお、リング型電圧制御発振器１０は、従来型で図７(b),(c) に示すような構成でもよい。
【００１４】
パルス整形回路２０は、リング電圧制御発振器１０からある周期を有する矩形繰り返し信号を入力し、この入力信号の立ち上がりに合わせて一定幅のパルス信号を出力する。積分回路３０のオペアンプ３１の反転入力端子の入力信号は、このパルス信号の高周波成分を除くことにより平均化した電圧を有し、かつこの電圧値はパルス信号の周波数に比例した値を持つ。オペアンプ３１は、非反転入力端子に与えられる参照電圧から反転入力端子の電圧を差し引いた電圧を、容量素子３３の容量に時間の経過と共に蓄積（積分）し、リング型電圧制御発振器１０の電圧制御端子に印加する。この結果、リング電圧制御発振器１０の周波数変動に対してオペアンプ３１の非反転入力端子と反転入力端子の電位差が０になるように発振周波数が制御される。
【００１５】
以上のプロセスにおいて、予めオペアンプ３１の非反転入力端子にリング型電圧制御発振器１０の所望の周波数に相当する電圧（信号のパルス幅、周波数、パルス電圧、低域通過フィルタの通過帯域で決まる）を参照電圧として与えれば、リング型電圧制御発振器１０の発振周波数が所望の値から外れても、それを所望の周波数に戻すべく高速にフィードバックがかかる。従来の水晶発振器、分周器、位相比較器で構成するＰＬＬ型発振器（図８）では、上記のコストや長い立ち上げ時間に応じた消費電力が大きい問題がある。それに対して、本実施例の構成では水晶発振器や分周器を用いないので、コストが低く高速（１ＭHz程度の発振周波数で10μsec 以内の立ち上げ時間）の立ち上げが可能で消費電力が低い。
【００１６】
一方、図９に示すように本実施例の構成に近い概念の発振器が非特許文献５で報告されているが、上記のようにデューティー比50％の信号を生成できない問題や、帰還アンプや２個のコンパレータなど複雑なアナログ回路の多用による消費電力が大きい問題がある。それに対して、本実施例の構成では使用するオペアンプが１個であるなど構成がシンプルで消費電力が小さい。
【００１７】
さらに、本実施例の構成では、発振信号を一定幅のパルス信号に変換するパルス整形回路２０の工夫がある。図２は一般的なパルス整形回路２０の構成例を示し、図３は改良したパルス整形回路２０の構成例を示す。
【００１８】
図２において、一般的なパルス整形回路２０は、２入力ＮＡＮＤ回路２１、抵抗素子および容量素子からなる低域通過フィルタ（ＬＰＦ）２２、インバータ２３，２４により構成される。入力信号は、２入力ＮＡＮＤ回路２１の一方の入力端子と、低域通過フィルタ２２、インバータ２３を介して他方の入力端子に入力する。２入力ＮＡＮＤ回路２１の出力１は、インバータ２４を介して出力される。２入力ＮＡＮＤ回路２１の他方の入力端子に入力するインバータ２３の出力Ｙは、低域通過フィルタ２２の時定数に応じて入力信号が反転遅延する。２入力ＮＡＮＤ回路２１の出力１は、この遅延時間に応じたパルス幅の信号となる。
【００１９】
低域通過フィルタ２２の時定数が大きい場合は、低域通過フィルタ２２は充電時間が長くなると共に放電時間も長くなり、放電を終える前に充電が始まる、すなわち図２(2) に示すように出力Ｘは０まで立ち下がらない内に立ち上がるので、インバータ２３の閾値電圧ＶT で決まる入力信号に対する出力Ｙの遅延時間はわずかとなり、２入力ＮＡＮＤ回路２１の出力１のパルス幅も小さくなる。一方、低域通過フィルタ２２の時定数が小さい場合は、図２(3) に示すように、低域通過フィルタ２２の出力Ｘは０から電源電圧ＶDDの範囲で変動するが、立ち上がりが急峻であるために入力信号に対するインバータ２３の出力Ｙの遅延時間はわずかとなり、やはり２入力ＮＡＮＤ回路２１の出力１のパルス幅も小さくなる。
【００２０】
このように、一般的なパルス整形回路２０から出力されるパルス信号のパルス幅が狭いので、周波数電圧変換利得が小さいため所望の周波数への収束に時間がかかる上、積分回路３０のオペアンプ３１の反転入力端子の入力電圧が極めて小さく（ｍＶオーダー) なるため、それに合わせて非反転入力端子に与える参照電圧も極めて小さくなる。この結果、参照電圧が雑音による変動を受けやすくなる上、オペアンプ３１のダイナミック・レンジ（動作電圧範囲）から外れてしまう。
【００２１】
ただし、一般的なパルス整形回路２０は、図２(2),(3) に示すように低域通過フィルタ２２の時定数を大きくしても小さくしても、パルス幅を拡張することができない。この問題に対して、図３に示すパルス整形回路のように、低域通過フィルタ２２の抵抗素子と並列にスイッチＳＷを接続し、入力信号の立ち下りのタイミングでスイッチＳＷをオンすることにより時定数を小さくし、信号周期に比べ無視できる時間で放電することによりパルス幅を信号周期の半分まで広げる構成とする。このスイッチＳＷは、図３(2) に示すように、ＰＭＯＳトランジスタを用いた伝達ゲートで実現できる。
【００２２】
この入力信号の立ち下げ時の時定数を小さくした場合の動作例を図３(3) に示す。入力信号の立ち下げ時に低域通過フィルタ２２の出力Ｘは強制的にリセットされるので、インバータ２３の出力Ｙは低域通過フィルタ２２の時定数に応じて変化する。すなわち、低域通過フィルタ２２の時定数を大きくすることにより、確実に２入力ＮＡＮＤ回路２１の出力１のパルス幅を拡張することができる。
【００２３】
図４は、参照電圧回路３４の構成例を示す。
図４(1) は、電源電圧を抵抗分割によって出力する構成である。図４(2) は、電源電圧を容量分割によって出力する構成である。これにより、電源電圧の変動に比例して変動する参照電圧が得られる。したがって、パルス整形回路２０から出力される一定幅のパルス信号の電圧上限値が電源電圧に追従して変動しても、参照電圧も電源電圧に追従するので、電源電圧の変動による発振周波数の変動を抑制することができる。
【実施例２】
【００２４】
図５は、本発明の実施例２の発振器の構成例を示す。
図５において、実施例２の発振器は、図１に示す実施例１の発振器において、積分回路３０を構成する抵抗素子３２の前段に低域通過フィルタ３５を接続し、参照電圧回路３４とオペアンプ３１の非反転入力端子との間に低域通過フィルタ３６を接続する構成である。オペアンプ３１が限りなく理想的な特性を有し、かつ限りなく急峻に変化する参照電圧をオペアンプ３１の非反転入力端子に与える場合などに有用である。
【００２５】
抵抗素子３２の抵抗値Ｒi ＝0.8 ｋΩ、容量素子３３の容量値Ｃi ＝４ｎＦ、低域通過フィルタ３５，３６の抵抗値Ｒfp＝Ｒfr＝１ｋΩ、容量値Ｃfp＝Ｃfr＝１ｎＦとし、参照電圧を0.5 Ｖとして１ＭHzから 500ｋHzに収束させる例では、図６のシミュレーション結果が得られた。ここに示すように、原理的に収束可能で、10μsec （発振信号の５周期〜10周期）以内で収束することが分かる。
【符号の説明】
【００２６】
１０ リング型電圧制御発振器
２０ パルス整形回路
２１ ２入力ＮＡＮＤ回路
２２ 低域通過フィルタ（ＬＰＦ）
２３，２４ インバータ
３０ 積分回路
３１ オペアンプ
３２ 抵抗素子
３３ 容量素子
３４ 参照電圧回路
３５，３６ 低域通過フィルタ
【特許請求の範囲】
【請求項１】
制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、
前記リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、
参照電圧から前記パルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分して前記リング型電圧制御発振器の制御電圧入力端子に出力する積分回路と
を備えたことを特徴とする発振器。
【請求項２】
請求項１に記載の発振器において、
前記パルス整形回路は、前記リング型電圧制御発振器の出力信号を２分岐し、その一方を２入力ＮＡＮＤ回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第１のインバータを介して前記２入力ＮＡＮＤ回路の他方の入力端子に入力し、前記２入力ＮＡＮＤ回路の出力を第２のインバータを介して出力する構成であり、前記低域通過フィルタの抵抗素子と並列にスイッチを接続し、前記リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチＳＷをオンする構成である
ことを特徴とする発振器。
【請求項３】
請求項１に記載の発振器において、
前記積分回路は、前記参照電圧を低域通過フィルタを介して入力する構成である
ことを特徴とする発振器。
【請求項４】
請求項１に記載の発振器において、
前記積分回路は、前記パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成である
ことを特徴とする発振器。
【請求項１】
制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、
前記リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、
参照電圧から前記パルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分して前記リング型電圧制御発振器の制御電圧入力端子に出力する積分回路と
を備えたことを特徴とする発振器。
【請求項２】
請求項１に記載の発振器において、
前記パルス整形回路は、前記リング型電圧制御発振器の出力信号を２分岐し、その一方を２入力ＮＡＮＤ回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第１のインバータを介して前記２入力ＮＡＮＤ回路の他方の入力端子に入力し、前記２入力ＮＡＮＤ回路の出力を第２のインバータを介して出力する構成であり、前記低域通過フィルタの抵抗素子と並列にスイッチを接続し、前記リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチＳＷをオンする構成である
ことを特徴とする発振器。
【請求項３】
請求項１に記載の発振器において、
前記積分回路は、前記参照電圧を低域通過フィルタを介して入力する構成である
ことを特徴とする発振器。
【請求項４】
請求項１に記載の発振器において、
前記積分回路は、前記パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成である
ことを特徴とする発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２２７８８８（Ｐ２０１２−２２７８８８Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９６３７９（Ｐ２０１１−９６３７９）
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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