クロックデータ復元装置
【課題】より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【解決手段】クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置に関するものである。
【背景技術】
【０００２】
送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝送される間に波形が劣化することから、その受信器側においてクロック信号およびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば特許文献１，２および３に開示されている。
【０００３】
一般的なクロックデータ復元装置は、波形劣化して入力されたデジタル信号のデータを、各ビット期間の中央時刻に検出し（当該検出値をＤ(n)と表す。）、また、或るビットから次のビットへの遷移時刻にも検出する（当該検出値をＤＸ(n)と表す。）。そして、クロックデータ復元装置は、これらの値Ｄ(n)および値ＤＸ(n)に基づいて、これらの値を検出するタイミングを示すクロック信号と入力デジタル信号との間の位相差が小さくなるように、クロック信号の周期または位相を調整することで、復元されたクロック信号およびデータを得ることができる。
【０００４】
また、クロックデータ復元装置として、入力デジタル信号のレベルを調整して出力するイコライザ部を備えるものが知られている。イコライザ部は、入力デジタル信号のレベルを調整することで、送信器から伝送路を経て受信器へ伝送される間に被る損失を補償する。クロックデータ復元装置は、このイコライザ部によりレベル調整されたデジタル信号から上記の値Ｄ(n)および値ＤＸ(n)を検出する。
【特許文献１】特開平７−２２１８００号公報
【特許文献２】特表２００４−５０７９６３号公報
【特許文献３】特表２００５−３４１５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようなイコライザ部を備えるクロックデータ復元装置は、入力信号に基づく位相・周波数制御によりクロック信号を復元するとともに、イコライザ部で入力信号波形を補正している。イコライザ部における入力信号波形の補正強度は、データの検出値に基づいて、伝送時に被る損失が変動する場合等にも最適となるよう調整される。すなわち、適切な入力信号の波形補正は、正確なデータの検出が前提となっている。
【０００６】
しかし、入力デジタル信号に対して、データサンプリング時刻を指示するクロック信号の位相・周波数が大きくずれている場合には、データを正しく検出できないため、イコライザ部において適切な強度の波形補正が困難である。このため、適切な強度で波形補正がされない場合には、かえって、クロック信号の位相・周波数の復元が不正確になりやすいという場合がある。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部、サンプラ部、クロック生成部、イコライザ制御部および位相モニタ部を備えることを特徴とする。
【０００９】
イコライザ部は、入力したデジタル信号のレベルを調整して、その調整後のデジタル信号を出力する。サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部から出力されたデジタル信号を入力する。そして、サンプラ部は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００１０】
クロック生成部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部へ出力する。
【００１１】
イコライザ制御部は、各期間Ｔ(n)において、イコライザ部から出力されたデジタル信号のレベル、または、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のレベル調整量の制御を行う位相モニタ部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させる。
【００１２】
このクロックデータ復元装置に入力されたデジタル信号は、先ずイコライザ部においてレベル調整されて、サンプラ部に入力される。このサンプラ部には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がサンプリングしホールドされて出力される。サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部および位相モニタ部それぞれに入力される。
【００１３】
クロック生成部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部へ出力される。サンプラ部およびクロック生成部によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００１４】
イコライザ制御部では、イコライザ部から出力されたデジタル信号のレベル、または、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のレベル調整量の制御が行われる。ただし、このイコライザ制御部による制御は、位相モニタ部による位相関係の検出結果に基づいて許可または停止される。すなわち、位相モニタ部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が許可される。
【００１５】
以上のように、本発明に係るクロックデータ復元装置では、イコライザ部、サンプラ部およびイコライザ制御部によるループ処理により、イコライザ部におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【００１６】
クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、クロック信号ＣＫおよびクロック信号ＣＫＸを出力するのが好適である。
【００１７】
位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出するのが好適である。
【００１８】
位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させるのが好適である。
【発明の効果】
【００１９】
本発明によれば、より正確にクロック信号およびデータを復元することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２１】
先ず、本発明に係るクロックデータ復元装置の概略構成について説明する。図１は、本発明に係るクロックデータ復元装置１の概略構成図である。クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。
【００２２】
図２は、本発明に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０に入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０から出力されるデジタル値Ｄ(n)および値ＤＸ(n)のタイミングも示されている。
【００２３】
イコライザ部１０は、入力したデジタル信号のレベルを調整して、その調整後のデジタル信号をサンプラ部２０へ出力する。サンプラ部２０は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部１０から出力されたデジタル信号を入力する。そして、サンプラ部２０は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、また、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００２４】
クロック生成部３０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部２０へ出力する。なお、クロック信号ＣＫは、サンプラ部２０においてデジタル信号のデータを各ビット期間の中央時刻で検出するタイミングを指示するものであり、クロック信号ＣＫＸは、サンプラ部２０においてデジタル信号のデータを或るビットから次のビットへの遷移時刻で検出するタイミングを指示するものである。
【００２５】
なお、２つのクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２づつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4> に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。
【００２６】
イコライザ制御部４０は、各期間Ｔ(n)において、イコライザ部１０から出力されたデジタル信号のレベル、または、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部１０におけるデジタル信号のレベル調整量の制御を行う。位相モニタ部５０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。そして、位相モニタ部５０は、当該位相差が所定値より大きいときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を停止させ、当該位相差が所定値以下であるときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を許可する。
【００２７】
このクロックデータ復元装置１は以下のように動作する。送信器から出力されて伝送路を経て到達した波形劣化したデジタル信号は、先ずイコライザ部１０においてレベル調整されて、伝送時に被った損失が補償された後、サンプラ部２０に入力される。このサンプラ部２０には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部２０において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がサンプリングしホールドされて出力される。サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部３０および位相モニタ部５０それぞれに入力される。
【００２８】
クロック生成部３０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部２０へ出力される。サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００２９】
イコライザ制御部４０では、イコライザ部１０から出力されたデジタル信号のレベル、または、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われる。ただし、このイコライザ制御部４０による制御は、位相モニタ部５０による位相関係の検出結果に基づいて許可または停止される。すなわち、位相モニタ部５０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が許可される。
【００３０】
以上のように、本発明に係るクロックデータ復元装置１では、イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【００３１】
以下では、クロックデータ復元装置１の更に具体的な構成を、第１および第２の実施形態として説明する。第１および第２の実施形態のクロックデータ復元装置は、クロック生成部３０および位相モニタ部５０それぞれの構成が共通であるが、イコライザ部１０の構成が相違しており、これに応じて、サンプラ部２０およびイコライザ制御部５０それぞれの構成も相違している。
【００３２】
（第１実施形態）
図３は、第１実施形態に係るクロックデータ復元装置１Ａの構成図である。この図に示されるクロックデータ復元装置１Ａは、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０Ａ、サンプラ部２０Ａ、クロック生成部３０、イコライザ制御部４０Ａおよび位相モニタ部５０を備える。この図には、イコライザ部１０Ａ、サンプラ部２０Ａおよびクロック生成部３０それぞれの回路構成が具体的に示されている。
【００３３】
図４は、第１実施形態に係るクロックデータ復元装置１Ａにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０Ａに入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０Ａから出力されるデジタル値Ｄ(n)および値ＤＸ(n)等のタイミングも示されている。
【００３４】
イコライザ部１０Ａは、入力したデジタル信号のレベルを調整して当該調整後のデジタル信号（第１信号、第２信号）をサンプラ部２０Ａへ出力するものであって、４個の加算回路１１１〜１１４およびＤＡ変換回路１１５を含む。ＤＡ変換回路１１５は、イコライザ制御部４０Ａから出力される値DAVALを受けてオフセット電圧値（±Ｖoff）を発生し出力する。加算回路１１１，１１３は、入力したデジタル信号とＤＡ変換回路１１５からのオフセット電圧値（−Ｖoff）とを加算して、その加算結果である第１信号（＝入力デジタル信号−Ｖoff）を出力する。また、加算回路１１２，１１４は、入力したデジタル信号とＤＡ変換回路１１５からのオフセット電圧値（＋Ｖoff）とを加算して、その加算結果である第２信号（＝入力デジタル信号＋Ｖoff）を出力する。
【００３５】
サンプラ部２０Ａは、４個のラッチ回路１２１〜１２４、２個の選択回路１２５，１２６およびラッチ回路１２７を含む。ラッチ回路１２１は、加算回路１１１から出力された第１信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第１信号の値ＤＡ(n)をサンプリングしホールドして選択回路１２５へへ出力する。ラッチ回路１２２は、加算回路１１２から出力された第２信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第２信号の値ＤＢ(n)をサンプリングしホールドして選択回路１２５へ出力する。
【００３６】
ラッチ回路１２３は、加算回路１１３から出力された第１信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第１信号の値ＤＡＸ(n)をサンプリングしホールドして選択回路１２６へ出力する。ラッチ回路１２４は、加算回路１１４から出力された第２信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第２信号の値ＤＢＸ(n)をサンプリングしホールドして選択回路１２６へ出力する。
【００３７】
選択回路１２５は、ラッチ回路１２１から出力された値ＤＡ(n)、ラッチ回路１２２から出力された値ＤＢ(n)、および、ラッチ回路１２７から出力された値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときには値ＤＡ(n)を選択して値Ｄ(n)として出力し、値Ｄ(n-1)がローレベルであるときには値ＤＢ(n)を選択して値Ｄ(n)として出力する。
【００３８】
選択回路１２６は、ラッチ回路１２３から出力された値ＤＡＸ(n)、ラッチ回路１２４から出力された値ＤＢＸ(n)、および、ラッチ回路１２７から出力された値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときには値ＤＡＸ(n)を選択して値ＤＸ(n)として出力し、値Ｄ(n-1)がローレベルであるときには値ＤＢＸ(n)を選択して値ＤＸ(n)として出力する。
【００３９】
ラッチ回路１２７は、各期間Ｔ(n-1)に選択回路１２５から出力された値Ｄ(n-1)を入力してホールドし、その値Ｄ(n-1)を次の期間Ｔ(n)に選択回路１２５，１２６それぞれへ出力する。
【００４０】
このように、サンプラ部２０Ａは、各期間Ｔ(n)において、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n-1)＝ＤＸＡ(n-1)」とし、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n-1)＝ＤＸＢ(n-1)」として、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)を出力し、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)を出力する。
【００４１】
クロック生成部３０は、サンプラ部２０Ａから出力された値Ｄ(n)および値ＤＸ(n)に基づいてクロック信号ＣＫおよびクロック信号ＣＫＸを生成するものであって、位相関係検出回路（ＢＢＰＨＤ）３１、チャージポンプ回路（ＣＰ）３２、ローパスフィルタ回路（ＬＰＦ）３３および電圧制御発振回路（ＶＣＯ）３４を含む。
【００４２】
位相関係検出回路３１は、サンプラ部２０Ａから出力された値Ｄ(n)および値ＤＸ(n)に基づいて、図５に示される真理値表に従う論理演算を行って、ＵＰ信号およびＤＮ信号を出力する。すなわち、位相関係検出回路３１は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する。
【００４３】
位相関係検出回路３１は、図６に回路図が示されるように、値Ｄ(n-1)および値Ｄ(n)を入力する排他的論理和回路３１１、値Ｄ(n-1)および値ＤＸ(n)を入力する排他的論理和回路３１２、排他的論理和回路３１１および排他的論理和回路３１２それぞれの出力値を入力してＵＰ信号を出力する論理積回路３１３、ならびに、排他的論理和回路３１１の出力値および排他的論理和回路３１２の出力値の論理反転値を入力してＤＮ信号を出力する論理積回路３１４、を含んで構成され得る。
【００４４】
ＵＰ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が遅れているから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を早める必要がある。一方、ＤＮ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が進んでいるから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を遅らせる必要がある。
【００４５】
そこで、チャージポンプ回路３２は、位相関係検出回路３１から出力されたＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをローパスフィルタ回路３３へ出力する。ローパスフィルタ回路３３は、チャージポンプ回路３２から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。そして、電圧制御発振回路３４は、ローパスフィルタ回路３３からの出力電圧値に応じた周期のクロック信号ＣＫおよびクロック信号ＣＫＸを発生する。このようにしてクロック生成部３０において生成されたクロック信号ＣＫおよびクロック信号ＣＫＸは、ＵＰ信号およびＤＮ信号に基づいて周期が調整されたものとなる。
【００４６】
図７は、位相モニタ部５０の回路図である。位相モニタ部５０は、排他的論理和回路５１，５２、論理積回路５３，５４、シフトレジスタ回路５５，５６、論理和回路５７，５８、および、論理積回路５９を含んで構成される。
【００４７】
排他的論理和回路５１は、値Ｄ(n-1)および値Ｄ(n)を入力して、これら２つの値の排他的論理和の値を出力する。排他的論理和回路５２は、値Ｄ(n-1)および値ＤＸ(n)を入力して、これら２つの値の排他的論理和の値を出力する。論理積回路５３は、排他的論理和回路５１および排他的論理和回路５２それぞれの出力値を入力して、これらの２つの値の論理積である値ＵＰ(n)を出力する。論理積回路５４は、排他的論理和回路５１の出力値および排他的論理和回路５２の出力値の論理反転値を入力して、これらの２つの値の論理積である値ＤＮ(n)を出力する。すなわち、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに値ＵＰ(n)は有意値となり、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに値ＤＮ(n)は有意値となる
シフトレジスタ回路５５は、各期間Ｔ(n)において、論理積回路５３から出力された値ＵＰ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＵＰ(n-9)〜ＵＰ(n)を記憶し出力する。また、シフトレジスタ回路５６は、各期間Ｔ(n)において、論理積回路５４から出力された値ＤＮ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＤＮ(n-9)〜ＤＮ(n)を記憶し出力する。
【００４８】
論理和回路５７は、シフトレジスタ回路５５から出力された値ＵＰ(n-9)〜ＵＰ(n)を入力して、これら１０個の値の論理和値を出力する。論理和回路５８は、シフトレジスタ回路５６から出力された値ＤＮ(n-9)〜ＤＮ(n)を入力して、これら１０個の値の論理和値を出力する。論理積回路５９は、論理和回路５７および論理和回路５８それぞれから出力された値を入力して、これら２つの値の論理積である値ENABLEを出力する。
【００４９】
すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値であるときに、論理積回路５９から出力される値ENABLEは有意値となる。一方、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値であるとき、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値であるときに、論理積回路５９から出力される値ENABLEは非有意値となる。値ENABLEが非有意値であることは、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいことを表している。
【００５０】
なお、位相モニタ部５０における値ENABLEの出力は、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。前者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、次の期間Ｔ(n-1)に１０期間（Ｔ(n-8)〜Ｔ(n+1)）について次の値ENABLEが求められる。後者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、これからＭ期間後に１０期間（Ｔ(n+M-9)〜Ｔ(n+M)）について次の値ENABLEが求められる。
【００５１】
ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することとしたのは以下の理由による。すなわち、入力デジタル信号の或るビットと次のビットとの間でデータ遷移がある場合、ＵＰ信号およびＤＮ信号のうちの一方が有意値となり他方が非有意値となる。入力デジタル信号の或るビットと次のビットとの間でデータ遷移が無い場合、ＵＰ信号およびＤＮ信号の双方が非有意値となる。
【００５２】
クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、或る連続する複数の期間の間に、ＵＰ信号が有意値となる期間が存在し、ＤＮ信号が有意値となる期間も存在する。しかし、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていれば、或る連続する複数の期間の間に、ＵＰ信号が常に非有意値となり、或いは、ＤＮ信号が常に非有意値となる。
【００５３】
シリアルデータ通信において用いられる８Ｂ１０Ｂ符号では、１０ビットの間にデータ遷移が２回以上あることが保証されている。したがって、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することにすれば、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、その１０期間のうちに、ＵＰ信号が有意値となる期間が必ず存在し、ＤＮ信号が有意値となる期間も必ず存在する。
【００５４】
逆に、１０期間に亘ってＤＮ信号が常に非有意値である場合、または、１０期間に亘ってＵＰ信号が常に非有意値である場合には、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていると判定され、それ故、オフセット付与量Ｖoffの適正値からのずれが正しく検知され得ない。以上のような理由から、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断するのが好ましい。
【００５５】
位相モニタ部５０から出力される値ENABLEはイコライザ制御部４０Ａに入力される。イコライザ制御部４０Ａは、この値ENABLEが有意値であるときに、イコライザ部１０におけるデジタル信号のレベル調整量（すなわち、入力デジタル信号に付加されるオフセット電圧値）の制御を行う。一方、イコライザ制御部４０Ａは、この値ENABLEが非有意値であるときに、イコライザ部１０におけるデジタル信号のレベル調整量の制御を停止する。
【００５６】
図８は、イコライザ制御部４０Ａにおける処理を説明するフローチャートである。イコライザ制御部４０Ａは、位相モニタ部５０から出力された値ENABLEを用いるとともに、変数INCNT，変数EDGCNT，変数INFLG，変数EDGFLG，定数INCNTTHおよび定数EDGCNTTHを用いて、イコライザ部１０Ａに含まれるＤＡ変換回路１１５へ出力されるべき値DAVALを求める。変数INFLGおよび変数EDGFLGそれぞれの値は、図９に示される論理回路により、値Ｄ(n)および値ＤＸ(n)から求められ、「EDGFLG(n)＝D(n-1)~D(n)」、「INFLG(n)＝EDGFLG(n)*{D(n-2)~DX(n-1)}」と表される。ここで、演算記号「^」は排他的論理和を表す。
【００５７】
ステップＳ１０では、変数INCNTおよび変数EDGCNTそれぞれの値を初期値０に設定する。続くステップＳ１１では、位相モニタ部５０から出力された値ENABLEが有意値であるか否かを判断して、値ENABLEが有意値であればステップＳ１２に進み、そうでなければステップＳ１１に留まる。ステップＳ１２では、変数INCNTの値に変数INFLGの値を加算して、その加算値を変数INCNTの新たな値とする。また、ステップＳ１２では、変数EDGCNTの値に変数EDGFLGの値を加算して、その加算値を変数EDGCNTの新たな値とする。
【００５８】
続くステップＳ１３では、変数EDGCNTの値が定数EDGCNTTHより大きいか否かを判定して、変数EDGCNTの値が定数EDGCNTTHより大きければステップＳ１４へ進み、変数EDGCNTの値が定数EDGCNTTH以下であればステップＳ１１へ戻る。すなわち、ステップＳ１３において変数EDGCNTの値が定数EDGCNTTHより大きくなったと判定されるまで、ステップＳ１１〜Ｓ１３それぞれの処理は行われる。
【００５９】
イコライザ制御部４０ＡにおけるステップＳ１１〜Ｓ１３それぞれの処理は、位相モニタ部５０における値ENABLEの出力と同様に、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。後者の場合、ステップＳ１２では、Ｍ期間それぞれに対して得られた変数INFLGの総和値を変数INCNTの値に加算し、Ｍ期間それぞれに対して得られた変数EDGFLGの総和値を変数EDGCNTの値に加算する。
【００６０】
ステップＳ１４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。すなわち、定数INCNTTHより変数INCNTの値が小さい場合には、値DAVALを増加させて、新たな値DAVALをＤＡ変換回路１１５へ通知する。変数EDGCNTの値から定数INCNTTHを差し引いた値より変数INCNTの値が大きい場合には、値DAVALを減少させて、新たな値DAVALをＤＡ変換回路１１５へ通知する。また、上記の２つの場合の何れでもない場合には、値DAVALを維持する。そして、ステップＳ１４の処理が終了すると、ステップＳ１０に戻り、これまでに説明した処理を繰り返す。
【００６１】
【数１】
【００６２】
以上のようなイコライザ制御部４０Ａの処理により、一定範囲（INCNTTH 〜 EDGCNT−INCNTTH）内に変数INCNT の値が存在するように値DAVALが調整され、イコライザ部１０Ａにおけるオフセット付与量（±Ｖoff）が調整される。このようにすることにより、イコライザ部１０Ａにおけるオフセット付与量が適正値に設定される。
【００６３】
また、イコライザ制御部４０Ａにおいて、位相モニタ部５０から出力された値ENABLEが有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値である場合）には、その間の値Ｄおよび値ＤＮは値DAVALの更新の際に参照され、イコライザ部１０Ａにおけるデジタル信号のレベル調整量の制御は行われる。
【００６４】
しかし、イコライザ制御部４０Ａにおいて、位相モニタ部５０から出力された値ENABLEが非有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値である場合、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値である場合）には、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいので、その間の値Ｄおよび値ＤＮは値DAVALの更新の際に参照されず、イコライザ部１０Ａにおけるデジタル信号のレベル調整量の制御は停止される。
【００６５】
このようにして、第１実施形態に係るクロックデータ復元装置１Ａでは、デジタル信号が伝送時に被る損失が変動する場合等にも、イコライザ部１０Ａにおけるデジタル信号のレベル調整量（オフセット付与量）が適正値に設定されて、より正確にクロック信号およびデータが復元され得る。
【００６６】
（第２実施形態）
図１０は、第２実施形態に係るクロックデータ復元装置１Ｂの構成図である。この図に示されるクロックデータ復元装置１Ｂは、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０Ｂ、サンプラ部２０Ｂ、クロック生成部３０、イコライザ制御部４０Ｂおよび位相モニタ部５０を備える。この図には、イコライザ部１０Ｂおよびサンプラ部２０Ｂそれぞれの回路構成が具体的に示されている。なお、第２実施形態におけるクロック生成部３０および位相モニタ部５０それぞれの構成は、第１実施形態の場合と同様である。
【００６７】
図１１は、第２実施形態に係るクロックデータ復元装置１Ｂにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０Ｂに入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０Ｂから出力されるデジタル値Ｄ(n)，値ＤＸ(n)，値ＥＨ(n)および値ＥＬ(n)のタイミングも示されている。
【００６８】
イコライザ部１０Ｂは、入力したデジタル信号のレベルを調整して当該調整後のデジタル信号（高周波成分を増幅した信号）をサンプラ部２０Ｂへ出力するものであって、ハイパスフィルタ回路（ＨＰＦ）２１１、増幅回路２１２および加算回路２１３を含む。ハイパスフィルタ回路２１１は、入力デジタル信号のうち高周波成分を選択的に通過させて増幅回路２１２へ出力する。増幅回路２１２は、ハイパスフィルタ回路２１１から出力された信号を増幅して加算回路２１３へ出力する。この増幅回路２１２における利得は、イコライザ部１０Ｂから出力される値ＧＨを受けて設定される。そして、加算回路２１３は、入力デジタル信号を入力するとともに、増幅回路２１２から出力された信号を入力して、これらを加算した結果をサンプラ部２０Ｂへ出力する。イコライザ部１０Ｂから出力されてサンプラ部２０Ｂへ入力されるデジタル信号は、入力デジタル信号の高周波成分が増幅されたものであり、伝送時にデジタル信号の高周波成分が被った損失が補償されたものとなる。
【００６９】
サンプラ部２０Ｂは、２個の比較回路２２１，２２２および４個のラッチ回路２２３〜２２６を含む。比較回路２２１は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、基準電圧値（＋ＶＡ）をも入力して、デジタル信号値が基準電圧値（＋ＶＡ）より大きいときには有意値を出力し、そうでないときには非有意値を出力する。比較回路２２２は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、基準電圧値（−ＶＡ）をも入力して、デジタル信号値が基準電圧値（−ＶＡ）より小さいときには有意値を出力し、そうでないときには非有意値を出力する。
【００７０】
ラッチ回路２２３は、比較回路２２１から出力された比較信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該比較信号の値ＥＨ(n)をサンプリングしホールドして出力する。ラッチ回路２２４は、比較回路２２２から出力された比較信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該比較信号の値ＥＬ(n)をサンプリングしホールドして出力する。
【００７１】
ラッチ回路２２５は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該デジタル信号の値Ｄ(n)をサンプリングしホールドして出力する。ラッチ回路２２６は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での該デジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。
【００７２】
このように、サンプラ部２０Ｂは、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)を出力し、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)を出力する。さらに、サンプラ部２０Ｂは、クロック信号ＣＫが指示する時刻でのデジタル信号値が基準電圧値（＋ＶＡ）より大きいときに有意値となる値ＥＨ(n)を出力し、クロック信号ＣＫが指示する時刻でのデジタル信号値が基準電圧値（−ＶＡ）より小さいときに有意値となる値ＥＬ(n)を出力する。
【００７３】
図１２は、イコライザ制御部４０Ｂにおける処理を説明するフローチャートである。イコライザ制御部４０Ｂは、位相モニタ部５０から出力された値ENABLEを用いるとともに、変数CNT，変数EECNT，変数EE，定数CNTTHおよび定数EECNTTHを用いて、イコライザ部１０Ｂに含まれる増幅回路２１２へ出力されるべき値ＧＨを求める。変数EEの値は、図１３に示される論理回路により、値ＥＨ(n)および値ＥＬ(n)から求められ、「EE(n)＝EH(n)＋EL(n)」と表される。
【００７４】
ステップＳ２０では、変数CNTおよび変数EECNTそれぞれの値を初期値０に設定する。続くステップＳ２１では、位相モニタ部５０から出力された値ENABLEが有意値であるか否かを判断して、値ENABLEが有意値であればステップＳ２２に進み、そうでなければステップＳ２１に留まる。ステップＳ２２では、変数CNTの値に値１を加算して、その加算値を変数CNTの新たな値とする。また、ステップＳ２２では、変数EECNTの値に変数EEの値を加算して、その加算値を変数EECNTの新たな値とする。
【００７５】
続くステップＳ２３では、変数CNTの値が定数CNTTHより大きいか否かを判定して、変数CNTの値が定数CNTTHより大きければステップＳ２４へ進み、変数CNTの値が定数CNTTH以下であればステップＳ２１へ戻る。すなわち、ステップＳ２３において変数CNTの値が定数CNTTHより大きくなったと判定されるまで、ステップＳ２１〜Ｓ２３それぞれの処理は行われる。
【００７６】
イコライザ制御部４０ＢにおけるステップＳ２１〜Ｓ２３それぞれの処理は、位相モニタ部５０における値ENABLEの出力と同様に、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。後者の場合、ステップＳ２２では、値Ｍを変数CNTの値に加算し、Ｍ期間それぞれに対して得られた変数EEの総和値を変数EECNTの値に加算する。
【００７７】
ステップＳ２４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。すなわち、定数EECNTTHより変数EECNTの値が小さい場合には、値GHを増加させて、新たな値GHを増幅回路２１２へ通知する。変数CNTの値から定数EECNTTHを差し引いた値より変数EECNTの値が大きい場合には、値GHを減少させて、新たな値GHを増幅回路２１２へ通知する。また、上記の２つの場合の何れでもない場合には、値GHを維持する。そして、ステップＳ２４の処理が終了すると、ステップＳ２０に戻り、これまでに説明した処理を繰り返す。
【００７８】
【数２】
【００７９】
以上のようなイコライザ制御部４０Ｂの処理により、一定範囲（EECNTTH 〜 CNT−EECNTTH）内に変数EECNT の値が存在するように値GHが調整され、イコライザ部１０Ｂに含まれる増幅回路２１２における増幅率が調整される。このようにすることにより、イコライザ部１０Ｂにおける高周波成分の増幅率が適正値に設定される。
【００８０】
また、イコライザ制御部４０Ｂにおいて、位相モニタ部５０から出力された値ENABLEが有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値である場合）には、その間の値Ｄおよび値ＤＮは値GHの更新の際に参照され、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量の制御は行われる。
【００８１】
しかし、イコライザ制御部４０Ｂにおいて、位相モニタ部５０から出力された値ENABLEが非有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値である場合、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値である場合）には、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいので、その間の値Ｄおよび値ＤＮは値GHの更新の際に参照されず、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量の制御は停止される。
【００８２】
このようにして、第２実施形態に係るクロックデータ復元装置１Ｂでは、デジタル信号が伝送時に被る損失が変動する場合等にも、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量（高周波成分の増幅率）が適正値に設定されて、より正確にクロック信号およびデータが復元され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るクロックデータ復元装置１の概略構成図である。
【図２】本発明に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図３】第１実施形態に係るクロックデータ復元装置１Ａの構成図である。
【図４】第１実施形態に係るクロックデータ復元装置１Ａにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図５】クロック生成部３０に含まれる位相関係検出回路３１の入出力値の真理値表を示す図表である。
【図６】位相関係検出回路３１の回路図である。
【図７】位相モニタ部５０の回路図である。
【図８】第１実施形態に係るクロックデータ復元装置１Ａに含まれるイコライザ制御部４０Ａにおける処理を説明するフローチャートである。
【図９】第１実施形態に係るクロックデータ復元装置１Ａに含まれるイコライザ制御部４０Ａにおける処理で用いられる変数INFLGおよび変数EDGFLGそれぞれの値を求めるための回路図である。
【図１０】第２実施形態に係るクロックデータ復元装置１Ｂの構成図である。
【図１１】第２実施形態に係るクロックデータ復元装置１Ｂにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図１２】第１実施形態に係るクロックデータ復元装置１Ｂに含まれるイコライザ制御部４０Ｂにおける処理を説明するフローチャートである。
【図１３】第１実施形態に係るクロックデータ復元装置１Ｂに含まれるイコライザ制御部４０Ｂにおける処理で用いられる変数EEの値を求めるための回路図である。
【符号の説明】
【００８４】
１，１Ａ，１Ｂ…クロックデータ復元装置、１０，１０Ａ，１０Ｂ…イコライザ部、２０，２０Ａ，２０Ｂ…サンプラ部、３０…クロック生成部、４０，４０Ａ，４０Ｂ…イコライザ制御部、５０…位相モニタ部。
【技術分野】
【０００１】
本発明は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置に関するものである。
【背景技術】
【０００２】
送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝送される間に波形が劣化することから、その受信器側においてクロック信号およびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば特許文献１，２および３に開示されている。
【０００３】
一般的なクロックデータ復元装置は、波形劣化して入力されたデジタル信号のデータを、各ビット期間の中央時刻に検出し（当該検出値をＤ(n)と表す。）、また、或るビットから次のビットへの遷移時刻にも検出する（当該検出値をＤＸ(n)と表す。）。そして、クロックデータ復元装置は、これらの値Ｄ(n)および値ＤＸ(n)に基づいて、これらの値を検出するタイミングを示すクロック信号と入力デジタル信号との間の位相差が小さくなるように、クロック信号の周期または位相を調整することで、復元されたクロック信号およびデータを得ることができる。
【０００４】
また、クロックデータ復元装置として、入力デジタル信号のレベルを調整して出力するイコライザ部を備えるものが知られている。イコライザ部は、入力デジタル信号のレベルを調整することで、送信器から伝送路を経て受信器へ伝送される間に被る損失を補償する。クロックデータ復元装置は、このイコライザ部によりレベル調整されたデジタル信号から上記の値Ｄ(n)および値ＤＸ(n)を検出する。
【特許文献１】特開平７−２２１８００号公報
【特許文献２】特表２００４−５０７９６３号公報
【特許文献３】特表２００５−３４１５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようなイコライザ部を備えるクロックデータ復元装置は、入力信号に基づく位相・周波数制御によりクロック信号を復元するとともに、イコライザ部で入力信号波形を補正している。イコライザ部における入力信号波形の補正強度は、データの検出値に基づいて、伝送時に被る損失が変動する場合等にも最適となるよう調整される。すなわち、適切な入力信号の波形補正は、正確なデータの検出が前提となっている。
【０００６】
しかし、入力デジタル信号に対して、データサンプリング時刻を指示するクロック信号の位相・周波数が大きくずれている場合には、データを正しく検出できないため、イコライザ部において適切な強度の波形補正が困難である。このため、適切な強度で波形補正がされない場合には、かえって、クロック信号の位相・周波数の復元が不正確になりやすいという場合がある。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部、サンプラ部、クロック生成部、イコライザ制御部および位相モニタ部を備えることを特徴とする。
【０００９】
イコライザ部は、入力したデジタル信号のレベルを調整して、その調整後のデジタル信号を出力する。サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部から出力されたデジタル信号を入力する。そして、サンプラ部は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００１０】
クロック生成部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部へ出力する。
【００１１】
イコライザ制御部は、各期間Ｔ(n)において、イコライザ部から出力されたデジタル信号のレベル、または、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のレベル調整量の制御を行う位相モニタ部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させる。
【００１２】
このクロックデータ復元装置に入力されたデジタル信号は、先ずイコライザ部においてレベル調整されて、サンプラ部に入力される。このサンプラ部には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がサンプリングしホールドされて出力される。サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部および位相モニタ部それぞれに入力される。
【００１３】
クロック生成部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部へ出力される。サンプラ部およびクロック生成部によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００１４】
イコライザ制御部では、イコライザ部から出力されたデジタル信号のレベル、または、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のレベル調整量の制御が行われる。ただし、このイコライザ制御部による制御は、位相モニタ部による位相関係の検出結果に基づいて許可または停止される。すなわち、位相モニタ部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が許可される。
【００１５】
以上のように、本発明に係るクロックデータ復元装置では、イコライザ部、サンプラ部およびイコライザ制御部によるループ処理により、イコライザ部におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【００１６】
クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、クロック信号ＣＫおよびクロック信号ＣＫＸを出力するのが好適である。
【００１７】
位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出するのが好適である。
【００１８】
位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させるのが好適である。
【発明の効果】
【００１９】
本発明によれば、より正確にクロック信号およびデータを復元することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２１】
先ず、本発明に係るクロックデータ復元装置の概略構成について説明する。図１は、本発明に係るクロックデータ復元装置１の概略構成図である。クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。
【００２２】
図２は、本発明に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０に入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０から出力されるデジタル値Ｄ(n)および値ＤＸ(n)のタイミングも示されている。
【００２３】
イコライザ部１０は、入力したデジタル信号のレベルを調整して、その調整後のデジタル信号をサンプラ部２０へ出力する。サンプラ部２０は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部１０から出力されたデジタル信号を入力する。そして、サンプラ部２０は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、また、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００２４】
クロック生成部３０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部２０へ出力する。なお、クロック信号ＣＫは、サンプラ部２０においてデジタル信号のデータを各ビット期間の中央時刻で検出するタイミングを指示するものであり、クロック信号ＣＫＸは、サンプラ部２０においてデジタル信号のデータを或るビットから次のビットへの遷移時刻で検出するタイミングを指示するものである。
【００２５】
なお、２つのクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２づつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4> に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。
【００２６】
イコライザ制御部４０は、各期間Ｔ(n)において、イコライザ部１０から出力されたデジタル信号のレベル、または、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部１０におけるデジタル信号のレベル調整量の制御を行う。位相モニタ部５０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。そして、位相モニタ部５０は、当該位相差が所定値より大きいときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を停止させ、当該位相差が所定値以下であるときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を許可する。
【００２７】
このクロックデータ復元装置１は以下のように動作する。送信器から出力されて伝送路を経て到達した波形劣化したデジタル信号は、先ずイコライザ部１０においてレベル調整されて、伝送時に被った損失が補償された後、サンプラ部２０に入力される。このサンプラ部２０には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部２０において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がサンプリングしホールドされて出力される。サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部３０および位相モニタ部５０それぞれに入力される。
【００２８】
クロック生成部３０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部２０へ出力される。サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００２９】
イコライザ制御部４０では、イコライザ部１０から出力されたデジタル信号のレベル、または、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われる。ただし、このイコライザ制御部４０による制御は、位相モニタ部５０による位相関係の検出結果に基づいて許可または停止される。すなわち、位相モニタ部５０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が許可される。
【００３０】
以上のように、本発明に係るクロックデータ復元装置１では、イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
【００３１】
以下では、クロックデータ復元装置１の更に具体的な構成を、第１および第２の実施形態として説明する。第１および第２の実施形態のクロックデータ復元装置は、クロック生成部３０および位相モニタ部５０それぞれの構成が共通であるが、イコライザ部１０の構成が相違しており、これに応じて、サンプラ部２０およびイコライザ制御部５０それぞれの構成も相違している。
【００３２】
（第１実施形態）
図３は、第１実施形態に係るクロックデータ復元装置１Ａの構成図である。この図に示されるクロックデータ復元装置１Ａは、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０Ａ、サンプラ部２０Ａ、クロック生成部３０、イコライザ制御部４０Ａおよび位相モニタ部５０を備える。この図には、イコライザ部１０Ａ、サンプラ部２０Ａおよびクロック生成部３０それぞれの回路構成が具体的に示されている。
【００３３】
図４は、第１実施形態に係るクロックデータ復元装置１Ａにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０Ａに入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０Ａから出力されるデジタル値Ｄ(n)および値ＤＸ(n)等のタイミングも示されている。
【００３４】
イコライザ部１０Ａは、入力したデジタル信号のレベルを調整して当該調整後のデジタル信号（第１信号、第２信号）をサンプラ部２０Ａへ出力するものであって、４個の加算回路１１１〜１１４およびＤＡ変換回路１１５を含む。ＤＡ変換回路１１５は、イコライザ制御部４０Ａから出力される値DAVALを受けてオフセット電圧値（±Ｖoff）を発生し出力する。加算回路１１１，１１３は、入力したデジタル信号とＤＡ変換回路１１５からのオフセット電圧値（−Ｖoff）とを加算して、その加算結果である第１信号（＝入力デジタル信号−Ｖoff）を出力する。また、加算回路１１２，１１４は、入力したデジタル信号とＤＡ変換回路１１５からのオフセット電圧値（＋Ｖoff）とを加算して、その加算結果である第２信号（＝入力デジタル信号＋Ｖoff）を出力する。
【００３５】
サンプラ部２０Ａは、４個のラッチ回路１２１〜１２４、２個の選択回路１２５，１２６およびラッチ回路１２７を含む。ラッチ回路１２１は、加算回路１１１から出力された第１信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第１信号の値ＤＡ(n)をサンプリングしホールドして選択回路１２５へへ出力する。ラッチ回路１２２は、加算回路１１２から出力された第２信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第２信号の値ＤＢ(n)をサンプリングしホールドして選択回路１２５へ出力する。
【００３６】
ラッチ回路１２３は、加算回路１１３から出力された第１信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第１信号の値ＤＡＸ(n)をサンプリングしホールドして選択回路１２６へ出力する。ラッチ回路１２４は、加算回路１１４から出力された第２信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第２信号の値ＤＢＸ(n)をサンプリングしホールドして選択回路１２６へ出力する。
【００３７】
選択回路１２５は、ラッチ回路１２１から出力された値ＤＡ(n)、ラッチ回路１２２から出力された値ＤＢ(n)、および、ラッチ回路１２７から出力された値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときには値ＤＡ(n)を選択して値Ｄ(n)として出力し、値Ｄ(n-1)がローレベルであるときには値ＤＢ(n)を選択して値Ｄ(n)として出力する。
【００３８】
選択回路１２６は、ラッチ回路１２３から出力された値ＤＡＸ(n)、ラッチ回路１２４から出力された値ＤＢＸ(n)、および、ラッチ回路１２７から出力された値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときには値ＤＡＸ(n)を選択して値ＤＸ(n)として出力し、値Ｄ(n-1)がローレベルであるときには値ＤＢＸ(n)を選択して値ＤＸ(n)として出力する。
【００３９】
ラッチ回路１２７は、各期間Ｔ(n-1)に選択回路１２５から出力された値Ｄ(n-1)を入力してホールドし、その値Ｄ(n-1)を次の期間Ｔ(n)に選択回路１２５，１２６それぞれへ出力する。
【００４０】
このように、サンプラ部２０Ａは、各期間Ｔ(n)において、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n-1)＝ＤＸＡ(n-1)」とし、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n-1)＝ＤＸＢ(n-1)」として、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)を出力し、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)を出力する。
【００４１】
クロック生成部３０は、サンプラ部２０Ａから出力された値Ｄ(n)および値ＤＸ(n)に基づいてクロック信号ＣＫおよびクロック信号ＣＫＸを生成するものであって、位相関係検出回路（ＢＢＰＨＤ）３１、チャージポンプ回路（ＣＰ）３２、ローパスフィルタ回路（ＬＰＦ）３３および電圧制御発振回路（ＶＣＯ）３４を含む。
【００４２】
位相関係検出回路３１は、サンプラ部２０Ａから出力された値Ｄ(n)および値ＤＸ(n)に基づいて、図５に示される真理値表に従う論理演算を行って、ＵＰ信号およびＤＮ信号を出力する。すなわち、位相関係検出回路３１は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する。
【００４３】
位相関係検出回路３１は、図６に回路図が示されるように、値Ｄ(n-1)および値Ｄ(n)を入力する排他的論理和回路３１１、値Ｄ(n-1)および値ＤＸ(n)を入力する排他的論理和回路３１２、排他的論理和回路３１１および排他的論理和回路３１２それぞれの出力値を入力してＵＰ信号を出力する論理積回路３１３、ならびに、排他的論理和回路３１１の出力値および排他的論理和回路３１２の出力値の論理反転値を入力してＤＮ信号を出力する論理積回路３１４、を含んで構成され得る。
【００４４】
ＵＰ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が遅れているから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を早める必要がある。一方、ＤＮ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が進んでいるから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を遅らせる必要がある。
【００４５】
そこで、チャージポンプ回路３２は、位相関係検出回路３１から出力されたＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをローパスフィルタ回路３３へ出力する。ローパスフィルタ回路３３は、チャージポンプ回路３２から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。そして、電圧制御発振回路３４は、ローパスフィルタ回路３３からの出力電圧値に応じた周期のクロック信号ＣＫおよびクロック信号ＣＫＸを発生する。このようにしてクロック生成部３０において生成されたクロック信号ＣＫおよびクロック信号ＣＫＸは、ＵＰ信号およびＤＮ信号に基づいて周期が調整されたものとなる。
【００４６】
図７は、位相モニタ部５０の回路図である。位相モニタ部５０は、排他的論理和回路５１，５２、論理積回路５３，５４、シフトレジスタ回路５５，５６、論理和回路５７，５８、および、論理積回路５９を含んで構成される。
【００４７】
排他的論理和回路５１は、値Ｄ(n-1)および値Ｄ(n)を入力して、これら２つの値の排他的論理和の値を出力する。排他的論理和回路５２は、値Ｄ(n-1)および値ＤＸ(n)を入力して、これら２つの値の排他的論理和の値を出力する。論理積回路５３は、排他的論理和回路５１および排他的論理和回路５２それぞれの出力値を入力して、これらの２つの値の論理積である値ＵＰ(n)を出力する。論理積回路５４は、排他的論理和回路５１の出力値および排他的論理和回路５２の出力値の論理反転値を入力して、これらの２つの値の論理積である値ＤＮ(n)を出力する。すなわち、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに値ＵＰ(n)は有意値となり、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに値ＤＮ(n)は有意値となる
シフトレジスタ回路５５は、各期間Ｔ(n)において、論理積回路５３から出力された値ＵＰ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＵＰ(n-9)〜ＵＰ(n)を記憶し出力する。また、シフトレジスタ回路５６は、各期間Ｔ(n)において、論理積回路５４から出力された値ＤＮ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＤＮ(n-9)〜ＤＮ(n)を記憶し出力する。
【００４８】
論理和回路５７は、シフトレジスタ回路５５から出力された値ＵＰ(n-9)〜ＵＰ(n)を入力して、これら１０個の値の論理和値を出力する。論理和回路５８は、シフトレジスタ回路５６から出力された値ＤＮ(n-9)〜ＤＮ(n)を入力して、これら１０個の値の論理和値を出力する。論理積回路５９は、論理和回路５７および論理和回路５８それぞれから出力された値を入力して、これら２つの値の論理積である値ENABLEを出力する。
【００４９】
すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値であるときに、論理積回路５９から出力される値ENABLEは有意値となる。一方、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値であるとき、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値であるときに、論理積回路５９から出力される値ENABLEは非有意値となる。値ENABLEが非有意値であることは、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいことを表している。
【００５０】
なお、位相モニタ部５０における値ENABLEの出力は、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。前者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、次の期間Ｔ(n-1)に１０期間（Ｔ(n-8)〜Ｔ(n+1)）について次の値ENABLEが求められる。後者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、これからＭ期間後に１０期間（Ｔ(n+M-9)〜Ｔ(n+M)）について次の値ENABLEが求められる。
【００５１】
ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することとしたのは以下の理由による。すなわち、入力デジタル信号の或るビットと次のビットとの間でデータ遷移がある場合、ＵＰ信号およびＤＮ信号のうちの一方が有意値となり他方が非有意値となる。入力デジタル信号の或るビットと次のビットとの間でデータ遷移が無い場合、ＵＰ信号およびＤＮ信号の双方が非有意値となる。
【００５２】
クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、或る連続する複数の期間の間に、ＵＰ信号が有意値となる期間が存在し、ＤＮ信号が有意値となる期間も存在する。しかし、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていれば、或る連続する複数の期間の間に、ＵＰ信号が常に非有意値となり、或いは、ＤＮ信号が常に非有意値となる。
【００５３】
シリアルデータ通信において用いられる８Ｂ１０Ｂ符号では、１０ビットの間にデータ遷移が２回以上あることが保証されている。したがって、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することにすれば、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、その１０期間のうちに、ＵＰ信号が有意値となる期間が必ず存在し、ＤＮ信号が有意値となる期間も必ず存在する。
【００５４】
逆に、１０期間に亘ってＤＮ信号が常に非有意値である場合、または、１０期間に亘ってＵＰ信号が常に非有意値である場合には、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていると判定され、それ故、オフセット付与量Ｖoffの適正値からのずれが正しく検知され得ない。以上のような理由から、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断するのが好ましい。
【００５５】
位相モニタ部５０から出力される値ENABLEはイコライザ制御部４０Ａに入力される。イコライザ制御部４０Ａは、この値ENABLEが有意値であるときに、イコライザ部１０におけるデジタル信号のレベル調整量（すなわち、入力デジタル信号に付加されるオフセット電圧値）の制御を行う。一方、イコライザ制御部４０Ａは、この値ENABLEが非有意値であるときに、イコライザ部１０におけるデジタル信号のレベル調整量の制御を停止する。
【００５６】
図８は、イコライザ制御部４０Ａにおける処理を説明するフローチャートである。イコライザ制御部４０Ａは、位相モニタ部５０から出力された値ENABLEを用いるとともに、変数INCNT，変数EDGCNT，変数INFLG，変数EDGFLG，定数INCNTTHおよび定数EDGCNTTHを用いて、イコライザ部１０Ａに含まれるＤＡ変換回路１１５へ出力されるべき値DAVALを求める。変数INFLGおよび変数EDGFLGそれぞれの値は、図９に示される論理回路により、値Ｄ(n)および値ＤＸ(n)から求められ、「EDGFLG(n)＝D(n-1)~D(n)」、「INFLG(n)＝EDGFLG(n)*{D(n-2)~DX(n-1)}」と表される。ここで、演算記号「^」は排他的論理和を表す。
【００５７】
ステップＳ１０では、変数INCNTおよび変数EDGCNTそれぞれの値を初期値０に設定する。続くステップＳ１１では、位相モニタ部５０から出力された値ENABLEが有意値であるか否かを判断して、値ENABLEが有意値であればステップＳ１２に進み、そうでなければステップＳ１１に留まる。ステップＳ１２では、変数INCNTの値に変数INFLGの値を加算して、その加算値を変数INCNTの新たな値とする。また、ステップＳ１２では、変数EDGCNTの値に変数EDGFLGの値を加算して、その加算値を変数EDGCNTの新たな値とする。
【００５８】
続くステップＳ１３では、変数EDGCNTの値が定数EDGCNTTHより大きいか否かを判定して、変数EDGCNTの値が定数EDGCNTTHより大きければステップＳ１４へ進み、変数EDGCNTの値が定数EDGCNTTH以下であればステップＳ１１へ戻る。すなわち、ステップＳ１３において変数EDGCNTの値が定数EDGCNTTHより大きくなったと判定されるまで、ステップＳ１１〜Ｓ１３それぞれの処理は行われる。
【００５９】
イコライザ制御部４０ＡにおけるステップＳ１１〜Ｓ１３それぞれの処理は、位相モニタ部５０における値ENABLEの出力と同様に、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。後者の場合、ステップＳ１２では、Ｍ期間それぞれに対して得られた変数INFLGの総和値を変数INCNTの値に加算し、Ｍ期間それぞれに対して得られた変数EDGFLGの総和値を変数EDGCNTの値に加算する。
【００６０】
ステップＳ１４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。すなわち、定数INCNTTHより変数INCNTの値が小さい場合には、値DAVALを増加させて、新たな値DAVALをＤＡ変換回路１１５へ通知する。変数EDGCNTの値から定数INCNTTHを差し引いた値より変数INCNTの値が大きい場合には、値DAVALを減少させて、新たな値DAVALをＤＡ変換回路１１５へ通知する。また、上記の２つの場合の何れでもない場合には、値DAVALを維持する。そして、ステップＳ１４の処理が終了すると、ステップＳ１０に戻り、これまでに説明した処理を繰り返す。
【００６１】
【数１】
【００６２】
以上のようなイコライザ制御部４０Ａの処理により、一定範囲（INCNTTH 〜 EDGCNT−INCNTTH）内に変数INCNT の値が存在するように値DAVALが調整され、イコライザ部１０Ａにおけるオフセット付与量（±Ｖoff）が調整される。このようにすることにより、イコライザ部１０Ａにおけるオフセット付与量が適正値に設定される。
【００６３】
また、イコライザ制御部４０Ａにおいて、位相モニタ部５０から出力された値ENABLEが有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値である場合）には、その間の値Ｄおよび値ＤＮは値DAVALの更新の際に参照され、イコライザ部１０Ａにおけるデジタル信号のレベル調整量の制御は行われる。
【００６４】
しかし、イコライザ制御部４０Ａにおいて、位相モニタ部５０から出力された値ENABLEが非有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値である場合、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値である場合）には、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいので、その間の値Ｄおよび値ＤＮは値DAVALの更新の際に参照されず、イコライザ部１０Ａにおけるデジタル信号のレベル調整量の制御は停止される。
【００６５】
このようにして、第１実施形態に係るクロックデータ復元装置１Ａでは、デジタル信号が伝送時に被る損失が変動する場合等にも、イコライザ部１０Ａにおけるデジタル信号のレベル調整量（オフセット付与量）が適正値に設定されて、より正確にクロック信号およびデータが復元され得る。
【００６６】
（第２実施形態）
図１０は、第２実施形態に係るクロックデータ復元装置１Ｂの構成図である。この図に示されるクロックデータ復元装置１Ｂは、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０Ｂ、サンプラ部２０Ｂ、クロック生成部３０、イコライザ制御部４０Ｂおよび位相モニタ部５０を備える。この図には、イコライザ部１０Ｂおよびサンプラ部２０Ｂそれぞれの回路構成が具体的に示されている。なお、第２実施形態におけるクロック生成部３０および位相モニタ部５０それぞれの構成は、第１実施形態の場合と同様である。
【００６７】
図１１は、第２実施形態に係るクロックデータ復元装置１Ｂにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０Ｂに入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０Ｂから出力されるデジタル値Ｄ(n)，値ＤＸ(n)，値ＥＨ(n)および値ＥＬ(n)のタイミングも示されている。
【００６８】
イコライザ部１０Ｂは、入力したデジタル信号のレベルを調整して当該調整後のデジタル信号（高周波成分を増幅した信号）をサンプラ部２０Ｂへ出力するものであって、ハイパスフィルタ回路（ＨＰＦ）２１１、増幅回路２１２および加算回路２１３を含む。ハイパスフィルタ回路２１１は、入力デジタル信号のうち高周波成分を選択的に通過させて増幅回路２１２へ出力する。増幅回路２１２は、ハイパスフィルタ回路２１１から出力された信号を増幅して加算回路２１３へ出力する。この増幅回路２１２における利得は、イコライザ部１０Ｂから出力される値ＧＨを受けて設定される。そして、加算回路２１３は、入力デジタル信号を入力するとともに、増幅回路２１２から出力された信号を入力して、これらを加算した結果をサンプラ部２０Ｂへ出力する。イコライザ部１０Ｂから出力されてサンプラ部２０Ｂへ入力されるデジタル信号は、入力デジタル信号の高周波成分が増幅されたものであり、伝送時にデジタル信号の高周波成分が被った損失が補償されたものとなる。
【００６９】
サンプラ部２０Ｂは、２個の比較回路２２１，２２２および４個のラッチ回路２２３〜２２６を含む。比較回路２２１は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、基準電圧値（＋ＶＡ）をも入力して、デジタル信号値が基準電圧値（＋ＶＡ）より大きいときには有意値を出力し、そうでないときには非有意値を出力する。比較回路２２２は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、基準電圧値（−ＶＡ）をも入力して、デジタル信号値が基準電圧値（−ＶＡ）より小さいときには有意値を出力し、そうでないときには非有意値を出力する。
【００７０】
ラッチ回路２２３は、比較回路２２１から出力された比較信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該比較信号の値ＥＨ(n)をサンプリングしホールドして出力する。ラッチ回路２２４は、比較回路２２２から出力された比較信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該比較信号の値ＥＬ(n)をサンプリングしホールドして出力する。
【００７１】
ラッチ回路２２５は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での該デジタル信号の値Ｄ(n)をサンプリングしホールドして出力する。ラッチ回路２２６は、イコライザ部１０Ｂから出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での該デジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。
【００７２】
このように、サンプラ部２０Ｂは、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)を出力し、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)を出力する。さらに、サンプラ部２０Ｂは、クロック信号ＣＫが指示する時刻でのデジタル信号値が基準電圧値（＋ＶＡ）より大きいときに有意値となる値ＥＨ(n)を出力し、クロック信号ＣＫが指示する時刻でのデジタル信号値が基準電圧値（−ＶＡ）より小さいときに有意値となる値ＥＬ(n)を出力する。
【００７３】
図１２は、イコライザ制御部４０Ｂにおける処理を説明するフローチャートである。イコライザ制御部４０Ｂは、位相モニタ部５０から出力された値ENABLEを用いるとともに、変数CNT，変数EECNT，変数EE，定数CNTTHおよび定数EECNTTHを用いて、イコライザ部１０Ｂに含まれる増幅回路２１２へ出力されるべき値ＧＨを求める。変数EEの値は、図１３に示される論理回路により、値ＥＨ(n)および値ＥＬ(n)から求められ、「EE(n)＝EH(n)＋EL(n)」と表される。
【００７４】
ステップＳ２０では、変数CNTおよび変数EECNTそれぞれの値を初期値０に設定する。続くステップＳ２１では、位相モニタ部５０から出力された値ENABLEが有意値であるか否かを判断して、値ENABLEが有意値であればステップＳ２２に進み、そうでなければステップＳ２１に留まる。ステップＳ２２では、変数CNTの値に値１を加算して、その加算値を変数CNTの新たな値とする。また、ステップＳ２２では、変数EECNTの値に変数EEの値を加算して、その加算値を変数EECNTの新たな値とする。
【００７５】
続くステップＳ２３では、変数CNTの値が定数CNTTHより大きいか否かを判定して、変数CNTの値が定数CNTTHより大きければステップＳ２４へ進み、変数CNTの値が定数CNTTH以下であればステップＳ２１へ戻る。すなわち、ステップＳ２３において変数CNTの値が定数CNTTHより大きくなったと判定されるまで、ステップＳ２１〜Ｓ２３それぞれの処理は行われる。
【００７６】
イコライザ制御部４０ＢにおけるステップＳ２１〜Ｓ２３それぞれの処理は、位相モニタ部５０における値ENABLEの出力と同様に、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。後者の場合、ステップＳ２２では、値Ｍを変数CNTの値に加算し、Ｍ期間それぞれに対して得られた変数EEの総和値を変数EECNTの値に加算する。
【００７７】
ステップＳ２４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。すなわち、定数EECNTTHより変数EECNTの値が小さい場合には、値GHを増加させて、新たな値GHを増幅回路２１２へ通知する。変数CNTの値から定数EECNTTHを差し引いた値より変数EECNTの値が大きい場合には、値GHを減少させて、新たな値GHを増幅回路２１２へ通知する。また、上記の２つの場合の何れでもない場合には、値GHを維持する。そして、ステップＳ２４の処理が終了すると、ステップＳ２０に戻り、これまでに説明した処理を繰り返す。
【００７８】
【数２】
【００７９】
以上のようなイコライザ制御部４０Ｂの処理により、一定範囲（EECNTTH 〜 CNT−EECNTTH）内に変数EECNT の値が存在するように値GHが調整され、イコライザ部１０Ｂに含まれる増幅回路２１２における増幅率が調整される。このようにすることにより、イコライザ部１０Ｂにおける高周波成分の増幅率が適正値に設定される。
【００８０】
また、イコライザ制御部４０Ｂにおいて、位相モニタ部５０から出力された値ENABLEが有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値である場合）には、その間の値Ｄおよび値ＤＮは値GHの更新の際に参照され、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量の制御は行われる。
【００８１】
しかし、イコライザ制御部４０Ｂにおいて、位相モニタ部５０から出力された値ENABLEが非有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値である場合、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値である場合）には、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいので、その間の値Ｄおよび値ＤＮは値GHの更新の際に参照されず、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量の制御は停止される。
【００８２】
このようにして、第２実施形態に係るクロックデータ復元装置１Ｂでは、デジタル信号が伝送時に被る損失が変動する場合等にも、イコライザ部１０Ｂにおけるデジタル信号のレベル調整量（高周波成分の増幅率）が適正値に設定されて、より正確にクロック信号およびデータが復元され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るクロックデータ復元装置１の概略構成図である。
【図２】本発明に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図３】第１実施形態に係るクロックデータ復元装置１Ａの構成図である。
【図４】第１実施形態に係るクロックデータ復元装置１Ａにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図５】クロック生成部３０に含まれる位相関係検出回路３１の入出力値の真理値表を示す図表である。
【図６】位相関係検出回路３１の回路図である。
【図７】位相モニタ部５０の回路図である。
【図８】第１実施形態に係るクロックデータ復元装置１Ａに含まれるイコライザ制御部４０Ａにおける処理を説明するフローチャートである。
【図９】第１実施形態に係るクロックデータ復元装置１Ａに含まれるイコライザ制御部４０Ａにおける処理で用いられる変数INFLGおよび変数EDGFLGそれぞれの値を求めるための回路図である。
【図１０】第２実施形態に係るクロックデータ復元装置１Ｂの構成図である。
【図１１】第２実施形態に係るクロックデータ復元装置１Ｂにおけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図１２】第１実施形態に係るクロックデータ復元装置１Ｂに含まれるイコライザ制御部４０Ｂにおける処理を説明するフローチャートである。
【図１３】第１実施形態に係るクロックデータ復元装置１Ｂに含まれるイコライザ制御部４０Ｂにおける処理で用いられる変数EEの値を求めるための回路図である。
【符号の説明】
【００８４】
１，１Ａ，１Ｂ…クロックデータ復元装置、１０，１０Ａ，１０Ｂ…イコライザ部、２０，２０Ａ，２０Ｂ…サンプラ部、３０…クロック生成部、４０，４０Ａ，４０Ｂ…イコライザ制御部、５０…位相モニタ部。
【特許請求の範囲】
【請求項１】
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
入力したデジタル信号のレベルを調整して、その調整後のデジタル信号を出力するイコライザ部と、
同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、前記イコライザ部から出力されたデジタル信号を入力し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫが指示する時刻ｔＣでの前記デジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、前記クロック信号ＣＫＸが指示する時刻ｔＸでの前記デジタル信号の値ＤＸ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔＣ＜ｔＸ、ｎは整数）、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを前記サンプラ部へ出力するクロック生成部と、
各期間Ｔ(n)において、前記イコライザ部から出力されたデジタル信号のレベル、または、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記イコライザ部における前記デジタル信号のレベル調整量の制御を行うイコライザ制御部と、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる位相モニタ部と、
を備えることを特徴とするクロックデータ復元装置。
【請求項２】
前記クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを出力する、ことを特徴とする請求項１記載のクロックデータ復元装置。
【請求項３】
前記位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する、ことを特徴とする請求項１記載のクロックデータ復元装置。
【請求項４】
前記位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内に前記ＵＰ信号および前記ＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる、ことを特徴とする請求項３記載のクロックデータ復元装置。
【請求項１】
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
入力したデジタル信号のレベルを調整して、その調整後のデジタル信号を出力するイコライザ部と、
同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、前記イコライザ部から出力されたデジタル信号を入力し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫが指示する時刻ｔＣでの前記デジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、前記クロック信号ＣＫＸが指示する時刻ｔＸでの前記デジタル信号の値ＤＸ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔＣ＜ｔＸ、ｎは整数）、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを前記サンプラ部へ出力するクロック生成部と、
各期間Ｔ(n)において、前記イコライザ部から出力されたデジタル信号のレベル、または、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記イコライザ部における前記デジタル信号のレベル調整量の制御を行うイコライザ制御部と、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる位相モニタ部と、
を備えることを特徴とするクロックデータ復元装置。
【請求項２】
前記クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを出力する、ことを特徴とする請求項１記載のクロックデータ復元装置。
【請求項３】
前記位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する、ことを特徴とする請求項１記載のクロックデータ復元装置。
【請求項４】
前記位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内に前記ＵＰ信号および前記ＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる、ことを特徴とする請求項３記載のクロックデータ復元装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−９９０１７（Ｐ２００８−９９０１７Ａ）
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願番号】特願２００６−２７８９９４（Ｐ２００６−２７８９９４）
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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