【課題】Ｎ（Ｎは３以上の整数）チャネルの信号を伝送すること。
【解決手段】各チャネルＣＨ１〜ＣＨ５のうち、クロック源が共通のチャネルの中からクロック源に同期している正常な一のクロックを選択するＭ（Ｍは１以上Ｎ未満の整数）個のクロック選択部１５０と、クロック選択部１５０が選択したクロックのジッタを抑圧するＭ個のジッタ抑圧部１６０とを備える。 （もっと読む）

【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。 （もっと読む）

【課題】後段側の装置を軽量に設計することのできるＧＰＳジッタ低減装置を得る。
【解決手段】位相比較調整処理部１０５は、ＧＰＳ１１が出力する１ＰＰＳと、出力パルス生成部１０４から出力される平滑化された１ＰＰＳとの位相差をカウントし、位相差目標値と比較して、固定値にて調整を実施する。出力パルス生成部１０４は、移動平均処理部１０３の出力と、位相比較調整処理部１０５の調整値に基づいて平滑化した１ＰＰＳを生成する。 （もっと読む）

【課題】データを複数のレーンに振り分け、レーン毎にアライメントマーカを挿入して行われるデータ通信における、アライメントマーカの誤設定を検出する。
【解決手段】受信装置に含まれる整列同期回路において、アライメントマーカ検出回路１１０−０〜１１０−（ｎ−１）がライン０〜ライン（ｎ−１）に含まれるアライメントマーカを検出する。そして、検出されたアライメントマーカの示すレーン番号が複数のラインについて同一であると判定した場合に、レーン番号重複判定回路１３０がアライメントマーカ重複を示す信号を出力する。 （もっと読む）

【課題】全レーンにおける全スキューパターンを補正する従来技術と比較して、より短時間でデスキューを完了することのできるデスキュー装置を得る。
【解決手段】ＤＱＰＳＫ変調方式を適用し、送信機（１０）のプリコーダの内側にプリスキュー回路（１３）が設けられており、Ｉチャネル、Ｑチャネルそれぞれ３レーン以上の複数レーンで構成され、干渉するレーンがＩチャネル、Ｑチャネルそれぞれ２レーンであり、複数レーンの信号をパラレル伝送した際に発生するレーン間のスキューを除去するデスキュー処理を行うデスキュー装置であって、オフラインでトレーニングを送信することによりデスキュー処理を行う際に、１レーンずつトレーニングを送信することで、Ｉチャネルの複数レーンと、Ｑチャネルの複数レーンのタイミングが一致するレーンの組み合わせを順次特定していく。 （もっと読む）

【課題】１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。 （もっと読む）

【課題】固定発振器を設置することなく、クロック信号の精度を保つ。
【解決手段】本願に開示する技術は、一つの様態によれば、対向装置から送信された多重化信号を用いて、対向装置のエラーを検出する。また、本願に開示する技術は、多重化信号を逆多重化して得られた複数の信号から、位相同期時に各信号の位相を補償した量を示すスタッフ信号を抽出し、対向装置のエラーが検出された場合には、抽出されたスタッフ信号を所定のスタッフ信号と入れ換える。そして、本願に開示する技術は、入れ換えられたスタッフ信号を用いて、各信号の位相を補正するデスタッフ処理を実行する。 （もっと読む）

【課題】受信側でのデータの待ち合わせ時間を短くし、送信側と受信側との間に生ずるレイテンシを小さくする。
【解決手段】シリアル転送装置１は、データを送信する送信部２と、データを受信する受信部３と、送信部２と受信部３とを接続し、データを伝送する複数のシリアル伝送路４と、受信部３において、各シリアル伝送路４のスキューに関するレーン間スキュー情報を生成し、レーン間スキュー情報を送信部２に送信するレーン間スキュー情報生成部５と、送信部２において、レーン間スキュー情報に基づいてデータの各シリアル伝送路４への振り分けを決定する変換ルールを生成するデータ変換ルール生成部６とを備える。 （もっと読む）

【課題】回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路の提供。
【解決手段】２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路ＳＣと、サンプリング回路ＳＣによりサンプリングされた入力データとリカバリクロックとの周波数差を検出する周波数検出回路ＦＤと、サンプリング回路ＳＣによりサンプリングされた入力データとリカバリクロックとの位相差を検出する位相検出回路ＰＤと、少なくとも位相検出回路ＰＤにより検出された位相差に基づいて、サンプリング回路ＳＣに対し、リカバリクロックを出力する電圧制御発振回路ＶＣＯと、入力データとして表示データを受信している間、周波数検出回路ＦＤの動作を停止する周波数検出制御回路ＦＤＣと、を備えるクロックデータリカバリ回路。 （もっと読む）

【課題】シリアル通信を用いてクロックの異常動作を検知することで、クロックの異常動作によるシステムの誤作動を防止するクロック異常検知システムを提供する。
【解決手段】クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 （もっと読む）

【課題】送信装置から受信装置へ可変長パケットを送信する際に、可変長パケット毎の伝送遅延の揺らぎを抑制する。
【解決手段】送信装置１は、受信側のクロックを送信側のクロックに同期させるために必要なクロック情報を含むＩＰパケットに対し、優先用入力バッファ１１−１において遅延量を算出し、ＴＬＶパケットにカプセル化し、スロットに格納してフレームを構成し、変調信号を受信装置２へ送信する。受信装置２は、送信装置１から変調信号を受信し、フレームを構成するスロットを生成し、ＩＰパケットにデカプセル化し、パケット振り分け部２２においてクロック情報を含むＩＰパケットを振り分け、優先用出力バッファ２４−１において遅延量に基づいて滞留設定時間を算出し、滞留設定時間分遅延させた後出力する。これにより、ＩＰパケット毎の伝送遅延の揺らぎを一定にすることができる。 （もっと読む）

【課題】無線伝送装置にジッタを抑圧する機能を盛り込むにあたり、回路規模の大型化や複雑化を回避したり、開発作業の負担を軽減することを可能にする。
【解決手段】マッピング処理が施された伝送データＤ２を前段の無線伝送装置１３から受信し、後段の無線伝送装置１５へ中継する無線伝送装置１であって、受信した伝送データＤ２からクロック信号ＣＫ３を抽出し、受信した伝送データＤ２とともに出力する受信回路４１と、受信した伝送データＤ２にデマッピング処理を施すデマッピング回路２１と、デマッピング後のデータＤ３をクロック信号ＣＫ３に従う速度で書き込むとともに、書き込んだデータＤ３を平滑化クロックＳＣＫに従う速度で読み出す平滑化用バッファメモリ３と、平滑化用バッファメモリ３の残容量に基づいて平滑化クロックＳＣＫを生成する平滑化クロック生成回路４とを備える。 （もっと読む）

【課題】同期伝送装置及びジッタ抑圧方法に関し、入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近で発生するピークジッタを抑圧する。
【解決手段】入力クロックを自装置内のシステムクロックでリタイミングした基準クロックを生成するディジタル回路１５＿１と、基準クロックに同期した出力クロックを生成するＰＬＬ回路１５＿２と、入力クロックの周波数偏差とシステムクロックの周波数偏差との接近を検出する周波数偏差接近検出部１＿１と、該周波数偏差の接近が検出されたとき、該周波数偏差の差が増大するよう、システムクロックの発振器１＿３の発振周波数を調整する周波数調整部１＿２を備える。 （もっと読む）

本発明は、変動遅延の影響を受けるパケットを運ぶネットワークにおいて、送信再同期化の発生を検出するための方法、ネットワーク・エンティティ及びコンピュータ・プログラムに関する。本発明は、更に、パケット・データのプレイアウト時間を適応的に変更することに関する。本発明を実施する方法によれば、パケットはネットワーク・エンティティで受信され、それらをジッタ保護時間だけ遅延させて、ネットワーク・エンティティにより転送される。本方法には、少なくとも複数の受信データ・パケットのためのデータ・パケット到着時間のジッタに対応する値を含む到着時間ジッタ値の集合を、所定の期間で決定すること（Ｓ１１０）を含む。本方法には、決定した到着時間ジッタ値の集合に含まれる値の間で最大の差であるピーク・トゥ・ピーク値を決定すること（Ｓ１２０）と、少なくとも一つの到着時間ジッタ値が上側閾値より大きいか、少なくとも一つの到着時間ジッタ値が下側閾値より小さいということが検証されると、範囲外の条件を検出すること（Ｓ１３０）を更に含む。更に、本方法は、範囲外の条件が検出されると、ピーク・トゥ・ピーク値をジッタ保護時間と比較すること（Ｓ１４０）と、比較に基づき再同期化が生じたこと検出すること（Ｓ１５０）とを備える。
（もっと読む）

【課題】
従来のジッタ検出方法は複雑な回路構成でコストが高くなるという問題があった。また、複数のジッタ周波数に対応してアラーム検出を行うことは難しかった。
【解決手段】
本発明のジッタ異常検出回路は、クロック信号のジッタ異常を検出するジッタ異常検出回路において、前記クロック信号を複数の周波数に分周する複数の分周部と、前記クロック信号より周波数の高い高速クロックを発生する高速クロック信号発生部と、前記複数の分周部の出力信号の位相幅を前記高速クロック信号でカウントする複数のカウンタ部と、前記複数のカウンタ部がカウントするカウント値を前記分周部の出力信号の１周期分の時間保持する複数の保持部と、前記複数の保持部に保持された１周期前のカウント値と当該保持部に対応する前記カウンタ部が出力する最新のカウント値との差が予め指定した閾値以上である場合にジッタ異常を検出する検出部とを有することを特徴とする。 （もっと読む）

【課題】エラーが発生する前にエラー発生の予兆を知る。
【解決手段】データ入力信号Ｄｉｎからデータ入力信号Ｄｉｎに係るクロック信号ＣＫ１を再生するクロック再生回路１１と、再生されたクロック信号ＣＫ１に同期すると共に再生されたクロック信号ＣＫ１に対して一定の位相差を有する１または２以上のサンプリングクロック信号ＣＫ２、ＣＫ３を生成するサンプリングクロック生成回路１２と、１または２以上のサンプリングクロック信号ＣＫ２、ＣＫ３および再生されたクロック信号ＣＫ１によってそれぞれデータ入力信号Ｄｉｎをサンプルホールドするサンプルホールド回路１３と、サンプルホールド回路１３のそれぞれのサンプリング結果の論理値の全てが同一ではない場合にエラー予兆信号Ｅｐを出力するエラー判定回路１４と、を備える。 （もっと読む）

【課題】クロック供給装置において、ルート変更による遅延ばらつきに起因するクロックのジッタを抑圧することができることを目的とする。
【解決手段】ＩＰ網から同期フレームパケットを受信してタイミング信号を生成する受信手段と、受信手段で生成したタイミング信号と内部発振手段で生成したクロックとの位相比較を行う位相比較手段と、位相比較結果のカウント値の統計処理を行って得た位相差の変動量の傾向から同期フレームパケットの周波数変化を検出する位相変動検出手段と、位相変動検出手段で同期フレームパケットの周波数変化を検出したときに内部発振手段の発振周波数を制御する発振周波数制御手段とを有する。 （もっと読む）

送信器と受信器との間でのデータ通信中に過渡事象によって引き起こされる、データとタイミング基準信号との間の位相誤差を動的に補正するシステムについて記載されている。本システムは、動作中に、過渡事象に対する１つ以上の位相オフセット値をオフセットテーブルに格納する。構成要素である位相オフセット値は、過渡事象によって引き起こされる位相誤差に関連付けられている。本システムは、その過渡事象の次の発生を検出すると、１つ以上の位相オフセット値に基づいて、データとタイミング基準信号との間の位相関係を調節する。 （もっと読む）

【課題】デスキューのための送受信装置及びレーンを用意することなく、低コストでかつ帯域を有効利用する。
【解決手段】本発明は、フレーム同期情報を示す特定バイトがパラレル化した際に、レーン毎に異なるパターンとなることを利用してパターンマッチングを行ってパラレル化したレーン間のスキュー量を調整するものであり、パターンマッチング信号を検出した後に、固定遅延と可変遅延を信号に付与し、可変遅延設定に要する時間以上の遅延を固定遅延により付与する。また、レーン毎に検出するパターンマッチング信号とフレーム同期外れの両方を検出する。また、パラレル化する際に、パラレル数ｎとインタリーブするビット数ｍの場合、ｎ×ｍが伝送フレームの総ビット数の約数とならないようにｎとｍを決定する。 （もっと読む）

【課題】最大ループ帯域幅を維持する一方で出力ジッタ対する上限を保証するシステムおよび方法を提供する。
【解決手段】バッファに格納された複数のトランスポートパケットの少なくとも一部は第１のタイムスタンプ値を含む。第１の位相ロックループは第１のタイムスタンプ値のストリームを受信し、第１のタイムスタンプ値のストリームの変化レートおよび位相蓄積レートを第１のループに搬送する可変レートタイミング信号ストリームを生成する。第２の位相ロックループは可変レートタイミング信号ストリームを受信し、可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する。インターバルタイマーは、バッファからのトランスポートパケットを解放するために、安定レートタイミング信号ストリームに応答する。 （もっと読む）