受信回路及びサンプリングクロック制御方法
【課題】１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路及びサンプリングクロック制御方法に関する。
【背景技術】
【０００２】
送受信する情報量の増加に伴い、システム、基板あるいは半導体チップ上のＩ／Ｏチャネル数は増加している。多チャネルの信号送受信を行うには、クロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路を多チャネル集積化する技術が必要である。アナログ回路の使用を減らし高集積化に適した方式としてオーバーサンプリング方式がある。
【０００３】
図１は受信回路内のＣＤＲ回路の構成を示すブロック図であり、図２は図１のＣＤＲ回路の動作を説明するための図である。図２において、入力データ２０１はデューティサイクルディストーション（ＤＣＤ）なしの入力データを示し、入力データ２０３はＤＣＤありの入力データを示す。サンプリングポイント２０２は入力データ２０１に対するサンプリングポイントであり、サンプリングポイント２０４は入力データ２０３に対するサンプリングポイントである。ＤＣＤの詳細は後述する。まず、ＤＣＤなしの入力データ２０１が入力された場合のＣＤＲ回路の動作を説明する。１ユニットインターバル（ＵＩ）は、入力データが処理される１データビットの継続時間であり、ビットクロックの１周期である。
【０００４】
図１において、多位相クロック発生回路１０１は、１サイクル内で複数の異なる位相のクロック信号を生成する。分周器１０２は、多位相クロック発生回路１０１により生成されたクロック信号を分周し、クロック信号ｃｌｋを出力する。オーバーサンプリング回路１０３は、多位相クロック発生回路１０１で生成された複数の異なる位相のクロック信号により入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データｄｉｎに対して複数サンプルのデジタルデータを出力する。図１の入力データｄｉｎは、例えば図２の入力データ２０１である。入力データ２０１は、１ユニットインターバル当たり例えば４サンプルのデジタルデータにオーバーサンプリングされる。１サイクルは、例えば２ユニットインターバル（ＵＩ）である。オーバーサンプリング回路１０３は、例えば１サイクル（２ユニットインターバル）に８サンプルのデジタルデータを出力する。
【０００５】
逆多重化回路１０４は、分周器１０２の分周クロック信号に同期し、オーバーサンプリング回路１０３により出力されるデジタルデータをシリアルからパラレルに変換し、変換したデジタルデータをデータバウンダリ判定回路１０５に出力する。逆多重化回路１０４により、デジタルデータのビットレートは後段の回路が処理可能なビットレートにまで低下する。
【０００６】
データバウンダリ判定回路１０５は、逆多重化回路１０４により出力されたデジタルデータを入力し、１ユニットインターバルの両端の２個のデータバウンダリを判定し、その２個のデータバウンダリの中央のデジタルデータｄｏｕｔを出力する。ＣＤＲ回路は、入力データｄｉｎを基に正しいデータｄｏｕｔ及びクロック信号ｃｌｋを復元することができる。
【０００７】
次に、ＤＣＤについて説明する。ＤＣＤなしの入力データ２０１は、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。ＤＣＤなしの入力データ２０１では、入力データ２０１を生成するための送信回路のクロック信号のデューティ比が５０％である。そのため、入力データ２０１では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル２１１はサンプリング数が４サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル２１２はサンプリング数が４サンプルであり、両者の１ユニットインターバルの期間及び１ユニットインターバル当たりのサンプリング数は同じである。すべての１ユニットインターバルのサンプリング数は４サンプルであるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【０００８】
ＤＣＤありの入力データ２０３も、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。ＤＣＤありの入力データ２０３では、入力データ２０３を生成するための送信回路のクロック信号のデューティ比が５０％より大きい。そのため、入力データ２０３では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル２２１は、期間が長くなり、サンプリング数が５サンプルである。また、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル２２２は、期間が短くなり、サンプリング数が３サンプルである。これがＤＣＤである。クロック信号が高周波数になると、半導体プロセス上の原因によりクロック信号の立ち上がりエッジと立ち下がりエッジのタイミングにずれが生じやすくなり、クロック信号のデューティ比は５０％より多くなるようにずれたり、小さくなるようにずれたりする。ＤＣＤありの入力データ２０３は、奇数番目の１ユニットインターバル２２１の期間がすべて同じであり、偶数番目の１ユニットインターバル２２２の期間がすべて同じである。期間が長い奇数番目の１ユニットインターバル２２１と期間が短い偶数番目の１ユニットインターバル２２２を１サイクルとして周期的に繰り返される。ＤＣＤにより、偶数番目の１ユニットインターバル２２２は、期間が短くなり、サンプリング数が少なくなり、データの復元精度が劣化する問題がある。
【０００９】
抽出クロック信号に同期した再生データ信号を出力するデジタルＰＬＬ回路において、サンプルデータ信号を遅延させることにより、抽出クロック信号に同期した再生データ信号を高速かつ少ない誤差で出力するデジタルＰＬＬ回路が知られている（例えば、特開平１１−１６８４５５号公報参照）。
【００１０】
また、受信信号のパルス幅が伝送速度から算出したビット長の数倍の値から予め定められた範囲にある場合にはパルス幅の自然数の数分の１を基準として同期タイミングを認識し、その同期タイミングで復調信号受信用サンプリングクロックを作成すると共にデータ受信動作を行う信号判定器が知られている（例えば、特開平１０−３２５６６号公報参照）。
【００１１】
また、入力データの位相情報を検出し、位相情報に基づいて入力データをサンプリングするデータリカバリ方法であって、入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が小さくなるように位相情報を補正する工程と、を含むデータリカバリ方法が知られている（例えば、特開２００９−７７１３４号公報参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−１６８４５５号公報
【特許文献２】特開平１０−３２５６６号公報
【特許文献３】特開２００９−７７１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路及びサンプリングクロック制御方法を提供することである。
【課題を解決するための手段】
【００１４】
受信回路は、１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路とを有する。
【発明の効果】
【００１５】
クロック信号の位相を制御することにより、１ユニットインターバルに対するサンプリング数を一定に保つことができる。
【図面の簡単な説明】
【００１６】
【図１】受信回路内のＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路の動作を説明するための図である。
【図３】第１の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図４】図３のＣＤＲ回路の動作を説明するための図である。
【図５】図３のオーバーサンプリング回路の構成例を示す図である。
【図６】図３の逆多重化回路の構成例を示す図である。
【図７】図３のデータバウンダリ判定回路の構成例を示す図である。
【図８】図７のデータバウンダリ判定回路の動作を説明するための図である。
【図９】図３のクロック位相制御回路の構成例を示す図である。
【図１０】図３の多位相クロック発生回路の構成例を示す図である。
【図１１】図９のクロック位相制御回路のクロック位相制御方法を説明するための図である。
【図１２】第１の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図１３】第２の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図１４】図１３のインタリーブアナログデジタル変換回路の構成例を示す図である。
【図１５】図１３のイコライザ回路の構成例を示す図である。
【図１６】第２の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図１７】第３の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図１８】図１７のイコライザ回路の構成例を示す図である。
【図１９】図１７のクロック位相制御回路の構成例を示す図である。
【図２０】第３の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図２１】第１の実施形態による受信回路の構成例を示す図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図２１は、第１の実施形態による受信回路２１００の構成例を示す図である。受信回路２１００は、アンプ２１０１及びＣＤＲ回路２１０２を有し、送信回路からケーブルを介してデータＩＮを入力し、データｄｏｕｔ及びクロック信号ｃｌｋを出力する。アンプ２１０１は、データＩＮを増幅し、増幅したデータｄｉｎをＣＤＲ回路２１０２に出力する。ＣＤＲ回路２１０２は、データｄｉｎを入力し、データｄｉｎを基にデータｄｏｕｔ及びクロック信号ｃｌｋを出力する。データｄｏｕｔ及びクロック信号ｃｌｋは、受信回路２１００の後段の信号処理回路で信号処理される。
【００１８】
図３は第１の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図であり、図４は図３のＣＤＲ回路２１０２の動作を説明するための図である。このＣＤＲ回路２１０２は、例えば、集積回路チップ内、チップ間（装置内、装置間）でビットレートの高い信号を送受信する高速Ｉ／Ｏ回路に適用される受信回路のＣＤＲ回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。１チャネル当たりのデータレートを増大させるためにクロックの情報をデータ信号に入れて伝送し、受信回路２１００のＣＤＲ回路２１０２によってクロック信号を復元することによって正しいタイミングでのデータ受信を行うことができる。
【００１９】
図４において、入力データ４０１はデューティサイクルディストーション（ＤＣＤ）なしの入力データを示し、入力データ４０３はＤＣＤありの入力データを示す。サンプリングポイント４０２は入力データ４０１に対するサンプリングポイントであり、サンプリングポイント４０４は入力データ４０３に対するサンプリングポイントである。１ユニットインターバル（ＵＩ）は、入力データが処理される１データビットの継続時間であり、ビットクロックの１周期である。
【００２０】
ＤＣＤなしの入力データ４０１は、入力データ４０１を生成するためのクロック信号のデューティ比が５０％である。そのため、入力データ４０１では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル４１１はサンプリング数が４サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル４１２はサンプリング数が４サンプルであり、両者の１ユニットインターバルの期間及び１ユニットインターバル当たりのサンプリング数は同じである。すべての１ユニットインターバルのサンプリング数は４サンプルであるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【００２１】
これに対し、ＤＣＤありの入力データ４０３は、入力データ４０３を生成するためのクロック信号のデューティ比が５０％より大きい。そのため、入力データ４０３では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル４２１は期間が長くなり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル４２２は期間が短くなる。これがＤＣＤである。この場合、奇数番目の１ユニットインターバル４２１ではサンプリングポイントの間隔を広くし、偶数番目の１ユニットインターバル４２２ではサンプリングポイントの間隔を狭くする。これにより、奇数番目の１ユニットインターバル４２１のサンプリング数は４サンプルとなり、偶数番目の１ユニットインターバル４２２のサンプリング数も４サンプルとなり、両者のサンプリング数は同じになる。ＤＣＤがある場合にも、すべての１ユニットインターバルのサンプリング数が４サンプルになるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【００２２】
図３に示すように、ＣＤＲ回路２１０２は、多位相クロック発生回路３０１、分周器３０２、オーバーサンプリング回路３０３、逆多重化回路３０４、データバウンダリ判定回路３０５、及びクロック位相制御回路３０６を有する。多位相クロック発生回路３０１は、１サイクル内で複数の異なる位相のクロック信号を生成する。分周器３０２は、多位相クロック発生回路３０１により生成されたクロック信号を分周し、クロック信号ｃｌｋを出力する。
【００２３】
図５は、図３のオーバーサンプリング回路３０３の構成例を示す図である。４倍のオーバーサンプリング回路３０３は、８個のデシジョンラッチ回路５００〜５０７を有し、多位相クロック発生回路３０１により生成されたクロック信号ｃｌｋを入力する。クロック信号ｃｌｋは、例えば、位相が異なる８個のクロック信号であり、具体的には０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号である。デシジョンラッチ回路５００〜５０７は、それぞれ、０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄｉｎをサンプリングし、サンプリングした１ビットのデジタルデータｄ０〜ｄ７を保持及び出力する。オーバーサンプリング回路３０３は、１サンプル当たり１ビットのデジタルデータを出力する。１サイクルは、例えば２ユニットインターバル（ＵＩ）である。オーバーサンプリング回路３０３は、多位相クロック発生回路３０１で生成された複数の異なる位相のクロック信号ｃｌｋにより入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル（ＵＩ）当たりの入力データｄｉｎに対して複数サンプルのデジタルデータを出力する。図３及び図５の入力データｄｉｎは、例えば図４の入力データ４０１である。入力データ４０１は、１ユニットインターバル当たり例えば４サンプルのデジタルデータにオーバーサンプリングされる。オーバーサンプリング回路３０３は、８個のクロック信号ｃｌｋに同期し、例えば１サイクル（２ユニットインターバル）に８サンプルのデジタルデータｄ０〜ｄ７を出力する。なお、図４において、ＤＣＤなしの入力データ４０１の１サイクル（２ユニットインターバル）とＤＣＤありの入力データ４０３の１サイクル（２ユニットインターバル）は長さが同じである。
【００２４】
図６は、図３の逆多重化回路３０４の構成例を示す図である。逆多重化回路３０４は、５個のラッチ回路６０１〜６０５を有する。フリップフロップ回路６１０は、ラッチ回路６０２〜６０５を有する。クロック信号ｃｌｋは、例えば、図３の分周器３０２が０度のクロック信号を２分周したクロック信号である。ラッチ回路６０１は、クロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄａｉｎをサンプリングし、サンプリングしたデータを保持及び出力する。入力データｄａｉｎは、例えば図５のデータｄ０である。ラッチ回路６０２は、クロック信号ｃｌｋの立ち下がりエッジに同期してラッチ回路６０１の出力データをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路６０３は、クロック信号ｃｌｋの立ち上がりエッジに同期してラッチ回路６０２の出力データをサンプリングし、サンプリングしたデータｄａ１を保持及び出力する。ラッチ回路６０４は、クロック信号ｃｌｋの立ち下がりエッジに同期して入力データｄａｉｎをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路６０５は、クロック信号ｃｌｋの立ち上がりエッジに同期してラッチ回路６０４の出力データをサンプリングし、サンプリングしたデータｄａ０を保持及び出力する。上記では、図５のシリアルデータｄ０を図６の２ビットのパラレルデータｄａ０及びｄａ１に変換する場合を説明した。同様に、図５のシリアルデータｄ１〜ｄ７もそれぞれ２ビットのパラレルデータに変換される。逆多重化回路３０４は、分周器３０２の分周クロック信号ｃｌｋに同期し、オーバーサンプリング回路３０３により出力される例えば８個のデジタルデータをシリアルからパラレルに変換し、変換した１６個のデジタルデータをデータバウンダリ判定回路３０５に出力する。例えば、入力データｄａｉｎのビットレートは１０Ｇｂｐsであり、出力データｄａ０及びｄａ１のビットレートは５Ｇｂｐｓである。逆多重化回路３０４は、出力データｄａ０，ｄａ１のビットレートを後段の回路が処理可能なビットレートにまで低下させる。
【００２５】
図７は図３のデータバウンダリ判定回路３０５の構成例を示す図であり、図８は図７のデータバウンダリ判定回路３０５の動作を説明するための図である。図８において、入力データ８０１は、ＤＣＤありの入力データであり、奇数番目の１ユニットインターバル８１１の期間が長く、偶数番目の１ユニットインターバル８１２の期間が短い。サンプリングポイント８０２は、入力データ８０１のサンプリングポイントである。奇数番目の１ユニットインターバル８１１ではサンプリング数が５サンプルあり、偶数番目の１ユニットインターバル８１２ではサンプリング数が３サンプルである。偶数番目の１ユニットインターバル８１２ではサンプリング数が少ないため、データ復元精度が劣化する。そこで、後述するクロック位相制御回路３０６により、データ復元精度を向上させる。
【００２６】
図７において、データバウンダリ判定回路３０５は、排他的論理和回路７０１、カウンタ７０２、バウンダリ判定回路７０３及びデータ判定回路７０４を有する。排他的論理和回路７０１は、逆多重化回路３０４からの入力データｄｂｉｎの時系列で隣接する２個のデータの排他的論理和信号を出力する。「０」のデータ及び「０」のデータの排他的論理和は「０」であり、「０」のデータ及び「１」のデータの排他的論理和は「１」であり、「１」のデータ及び「０」のデータの排他的論理和は「１」であり、「１」のデータ及び「１」のデータの排他的論理和は「０」である。すなわち、時系列データが変化すると排他的論理和回路７０１の出力信号は「１」になり、時系列データが変化しなければ排他的論理和回路７０１の出力信号は「０」になる。これにより、図４の１サイクル（２ユニットサイクル）内の８個のサンプリングポイントにおいて、時系列データの変化点を検出することができる。具体的には、図８において、「０」のサンプリングポイント及び「５」のサンプリングポイントが時系列データの変化点として検出される。カウンタ７０２は、排他的論理和回路７０１の出力信号が「１」になるサンプリングポイントをカウントする。入力データｄｂｉｎは長期的にはランダムであるので、「０」のサンプリングポイント及び「５」のサンプリングポイントのカウント値が大きくなる。バウンダリ判定回路７０３は、カウンタ７０２のカウント値を基に、１ユニットインターバルの両端の２個のデータバウンダリＢＤ１及びＢＤ２を判定する。具体的には、カウント値が大きい「０」のサンプリングポイント及び「５」のサンプリングポイントをそれぞれデータバウンダリＢＤ１及びＢＤ２として判定する。データ判定回路７０４は、入力データｄｂｉｎにおいて、２個のデータバウンダリＢＤ１及びＢＤ２の中央のデジタルデータｄｏｕｔを出力する。以上のように、データバウンダリ判定回路３０５は、逆多重化回路３０４により出力されたデジタルデータを入力し、１ユニットインターバルの両端の２個のデータバウンダリＢＤ１，ＢＤ２を判定し、その２個のデータバウンダリＢＤ１，ＢＤ２の中央のデジタルデータｄｏｕｔを出力する。データバウンダリ判定回路３０５は、上記の検出したデジタルデータの時系列の変化点をカウントするカウンタ７０２を有し、カウントの値に応じて２個のデータバウンダリＢＤ１及びＢＤ２を判定する。ＣＤＲ回路２１０２は、入力データｄｉｎを基にデータｄｏｕｔ及びクロック信号ｃｌｋを復元することができる。
【００２７】
図９は、図３のクロック位相制御回路３０６の構成例を示す図である。クロック位相制御回路３０６は、減算回路９０１、ＤＣＤ判定回路９０２及び位相コード生成回路９０３を有する。減算回路９０１は、データバウンダリＢＤ１及びＢＤ２の減算を行い、減算結果をデータバウンダリＢＤ１及びＢＤ２の位相差として出力する。ＤＣＤ判定回路９０２は、減算回路９０１の出力信号を入力し、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはダウン信号を出力し、４のときにはステイ信号を出力し、５〜７のときにはアップ信号を出力する。例えば、図８のＤＣＤありの入力データ８０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が５であるので、ＤＣＤ判定回路９０２はアップ信号を出力する。また、図４のＤＣＤなしの入力データ４０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。
【００２８】
図１１は、図９のクロック位相制御回路３０６のクロック位相制御方法を説明するための図である。入力データ１１０１は、ＤＣＤありの入力データであり、図８の入力データ８０１と同じ入力データである。位相コード変更前のサンプリングポイント１１０２は、クロック位相制御回路３０６の位相コード変更前のサンプリングポイントであり、奇数番目の１ユニットインターバル１１１１のサンプリング数は５、偶数番目の１ユニットインターバル１１１２のサンプリング数は３である。ＤＣＤありの入力データ１１０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバル１１１１のサンプリング数が５であるので、ＤＣＤ判定回路９０２はアップ信号を出力する。位相コード生成回路９０３は、アップ信号を入力すると、位相コード変更後のサンプリングポイント１１０３になるように位相コードＰＳを生成する。位相コード変更後のサンプリングポイント１１０３は、位相コード変更前のサンプリングポイント１１０２に対して、奇数番目の１ユニットインターバル１１２１のサンプリング数が減り、偶数番目の１ユニットインターバル１１２２のサンプリング数が増えている。具体的には、奇数番目の１ユニットインターバル１１２１ではサンプリングポイントの間隔を広くすることによりサンプリング数を減らし、偶数番目の１ユニットインターバル１１２２ではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やす。すなわち、奇数番目の１ユニットインターバル１１２１ではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らし、偶数番目の１ユニットインターバル１１２２ではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やす。具体的には、位相コード変更後のサンプリングポイント１１０３は、位相コード変更前のサンプリングポイント１１０２に対して、「０」のサンプリングポイントの位相を変えず、「１」のサンプリングポイントの位相を「＋１」の遅延量だけ遅延させ、「２」のサンプリングポイントの位相を「＋２」の遅延量だけ遅延させ、「３」のサンプリングポイントの位相を「＋３」の遅延量だけ遅延させ、「４」のサンプリングポイントの位相を「＋３」の遅延量だけ遅延させ、「５」のサンプリングポイントの位相を「＋２」の遅延量だけ遅延させ、「６」のサンプリングポイントの位相を「＋１」の遅延量だけ遅延させ、「７」のサンプリングポイントの位相を変えない。位相コード変更後のサンプリングポイント１１０３は、奇数番目の１ユニットインターバル１１２１のサンプリング数が４であり、偶数番目の１ユニットインターバル１１２２のサンプリング数も４であり、両者はサンプリング数が同じである。これにより、すべての１ユニットインターバルで高精度のデータ復元を行うことができる。なお、１ユニットインターバルのサンプリング数が６以上であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に４に近づく。
【００２９】
図４のＤＣＤなしの入力データ４０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。また、図１１の位相コード変更後のサンプリングコード１１０３では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。位相コード生成回路９０３は、ステイ信号を入力すると、現在出力している位相コードＰＳを変更せずに維持する。これにより、すべての１ユニットインターバルのサンプリング数が同じ状態を維持することができる。
【００３０】
また、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が１〜３であるときには、ＤＣＤ判定回路９０２はダウン信号を出力する。位相コード生成回路９０３は、ダウン信号を入力すると、下記の位相コード変更後のサンプリングポイントになるように位相コードＰＳを生成する。位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、奇数番目の１ユニットインターバルのサンプリング数が増え、偶数番目の１ユニットインターバルのサンプリング数が減る。具体的には、奇数番目の１ユニットインターバルではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やし、偶数番目の１ユニットインターバルではサンプリングポイントの間隔を広くすることによりサンプリング数を減らす。すなわち、奇数番目の１ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やし、偶数番目の１ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らす。具体的には、位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、「０」のサンプリングポイントの位相を変えず、「１」のサンプリングポイントの位相を「−１」の遅延量だけ遅延させ、「２」のサンプリングポイントの位相を「−２」の遅延量だけ遅延させ、「３」のサンプリングポイントの位相を「−３」の遅延量だけ遅延させ、「４」のサンプリングポイントの位相を「−３」の遅延量だけ遅延させ、「５」のサンプリングポイントの位相を「−２」の遅延量だけ遅延させ、「６」のサンプリングポイントの位相を「−１」の遅延量だけ遅延させ、「７」のサンプリングポイントの位相を変えない。なお、１ユニットインターバルのサンプリング数が２以下であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に４に近づく。
【００３１】
図１０は、図３の多位相クロック発生回路３０１の構成例を示す図である。多位相クロック発生回路３０１は、バッファ回路１００１〜１００３及び電流源１００４，１００５を有する。バッファ回路１００１は、０度のクロック信号ｃｌｋ０００及び１８０度のクロック信号ｃｌｋ１８０の差動信号を増幅して出力する。バッファ回路１００２は、９０度のクロック信号ｃｌｋ０９０及び２７０度のクロック信号ｃｌｋ２７０の差動信号を増幅して出力する。バッファ回路１００３は、バッファ回路１００１及び１００２の正出力端子の信号を足し合わせた信号とバッファ回路１００１及び１００２の負出力端子の信号を足し合わせた信号を増幅し、クロック信号ｏｕｔ及びｏｕｔｘを出力する。クロック信号ｏｕｔは０度のクロック信号ｃｌｋとして図５のオーバーサンプリング回路３０３に供給され、クロック信号ｏｕｔｘは１８０度のクロック信号ｃｌｋとして図５のオーバーサンプリング回路３０３に供給される。
【００３２】
電流源１００４は、位相コードＰＳに応じて、バッファ回路１００１において、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを足し合わせる比率を電流制御することができる。電流源１００５は、位相コードＰＳに応じて、バッファ回路１００２において、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを足し合わせる比率を電流制御することができる。クロック信号ｏｕｔ及びｏｕｔｘは、位相コードＰＳに応じて、０度〜９０度の遅延量が付与される。
【００３３】
図１０の回路において、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを入れ替えた回路を設け、さらに、図１０の回路において、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを入れ替えた回路を設け、さらに、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを入れ替え、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを入れ替えた回路を設ける。これにより、図５のオーバーサンプリング回路３０３に供給する０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度の８個のクロック信号ｃｌｋを生成することができる。また、その８個のクロック信号は位相コードＰＳにより遅延させることが可能であるので、０度〜３６０度のすべての位相範囲内の８個のクロック信号を生成することができる。
【００３４】
図５のオーバーサンプリング回路３０３に供給する０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度の８個のクロック信号ｃｌｋは、位相コードＰＳに応じて、遅延量が制御される。この制御により、図１１の位相コード変更後のサンプリングポイント１１０３に示すように、すべての１ユニットインターバルのサンプリング数を同じにすることができる。
【００３５】
なお、図１０の回路の他、クロック信号の位相の遅延量は遅延回路により変化させてもよい。
【００３６】
図１１に示すように、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より多いときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を少なくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を多くするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３７】
具体的には、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より多いときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３８】
また、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より少ないときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を多くし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を少なくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３９】
具体的には、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より少ないときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００４０】
図１２は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ１２０１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ１２０２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ１２０３へ進み、ＤＣＤなしのときにはステップＳ１２０４へ進む。ステップＳ１２０３では、位相コード生成回路９０３（図９）は、ダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。クロック位相制御回路３０６は、ＤＣＤありと判定すると、フィードバック制御により多位相クロック発生回路３０１で生成されるクロック信号の位相間隔を変更する。これにより、オーバーサンプリング回路３０３は、変更された位相間隔のクロック信号で次回以降の入力データに対してオーバーサンプリングを行う。その後、ステップＳ１２０４へ進む。ステップＳ１２０４では、一定サイクル待機し、ステップＳ１２０２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束する。クロック位相制御回路３０６は、すべての１ユニットインバーバル（隣接する１ユニットインターバル）のサンプリング数が一定になるように多位相クロック発生回路３０１で生成するクロック信号の位相を制御することができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。なお、処理の最初は、信頼性の低いデータが復元されるので、初期設定期間として復元されたデータを廃棄するようにしてもよい。
【００４１】
なお、オーバーサンプリング回路３０３において、多位相クロック信号の１サイクルを２ユニットインターバル以上の長さにすれば、逆多重化を行うことができる。例えば、１サイクルが２ユニットインターバルの場合には、２：１の逆多重化が行われる。
【００４２】
（第２の実施形態）
図１３は、第２の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図である。本実施形態（図１３）は、第１の実施形態（図３）に対して、オーバーサンプリング回路３０３の代わりにインタリーブアナログデジタル変換回路１３０１を設け、イコライザ回路１３０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。インタリーブアナログデジタル変換回路１３０１は、オーバーサンプリング回路の一種である。
【００４３】
図１４は、図１３のインタリーブアナログデジタル変換回路１３０１の構成例を示す図である。インタリーブアナログデジタル変換回路１３０１は、時分割で動作する８個のアナログデジタル変換回路１４００〜１４０７を有し、多位相クロック発生回路３０１により生成された８個のクロック信号ｃｌｋを入力する。アナログデジタル変換回路１４００〜１４０７は、それぞれ、０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄｉｎをアナログからデジタルに変換し、変換した複数ビットのデジタルデータｄ０〜ｄ７を保持及び出力する。例えば、デジタルデータｄ０は４〜６ビットであり、同様に、デジタルデータｄ１〜ｄ７もそれぞれ４〜６ビットである。インタリーブアナログデジタル変換回路１３０１は、１サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路１４００〜１４０７を有する。インタリーブアナログデジタル変換回路１３０１は、複数の異なる位相のクロック信号ｃｌｋにより入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル（ＵＩ）当たりの入力データｄｉｎに対して複数サンプル（例えば４サンプル）のデジタルデータを出力するオーバーサンプリング回路である。第１の実施形態のオーバーサンプリング回路３０３は、それぞれが１ビットのデジタルデータｄ０〜ｄ７を出力する。これに対し、第２の実施形態のインタリーブアナログデジタル変換回路１３０１は、それぞれが複数ビットのデジタルデータｄ０〜ｄ７を出力する。
【００４４】
図１５は、図１３のイコライザ回路１３０２の構成例を示す図である。イコライザ回路１３０２は、複数ビットのデジタルデータｄｃｉｎの時系列波形に対して波形等化処理を行う。イコライザ回路１３０２は、減算回路１５０１，１５０３、スライサ回路１５０２、フリップフロップ回路１５０４，１５０５、乗算回路１５０６〜１５０８、及びアダプティブアルゴリズム回路１５０９を有し、逆多重化回路３０４から複数ビットのデジタルデータｄｃｉｎを入力する。乗算回路１５０８は、デジタルデータｄｃｉｎに係数Ｃ０を乗算して出力する。減算回路１５０１は、乗算回路１５０８の出力データから乗算回路１５０６及び１５０７の出力データを減算して出力する。スライサ回路１５０２は、減算回路１５０１が出力する複数ビットのデジタルデータをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータｄｃｏｕｔに変換して出力する。減算回路１５０３は、減算回路１５０１の出力データからスライサ回路１５０２の出力データを減算し、誤差ＥＲを出力する。アダプティブアルゴリズム回路１５０９は、誤差ＥＲを入力し、誤差ＥＲが最小になるような係数Ｃ０、Ｃ１及びＣ２を出力する。フリップフロップ回路１５０４は、スライサ回路１５０２が出力するデジタルデータｄｃｏｕｔを１ユニットインターバルだけ遅延して出力する。フリップフロップ回路１５０５は、フリップフロップ回路１５０４が出力するデータを１ユニットインターバルだけ遅延して出力する。すなわち、フリップフロップ回路１５０４からは１ユニットインターバルだけ遅延したデータが出力され、フリップフロップ回路１５０５からは２ユニットインターバルだけ遅延したデータが出力される。乗算回路１５０６は、フリップフロップ回路１５０４から出力される１ユニットインターバルだけ遅延したデータに対して係数Ｃ１を乗算し、減算回路１５０１に出力する。乗算回路１５０７は、フリップフロップ回路１５０５から出力される２ユニットインターバルだけ遅延したデータに対して係数Ｃ２を乗算し、減算回路１５０１に出力する。データｄｃｉｎのビットレートが高い場合には、複数ビットデジタルデータｄｃｉｎの時系列波形の立ち上がりエッジ及び／又は立ち下がりエッジが鈍る。イコライザ回路１３０２は、波形等化処理することにより、デジタルデータｄｃｉｎの時系列波形の立ち下がりエッジが急峻な矩形波に復元することができる。なお、図１５の回路の他、デジタルデータｄｃｉｎの立ち上がりエッジを復元するイコライザ回路、又はデジタルデータｄｃｉｎの立ち上がりエッジ及び立ち下がりエッジの両方を復元するイコライザ回路を用いてもよい。以上のように、イコライザ回路１３０２は、逆多重化回路３０４により出力される複数ビットのデジタルデータｄｃｉｎの時系列に対して波形等化処理を行い、複数ビットのデジタルデータｄｃｉｎを１ビットのデジタルデータｄｃｏｕｔに変換し、データバウンダリ判定回路３０５に出力する。
【００４５】
図１６は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ１６０１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ１６０２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ１６０３へ進み、ＤＣＤなしのときにはステップＳ１６０４へ進む。ステップＳ１６０３では、位相コード生成回路９０３（図９）は、ダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップＳ１６０５へ進む。ステップＳ１６０４では、イコライザ回路１３０２内のアダプティブアルゴリズム回路１５０９（図１５）は、誤差ＥＲが最小になるように係数Ｃ０、Ｃ１及びＣ２を設定する。その後、ステップＳ１６０５へ進む。ステップＳ１６０５では、一定サイクル待機し、ステップＳ１６０２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路１３０２の誤差ＥＲを最小にすることができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。
【００４６】
（第３の実施形態）
図１７は、第３の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図である。本実施形態（図１７）は、第２の実施形態（図１３）に対して、クロック位相制御回路３０６がイコライザ回路１３０２から誤差ＥＲを入力している点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。
【００４７】
図１８は、図１７のイコライザ回路１３０２の構成例を示す図である。減算回路１５０３は、誤差ＥＲをアダプティブアルゴリズム回路１５０９及びクロック位相制御回路３０６（図１７）に出力する。その他の点については、図１８のイコライザ回路１３０２は、図１５のイコライザ回路１３０２と同じである。
【００４８】
図１９は、図１７のクロック位相制御回路３０６の構成例を示す図である。図１９のクロック位相制御回路３０６は、図９のクロック位相制御回路３０６に対して、誤差最小化回路１９０１を追加したものである。以下、図１９のクロック位相制御回路３０６が図９のクロック位相制御回路３０６と異なる点を説明する。第２の実施形態で説明したように、ＤＣＤ判定回路９０２は、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。誤差最小化回路１９０１は、ＤＣＤ判定回路９０２の出力信号がステイ信号の時のみ動作し、アップ信号及びダウン信号の時には動作しない。誤差最小化回路１９０１は、ステイ信号が入力されて一定サイクル経過した後、誤差ＥＲに応じて、クロック信号の全体位相のアップ信号又はダウン信号を位相コード生成回路９０３に出力する。位相コード生成回路９０３は、クロック信号の全体位相のアップ信号又はダウン信号が入力された場合は、クロック信号間の位相間隔は保ったまま、全体の位相を＋方向または−方向へと変化させる位相コードＰＳを生成する。誤差最小化回路１９０１は、アップ信号を出力後、誤差ＥＲが以前の誤差ＥＲと比べ小さくなった場合はもう一度アップ信号を、誤差ＥＲが大きくなった場合はダウン信号を出力し、誤差ＥＲが最小になるように制御を行う。位相コード生成回路９０３は、前回の位相コードＰＳを保持しており、アップ信号又はダウン信号に応じて、前回の位相コードＰＳに対して位相を制御する。
【００４９】
以上のように、イコライザ回路１３０２内の減算回路１５０３は、減算回路１５０１が出力する波形等化処理された複数ビットのデジタルデータとスライサ回路１５０２が出力する１ビットのデジタルデータとの差分を示す誤差ＥＲを出力する。クロック位相制御回路３０６及び多位相クロック発生回路３０１は、イコライザ回路１３０２により出力された差分を示す誤差ＥＲを入力し、差分を示す誤差ＥＲが小さくなるように複数の異なる位相のクロック信号の絶対位相を変化させる。
【００５０】
図２０は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ２００１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ２００２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ２００３へ進み、ＤＣＤなしのときにはステップＳ２００４へ進む。ステップＳ２００３では、位相コード生成回路９０３（図９）は、ＤＣＤ判定回路９０２のダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップＳ２００６へ進む。ステップＳ２００４では、イコライザ回路１３０２内のアダプティブアルゴリズム回路１５０９（図１５）は、誤差ＥＲが最小になるように係数Ｃ０、Ｃ１及びＣ２を設定する。その後、ステップＳ２００５では、クロック位相制御回路３０６内の誤差最小化回路１９０１（図１９）は、誤差ＥＲが最小になるようにアップ信号又はダウン信号を出力する。位相コード生成回路９０３は、誤差最小化回路１９０１のアップ信号又はダウン信号に応じて、生成するクロック信号の全体の位相を変更する。上記のステップＳ２００４のイコライザの係数設定とステップＳ２００５のクロックの位相変更を交互に一定回数行う。その後、ステップＳ２００６へ進む。ステップＳ２００６では、一定サイクル待機し、ステップＳ２００２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路１３０２の誤差ＥＲを最小にすることができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。
【００５１】
第１〜第３の実施形態では、サンプリングクロックを制御することにより、入力データにＤＣＤがあった場合、１ユニットインターバルの間隔が広い所では、クロック信号の位相間隔を広くし、逆に１ユニットインターバルの間隔が狭い所では、クロック信号の位相間隔を狭くすることによって、１ユニットインターバル当たりのサンプリング数を一定に保つことができる。これにより、ＤＣＤを持った入力データに対する受信感度の劣化を防ぐことができる。Ｎ倍のオーバーサンプリングにおいて、ＤＣＤにより１ユニットインターバルに対するサンプリング数がＸ回だけ減少した場合、エラー率が１／（Ｎ−Ｘ）に増大してしまうのを１／Ｎに抑えることができる。
【００５２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５３】
３０１ 多位相クロック発生回路
３０２ 分周器
３０３ オーバーサンプリング回路
３０４ 逆多重化回路
３０５ データバウンダリ判定回路
３０６ クロック位相制御回路
【技術分野】
【０００１】
本発明は、受信回路及びサンプリングクロック制御方法に関する。
【背景技術】
【０００２】
送受信する情報量の増加に伴い、システム、基板あるいは半導体チップ上のＩ／Ｏチャネル数は増加している。多チャネルの信号送受信を行うには、クロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路を多チャネル集積化する技術が必要である。アナログ回路の使用を減らし高集積化に適した方式としてオーバーサンプリング方式がある。
【０００３】
図１は受信回路内のＣＤＲ回路の構成を示すブロック図であり、図２は図１のＣＤＲ回路の動作を説明するための図である。図２において、入力データ２０１はデューティサイクルディストーション（ＤＣＤ）なしの入力データを示し、入力データ２０３はＤＣＤありの入力データを示す。サンプリングポイント２０２は入力データ２０１に対するサンプリングポイントであり、サンプリングポイント２０４は入力データ２０３に対するサンプリングポイントである。ＤＣＤの詳細は後述する。まず、ＤＣＤなしの入力データ２０１が入力された場合のＣＤＲ回路の動作を説明する。１ユニットインターバル（ＵＩ）は、入力データが処理される１データビットの継続時間であり、ビットクロックの１周期である。
【０００４】
図１において、多位相クロック発生回路１０１は、１サイクル内で複数の異なる位相のクロック信号を生成する。分周器１０２は、多位相クロック発生回路１０１により生成されたクロック信号を分周し、クロック信号ｃｌｋを出力する。オーバーサンプリング回路１０３は、多位相クロック発生回路１０１で生成された複数の異なる位相のクロック信号により入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データｄｉｎに対して複数サンプルのデジタルデータを出力する。図１の入力データｄｉｎは、例えば図２の入力データ２０１である。入力データ２０１は、１ユニットインターバル当たり例えば４サンプルのデジタルデータにオーバーサンプリングされる。１サイクルは、例えば２ユニットインターバル（ＵＩ）である。オーバーサンプリング回路１０３は、例えば１サイクル（２ユニットインターバル）に８サンプルのデジタルデータを出力する。
【０００５】
逆多重化回路１０４は、分周器１０２の分周クロック信号に同期し、オーバーサンプリング回路１０３により出力されるデジタルデータをシリアルからパラレルに変換し、変換したデジタルデータをデータバウンダリ判定回路１０５に出力する。逆多重化回路１０４により、デジタルデータのビットレートは後段の回路が処理可能なビットレートにまで低下する。
【０００６】
データバウンダリ判定回路１０５は、逆多重化回路１０４により出力されたデジタルデータを入力し、１ユニットインターバルの両端の２個のデータバウンダリを判定し、その２個のデータバウンダリの中央のデジタルデータｄｏｕｔを出力する。ＣＤＲ回路は、入力データｄｉｎを基に正しいデータｄｏｕｔ及びクロック信号ｃｌｋを復元することができる。
【０００７】
次に、ＤＣＤについて説明する。ＤＣＤなしの入力データ２０１は、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。ＤＣＤなしの入力データ２０１では、入力データ２０１を生成するための送信回路のクロック信号のデューティ比が５０％である。そのため、入力データ２０１では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル２１１はサンプリング数が４サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル２１２はサンプリング数が４サンプルであり、両者の１ユニットインターバルの期間及び１ユニットインターバル当たりのサンプリング数は同じである。すべての１ユニットインターバルのサンプリング数は４サンプルであるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【０００８】
ＤＣＤありの入力データ２０３も、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。ＤＣＤありの入力データ２０３では、入力データ２０３を生成するための送信回路のクロック信号のデューティ比が５０％より大きい。そのため、入力データ２０３では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル２２１は、期間が長くなり、サンプリング数が５サンプルである。また、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル２２２は、期間が短くなり、サンプリング数が３サンプルである。これがＤＣＤである。クロック信号が高周波数になると、半導体プロセス上の原因によりクロック信号の立ち上がりエッジと立ち下がりエッジのタイミングにずれが生じやすくなり、クロック信号のデューティ比は５０％より多くなるようにずれたり、小さくなるようにずれたりする。ＤＣＤありの入力データ２０３は、奇数番目の１ユニットインターバル２２１の期間がすべて同じであり、偶数番目の１ユニットインターバル２２２の期間がすべて同じである。期間が長い奇数番目の１ユニットインターバル２２１と期間が短い偶数番目の１ユニットインターバル２２２を１サイクルとして周期的に繰り返される。ＤＣＤにより、偶数番目の１ユニットインターバル２２２は、期間が短くなり、サンプリング数が少なくなり、データの復元精度が劣化する問題がある。
【０００９】
抽出クロック信号に同期した再生データ信号を出力するデジタルＰＬＬ回路において、サンプルデータ信号を遅延させることにより、抽出クロック信号に同期した再生データ信号を高速かつ少ない誤差で出力するデジタルＰＬＬ回路が知られている（例えば、特開平１１−１６８４５５号公報参照）。
【００１０】
また、受信信号のパルス幅が伝送速度から算出したビット長の数倍の値から予め定められた範囲にある場合にはパルス幅の自然数の数分の１を基準として同期タイミングを認識し、その同期タイミングで復調信号受信用サンプリングクロックを作成すると共にデータ受信動作を行う信号判定器が知られている（例えば、特開平１０−３２５６６号公報参照）。
【００１１】
また、入力データの位相情報を検出し、位相情報に基づいて入力データをサンプリングするデータリカバリ方法であって、入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が小さくなるように位相情報を補正する工程と、を含むデータリカバリ方法が知られている（例えば、特開２００９−７７１３４号公報参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−１６８４５５号公報
【特許文献２】特開平１０−３２５６６号公報
【特許文献３】特開２００９−７７１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路及びサンプリングクロック制御方法を提供することである。
【課題を解決するための手段】
【００１４】
受信回路は、１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路とを有する。
【発明の効果】
【００１５】
クロック信号の位相を制御することにより、１ユニットインターバルに対するサンプリング数を一定に保つことができる。
【図面の簡単な説明】
【００１６】
【図１】受信回路内のＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路の動作を説明するための図である。
【図３】第１の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図４】図３のＣＤＲ回路の動作を説明するための図である。
【図５】図３のオーバーサンプリング回路の構成例を示す図である。
【図６】図３の逆多重化回路の構成例を示す図である。
【図７】図３のデータバウンダリ判定回路の構成例を示す図である。
【図８】図７のデータバウンダリ判定回路の動作を説明するための図である。
【図９】図３のクロック位相制御回路の構成例を示す図である。
【図１０】図３の多位相クロック発生回路の構成例を示す図である。
【図１１】図９のクロック位相制御回路のクロック位相制御方法を説明するための図である。
【図１２】第１の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図１３】第２の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図１４】図１３のインタリーブアナログデジタル変換回路の構成例を示す図である。
【図１５】図１３のイコライザ回路の構成例を示す図である。
【図１６】第２の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図１７】第３の実施形態による受信回路内のＣＤＲ回路の構成例を示すブロック図である。
【図１８】図１７のイコライザ回路の構成例を示す図である。
【図１９】図１７のクロック位相制御回路の構成例を示す図である。
【図２０】第３の実施形態による受信回路内のＣＤＲ回路のサンプリングクロック制御方法を示すフローチャートである。
【図２１】第１の実施形態による受信回路の構成例を示す図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図２１は、第１の実施形態による受信回路２１００の構成例を示す図である。受信回路２１００は、アンプ２１０１及びＣＤＲ回路２１０２を有し、送信回路からケーブルを介してデータＩＮを入力し、データｄｏｕｔ及びクロック信号ｃｌｋを出力する。アンプ２１０１は、データＩＮを増幅し、増幅したデータｄｉｎをＣＤＲ回路２１０２に出力する。ＣＤＲ回路２１０２は、データｄｉｎを入力し、データｄｉｎを基にデータｄｏｕｔ及びクロック信号ｃｌｋを出力する。データｄｏｕｔ及びクロック信号ｃｌｋは、受信回路２１００の後段の信号処理回路で信号処理される。
【００１８】
図３は第１の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図であり、図４は図３のＣＤＲ回路２１０２の動作を説明するための図である。このＣＤＲ回路２１０２は、例えば、集積回路チップ内、チップ間（装置内、装置間）でビットレートの高い信号を送受信する高速Ｉ／Ｏ回路に適用される受信回路のＣＤＲ回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。１チャネル当たりのデータレートを増大させるためにクロックの情報をデータ信号に入れて伝送し、受信回路２１００のＣＤＲ回路２１０２によってクロック信号を復元することによって正しいタイミングでのデータ受信を行うことができる。
【００１９】
図４において、入力データ４０１はデューティサイクルディストーション（ＤＣＤ）なしの入力データを示し、入力データ４０３はＤＣＤありの入力データを示す。サンプリングポイント４０２は入力データ４０１に対するサンプリングポイントであり、サンプリングポイント４０４は入力データ４０３に対するサンプリングポイントである。１ユニットインターバル（ＵＩ）は、入力データが処理される１データビットの継続時間であり、ビットクロックの１周期である。
【００２０】
ＤＣＤなしの入力データ４０１は、入力データ４０１を生成するためのクロック信号のデューティ比が５０％である。そのため、入力データ４０１では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル４１１はサンプリング数が４サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル４１２はサンプリング数が４サンプルであり、両者の１ユニットインターバルの期間及び１ユニットインターバル当たりのサンプリング数は同じである。すべての１ユニットインターバルのサンプリング数は４サンプルであるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【００２１】
これに対し、ＤＣＤありの入力データ４０３は、入力データ４０３を生成するためのクロック信号のデューティ比が５０％より大きい。そのため、入力データ４０３では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の１ユニットインターバル４２１は期間が長くなり、クロック信号の立ち下がりエッジにより生成される偶数番目の１ユニットインターバル４２２は期間が短くなる。これがＤＣＤである。この場合、奇数番目の１ユニットインターバル４２１ではサンプリングポイントの間隔を広くし、偶数番目の１ユニットインターバル４２２ではサンプリングポイントの間隔を狭くする。これにより、奇数番目の１ユニットインターバル４２１のサンプリング数は４サンプルとなり、偶数番目の１ユニットインターバル４２２のサンプリング数も４サンプルとなり、両者のサンプリング数は同じになる。ＤＣＤがある場合にも、すべての１ユニットインターバルのサンプリング数が４サンプルになるので、すべての１ユニットインターバルで同精度の正しいデータを復元することができる。
【００２２】
図３に示すように、ＣＤＲ回路２１０２は、多位相クロック発生回路３０１、分周器３０２、オーバーサンプリング回路３０３、逆多重化回路３０４、データバウンダリ判定回路３０５、及びクロック位相制御回路３０６を有する。多位相クロック発生回路３０１は、１サイクル内で複数の異なる位相のクロック信号を生成する。分周器３０２は、多位相クロック発生回路３０１により生成されたクロック信号を分周し、クロック信号ｃｌｋを出力する。
【００２３】
図５は、図３のオーバーサンプリング回路３０３の構成例を示す図である。４倍のオーバーサンプリング回路３０３は、８個のデシジョンラッチ回路５００〜５０７を有し、多位相クロック発生回路３０１により生成されたクロック信号ｃｌｋを入力する。クロック信号ｃｌｋは、例えば、位相が異なる８個のクロック信号であり、具体的には０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号である。デシジョンラッチ回路５００〜５０７は、それぞれ、０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄｉｎをサンプリングし、サンプリングした１ビットのデジタルデータｄ０〜ｄ７を保持及び出力する。オーバーサンプリング回路３０３は、１サンプル当たり１ビットのデジタルデータを出力する。１サイクルは、例えば２ユニットインターバル（ＵＩ）である。オーバーサンプリング回路３０３は、多位相クロック発生回路３０１で生成された複数の異なる位相のクロック信号ｃｌｋにより入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル（ＵＩ）当たりの入力データｄｉｎに対して複数サンプルのデジタルデータを出力する。図３及び図５の入力データｄｉｎは、例えば図４の入力データ４０１である。入力データ４０１は、１ユニットインターバル当たり例えば４サンプルのデジタルデータにオーバーサンプリングされる。オーバーサンプリング回路３０３は、８個のクロック信号ｃｌｋに同期し、例えば１サイクル（２ユニットインターバル）に８サンプルのデジタルデータｄ０〜ｄ７を出力する。なお、図４において、ＤＣＤなしの入力データ４０１の１サイクル（２ユニットインターバル）とＤＣＤありの入力データ４０３の１サイクル（２ユニットインターバル）は長さが同じである。
【００２４】
図６は、図３の逆多重化回路３０４の構成例を示す図である。逆多重化回路３０４は、５個のラッチ回路６０１〜６０５を有する。フリップフロップ回路６１０は、ラッチ回路６０２〜６０５を有する。クロック信号ｃｌｋは、例えば、図３の分周器３０２が０度のクロック信号を２分周したクロック信号である。ラッチ回路６０１は、クロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄａｉｎをサンプリングし、サンプリングしたデータを保持及び出力する。入力データｄａｉｎは、例えば図５のデータｄ０である。ラッチ回路６０２は、クロック信号ｃｌｋの立ち下がりエッジに同期してラッチ回路６０１の出力データをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路６０３は、クロック信号ｃｌｋの立ち上がりエッジに同期してラッチ回路６０２の出力データをサンプリングし、サンプリングしたデータｄａ１を保持及び出力する。ラッチ回路６０４は、クロック信号ｃｌｋの立ち下がりエッジに同期して入力データｄａｉｎをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路６０５は、クロック信号ｃｌｋの立ち上がりエッジに同期してラッチ回路６０４の出力データをサンプリングし、サンプリングしたデータｄａ０を保持及び出力する。上記では、図５のシリアルデータｄ０を図６の２ビットのパラレルデータｄａ０及びｄａ１に変換する場合を説明した。同様に、図５のシリアルデータｄ１〜ｄ７もそれぞれ２ビットのパラレルデータに変換される。逆多重化回路３０４は、分周器３０２の分周クロック信号ｃｌｋに同期し、オーバーサンプリング回路３０３により出力される例えば８個のデジタルデータをシリアルからパラレルに変換し、変換した１６個のデジタルデータをデータバウンダリ判定回路３０５に出力する。例えば、入力データｄａｉｎのビットレートは１０Ｇｂｐsであり、出力データｄａ０及びｄａ１のビットレートは５Ｇｂｐｓである。逆多重化回路３０４は、出力データｄａ０，ｄａ１のビットレートを後段の回路が処理可能なビットレートにまで低下させる。
【００２５】
図７は図３のデータバウンダリ判定回路３０５の構成例を示す図であり、図８は図７のデータバウンダリ判定回路３０５の動作を説明するための図である。図８において、入力データ８０１は、ＤＣＤありの入力データであり、奇数番目の１ユニットインターバル８１１の期間が長く、偶数番目の１ユニットインターバル８１２の期間が短い。サンプリングポイント８０２は、入力データ８０１のサンプリングポイントである。奇数番目の１ユニットインターバル８１１ではサンプリング数が５サンプルあり、偶数番目の１ユニットインターバル８１２ではサンプリング数が３サンプルである。偶数番目の１ユニットインターバル８１２ではサンプリング数が少ないため、データ復元精度が劣化する。そこで、後述するクロック位相制御回路３０６により、データ復元精度を向上させる。
【００２６】
図７において、データバウンダリ判定回路３０５は、排他的論理和回路７０１、カウンタ７０２、バウンダリ判定回路７０３及びデータ判定回路７０４を有する。排他的論理和回路７０１は、逆多重化回路３０４からの入力データｄｂｉｎの時系列で隣接する２個のデータの排他的論理和信号を出力する。「０」のデータ及び「０」のデータの排他的論理和は「０」であり、「０」のデータ及び「１」のデータの排他的論理和は「１」であり、「１」のデータ及び「０」のデータの排他的論理和は「１」であり、「１」のデータ及び「１」のデータの排他的論理和は「０」である。すなわち、時系列データが変化すると排他的論理和回路７０１の出力信号は「１」になり、時系列データが変化しなければ排他的論理和回路７０１の出力信号は「０」になる。これにより、図４の１サイクル（２ユニットサイクル）内の８個のサンプリングポイントにおいて、時系列データの変化点を検出することができる。具体的には、図８において、「０」のサンプリングポイント及び「５」のサンプリングポイントが時系列データの変化点として検出される。カウンタ７０２は、排他的論理和回路７０１の出力信号が「１」になるサンプリングポイントをカウントする。入力データｄｂｉｎは長期的にはランダムであるので、「０」のサンプリングポイント及び「５」のサンプリングポイントのカウント値が大きくなる。バウンダリ判定回路７０３は、カウンタ７０２のカウント値を基に、１ユニットインターバルの両端の２個のデータバウンダリＢＤ１及びＢＤ２を判定する。具体的には、カウント値が大きい「０」のサンプリングポイント及び「５」のサンプリングポイントをそれぞれデータバウンダリＢＤ１及びＢＤ２として判定する。データ判定回路７０４は、入力データｄｂｉｎにおいて、２個のデータバウンダリＢＤ１及びＢＤ２の中央のデジタルデータｄｏｕｔを出力する。以上のように、データバウンダリ判定回路３０５は、逆多重化回路３０４により出力されたデジタルデータを入力し、１ユニットインターバルの両端の２個のデータバウンダリＢＤ１，ＢＤ２を判定し、その２個のデータバウンダリＢＤ１，ＢＤ２の中央のデジタルデータｄｏｕｔを出力する。データバウンダリ判定回路３０５は、上記の検出したデジタルデータの時系列の変化点をカウントするカウンタ７０２を有し、カウントの値に応じて２個のデータバウンダリＢＤ１及びＢＤ２を判定する。ＣＤＲ回路２１０２は、入力データｄｉｎを基にデータｄｏｕｔ及びクロック信号ｃｌｋを復元することができる。
【００２７】
図９は、図３のクロック位相制御回路３０６の構成例を示す図である。クロック位相制御回路３０６は、減算回路９０１、ＤＣＤ判定回路９０２及び位相コード生成回路９０３を有する。減算回路９０１は、データバウンダリＢＤ１及びＢＤ２の減算を行い、減算結果をデータバウンダリＢＤ１及びＢＤ２の位相差として出力する。ＤＣＤ判定回路９０２は、減算回路９０１の出力信号を入力し、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはダウン信号を出力し、４のときにはステイ信号を出力し、５〜７のときにはアップ信号を出力する。例えば、図８のＤＣＤありの入力データ８０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が５であるので、ＤＣＤ判定回路９０２はアップ信号を出力する。また、図４のＤＣＤなしの入力データ４０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。
【００２８】
図１１は、図９のクロック位相制御回路３０６のクロック位相制御方法を説明するための図である。入力データ１１０１は、ＤＣＤありの入力データであり、図８の入力データ８０１と同じ入力データである。位相コード変更前のサンプリングポイント１１０２は、クロック位相制御回路３０６の位相コード変更前のサンプリングポイントであり、奇数番目の１ユニットインターバル１１１１のサンプリング数は５、偶数番目の１ユニットインターバル１１１２のサンプリング数は３である。ＤＣＤありの入力データ１１０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバル１１１１のサンプリング数が５であるので、ＤＣＤ判定回路９０２はアップ信号を出力する。位相コード生成回路９０３は、アップ信号を入力すると、位相コード変更後のサンプリングポイント１１０３になるように位相コードＰＳを生成する。位相コード変更後のサンプリングポイント１１０３は、位相コード変更前のサンプリングポイント１１０２に対して、奇数番目の１ユニットインターバル１１２１のサンプリング数が減り、偶数番目の１ユニットインターバル１１２２のサンプリング数が増えている。具体的には、奇数番目の１ユニットインターバル１１２１ではサンプリングポイントの間隔を広くすることによりサンプリング数を減らし、偶数番目の１ユニットインターバル１１２２ではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やす。すなわち、奇数番目の１ユニットインターバル１１２１ではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らし、偶数番目の１ユニットインターバル１１２２ではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やす。具体的には、位相コード変更後のサンプリングポイント１１０３は、位相コード変更前のサンプリングポイント１１０２に対して、「０」のサンプリングポイントの位相を変えず、「１」のサンプリングポイントの位相を「＋１」の遅延量だけ遅延させ、「２」のサンプリングポイントの位相を「＋２」の遅延量だけ遅延させ、「３」のサンプリングポイントの位相を「＋３」の遅延量だけ遅延させ、「４」のサンプリングポイントの位相を「＋３」の遅延量だけ遅延させ、「５」のサンプリングポイントの位相を「＋２」の遅延量だけ遅延させ、「６」のサンプリングポイントの位相を「＋１」の遅延量だけ遅延させ、「７」のサンプリングポイントの位相を変えない。位相コード変更後のサンプリングポイント１１０３は、奇数番目の１ユニットインターバル１１２１のサンプリング数が４であり、偶数番目の１ユニットインターバル１１２２のサンプリング数も４であり、両者はサンプリング数が同じである。これにより、すべての１ユニットインターバルで高精度のデータ復元を行うことができる。なお、１ユニットインターバルのサンプリング数が６以上であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に４に近づく。
【００２９】
図４のＤＣＤなしの入力データ４０１では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。また、図１１の位相コード変更後のサンプリングコード１１０３では、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が４であるので、ＤＣＤ判定回路９０２はステイ信号を出力する。位相コード生成回路９０３は、ステイ信号を入力すると、現在出力している位相コードＰＳを変更せずに維持する。これにより、すべての１ユニットインターバルのサンプリング数が同じ状態を維持することができる。
【００３０】
また、２個のデータバウンダリＢＤ１及びＢＤ２の間のサンプリング数が１〜３であるときには、ＤＣＤ判定回路９０２はダウン信号を出力する。位相コード生成回路９０３は、ダウン信号を入力すると、下記の位相コード変更後のサンプリングポイントになるように位相コードＰＳを生成する。位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、奇数番目の１ユニットインターバルのサンプリング数が増え、偶数番目の１ユニットインターバルのサンプリング数が減る。具体的には、奇数番目の１ユニットインターバルではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やし、偶数番目の１ユニットインターバルではサンプリングポイントの間隔を広くすることによりサンプリング数を減らす。すなわち、奇数番目の１ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やし、偶数番目の１ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らす。具体的には、位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、「０」のサンプリングポイントの位相を変えず、「１」のサンプリングポイントの位相を「−１」の遅延量だけ遅延させ、「２」のサンプリングポイントの位相を「−２」の遅延量だけ遅延させ、「３」のサンプリングポイントの位相を「−３」の遅延量だけ遅延させ、「４」のサンプリングポイントの位相を「−３」の遅延量だけ遅延させ、「５」のサンプリングポイントの位相を「−２」の遅延量だけ遅延させ、「６」のサンプリングポイントの位相を「−１」の遅延量だけ遅延させ、「７」のサンプリングポイントの位相を変えない。なお、１ユニットインターバルのサンプリング数が２以下であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に４に近づく。
【００３１】
図１０は、図３の多位相クロック発生回路３０１の構成例を示す図である。多位相クロック発生回路３０１は、バッファ回路１００１〜１００３及び電流源１００４，１００５を有する。バッファ回路１００１は、０度のクロック信号ｃｌｋ０００及び１８０度のクロック信号ｃｌｋ１８０の差動信号を増幅して出力する。バッファ回路１００２は、９０度のクロック信号ｃｌｋ０９０及び２７０度のクロック信号ｃｌｋ２７０の差動信号を増幅して出力する。バッファ回路１００３は、バッファ回路１００１及び１００２の正出力端子の信号を足し合わせた信号とバッファ回路１００１及び１００２の負出力端子の信号を足し合わせた信号を増幅し、クロック信号ｏｕｔ及びｏｕｔｘを出力する。クロック信号ｏｕｔは０度のクロック信号ｃｌｋとして図５のオーバーサンプリング回路３０３に供給され、クロック信号ｏｕｔｘは１８０度のクロック信号ｃｌｋとして図５のオーバーサンプリング回路３０３に供給される。
【００３２】
電流源１００４は、位相コードＰＳに応じて、バッファ回路１００１において、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを足し合わせる比率を電流制御することができる。電流源１００５は、位相コードＰＳに応じて、バッファ回路１００２において、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを足し合わせる比率を電流制御することができる。クロック信号ｏｕｔ及びｏｕｔｘは、位相コードＰＳに応じて、０度〜９０度の遅延量が付与される。
【００３３】
図１０の回路において、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを入れ替えた回路を設け、さらに、図１０の回路において、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを入れ替えた回路を設け、さらに、０度のクロック信号ｃｌｋ０００と１８０度のクロック信号ｃｌｋ１８０とを入れ替え、９０度のクロック信号ｃｌｋ０９０と２７０度のクロック信号ｃｌｋ２７０とを入れ替えた回路を設ける。これにより、図５のオーバーサンプリング回路３０３に供給する０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度の８個のクロック信号ｃｌｋを生成することができる。また、その８個のクロック信号は位相コードＰＳにより遅延させることが可能であるので、０度〜３６０度のすべての位相範囲内の８個のクロック信号を生成することができる。
【００３４】
図５のオーバーサンプリング回路３０３に供給する０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度の８個のクロック信号ｃｌｋは、位相コードＰＳに応じて、遅延量が制御される。この制御により、図１１の位相コード変更後のサンプリングポイント１１０３に示すように、すべての１ユニットインターバルのサンプリング数を同じにすることができる。
【００３５】
なお、図１０の回路の他、クロック信号の位相の遅延量は遅延回路により変化させてもよい。
【００３６】
図１１に示すように、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より多いときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を少なくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を多くするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３７】
具体的には、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より多いときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３８】
また、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より少ないときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を多くし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングするサンプリング数を少なくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００３９】
具体的には、クロック位相制御回路３０６は、データバウンダリ判定回路３０５により判定された２個のデータバウンダリＢＤ１，ＢＤ２の間の１ユニットインターバルのサンプリング数が閾値（例えば４）より少ないときには、２個のデータバウンダリＢＤ１，ＢＤ２の間の例えば奇数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくし、例えば偶数番目の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくするように多位相クロック発生回路３０１で生成するクロック信号の位相をフィードバック制御する。
【００４０】
図１２は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ１２０１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ１２０２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ１２０３へ進み、ＤＣＤなしのときにはステップＳ１２０４へ進む。ステップＳ１２０３では、位相コード生成回路９０３（図９）は、ダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。クロック位相制御回路３０６は、ＤＣＤありと判定すると、フィードバック制御により多位相クロック発生回路３０１で生成されるクロック信号の位相間隔を変更する。これにより、オーバーサンプリング回路３０３は、変更された位相間隔のクロック信号で次回以降の入力データに対してオーバーサンプリングを行う。その後、ステップＳ１２０４へ進む。ステップＳ１２０４では、一定サイクル待機し、ステップＳ１２０２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束する。クロック位相制御回路３０６は、すべての１ユニットインバーバル（隣接する１ユニットインターバル）のサンプリング数が一定になるように多位相クロック発生回路３０１で生成するクロック信号の位相を制御することができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。なお、処理の最初は、信頼性の低いデータが復元されるので、初期設定期間として復元されたデータを廃棄するようにしてもよい。
【００４１】
なお、オーバーサンプリング回路３０３において、多位相クロック信号の１サイクルを２ユニットインターバル以上の長さにすれば、逆多重化を行うことができる。例えば、１サイクルが２ユニットインターバルの場合には、２：１の逆多重化が行われる。
【００４２】
（第２の実施形態）
図１３は、第２の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図である。本実施形態（図１３）は、第１の実施形態（図３）に対して、オーバーサンプリング回路３０３の代わりにインタリーブアナログデジタル変換回路１３０１を設け、イコライザ回路１３０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。インタリーブアナログデジタル変換回路１３０１は、オーバーサンプリング回路の一種である。
【００４３】
図１４は、図１３のインタリーブアナログデジタル変換回路１３０１の構成例を示す図である。インタリーブアナログデジタル変換回路１３０１は、時分割で動作する８個のアナログデジタル変換回路１４００〜１４０７を有し、多位相クロック発生回路３０１により生成された８個のクロック信号ｃｌｋを入力する。アナログデジタル変換回路１４００〜１４０７は、それぞれ、０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、及び３１５度のクロック信号ｃｌｋの立ち上がりエッジに同期して入力データｄｉｎをアナログからデジタルに変換し、変換した複数ビットのデジタルデータｄ０〜ｄ７を保持及び出力する。例えば、デジタルデータｄ０は４〜６ビットであり、同様に、デジタルデータｄ１〜ｄ７もそれぞれ４〜６ビットである。インタリーブアナログデジタル変換回路１３０１は、１サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路１４００〜１４０７を有する。インタリーブアナログデジタル変換回路１３０１は、複数の異なる位相のクロック信号ｃｌｋにより入力データｄｉｎをオーバーサンプリングすることにより１ユニットインターバル（ＵＩ）当たりの入力データｄｉｎに対して複数サンプル（例えば４サンプル）のデジタルデータを出力するオーバーサンプリング回路である。第１の実施形態のオーバーサンプリング回路３０３は、それぞれが１ビットのデジタルデータｄ０〜ｄ７を出力する。これに対し、第２の実施形態のインタリーブアナログデジタル変換回路１３０１は、それぞれが複数ビットのデジタルデータｄ０〜ｄ７を出力する。
【００４４】
図１５は、図１３のイコライザ回路１３０２の構成例を示す図である。イコライザ回路１３０２は、複数ビットのデジタルデータｄｃｉｎの時系列波形に対して波形等化処理を行う。イコライザ回路１３０２は、減算回路１５０１，１５０３、スライサ回路１５０２、フリップフロップ回路１５０４，１５０５、乗算回路１５０６〜１５０８、及びアダプティブアルゴリズム回路１５０９を有し、逆多重化回路３０４から複数ビットのデジタルデータｄｃｉｎを入力する。乗算回路１５０８は、デジタルデータｄｃｉｎに係数Ｃ０を乗算して出力する。減算回路１５０１は、乗算回路１５０８の出力データから乗算回路１５０６及び１５０７の出力データを減算して出力する。スライサ回路１５０２は、減算回路１５０１が出力する複数ビットのデジタルデータをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータｄｃｏｕｔに変換して出力する。減算回路１５０３は、減算回路１５０１の出力データからスライサ回路１５０２の出力データを減算し、誤差ＥＲを出力する。アダプティブアルゴリズム回路１５０９は、誤差ＥＲを入力し、誤差ＥＲが最小になるような係数Ｃ０、Ｃ１及びＣ２を出力する。フリップフロップ回路１５０４は、スライサ回路１５０２が出力するデジタルデータｄｃｏｕｔを１ユニットインターバルだけ遅延して出力する。フリップフロップ回路１５０５は、フリップフロップ回路１５０４が出力するデータを１ユニットインターバルだけ遅延して出力する。すなわち、フリップフロップ回路１５０４からは１ユニットインターバルだけ遅延したデータが出力され、フリップフロップ回路１５０５からは２ユニットインターバルだけ遅延したデータが出力される。乗算回路１５０６は、フリップフロップ回路１５０４から出力される１ユニットインターバルだけ遅延したデータに対して係数Ｃ１を乗算し、減算回路１５０１に出力する。乗算回路１５０７は、フリップフロップ回路１５０５から出力される２ユニットインターバルだけ遅延したデータに対して係数Ｃ２を乗算し、減算回路１５０１に出力する。データｄｃｉｎのビットレートが高い場合には、複数ビットデジタルデータｄｃｉｎの時系列波形の立ち上がりエッジ及び／又は立ち下がりエッジが鈍る。イコライザ回路１３０２は、波形等化処理することにより、デジタルデータｄｃｉｎの時系列波形の立ち下がりエッジが急峻な矩形波に復元することができる。なお、図１５の回路の他、デジタルデータｄｃｉｎの立ち上がりエッジを復元するイコライザ回路、又はデジタルデータｄｃｉｎの立ち上がりエッジ及び立ち下がりエッジの両方を復元するイコライザ回路を用いてもよい。以上のように、イコライザ回路１３０２は、逆多重化回路３０４により出力される複数ビットのデジタルデータｄｃｉｎの時系列に対して波形等化処理を行い、複数ビットのデジタルデータｄｃｉｎを１ビットのデジタルデータｄｃｏｕｔに変換し、データバウンダリ判定回路３０５に出力する。
【００４５】
図１６は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ１６０１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ１６０２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ１６０３へ進み、ＤＣＤなしのときにはステップＳ１６０４へ進む。ステップＳ１６０３では、位相コード生成回路９０３（図９）は、ダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップＳ１６０５へ進む。ステップＳ１６０４では、イコライザ回路１３０２内のアダプティブアルゴリズム回路１５０９（図１５）は、誤差ＥＲが最小になるように係数Ｃ０、Ｃ１及びＣ２を設定する。その後、ステップＳ１６０５へ進む。ステップＳ１６０５では、一定サイクル待機し、ステップＳ１６０２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路１３０２の誤差ＥＲを最小にすることができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。
【００４６】
（第３の実施形態）
図１７は、第３の実施形態による受信回路２１００内のＣＤＲ回路２１０２の構成例を示すブロック図である。本実施形態（図１７）は、第２の実施形態（図１３）に対して、クロック位相制御回路３０６がイコライザ回路１３０２から誤差ＥＲを入力している点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。
【００４７】
図１８は、図１７のイコライザ回路１３０２の構成例を示す図である。減算回路１５０３は、誤差ＥＲをアダプティブアルゴリズム回路１５０９及びクロック位相制御回路３０６（図１７）に出力する。その他の点については、図１８のイコライザ回路１３０２は、図１５のイコライザ回路１３０２と同じである。
【００４８】
図１９は、図１７のクロック位相制御回路３０６の構成例を示す図である。図１９のクロック位相制御回路３０６は、図９のクロック位相制御回路３０６に対して、誤差最小化回路１９０１を追加したものである。以下、図１９のクロック位相制御回路３０６が図９のクロック位相制御回路３０６と異なる点を説明する。第２の実施形態で説明したように、ＤＣＤ判定回路９０２は、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。誤差最小化回路１９０１は、ＤＣＤ判定回路９０２の出力信号がステイ信号の時のみ動作し、アップ信号及びダウン信号の時には動作しない。誤差最小化回路１９０１は、ステイ信号が入力されて一定サイクル経過した後、誤差ＥＲに応じて、クロック信号の全体位相のアップ信号又はダウン信号を位相コード生成回路９０３に出力する。位相コード生成回路９０３は、クロック信号の全体位相のアップ信号又はダウン信号が入力された場合は、クロック信号間の位相間隔は保ったまま、全体の位相を＋方向または−方向へと変化させる位相コードＰＳを生成する。誤差最小化回路１９０１は、アップ信号を出力後、誤差ＥＲが以前の誤差ＥＲと比べ小さくなった場合はもう一度アップ信号を、誤差ＥＲが大きくなった場合はダウン信号を出力し、誤差ＥＲが最小になるように制御を行う。位相コード生成回路９０３は、前回の位相コードＰＳを保持しており、アップ信号又はダウン信号に応じて、前回の位相コードＰＳに対して位相を制御する。
【００４９】
以上のように、イコライザ回路１３０２内の減算回路１５０３は、減算回路１５０１が出力する波形等化処理された複数ビットのデジタルデータとスライサ回路１５０２が出力する１ビットのデジタルデータとの差分を示す誤差ＥＲを出力する。クロック位相制御回路３０６及び多位相クロック発生回路３０１は、イコライザ回路１３０２により出力された差分を示す誤差ＥＲを入力し、差分を示す誤差ＥＲが小さくなるように複数の異なる位相のクロック信号の絶対位相を変化させる。
【００５０】
図２０は、本実施形態による受信回路２１００内のＣＤＲ回路２１０２のサンプリングクロック制御方法を示すフローチャートである。ステップＳ２００１では、クロック位相制御回路３０６は、位相コードＰＳを初期状態に設定する。すると、多位相クロック発生回路３０１は、一定位相間隔の８個のクロック信号ｃｌｋを生成する。次に、ステップＳ２００２では、クロック位相制御回路３０６内のＤＣＤ判定回路９０２（図９）は、データバウンダリＢＤ１，ＢＤ２を基にＤＣＤの有無を検出する。具体的には、２個のデータバウンダリＢＤ１及びＢＤ２の間の１ユニットインターバルのサンプリング数が１〜３のときにはＤＣＤありと判定してダウン信号を出力し、４のときにはＤＣＤなしと判定してステイ信号を出力し、５〜７のときにはＤＣＤありと判定してアップ信号を出力する。ＤＣＤありのときにはステップＳ２００３へ進み、ＤＣＤなしのときにはステップＳ２００４へ進む。ステップＳ２００３では、位相コード生成回路９０３（図９）は、ＤＣＤ判定回路９０２のダウン信号又はアップ信号に応じて位相コードＰＳを生成する。すると、多位相クロック発生回路３０１は、位相コードＰＳに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップＳ２００６へ進む。ステップＳ２００４では、イコライザ回路１３０２内のアダプティブアルゴリズム回路１５０９（図１５）は、誤差ＥＲが最小になるように係数Ｃ０、Ｃ１及びＣ２を設定する。その後、ステップＳ２００５では、クロック位相制御回路３０６内の誤差最小化回路１９０１（図１９）は、誤差ＥＲが最小になるようにアップ信号又はダウン信号を出力する。位相コード生成回路９０３は、誤差最小化回路１９０１のアップ信号又はダウン信号に応じて、生成するクロック信号の全体の位相を変更する。上記のステップＳ２００４のイコライザの係数設定とステップＳ２００５のクロックの位相変更を交互に一定回数行う。その後、ステップＳ２００６へ進む。ステップＳ２００６では、一定サイクル待機し、ステップＳ２００２に戻る。このループ処理を繰り返すことにより、すべての１ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路１３０２の誤差ＥＲを最小にすることができる。これにより、ＤＣＤがあった場合にも、高精度でデータを復元することができる。
【００５１】
第１〜第３の実施形態では、サンプリングクロックを制御することにより、入力データにＤＣＤがあった場合、１ユニットインターバルの間隔が広い所では、クロック信号の位相間隔を広くし、逆に１ユニットインターバルの間隔が狭い所では、クロック信号の位相間隔を狭くすることによって、１ユニットインターバル当たりのサンプリング数を一定に保つことができる。これにより、ＤＣＤを持った入力データに対する受信感度の劣化を防ぐことができる。Ｎ倍のオーバーサンプリングにおいて、ＤＣＤにより１ユニットインターバルに対するサンプリング数がＸ回だけ減少した場合、エラー率が１／（Ｎ−Ｘ）に増大してしまうのを１／Ｎに抑えることができる。
【００５２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５３】
３０１ 多位相クロック発生回路
３０２ 分周器
３０３ オーバーサンプリング回路
３０４ 逆多重化回路
３０５ データバウンダリ判定回路
３０６ クロック位相制御回路
【特許請求の範囲】
【請求項１】
１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、
前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、
前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路と
を有することを特徴とする受信回路。
【請求項２】
前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より少ないときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１記載の受信回路。
【請求項３】
前記オーバーサンプリング回路は、１サンプル当たり１ビットのデジタルデータを出力することを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記オーバーサンプリング回路は、１サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路を有し、
さらに、前記オーバーサンプリング回路により出力される複数ビットのデジタルデータの時系列に対して波形等化処理を行い、前記複数ビットのデジタルデータを１ビットのデジタルデータに変換し、前記データバウンダリ判定回路に出力するイコライザ回路を有することを特徴とする請求項１又は２記載の受信回路。
【請求項５】
前記イコライザ回路は、前記波形等化処理された複数ビットのデジタルデータと前記１ビットのデジタルデータとの差分を出力し、
前記クロック位相制御回路は、前記イコライザ回路により出力された差分を入力し、前記差分が小さくなるように前記クロック発生回路で生成する前記クロック信号の絶対位相を変化させることを特徴とする請求項４記載の受信回路。
【請求項６】
前記データバウンダリ判定回路は、前記検出したデジタルデータの時系列の変化点をカウントするカウンタを有し、前記カウントの値に応じて前記２個のデータバウンダリを判定することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
【請求項７】
前記クロック位相制御回路は、すべての１ユニットインバーバルのサンプリング数が一定になるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１〜６のいずれか１項に記載の受信回路。
【請求項８】
前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、前記隣接する１ユニットインターバルのうちの一方の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、他方の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。
【請求項９】
１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生ステップと、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリングステップと、
前記オーバーサンプリングステップにより出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定ステップと、
前記データバウンダリ判定ステップにより判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生ステップで生成する前記クロック信号の位相を制御するクロック位相制御ステップと
を有することを特徴とするサンプリングクロック制御方法。
【請求項１】
１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、
前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、
前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路と
を有することを特徴とする受信回路。
【請求項２】
前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より少ないときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１記載の受信回路。
【請求項３】
前記オーバーサンプリング回路は、１サンプル当たり１ビットのデジタルデータを出力することを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記オーバーサンプリング回路は、１サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路を有し、
さらに、前記オーバーサンプリング回路により出力される複数ビットのデジタルデータの時系列に対して波形等化処理を行い、前記複数ビットのデジタルデータを１ビットのデジタルデータに変換し、前記データバウンダリ判定回路に出力するイコライザ回路を有することを特徴とする請求項１又は２記載の受信回路。
【請求項５】
前記イコライザ回路は、前記波形等化処理された複数ビットのデジタルデータと前記１ビットのデジタルデータとの差分を出力し、
前記クロック位相制御回路は、前記イコライザ回路により出力された差分を入力し、前記差分が小さくなるように前記クロック発生回路で生成する前記クロック信号の絶対位相を変化させることを特徴とする請求項４記載の受信回路。
【請求項６】
前記データバウンダリ判定回路は、前記検出したデジタルデータの時系列の変化点をカウントするカウンタを有し、前記カウントの値に応じて前記２個のデータバウンダリを判定することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
【請求項７】
前記クロック位相制御回路は、すべての１ユニットインバーバルのサンプリング数が一定になるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１〜６のいずれか１項に記載の受信回路。
【請求項８】
前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、前記隣接する１ユニットインターバルのうちの一方の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、他方の１ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。
【請求項９】
１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生ステップと、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより１ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリングステップと、
前記オーバーサンプリングステップにより出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に１ユニットインターバルの両端の２個のデータバウンダリを判定し、前記２個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定ステップと、
前記データバウンダリ判定ステップにより判定された前記２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるように前記クロック発生ステップで生成する前記クロック信号の位相を制御するクロック位相制御ステップと
を有することを特徴とするサンプリングクロック制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１９３０３９（Ｐ２０１１−１９３０３９Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５４８９４（Ｐ２０１０−５４８９４）
【出願日】平成２２年３月１１日（２０１０．３．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１１日（２０１０．３．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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