集積回路、再生装置及び再生方法
【課題】 本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のICカードシステムに適用して、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができるようにする。
【解決手段】 本発明は、ペイロードの部分に比して速く収束するようにPLL回路の動作を切り換えて、90度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。
【解決手段】 本発明は、ペイロードの部分に比して速く収束するようにPLL回路の動作を切り換えて、90度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のICカードシステムに適用することができる。本発明は、ペイロードの部分に比して速く収束するようにPLL回路の動作を切り換えて、90度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができるようにする。
【背景技術】
【0002】
従来、非接触型のICカードによるICカードシステムは、ユーザー各人が所持するICカード、各ICカードとの間で種々のデータを送受するリーダライタ等により形成され、駅の改札システム、電子マネーシステム等に利用されている。
【0003】
ここでリーダライタは、例えば周波数13.56〔MHz〕によるキャリア信号を生成し、このキャリア信号をアンテナから送出する。これによりリーダライタは、動作用の電源をICカードに送出する。またリーダライタは、このキャリア信号の分周によりクロックを生成し、このクロックを基準にして動作し、アンテナから送出するキャリア信号を伝送に供するデータにより振幅変調する。これによりリーダライタは、アンテナから送出される無線通信波により種々のデータをICカードに送出する。
【0004】
これに対してICカードは、このリーダライタから送出された無線通信波をアンテナにより受信して整流、平滑化することにより、動作用の電源を生成する。またこの動作用の電源により動作してアンテナで受信した無線通信波をPLL(Phase Locked Loop )回路により処理してクロックを再生し、さらにはこの再生したクロックを基準にした無線通信波の処理によりリーダライタから送出された各種のデータを受信する。
【0005】
またICカードは、このPLL回路によるクロックにより動作して、受信したデータに従って内蔵のメモリに保持したデータを更新し、さらには各種のデータをリーダライタに送出する。ICカードは、このようなリーダライタへのデータの送出を、アンテナの終端インピーダンスを伝送に供するデータにより切り換えて実行する。
【0006】
ここでこのようにICカード側でアンテナの終端インピーダンスを切り換えると、リーダライタ側では、相互誘導作用によりアンテナのインピーダンスが変化し、これによりアンテナに印加するキャリア信号の信号レベルが変化する。これによりリーダライタは、このキャリア信号をPLL回路により処理してクロックを再生し、さらにはこの再生したクロックを用いた信号処理によりICカードから送出されたデータを再生する。
【0007】
このようなICカードシステムでは、特開平11−274929号公報に開示の手法を利用したPLL回路を用いてクロックを再生している。
【0008】
すなわち図12に示すように、従来のICカードに係るPLL回路は、受信した無線通信波のキャリア信号を所定の分周比により分周してクロックの周波数による位相が90度異なる2系統の基準信号I及びQ(図12(A)及び(B))を生成する。なお以下において、この位相の90度異なる基準信号I及びQにおいて、90度進み位相の基準信号IをIアームと呼び、残りをQアームと呼ぶ。またIアームの1周期は、Iアーム及びQアームの信号レベルの切り換わりにより4つの期間に区切られ、以下においては、この各期間をフェーズと呼ぶ。なおこの図12は、このようにして生成されるQアームQが入力信号INと位相同期した場合を示すものである。
【0009】
PLL回路には、アンテナより得られる無線通信波を抱絡線検波し、その検波結果を2値化した2値化信号INが入力され、PLL回路は、この2値化信号INとIアームIとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号INとIアームIとの位相比較結果を検出する。また同様に、入力信号INとQアームQとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号INとQアームQとの位相比較結果を検出する。
【0010】
PLL回路は、IアームIで信号レベルが切り換わった後、QアームQで信号レベルが切り換わるまでの期間のほぼ中間の時点と、QアームQで信号レベルが切り換わった後、IアームIで信号レベルが切り換わるまでの期間のほぼ中間の時点とで信号レベルが立ち上がるサンプリング信号SPを生成し、このサンプリング信号SPにより、IアームI及びQアームQによる排他的論理和信号をそれぞれサンプリングする。これによりPLL回路は、フェーズ毎に、位相比較結果を取得する。
【0011】
このようにして得られる排他的論理和によるサンプリング結果EX1I及びEXQ(図12(E)及び(F))を、IアームI又はQアームQの1周期により合計すれば、図13に示すように、このIアームIに係る合計値ΣEXIは、IアームIの位相が入力信号INの位相と一致している場合に値0となり、IアームIの位相が入力信号INの位相と180度異なっている場合に値4となる。また90度位相が異なる場合には、値2となる。またQアームQに係る合計値ΣEXQは、IアームIの位相が入力信号INの位相と一致している場合、IアームIの位相が入力信号INの位相と180度異なっている場合に値2となる。またIアームIの位相が入力信号INの位相より90度進み位相の場合、値0となり、IアームIの位相が入力信号INの位相より90度遅れ位相の場合、値4となる。これによりこれら合計値ΣEXI、ΣEXQの値により入力信号INに対するIアームI又はQアームQの現在の位相を判定することができる。
【0012】
これによりPLL回路は、これら合計値ΣEXI、ΣEXQをIアームの所定周期により計算して判定し、基準信号I及びQの生成に供する分周回路の分周比を判定結果により増減させ、これにより図13において矢印により示す方向にこれらIアームI及びQアームQの位相を変化させ、IアームIを入力信号INに同期させる。
【0013】
具体的に図14に示すように、従来のICカードに係るPLL回路は、これら合計値ΣEXI、ΣEXQをそれぞれ判定してIアームI及びQアームQについての位相制御方向を検出し、これらの位相制御方向を総合的に判断して、IアームI及びQアームQの位相を制御していた。なおここで符号+及び−は、それぞれIアームI及びQアームQの位相を進み位相、遅れ位相とする制御であり、符号0は、位相を制御しない場合である。
【0014】
ところでこの種のICカードシステムは、ICカードに係る構成を携帯電話に設けることにより、ICカードの機能を携帯電話でも利用可能とすることが提供されている。具体的に、このように携帯電話にICカードの構成を設けるようにすると、ICカードシステムによる電子マネーシステム等を携帯電話により利用することが可能となる。
【0015】
このようにICカードの構成を携帯電話に設ける場合、携帯電話の電源、キャリア信号によりICカードに係る構成を駆動すれば、パッシブ型であるこの種のICカードでは実現困難な、アクティブ型のICカードに係る各種の機能を実現することができる。すなわちこの場合、携帯電話は、携帯電話に係る構成からICカード用のキャリア信号を生成し、このICカード用のキャリア信号からICカード用のクロックを生成する。またICカードに係る構成により、これらICカード用のキャリア信号及びクロックから振幅変調波を生成し、この振幅変調波をICカードに係るアンテナより送出する。このようにすれば携帯電話側からの呼び掛けによりリーダライタの動作を立ち上げて種々のデータを送受し、さらには同種の携帯電話間で、ICカードの機能により種々のデータを送受することができる。
【0016】
しかしながら携帯電話では、セラミック発振子を用いてクロックを生成しているものがあり、セラミック発振子によるクロックは、水晶発振子を用いてクロックを生成する場合に比して、出力信号の周波数偏差が大きい欠点がある。これによりこのようにセラミック発振子を用いてクロックを生成する構成の携帯電話において、この携帯電話の構成を利用してICカードに係る周波数13.56〔MHz〕のキャリア信号を生成する場合、キャリア信号の周波数が周波数13.41〜13.71〔MHz〕の範囲でばらつくようになる。このようにキャリア信号の周波数がばらつくと、このキャリア信号を分周して作成するICカードの動作用クロックにあっても、その分、周波数がばらつくことになる。
【0017】
このように動作用クロックの周波数がばらつくと、リーダライタ等の受信側にあっては、PLL回路におけるロックに時間を要することになり、その分、正しくデータを再生できなくなる恐れがある。特に、この種のシステムでは、通信対象間の距離が変化する場合があり、このように通信対象間の距離が変化すると、受信されるデータのデューティー比が50〔%〕から大きく変化する。従来のPLL回路では、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、PLL回路によりクロックを正しく再生することが困難になり、これにより正しくデータを再生することが困難になる問題があった。
【特許文献1】特開平11−274929号公報
【発明の開示】
【発明が解決しようとする課題】
【0018】
本発明は以上の点を考慮してなされたもので、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる集積回路、再生装置及び再生方法を提案しようとするものである。
【課題を解決するための手段】
【0019】
かかる課題を解決するため請求項1の発明は、アンテナにより得られる無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路に適用して、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、前記Iアーム又はQアームを前記クロックに設定し、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0020】
また請求項9の発明は、無線通信波により伝送されたデータを再生する再生装置に適用して、前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成するRF回路と、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路と、前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調回路とを備え、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0021】
また請求項10の発明は、無線通信波により伝送されたデータを再生する再生方法に適用して、前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成する2値化信号生成のステップと、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成のステップと、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較のステップと、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較のステップと、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御のステップと、前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調のステップとを有し、前記制御のステップは、前記Iアームにおける一定の周期により、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0022】
請求項1の構成により、アンテナにより得られる無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路に適用して、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、前記Iアーム又はQアームを前記クロックに設定し、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くすれば、プリアンブルにおいて制御の周期を短く設定した分、高速度にIアームを2値化信号に位相同期させることができ、これによりキャリア信号の周波数がばらついた状態でも、確実にクロックを再生して正しくデータを再生することができる。しかしながらこのような制御にあっては、Qアームが2値化信号に位相同期してしまう場合もあり、この場合には、進み位相方向、遅れ位相方向の何れの側に制御すればよいのか、位相比較結果によっては判定できなくなる。これにより何ら位相を変化させないようにすると、位相同期に時間を要することになり、場合によっては、データを正しく再生できなくなる。また何れかの方向に強制的に位相を変化させるようにすると、2値化信号のデューティー比が50〔%〕から変化している場合に、制御方向が頻繁に切り換わるようになり、却って位相同期に時間を要する場合が発生する。これにより前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御すれば、ほぼ正しい方向にIアームの位相を変化させることができ、これによりキャリア信号の周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、確実にクロックを再生して正しくデータを再生することができる。
【0023】
これにより請求項9又は請求項10の構成によれば、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる再生装置、再生方法を提供することができる。
【発明の効果】
【0024】
本発明によれば、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【発明を実施するための最良の形態】
【0025】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例1】
【0026】
(1)実施例の構成
図1は、本発明の実施例に係るICカードシステムを示すブロック図である。このICカードシステム11は、リーダライタ12にICカード13を接近させることにより、リーダライタ12とICカード13との間で種々のデータを送受し、これにより電子マネー等に係る一連の処理を実行する。またリーダライタ12に携帯電話14を接近させることにより、リーダライタ12と携帯電話14との間で種々のデータを送受し、これにより同様に電子マネー等に係る一連の処理等を実行する。
【0027】
このためICカード13は、従来構成によるICカードと同一に構成され、内蔵のアンテナによりリーダライタ12から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のPLL回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ12から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ12に種々のデータを送出する。
【0028】
携帯電話14は、通常の携帯電話にICカードに係る構成を追加して形成される。すなわち携帯電話14において、携帯電話部16は、ユーザーによる操作に応動したコントローラ15の制御により、通話、電子メール等に係る一連の処理を実行し、コントローラ15は、ユーザーによる操作に応動してこの携帯電話14の各部の動作を制御する。
【0029】
ICカード部17は、ICカード13と同様に、内蔵のアンテナによりリーダライタ12から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のPLL回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ12から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ12に種々のデータを送出する。これにより携帯電話14では、ICカード部17の独立した機能により電子マネー等に係る一連の処理を実行する。
【0030】
さらにこの実施例において、ICカード部17は、コントローラ15の制御により、アクティブ型のICカードとして動作し、リーダライタ12、同種の携帯電話に種々のデータを送信する。すなわちこの場合、ICカード部17は、携帯電話部16の電源により動作を開始し、携帯電話部16においてセラミック発振子を用いて生成される各種基準信号より、周波数13.56〔MHz〕によるキャリア信号S1を入力する。またこのキャリア信号S1を分周して動作用クロックを生成する。ICカード部17は、この動作用クロックにより動作してキャリア信号S1を振幅変調し、その結果得られる振幅変調信号をアンテナより送出する。これによりこの携帯電話14は、アクティブ型のICカードとして機能して、リーダライタ12との間で、さらには同種の携帯電話との間で、種々のデータを送受する。なおこのように携帯電話14は、同種の携帯電話との間で、ICカードの機能により種々のデータを送受することにより、携帯電話14のICカード部17は、後述するリーダライタ12と同様に、RF送受信回路21、データ処理回路20、22の構成が設けられ、これによりクロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができるように構成される。
【0031】
ここで図2は、このようにアクティブ型のICカードとして動作する場合の、ICカード部17から送出されるデータのフォーマットを示す図表である。ここでこのデータフォーマットは、3バイトのプリアンブル、2バイトのシンク、ペイロードのデータ長を示すレングスLEN、ペイロードの順序により形成される。ここでプリアンブルは、値00の連続によるデータが設定され、またシンクには、値b2、値4dによるデータが設定される。またペイロードは、最大で257バイトのデータを割り当てることができるように設定され、この場合、レングスLENは、値FFに設定される。
【0032】
ICカード部17は、この図2に示すフォーマットによるシリアルデータをマンチェスタ符号により生成して、このシリアルデータによる送信データ信号によりキャリア信号S2を振幅変調して送出する。なおここでマンチェスタ符号は、論理1と論理0とで逆極性に設定されて、それぞれビット中央で信号レベルが反転する符号である。
【0033】
リーダライタ12は、このような通信対象の構成に対応して構成され、ICカード13、携帯電話14との間で種々のデータを送受する。ここでリーダライタ12は、データ処理回路20、RF送受信回路21との間の受信系に、RF送受信回路21で受信された送信データ信号S4のデューティー比、周波数偏差を補正するデータ処理回路22を介挿して形成される。なお以下においては、リーダライタ等により受信されるマンチェスタ符号による送信データ信号は、アンテナより得られる無線通信波を抱絡線検波した後、2値化して得られるものであることにより、適宜、2値化信号と呼ぶ。
【0034】
ここでデータ処理回路20は、パッシブ型のICカードシステムにおいて、RF送受信回路21と共にリーダライタを構成する集積回路であり、図示しないメモリに記録された処理手順の実行により、全体の動作を制御して電子マネー等に係る一連の処理を実行すると共に、マンチェスタ符号により送信に供するデータをRF送受信回路21に出力し、また受信したデータを入力して復号する。
【0035】
すなわちデータ処理回路20は、この一連の処理において、ICカード13、携帯電話14等にデータを送出する場合、図示しない水晶発振回路で生成される周波数13.56〔MHz〕のキャリア信号S2を分周して動作用クロックを生成する。またこの動作用クロックにより伝送に供するデータを用いて、図2について上述したフォーマットのマンチェスタ符号による送信データ信号S3を生成する。なおここでこの場合、先頭のプリアンブルにあっては6バイトに設定される。またこの送信データ信号S3の出力に応じて、データ処理回路22に出力するキャリア出力タイミング信号/RFON、データ送信タイミング信号RFTRAの設定を切り換える。なおここでキャリア出力タイミング信号/RFONは、RF送受信回路21にキャリア信号の出力を指示するタイミング信号であり、データ送信タイミング信号RFTRAは、アンテナから送出するキャリア信号の送信データ信号S3による変調をRF送受信回路21に指示するタイミング信号である。
【0036】
これに対してこのようにしてデータを送出して、ICカード13、携帯電話14等から応答等に係るデータを受信する場合、RF送受信回路21からキャリア信号を送出するように設定した状態で、データ処理回路20は、データ送信タイミング信号RFTRAの設定を切り換え、これにより全体の動作をデータ受信の状態に設定する。またこの状態で、データ処理回路22からマンチェスタ符号の形式により出力される受信データCDRIOよりクロックを再生し、このクロックにより受信データCDRIOを処理してICカード13、携帯電話14から送出されたデータを復号する。データ処理回路20は、この一連の処理の繰り返しにより、例えばICカード13、携帯電話14との間で電子マネーに係る一連の処理等を実行する。
【0037】
これに対して携帯電話14をアクティブ型のICカードとして機能させて、携帯電話14から送出されるデータを受信する場合、データ処理回路20は、キャリア出力タイミング信号/RFONの設定を切り換え、これによりRF送受信回路21からのキャリア信号の送出を中止する。またこの状態で、上述したパッシブ型による通信対象からのデータ受信の場合と同様に、データ処理回路20から出力される受信データCDRIOよりクロックを再生し、このクロックにより受信データCDRIOを処理して携帯電話14から送出されたデータを復号する。なおこのように携帯電話14をアクティブ型のICカードとして機能させて、携帯電話14から送出されるデータを受信する場合、キャリア信号の出力を継続するようにしてもよく、この場合、携帯電話14側では、内蔵のセラミック振動子により生成されるクロックを基準にした終端インピーダンスの切り換えによりデータを送出するようにしてもよく、さらには内蔵のセラミック振動子により生成されるキャリア信号を、このキャリア信号の分周により生成されるクロックを用いた送信データ信号により振幅変調するようにしてもよい。
【0038】
なおこれによりデータ処理回路20は、データ処理回路22からのデータを入力する受信データ入力端CDRIにRF送受信回路21からの2値化信号S4を直接入力して処理するようにPLL回路等が設けられており、これによりこのようにキャリア信号の周波数偏差が小さいシステムでは、データ処理回路22を省略してリーダライタを構成できるようになされている。
【0039】
またデータ処理回路20は、メモリに記録されたプログラムに応じて、このような一連のデータの送受を212〔kbps〕のデータ転送速度により実行し、このデータの送受により通信対象が424〔kbps〕のデータ転送速度によりデータ送受可能な装置であることを確認すると、ボーレート設定信号BAUDRの設定を切り換え、424〔kbps〕のデータ転送速度によるデータの再生をデータ処理回路22に指示する。またキャリア信号S2からクロックを生成する分周比を切り換え、これによりRF送受信回路21に送出する送信データ信号S3のデータ転送速度を212〔kbps〕から424〔kbps〕に切り換える。またデータ処理回路22から入力される受信データCDRIOの処理に係る設定を切り換え、これにより424〔kbps〕により受信データを処理可能に動作を切り換える。これらによりこの実施例では、通信対象とのネゴシエーションにより、通信対象に応じてデータ転送速度を高速度に切り換える。
【0040】
またデータ処理回路20は、データ処理回路22からのデータ出力のモード切り換えCLKOEN、受信中の処理の強制的な初期化を指示するソフトウエアによる受信リセットRECCLR等をデータ処理回路22に出力する。
【0041】
インバータ24は、キャリア出力タイミング信号/RFONを反転させ、これによりハードウエア的に、初期状態へのリセットをデータ処理回路22に指示する受信リセット/RESETを出力する。
【0042】
RF送受信回路21は、データ処理回路20の制御により、データ処理回路20から出力される送信データ信号S3をICカード13、携帯電話14に送出し、またICカード13、携帯電話14より受信した2値化信号(送信データ信号)S4をデータ処理回路22に出力する。
【0043】
すなわちRF送受信回路21は、キャリア出力タイミング信号/RFONの立ち下がりによりアンテナ25にキャリア信号S2を出力し、これによりパッシブ型によるICカード13、携帯電話14に動作用電源を送出する。またRF送受信回路21は、データ送信タイミング信号RFTRAによりこのアンテナ25から出力するキャリア信号S2をデータ処理回路20から出力される送信データ信号S3により振幅変調し、これによりデータ処理回路20から送出されたデータをICカード13、携帯電話14に出力する。またRF送受信回路21は、このデータ送信タイミング信号RFTRAの立ち上がりにより、アンテナ25に印加したキャリア信号を抱絡線検波し、その検波結果である検波信号を2値化して2値化信号を生成し、これによりICカード13、携帯電話14に設けられたアンテナとの相互誘導によりこれらICカード13、携帯電話14から送出された送信データ信号S4を再生して出力する。
【0044】
これに対してアクティブ型により動作する通信対象からのデータを受信する場合、RF送受信回路21は、キャリア出力タイミング信号/RFONによりアンテナ25へのキャリア信号S2の印加を中止する。またデータ送信タイミング信号RFTRAの立ち上がりにより、アンテナ25で受信される無線通信波を抱絡線検波し、その検波結果を2値化して2値化信号を生成する。これによりRF送受信回路21は、携帯電話14から送出された送信データ信号S4を再生して出力する。
【0045】
なおこれによりこの実施例では、携帯電話14がアクティブ型により動作している場合でも、リーダライタ12からのデータ送信時、このリーダライタ12からはキャリア信号S1を振幅変調波してデータ処理回路20からの2値化信号S3を送出していることになるが、この場合、アクティブ型により動作するICカード13と同様に、アンテナ25の終端インピーダンスの切り換えによりデータ処理回路20から2値化信号S3を送出するようにしてもよい。
【0046】
図3は、データ処理回路22の構成を示すブロック図である。データ処理回路22は、セラミック発振素子等の使用により送信対象から送出されるキャリア信号の周波数偏差が大きいシステムにおいて、データ処理回路20とRF送受信回路21との間の受信系に介挿される集積回路である。データ処理回路22は、RF送受信回路21から出力される2値化信号S4におけるデューティー比、周波数偏差を補正して出力する。
【0047】
すなわちデータ処理回路22において、クロック生成リセット回路31は、キャリア信号S2(CLKIN)を入力して分周し、各部の動作基準信号を生成する。この処理において、クロック生成リセット回路31は、ボーレート設定BAUDRに応じて分周比を切り換え、これによりデータ処理回路20の指示に応じた周波数により各部の動作基準信号を生成する。また受信リセットRECCLR、/RESETにより、この動作基準信号の生成に供するカウンタを初期化し、さらには各部にリセット信号を出力して各部の設定を初期化する。
【0048】
端子設定レジスタ32は、ボーレート設定BAUDR等の各種設定を記録して保持し、この保持した内容を各部に通知する。これにより端子設定レジスタ32は、データ処理回路22の設定を切り換える。
【0049】
PLL回路33は、RF送受信回路21から出力される2値化信号S4よりクロックを再生し、この再生したクロックを基準にして2値化信号S4を復調し、その復調結果による受信データD1を出力する。このときPLL回路33は、90度位相の異なる2種類の基準信号であるIアームI及びQアームQをデューティー比50〔%〕により生成し、これらIアームI及びQアームQと、入力信号である2値化信号S4との位相比較結果により、これらIアームI及びQアームQの位相を変化させ、これによりIアームIを2値化信号S4に位相同期させてクロックを再生する。
【0050】
すなわち図4及び図5に示すように、PLL回路33において、基準信号生成回路34は、212〔kbps〕の伝送速度による2値化信号S4を処理する場合、初期状態において分周比が値16に設定されるリングカウンタを有し、このリングカウンタによりキャリア信号S2を分周してIアームI及びQアームQを生成する(図5(A)及び(B))。また基準信号生成回路34は、このIアームI及びQアームQとキャリア信号S2との論理演算により、サンプリング信号SP1を生成して出力する。ここでこの実施例において、サンプリング信号SP1は、IアームI及びQアームQにおける各信号レベルの切り換わりの前後でそれぞれ信号レベルが立ち上がるように生成され(図5(D))、これにより各フェーズでそれぞれ2回信号レベルが立ち上がるように生成される。また基準信号生成回路34は、制御回路39から出力される制御信号S6により、これらIアームI及びQアームQの生成に供する分周比を増減させる。
【0051】
イクスクルーシブオア回路(EXOR)35は、IアームI及び2値化信号S4(図5(C))を位相比較する位相比較回路であり、これらIアームI及び2値化信号S4の排他的論理和信号による位相比較結果を出力する。またイクスクルーシブオア回路(EXOR)36は、QアームQ及び2値化信号S4を位相比較する位相比較回路であり、これらQアームQ及び2値化信号S4の排他的論理和信号による位相比較結果を出力する。
【0052】
サンプリング回路(SH)37及び38は、それぞれイクスクルーシブオア回路35及び36から出力される位相比較結果をサンプリング信号SP1によりサンプリングして出力する(図5(E)及び(F))。これらによりこの実施例において、PLL回路33は、各フェーズでそれぞれ2回づつ、IアームI及びQアームQに係る位相比較結果を取得し、その結果、IアームIの1/2周期で4回、位相比較結果を取得する。
【0053】
制御回路39は、このようにしてサンプリング回路37、38より得られる位相比較結果EXI及びEXQに基づいて基準信号生成回路34に制御信号S6を出力し、これによりIアームIを入力信号である2値化信号S4に位相同期させる。
【0054】
すなわち制御回路39は、プリアンブル及びシンクにおいて、Iアームの1/2周期によりサンプリング回路37及び38から出力される位相比較結果をそれぞれ集計し、集計値を計算する。ここでこの実施例において、この集計値には、位相比較結果の合計による合計値ΣEXI及びΣEXQが適用される。
【0055】
これにより図13との対比により図6に示すように、IアームIに係る合計値ΣEXIは、入力信号である2値化信号S4にIアームIが位相同期しているとき値0となり、2値化信号S4に対してIアームIが180度位相ずれている場合には値4となり、2値化信号S4に対する位相差に応じて、これらの値が値4から値0の範囲で変化することになる。またQアームQに係る合計値ΣEXQは、2値化信号S4にIアームIが位相同期しているとき、2値化信号S4に対してIアームIが180度位相ずれているとき、値2となり、IアームIの位相が入力信号INの位相より90度進み位相の場合、値0となり、IアームIの位相が入力信号INの位相より90度遅れ位相の場合、値4となる。
【0056】
これにより制御回路39は、このようにして得られる合計値ΣEXI及びΣEXQをそれぞれ判定し、その判定結果により基準信号I及びQの生成に供する分周回路の分周比を増減させることにより、図6において矢印により示す方向にこれらIアームI及びQアームQの位相を変化させ、IアームIを入力信号INに位相同期させる。
【0057】
この処理において、制御回路39は、シンクの終了時点(図2における時点t1である)を境にして、シンクの終了前では、シンク終了後に比して、収束の速度が早くなるように処理を切り換える。
【0058】
すなわち制御回路39は、シンクの終了前であるプリアンブル及びシンクでは、Iアームのフェーズ毎に、現在のフェーズから過去に逆上った計2つのフェーズによるIアームIの1/2周期により合計値ΣEXI及びΣEXQを計算する。これにより制御回路39は、フェーズ毎に、IアームIの1/2周期により合計値ΣEXI及びΣEXQを計算する。またこの合計値ΣEXI、ΣEXQがそれぞれ値2の場合、各アームI及びQに係る制御値を値0に設定し、合計値ΣEXI、ΣEXQがそれぞれ値2より大きい場合、各アームI及びQに係る制御値を値2に設定する。また合計値ΣEXI、ΣEXQがそれぞれ値2より小さい場合、各アームI及びQに係る制御値を値1に設定する。
【0059】
制御回路39は、このようにして設定したIアームI及びQアームQの制御量の演算処理により、図7に示すように、続くフェーズにおける基準信号生成回路34の分周比を可変する。すなわちQアームQの制御量が値0の場合、IアームI及びQアームQの生成に供する分周比を基準の分周比である値16に設定し、これらIアームI及びQアームQの位相を変化させないようにする(図7において制御量0により示す)。またIアームIの制御量が値1の場合、QアームQの制御量に応じて基準信号生成回路34の分周比を値16から値1だけ増減し(図7において、それぞれ増加及び減少を制御量1及び2により示す)、これによりIアームIが位相差0度により同期する方向に、IアームI及びQアームQの位相を変化させる。またこれとは逆に、IアームIの制御量が値2の場合、QアームQの制御量に応じて基準信号生成回路34の分周比を値16から値1だけ増減し、この場合は、IアームIが位相差180度により同期する方向に、IアームI及びQアームQの位相を変化させる。
【0060】
これに対して図6において、符号Aにより示すように、IアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合、プリアンブルにおいては直前の状態を維持するように分周比を設定する(図7においては符号Xにより示す)。これにより制御回路39は、制御方向の頻繁な切り換えによる位相同期の遅れを防止する。
【0061】
すなわちこのIアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合は、QアームQが2値化信号S4に位相同期している場合であり、この場合には、何れの方向に分周比を制御してよいのか、これら合計値ΣEXI、ΣEXQによっては、判定することが困難になる。この場合に、図14について上述したように制御量を値0に設定すると、IアームIの位相制御が困難になり、これにより位相同期に時間を要することになる。またこの場合に、何れかの方向に位相差が変化するように、強制的に制御量を設定すると、2値化信号S4の周波数が大きく偏位し、かつデューティー比が50〔%〕から偏位している場合に、図8において符号Bにより示すように、プリアンブルにおいて、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、3バイトによるプリアンブルでは、シンクを正しく検出することが困難になる。
【0062】
これによりこの実施例では、図8との対比により図9において矢印Cにより示すように、プリアンブルにおいては、直前の周期における基準信号生成回路34の制御と同一に、基準信号生成回路34を制御するように制御量を設定し、これによりロックに要する時間を短縮する。
【0063】
これにより制御回路39は、IアームI及びQアームQの制御量の論理演算により、IアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合に、信号レベルが立ち上がる判定信号S8(図9(D))を生成する。またシンクの開始時点を検出し、このシンクの開始時点までの間、プリアンブルにおいては、この判定信号S8の立ち上がりにより、直前の1周期と同一の制御を実行する。
【0064】
しかして制御回路39は、プリアンブル及びシンクでは、このような1/2周期の位相比較結果の合計による位相制御の処理を、フェーズ毎に実行し、これにより2値化信号S4の1ビットについて4回の割合で、カウンタの34の分周比を可変し、これにより高速度でIアームIを2値化信号S4に位相同期させる。
【0065】
PLL回路33は、このようにしてIアームIを2値化信号S4に位相同期させて、IアームIに対して90度位相の異なるQアームQの一方のエッジのタイミングによりラッチ回路40で順次2値化信号S4をラッチすることにより、この2値化信号S4から図2について上述したフォーマットによる一連のデータD1を復調して出力する。PLL回路33は、後述するシンク検出回路42によるこの復調したデータD1の監視により、シンクの開始、終了が検出され、これらシンクの開始、終了の検出により基準信号生成回路34の制御を切り換える。なおこれによりラッチ回路40は、2値化信号である2値化信号S4からデータD1を復調する復調回路を構成することになる。なおこの場合に、QアームQの両側エッジのタイミングで、2値化信号S4を順次ラッチすれば、単に2値化信号S4のデューティーを補正することができる。
【0066】
すなわちシンクの終了が検出されると、制御回路39は、IアームI及びQアームQについて、サンプリング回路37、38から各フェーズでそれぞれ2個ずつ検出される位相比較結果を取得する。
【0067】
また制御回路39は、合計値ΣEXI及びΣEXQの計算期間を、IアームIの1/2周期に設定する。
【0068】
制御回路39は、これによりシンク終了前と同様に、合計値ΣEXI、ΣEXQがそれぞれ値2の場合、各アームI及びQに係る制御値を値0に設定し、合計値ΣEXI、ΣEXQがそれぞれ値4の場合、各アームI及びQに係る制御値を値2に設定する。また合計値ΣEXI、ΣEXQがそれぞれ値0の場合、各アームI及びQに係る制御値を値1に設定する。またこれら各アームI及びQに係る制御値に基づいて、図7について上述したシンク終了時点前と同様の演算処理により制御量を計算する。なお制御回路39は、プリアンブル及びシンクについて上述したIアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合、制御量を値0に設定し、これにより分周比を基準の分周比に保持する。
【0069】
制御回路39は、IアームIを連続する1周期により順次区切り、このようにしてIアームの1/2周期について計算した制御量を各区切り毎に統計的に処理し、各1周期毎の最終的な制御量を計算する。ここでこの実施例では、この統計的な処理に、多数決が適用される。なおこのようにして多数決を取ることにより、稀にではあるが、同一の投票数による制御量が2種類検出される場合も発生する。これによりこの場合、制御回路39は、強制的に制御量を0に設定する。
【0070】
これにより制御回路39は、2値化信号S4の1ビット単位で制御量を計算し、この計算した制御量により、続く1ビットに係る4フェーズのうちの3つのフェーズについては、基準信号生成回路34の分周比を基準の分周比である値16に保持すると共に、残る1つのフェーズについて、基準信号生成回路34の分周比を値16から可変し、これによりIアームI及びQアームQの位相を制御する。
【0071】
PLL回路33は、ボーレート設定BAUDRにより424〔kbps〕によるデータ処理が指示された場合、上述した基準信号生成回路34におけるIアームI、QアームQ、サンプリング信号SP1等の生成に供する分周比を1/2に低減させ、これによりデータ転送速度に対応するように、動作を高速度化する。
【0072】
またこのようにしてデータ転送速度424〔kbps〕によりデータを処理する場合、PLL回路33は、212〔kbps〕によりデータ処理する場合と同様にして、シンク終了以降を処理する。これに対してシンク終了前のプリアンブル及びシンクにあっては、上述したIアームの1フェーズで計算される制御量に代えて、IアームIの2フェーズで制御量を計算し、この計算した制御量により、2フェーズ毎に基準信号生成回路34を制御する。具体的にこの場合、制御回路39は、連続する2フェーズのうちの一方のフェーズについては、基準信号生成回路の分周比を基準の分周比の値8に保持し、残りの1つのフェーズについては、制御量に応じてこの基準の分周比から値1だけ分周比を可変し、これによりIアームI及びQアームQの位相を制御する。
【0073】
タイミング調整回路41は、制御回路39におけるこれらの処理の切り換えに係る各種タイミングを指示する。
【0074】
シンク検出回路42は、PLL回路33の出力データD1からシンクを検出する。しかしてバッファメモリ44に係る後述の処理、PLL回路33について上述した動作の切り換えにあっては、このシンク検出回路42による検出結果に基づいて実行される。
【0075】
シフトレジスタ43は、PLL回路33で再生されたクロック(この場合、Iアームである)により動作して、PLL回路33で復調された受信データD1を順次入力、転送して蓄積し、1バイト分のデータが蓄積されると、続くバッファメモリ44に蓄積したデータを出力する。これによりシフトレジスタ43は、PLL回路33の出力データD1をシリアルパラレル変換処理して出力する。バッファメモリ44は、シフトレジスタ43の出力データをPLL回路33で再生されたクロックにより順次蓄積すると共に、クロック生成リセット回路31でキャリア信号S2を分周して生成される本来のクロックによりこの蓄積したデータを読み出してシフトレジスタ45に出力する。これによりバッファメモリ44は、PLL回路33で復調された2値化信号S4のクロックに同期したデータを、リーダライタ12のクロックに同期させて出力する。シフトレジスタ45は、このバッファメモリ44から入力されるデータを順次1ビットづつ出力し、これによりこのバッファメモリ44から入力されるデータをパラレルシリアル変換処理して出力する。
【0076】
セレクタ46は、端子設定レジスタ32に設定されるデータ出力のモード切り換えCLKOENに応じて動作を切り換え、シフトレジスタ45の出力データD1、PLL回路33の入力データ(2値化信号)S4を選択的に出力する。エンコーダ48は、シフトレジスタ45の出力データD1を選択出力する場合、対応するクロックを用いてセレクタ46の出力データをマンチェスタ符号による2値化信号に変換して出力する。これらによりデータ処理回路22は、リーダライタ12のクロックに同期し直した2値化信号、又は受信した2値化信号S4をデータ処理回路20による設定に応じて選択的に出力する。なおこの場合に、マンチェスタ符号に変換する処理を省略して、シフトレジスタ45の出力データをシリアルデータにより出力するようにしてもよく、またさらにパラレルシリアル変換処理を省略してバイト単位で出力するようにしてもよい。
【0077】
しかしてデータ処理回路22は、このようにしてPLL回路33の入力データS4を選択的に出力する場合、PLL回路33で再生されたクロックCKを併せて出力する。
【0078】
これによりこのデータ処理回路22は、後段のデータ処理回路に応じて、単に受信しただけの2値化信号と、さらにクロック周波数、デューティー比を補正した2値化信号とを選択的に出力できるように構成され、またこのように単に受信しただけの2値化信号を出力する場合には、併せてこの2値化信号に同期したクロックを出力してこの2値化信号を処理できるように構成される。なおこのようにして出力されるクロックCK(CLKO)は、図10に示すように、このクロックCKのエッジのタイミングによりマンチェスタ符号による出力信号CDRIOをラッチして、この2値化信号CDRIOを復調可能な位相により、IアームI又はQアームQの何れかが選択的に適用される。
【0079】
このようにバッファメモリ44を介して同期し直して2値化信号を出力するようにして、具体的にバッファメモリ44は、順次データを転送する6段のFIFO(First In First Out)44A〜44Fにより形成される。
【0080】
すなわち図2について上述したように、このシステムに適用されるデータにあっては、シンクに続いてペイロードのデータ量を示すレングスLENが配置され、このレングスLENが値FFのときに最大で257バイトのデータがペイロードに割り当てられる。これに対してセラミック発振子を用いてクロックを生成する場合、キャリア信号の周波数は、周波数13.41〜13.71〔MHz〕の範囲でばらつく。
【0081】
これにより257バイトによるペイロードのデータをデータ転送速度212〔kbps〕又は424〔kbps〕により伝送する場合、伝送に要する時間は、伝送に供するデータ量に換算して6バイト以下の範囲でばらつくことになる。
【0082】
これによりバッファメモリ44は、3バイト分、PLL回路33からの出力データを蓄積すると、このデータの出力を開始し、これにより必要最小限度のメモリ容量により、このPLL回路33からの出力データを、リーダライタ12側のクロックに同期し直して出力する。
【0083】
より具体的に、バッファメモリ44は、図11に示すように、プリアンブル2バイト(00、00)、シンク(b2、4d)による4バイトのデータを入力段側から4段目までのFIFOにそれぞれデータ順序により保持した状態で、PLL回路33で復調されたデータが順次シフトレジスタ43に入力される。シフトレジスタ43は、順次、PLL回路33の出力データを転送して、1ビット転送する毎に、シンク検出回路42により、保持した8ビットのデータがシンクの先頭1バイトと一致するか否か検出され、これによりシンク検出回路42でシンクの開始が検出される。
【0084】
このようにしてシンクの開始が検出されると、シフトレジスタ43は、同様に順次入力されるデータを転送してシンク検出回路42により、続く1バイトがシンクと一致するか否か検出され、これによりシンクの終了が検出される。
【0085】
このようにしてシンクの終了が検出されると、バッファメモリ44は、保持したデータを最終段のFIFOまで順次転送し、プリアンブルに係る先頭1バイトのデータ(00)を出力側のシフトレジスタ45に格納すると共に、この出力段側のFIFOから3段目までのFIFOに、始めにセットした残り3バイトのデータをそれぞれ格納する。これによりバッファメモリ44は、入力側に3バイト分の空き領域を確保する。
【0086】
さらにバッファメモリ44は、シフトレジスタ45を介して順次格納したデータを出力するようにして、シフトレジスタ43を介して、シンクに続いて入力されるレングスLEN、ペイロードのデータを順次バイト単位で入力して空き領域に格納する。これによりバッファメモリ44は、通信対象である携帯電話14のクロックが周波数の高い側に偏位している場合であっても、3バイト分の空き容量を確保して順次入力されるデータのクロックを置き換えることができる。また通信対象である携帯電話14のクロックが周波数の低い側に偏位している場合であっても、最初にセットしたデータによる3バイトのデータを始めに保持して順次入力されるデータのクロックを置き換えることができる。
【0087】
(2)実施例の動作
以上の構成において、このICカードシステム11では(図1)、パッシブ型により動作して電子マネー等の処理を実行する場合、リーダライタ12におけるデータ処理回路20の制御により水晶振動子により生成されたキャリア信号S2がアンテナ25より送出され、ICカード13、携帯電話14をリーダライタに近づけると、ICカード13のアンテナ、携帯電話14のICカード部17に係るアンテナにキャリア信号が誘起される。このICカードシステム11では、この誘起されたキャリア信号によりICカード13、携帯電話14のICカード部17で動作用電源が生成され、この電源によりICカード13、携帯電話14のICカード部17が動作を開始する。
【0088】
この状態で、ICカードシステム11では、リーダライタ12のデータ処理回路20において、例えば呼び掛けに係るコマンドのデータ等によりマンチェスタ符号による送信データ信号S3が生成され、RF送受信回路21においてこの送信データ信号S3によりアンテナ25から送出するキャリア信号S2が振幅変調され、これによりこのコマンド等のデータがアンテナ25より送出される。
【0089】
ICカード13、携帯電話14のICカード部17では、この振幅変調による振幅変調信号がアンテナにより受信された後、抱絡線検波により検波されて2値化され、リーダライタ12で生成した送信データ信号(2値化信号)が復調される。またこの送信データ信号(2値化信号)よりクロックが再生され、このクロックによる2値化信号の処理により、リーダライタ12から送出されたデータが再生される。またこの再生したデータによりリーダライタ12に応答等を返す場合には、アンテナに誘起されているキャリア信号の分周によりクロックが生成され、このクロックにより伝送に供するデータを用いてマンチェスタ符号による送信データ信号が生成され、この送信データ信号によりアンテナの終端インピーダンスが切り換えられる。
【0090】
これによりリーダライタ12側にあっては、この送信側における終端インピーダンスの切り換えに応動して、アンテナ25の端子電圧に係るキャリア信号S2の信号レベルが変化し、これにより振幅変調信号として、ICカード13、携帯電話14から送出されたデータが受信される。
【0091】
リーダライタ12では、この振幅変調信号がRF回路21において抱絡線検波されて2値化され、送信側で生成した送信データ信号が2値化信号S4により再生される。またこの2値化信号S4のデューティー比、周波数がデータ処理回路22により補正された後、データ処理回路20でクロックが再生されると共に、このクロックにより2値化信号が処理されてICカード13、携帯電話14より送出されたデータが再生される。
【0092】
これらによりICカードシステム11では、リーダライタ12と、ICカード13、携帯電話14との間で種々のデータを送受して電子マネー等の処理に係る一連の処理を実行することができる。
【0093】
これに対してアクティブ型により携帯電話14のICカード部17からリーダライタ12を起動する場合等にあっては、リーダライタ12からのキャリア信号S2の送出が中止された状態で、携帯電話14のICカード部17において、セラミック振動子により生成されたキャリア信号が分周されてクロックが生成され、このクロックにより伝送に供するデータの2値化信号が生成される。またこの2値化信号によりキャリア信号が振幅変調されてアンテナより送出される。これによりこの場合、携帯電話14をリーダライタ12に近づけると、リーダライタ12のアンテナ25にこの振幅変調信号が誘起され、この振幅変調信号がRF回路21において抱絡線検波されて2値化され、送信側で生成した送信データ信号が2値化信号S4により再生される。またこの2値化信号S4のデューティー比、周波数がデータ処理回路22により補正された後、データ処理回路20でクロックが再生されると共に、このクロックにより2値化信号が処理されてICカード13、携帯電話14より送出されたデータが再生される。
【0094】
これらによりパッシブ型による場合、リーダライタ12側で検出される2値化信号S4にあっては、リーダライタ12で水晶振動子を用いて生成された精度の高いキャリア信号S2を分周したクロックにより生成されていることになり、これによりデータ処理回路20に直接入力してデータを再生する場合でも、簡易かつ確実にクロックを再生してデータを再生することができる。
【0095】
しかしながらアクティブ型によるICカード部17からのデータを受信する場合、携帯電話14でセラミック振動子により生成した周波数偏差の大きいキャリア信号を分周したクロックにより2値化信号S4が生成されていることにより、この2値化信号S4をデータ処理回路20に直接入力してデータを再生する場合には、データ処理回路20のPLL回路ではクロックを再生することが困難な場合が発生し、これによりデータを正しく再生することが困難な場合が発生することになる。
【0096】
特に、このICカードシステム11では、リーダライタ12と携帯電話14との間の距離の変化等により、リーダライタ12側で受信される2値化信号S4のデューティー比が変化し、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、正しくデータを再生することが困難になる。
【0097】
これによりこのICカードシステム11では、RF送受信回路21で検出された2値化信号S4のデューティー比、周波数がデータ処理回路22により補正されデータ処理回路20に入力され、これによりクロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することが可能となる。
【0098】
しかしてこのようにしてパッシブ型による動作、アクティブ型による動作により受信される2値化信号S4は(図3)、データ処理回路22において、PLL回路22によりクロックが再生されて処理される。すなわちPLL回路22において(図4)、リーダライタ12側で生成されるキャリア信号S2が基準信号生成回路34により分周されて、90度位相の異なるIアームI及びQアームQが生成され、2値化信号S4は、位相比較回路を構成するイクスクルーシブオア回路35、36によりそれぞれIアームI、QアームQと位相比較される。またこの位相比較による位相比較結果がサンプリング回路37、38を介して制御回路39に入力され、この位相比較結果による制御回路39の基準信号生成回路34の制御により、Iアームが2値化信号S4に位相同期するように、IアームI及びQアームQの生成に供する分周比が可変される。この基準信号生成回路34の制御において、この実施例では、一定の周期によりIアームI及びQアームQに係る分周比が可変され、この一定の周期が、プリアンブル及びシンクでは(図2)、IアームIの1周期に4回の割合に設定されるのに対し、レングスLEN以降にあっては、IアームIの1周期に1回の割合に設定される。
【0099】
これによりこの実施例では、2値化信号である2値化信号S4におけるプリアンブルにおいては、ペイロードの部分に比して、基準信号生成回路34の制御に係る一定周期が短い周期に設定される。しかしてプリアンブルにあっては、PLL回路の同期を図るために設けられて、同期に好適な、クロックに同期して信号レベルが切り換わるパターンが割り当てられていることにより、このプリアンブルで基準信号生成回路34の制御に係る一定周期を短い周期に設定すれば、2値化信号S4に係るクロックの周波数が偏位している場合にあっても、短時間でIアームを2値化信号S4に位相同期させることができる。
【0100】
これに対してこのようにしてプリアンブルにより同期を確立した後にあっては、パッシブ型による動作する場合、IアームI及びQアームQの生成に供する分周比は、一定の基準の分周比に保持することにより、確立した同期を維持することができる。しかしながらアクティブ型により動作する場合には、携帯電話14側で生成したクロックの周波数が偏位していることにより、このように一定の基準の分周比に保持すると、徐々に同期がずれ、遂には同期が外れてしまう。
【0101】
しかしながらペイロードの部分は、伝送に供するデータに応じて信号レベルの変化パターンが種々に変化し、これによりプリアンブルの場合と同様に分周比を制御したのでは、却って同期が外れ易くなる。しかしながらこの実施例では、この分周比の制御がプリアンブルの部分に比して長い周期により、より具体的には、1ビットに1回の割合に設定されていることにより、同期外れを防止しつつ、2値化信号S4のクロックにおける周波数偏位を補正するように、IアームIを2値化信号S4に同期させて保持することができ、これらによりクロックの周波数がばらついた場合にあっても、確実にクロックを再生してデータを再生することができる。
【0102】
しかしながらプリアンブルにおいて、QアームQが2値化信号S4に位相同期した場合(図6)、何れの方向に分周比を変化させればよいのか、位相比較結果によっては判定することが困難になる。この場合に、何ら制御することなく基準の分周比に保持すると、プリアンブルにあっては一定周期で信号レベルが切り換わるパターンが割り当てられていることにより、結局、このような状態から抜け出すのに時間を要し、これによりプリアンブルでは同期を確立できなくなる。
【0103】
また強制的に一方向に分周比を可変すると、この場合は、デューティー比が50〔%〕から偏位している場合に、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、シンクを正しく検出できなくなってデータの再生が困難になる(図8)。
【0104】
このためこの実施例では、制御回路39において、QアームQが2値化信号S4に位相同期している状態が検出され、この場合には、直前の周期における基準信号生成回路34の制御と同一に、基準信号生成回路34が制御される(図9)。
【0105】
これによりこの実施例では、IアームIが2値化信号S4に位相同期する方向に、QアームQが2値化信号S4に位相同期している状態を短時間で解消することができ、その分、従来に比して、IアームIの位相同期に要する時間を短くすることができる。これらによりこの実施例では、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することが可能となる。
【0106】
この実施例では、このような位相比較結果がサンプリング回路37、38によりサンプリングされて制御回路39に入力され(図5)、IアームI及びQアームQ毎に、Iアームの1/2周期でこのサンプリング結果が合計された後、それぞれ合計値が判定されて各アームの制御量が計算される。
【0107】
さらにこのようにして制御するにつき、プリアンブルでは、この各アームの制御量の演算処理により総合の制御量が計算されて、続くフェーズに係る基準信号生成回路34の分周比が設定される。プリアンブルでは、この分周比の制御に係る一連の処理がフェーズ毎に繰り返されて、1フェーズ毎に、基準信号生成回路34が制御される。
【0108】
この実施例では、このサンプリング回路37、38におけるサンプリングの回数が、1フェーズ当たり2回に設定されてそれぞれ合計値が計算される。これによりこの実施例では、従来に比して高い分解能により、IアームI及びQアームQの位相ずれを検出することができる。従ってその分、少しでもIアームIが2値化信号S4に位相ずれしている場合でも、IアームIが2値化信号S4に位相同期するように、IアームI及びQアームQの位相を制御することができる。従ってその分、IアームIを高い精度により2値化信号S4に位相同期させることができ、その分、続くペイロードにおける同期の外れ難くし、これらによりクロックの周波数が偏位している場合に適用して、正しくデータを再生することができる。
【0109】
これに対してシンクが終了した後にあっては、同様に、Iアームの1/2周期により合計値が計算され、またこの合計値がシンク終了前と同様に判定されて、各アームに係る制御量が計算され、さらに総合の制御量が求められる。この場合、この総合の制御量は、Iアームの1周期毎に集計されて、最終的な制御量が計算され、この最終的な制御量によりIアームの1周期毎に、この1周期を構成する1つのフェーズにおける分周比が基準の分周比により制御され、位相同期が外れないようにIアームIの位相が制御される。これによりこの場合、2値化信号S4の1ビットに1回の割合により、IアームI及びQアームQを位相制御して、位相同期が外れないように制御される。
【0110】
しかしてこの実施例では、このようにしてIアームを2値化信号S4に同期させて、このIアームに対して90度位相の異なるQアームにより2値化信号S4がラッチ回路40によりラッチされて、マンチェスタ符号による2値化信号S4が復調される。
【0111】
これに対してこのようにして位相制御して2値化信号S4を処理するようにして、データ処理回路22では、データ処理回路20の制御により、データ転送速度が212〔kbps〕から424〔kbps〕に切り換えられる。
【0112】
この場合、データ処理回路22では、データ転送速度が212〔kbps〕の場合と同様に、IアームI及びQアームQを位相制御したのでは、2値化信号S4のデューティー比が50〔%〕から変化した場合に、データを正しく再生できないことが判った。
【0113】
このためこの実施例では、データ転送速度が424〔kbps〕の場合、シンクより前の2値化信号S4の1フェーズに1回の割合によるIアームI及びQアームQの位相制御が、2フェーズに1回の割合に切り換えられる。これによりこの実施例では、Iアーム及びQアームの周波数を高い周波数に切り換えて2値化信号を処理する場合には、Iアーム及びQアームの周波数が低い場合に比して、プリアンブルにおけるクロックに対する制御周期が長くなるように動作を切り換え、これにより確実にデータを再生できるように設定される。
【0114】
しかしてデータ処理回路22では、PLL回路33で復調されたデータが、シフトテジスタ43によりシリアルパラレル変換処理されてバッファメモリ44に格納され、またこのバッファメモリ44から読み出された後、シフトレジスタ45によりパラレルシリアル変換処理され、元のマンチェスタ符号による2値化信号に変換されて出力される。このバッファメモリ44における書き込み及び読み出しの処理において、PLL回路33の出力データD1は、2値化信号S4のクロックが、このリーダライタ12のクロックに置き換えられて出力される。
【0115】
これにより続くデータ処理回路20に入力される2値化信号は、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、デューティー比50〔%〕によりこのリーダライタ12のクロックに同期して出力され、これによりパッシブ型による動作を前提としたデータ処理回路20によっても、正しくデータを再生して処理することができる。
【0116】
このようにして2値化信号を出力する際に、データ処理回路22は、外部からの設定により、PLL回路33の入力信号S4を直接出力することもでき、この場合は、この入力信号S1に同期したクロックも併せて出力することができ、これにより外部機器に応じて処理結果の出力形態を種々に切り換えて、種々のシステムに広く適用することが可能となる。
【0117】
(3)実施例の効果
以上の構成によれば、90度位相の異なる基準信号であるIアーム及びQアームの位相を入力信号との位相比較結果により制御して、これら基準信号の一方を入力信号に位相同期させるようにして、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【0118】
またキャリア信号を分周してIアーム及びQアームを生成するようにして、この分周比を制御して、Iアーム及びQアームの位相を制御することにより、簡易な構成でIアーム及びQアームの位相を制御することができる。
【0119】
またプリアンブルに続くシンクの終了時点において、制御の周期を切り換えるようにして、プリアンブルにおいては、ペイロードの部分に比して、この制御の周期が短くなるように設定することにより、データの送受に係るフォーマットを有効に利用して、プリアンブルとペイロードとで制御の周期を確実に切り換えることができる。
【0120】
またこのようにして位相同期されたIアーム、Qアームの一方のクロックにより2値化信号をラッチしてデータを復調することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【0121】
またバッファメモリ44により、この再生したデータを順次記録すると共に、記録したデータを、他のクロックにより読み出して出力することにより、周波数の偏位したクロックによるデータを、このリーダライタのクロックにより出力することができ、リーダライタのクロックによる処理回路であるデータ処理回路20により、この再生したデータを処理することができる。
【0122】
またこのバッファメモリの出力データを変調して出力することにより、同種のデータ処理回路により処理可能に、受信した2値化信号のデューティー比、周波数を補正して出力することができる。
【0123】
またPLL回路の入力データ、バッファメモリの出力データをセレクタにより選択出力するようにして、バッファメモリの入力データを選択出力する場合には、対応するクロックを併せて出力することにより、2値化信号の処理に係る外部回路に応じて、処理結果の出力形態を種々に選択することができる。
【0124】
またIアームの1周期をIアーム及びQアームにより区切る4つのフェーズ毎に、Iアームに係る位相比較結果とQアームに係る位相比較結果とをサンプリングしてIアームに係る位相比較結果とQアームに係る位相比較結果を制御回路で取得することにより、例えば1つのフェーズにおけるサンプリングの回数を複数回に設定して、位相同期の検出精度を向上することができる。
【実施例2】
【0125】
なお上述の実施例においては、1つのフェーズにおいて、2回、位相比較結果をサンプリングして処理する場合について述べたが、本発明はこれに限らず、3回以上の複数回により位相比較結果をサンプリングして処理する場合、1回のサンプリングにより処理する場合等、サンプリングの回数にあっては必要に応じて種々に設定することができる。
【0126】
また上述の実施例においては、データ転送速度が212〔kbps〕の場合には、シンクの終了までを1フェーズで1回、シンクより後では、1ビットに1回、Iアーム及びQアームの位相を制御し、データ転送速度が424〔kbps〕の場合には、シンクの終了までを2フェーズで1回、シンクより後では、1ビットに1回、Iアーム及びQアームの位相を制御する場合について述べたが、本発明はこれに限らず、これらの制御に係る周期は、本発明の趣旨を逸脱しない範囲で必要に応じて種々に設定することができる。
【0127】
また上述の実施例においては、2値化信号の周波数及びデューティー比を補正して後段のデータ処理回路で処理する場合について述べたが、本発明はこれに限らず、後段のデータ処理回路に本発明を適用するようにしてもよい。このようにすれば、上述のデータ処理回路22は、省略することができ、またこの後段のデータ処理回路をパッシブ型とアクティブ型とで兼用することができる。
【0128】
また上述の実施例においては、本発明をICカードシステムに適用する場合について述べたが、本発明はこれに限らず、デューティー比が種々に変化する無線通信システムに広く適用することができる。
【産業上の利用可能性】
【0129】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のICカードシステムに適用することができる。
【図面の簡単な説明】
【0130】
【図1】本発明の実施例1に係るICカードシステムを示すブロック図である。
【図2】図1のICカードシステムにおけるデータフォーマットを示す図表である。
【図3】図1のICカードシステムにおけるデータ処理回路を示すブロック図である。
【図4】図3のデータ処理回路におけるPLL回路を示すブロック図である。
【図5】図4のPLL回路における位相比較結果の説明に供するタイムチャートである。
【図6】図5の位相比較結果と制御量の設定との関係を示す図表である。
【図7】図6における制御量と総合の制御量の関係を示す図表である。
【図8】図6の図表による設定との関係によりPLL回路の動作を示すタイムチャートである。
【図9】図6の図表による設定によりPLL回路の動作を示すタイムチャートである。
【図10】データ処理回路の出力の説明に供すタイムチャートである。
【図11】バッファメモリにおける動作の説明に供するブロック図である。
【図12】従来のPLL回路における位相比較結果の説明に供するタイムチャートである。
【図13】図12の位相比較結果と制御量との関係を示す図表である。
【図14】図13の図表による設定によりPLL回路の制御を示す図表である。
【符号の説明】
【0131】
11……ICカードシステム、12……リーダライタ、13……ICカード、14……携帯電話、17……ICカード部、20、22……データ処理回路、12……RF送受信回路、25……アンテナ、33……PLL回路、34……基準信号生成回路、35、36……イクスクルーシブオア回路、37、38……サンプリング回路、39……制御回路、43、45……シフトレジスタ、44……バッファメモリ、44A〜44F……FIFO
【技術分野】
【0001】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のICカードシステムに適用することができる。本発明は、ペイロードの部分に比して速く収束するようにPLL回路の動作を切り換えて、90度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができるようにする。
【背景技術】
【0002】
従来、非接触型のICカードによるICカードシステムは、ユーザー各人が所持するICカード、各ICカードとの間で種々のデータを送受するリーダライタ等により形成され、駅の改札システム、電子マネーシステム等に利用されている。
【0003】
ここでリーダライタは、例えば周波数13.56〔MHz〕によるキャリア信号を生成し、このキャリア信号をアンテナから送出する。これによりリーダライタは、動作用の電源をICカードに送出する。またリーダライタは、このキャリア信号の分周によりクロックを生成し、このクロックを基準にして動作し、アンテナから送出するキャリア信号を伝送に供するデータにより振幅変調する。これによりリーダライタは、アンテナから送出される無線通信波により種々のデータをICカードに送出する。
【0004】
これに対してICカードは、このリーダライタから送出された無線通信波をアンテナにより受信して整流、平滑化することにより、動作用の電源を生成する。またこの動作用の電源により動作してアンテナで受信した無線通信波をPLL(Phase Locked Loop )回路により処理してクロックを再生し、さらにはこの再生したクロックを基準にした無線通信波の処理によりリーダライタから送出された各種のデータを受信する。
【0005】
またICカードは、このPLL回路によるクロックにより動作して、受信したデータに従って内蔵のメモリに保持したデータを更新し、さらには各種のデータをリーダライタに送出する。ICカードは、このようなリーダライタへのデータの送出を、アンテナの終端インピーダンスを伝送に供するデータにより切り換えて実行する。
【0006】
ここでこのようにICカード側でアンテナの終端インピーダンスを切り換えると、リーダライタ側では、相互誘導作用によりアンテナのインピーダンスが変化し、これによりアンテナに印加するキャリア信号の信号レベルが変化する。これによりリーダライタは、このキャリア信号をPLL回路により処理してクロックを再生し、さらにはこの再生したクロックを用いた信号処理によりICカードから送出されたデータを再生する。
【0007】
このようなICカードシステムでは、特開平11−274929号公報に開示の手法を利用したPLL回路を用いてクロックを再生している。
【0008】
すなわち図12に示すように、従来のICカードに係るPLL回路は、受信した無線通信波のキャリア信号を所定の分周比により分周してクロックの周波数による位相が90度異なる2系統の基準信号I及びQ(図12(A)及び(B))を生成する。なお以下において、この位相の90度異なる基準信号I及びQにおいて、90度進み位相の基準信号IをIアームと呼び、残りをQアームと呼ぶ。またIアームの1周期は、Iアーム及びQアームの信号レベルの切り換わりにより4つの期間に区切られ、以下においては、この各期間をフェーズと呼ぶ。なおこの図12は、このようにして生成されるQアームQが入力信号INと位相同期した場合を示すものである。
【0009】
PLL回路には、アンテナより得られる無線通信波を抱絡線検波し、その検波結果を2値化した2値化信号INが入力され、PLL回路は、この2値化信号INとIアームIとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号INとIアームIとの位相比較結果を検出する。また同様に、入力信号INとQアームQとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号INとQアームQとの位相比較結果を検出する。
【0010】
PLL回路は、IアームIで信号レベルが切り換わった後、QアームQで信号レベルが切り換わるまでの期間のほぼ中間の時点と、QアームQで信号レベルが切り換わった後、IアームIで信号レベルが切り換わるまでの期間のほぼ中間の時点とで信号レベルが立ち上がるサンプリング信号SPを生成し、このサンプリング信号SPにより、IアームI及びQアームQによる排他的論理和信号をそれぞれサンプリングする。これによりPLL回路は、フェーズ毎に、位相比較結果を取得する。
【0011】
このようにして得られる排他的論理和によるサンプリング結果EX1I及びEXQ(図12(E)及び(F))を、IアームI又はQアームQの1周期により合計すれば、図13に示すように、このIアームIに係る合計値ΣEXIは、IアームIの位相が入力信号INの位相と一致している場合に値0となり、IアームIの位相が入力信号INの位相と180度異なっている場合に値4となる。また90度位相が異なる場合には、値2となる。またQアームQに係る合計値ΣEXQは、IアームIの位相が入力信号INの位相と一致している場合、IアームIの位相が入力信号INの位相と180度異なっている場合に値2となる。またIアームIの位相が入力信号INの位相より90度進み位相の場合、値0となり、IアームIの位相が入力信号INの位相より90度遅れ位相の場合、値4となる。これによりこれら合計値ΣEXI、ΣEXQの値により入力信号INに対するIアームI又はQアームQの現在の位相を判定することができる。
【0012】
これによりPLL回路は、これら合計値ΣEXI、ΣEXQをIアームの所定周期により計算して判定し、基準信号I及びQの生成に供する分周回路の分周比を判定結果により増減させ、これにより図13において矢印により示す方向にこれらIアームI及びQアームQの位相を変化させ、IアームIを入力信号INに同期させる。
【0013】
具体的に図14に示すように、従来のICカードに係るPLL回路は、これら合計値ΣEXI、ΣEXQをそれぞれ判定してIアームI及びQアームQについての位相制御方向を検出し、これらの位相制御方向を総合的に判断して、IアームI及びQアームQの位相を制御していた。なおここで符号+及び−は、それぞれIアームI及びQアームQの位相を進み位相、遅れ位相とする制御であり、符号0は、位相を制御しない場合である。
【0014】
ところでこの種のICカードシステムは、ICカードに係る構成を携帯電話に設けることにより、ICカードの機能を携帯電話でも利用可能とすることが提供されている。具体的に、このように携帯電話にICカードの構成を設けるようにすると、ICカードシステムによる電子マネーシステム等を携帯電話により利用することが可能となる。
【0015】
このようにICカードの構成を携帯電話に設ける場合、携帯電話の電源、キャリア信号によりICカードに係る構成を駆動すれば、パッシブ型であるこの種のICカードでは実現困難な、アクティブ型のICカードに係る各種の機能を実現することができる。すなわちこの場合、携帯電話は、携帯電話に係る構成からICカード用のキャリア信号を生成し、このICカード用のキャリア信号からICカード用のクロックを生成する。またICカードに係る構成により、これらICカード用のキャリア信号及びクロックから振幅変調波を生成し、この振幅変調波をICカードに係るアンテナより送出する。このようにすれば携帯電話側からの呼び掛けによりリーダライタの動作を立ち上げて種々のデータを送受し、さらには同種の携帯電話間で、ICカードの機能により種々のデータを送受することができる。
【0016】
しかしながら携帯電話では、セラミック発振子を用いてクロックを生成しているものがあり、セラミック発振子によるクロックは、水晶発振子を用いてクロックを生成する場合に比して、出力信号の周波数偏差が大きい欠点がある。これによりこのようにセラミック発振子を用いてクロックを生成する構成の携帯電話において、この携帯電話の構成を利用してICカードに係る周波数13.56〔MHz〕のキャリア信号を生成する場合、キャリア信号の周波数が周波数13.41〜13.71〔MHz〕の範囲でばらつくようになる。このようにキャリア信号の周波数がばらつくと、このキャリア信号を分周して作成するICカードの動作用クロックにあっても、その分、周波数がばらつくことになる。
【0017】
このように動作用クロックの周波数がばらつくと、リーダライタ等の受信側にあっては、PLL回路におけるロックに時間を要することになり、その分、正しくデータを再生できなくなる恐れがある。特に、この種のシステムでは、通信対象間の距離が変化する場合があり、このように通信対象間の距離が変化すると、受信されるデータのデューティー比が50〔%〕から大きく変化する。従来のPLL回路では、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、PLL回路によりクロックを正しく再生することが困難になり、これにより正しくデータを再生することが困難になる問題があった。
【特許文献1】特開平11−274929号公報
【発明の開示】
【発明が解決しようとする課題】
【0018】
本発明は以上の点を考慮してなされたもので、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる集積回路、再生装置及び再生方法を提案しようとするものである。
【課題を解決するための手段】
【0019】
かかる課題を解決するため請求項1の発明は、アンテナにより得られる無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路に適用して、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、前記Iアーム又はQアームを前記クロックに設定し、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0020】
また請求項9の発明は、無線通信波により伝送されたデータを再生する再生装置に適用して、前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成するRF回路と、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路と、前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調回路とを備え、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0021】
また請求項10の発明は、無線通信波により伝送されたデータを再生する再生方法に適用して、前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成する2値化信号生成のステップと、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成のステップと、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較のステップと、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較のステップと、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御のステップと、前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調のステップとを有し、前記制御のステップは、前記Iアームにおける一定の周期により、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【0022】
請求項1の構成により、アンテナにより得られる無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路に適用して、90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、前記Iアーム又はQアームを前記クロックに設定し、前記制御回路は、前記Iアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くすれば、プリアンブルにおいて制御の周期を短く設定した分、高速度にIアームを2値化信号に位相同期させることができ、これによりキャリア信号の周波数がばらついた状態でも、確実にクロックを再生して正しくデータを再生することができる。しかしながらこのような制御にあっては、Qアームが2値化信号に位相同期してしまう場合もあり、この場合には、進み位相方向、遅れ位相方向の何れの側に制御すればよいのか、位相比較結果によっては判定できなくなる。これにより何ら位相を変化させないようにすると、位相同期に時間を要することになり、場合によっては、データを正しく再生できなくなる。また何れかの方向に強制的に位相を変化させるようにすると、2値化信号のデューティー比が50〔%〕から変化している場合に、制御方向が頻繁に切り換わるようになり、却って位相同期に時間を要する場合が発生する。これにより前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御すれば、ほぼ正しい方向にIアームの位相を変化させることができ、これによりキャリア信号の周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、確実にクロックを再生して正しくデータを再生することができる。
【0023】
これにより請求項9又は請求項10の構成によれば、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる再生装置、再生方法を提供することができる。
【発明の効果】
【0024】
本発明によれば、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【発明を実施するための最良の形態】
【0025】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例1】
【0026】
(1)実施例の構成
図1は、本発明の実施例に係るICカードシステムを示すブロック図である。このICカードシステム11は、リーダライタ12にICカード13を接近させることにより、リーダライタ12とICカード13との間で種々のデータを送受し、これにより電子マネー等に係る一連の処理を実行する。またリーダライタ12に携帯電話14を接近させることにより、リーダライタ12と携帯電話14との間で種々のデータを送受し、これにより同様に電子マネー等に係る一連の処理等を実行する。
【0027】
このためICカード13は、従来構成によるICカードと同一に構成され、内蔵のアンテナによりリーダライタ12から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のPLL回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ12から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ12に種々のデータを送出する。
【0028】
携帯電話14は、通常の携帯電話にICカードに係る構成を追加して形成される。すなわち携帯電話14において、携帯電話部16は、ユーザーによる操作に応動したコントローラ15の制御により、通話、電子メール等に係る一連の処理を実行し、コントローラ15は、ユーザーによる操作に応動してこの携帯電話14の各部の動作を制御する。
【0029】
ICカード部17は、ICカード13と同様に、内蔵のアンテナによりリーダライタ12から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のPLL回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ12から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ12に種々のデータを送出する。これにより携帯電話14では、ICカード部17の独立した機能により電子マネー等に係る一連の処理を実行する。
【0030】
さらにこの実施例において、ICカード部17は、コントローラ15の制御により、アクティブ型のICカードとして動作し、リーダライタ12、同種の携帯電話に種々のデータを送信する。すなわちこの場合、ICカード部17は、携帯電話部16の電源により動作を開始し、携帯電話部16においてセラミック発振子を用いて生成される各種基準信号より、周波数13.56〔MHz〕によるキャリア信号S1を入力する。またこのキャリア信号S1を分周して動作用クロックを生成する。ICカード部17は、この動作用クロックにより動作してキャリア信号S1を振幅変調し、その結果得られる振幅変調信号をアンテナより送出する。これによりこの携帯電話14は、アクティブ型のICカードとして機能して、リーダライタ12との間で、さらには同種の携帯電話との間で、種々のデータを送受する。なおこのように携帯電話14は、同種の携帯電話との間で、ICカードの機能により種々のデータを送受することにより、携帯電話14のICカード部17は、後述するリーダライタ12と同様に、RF送受信回路21、データ処理回路20、22の構成が設けられ、これによりクロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができるように構成される。
【0031】
ここで図2は、このようにアクティブ型のICカードとして動作する場合の、ICカード部17から送出されるデータのフォーマットを示す図表である。ここでこのデータフォーマットは、3バイトのプリアンブル、2バイトのシンク、ペイロードのデータ長を示すレングスLEN、ペイロードの順序により形成される。ここでプリアンブルは、値00の連続によるデータが設定され、またシンクには、値b2、値4dによるデータが設定される。またペイロードは、最大で257バイトのデータを割り当てることができるように設定され、この場合、レングスLENは、値FFに設定される。
【0032】
ICカード部17は、この図2に示すフォーマットによるシリアルデータをマンチェスタ符号により生成して、このシリアルデータによる送信データ信号によりキャリア信号S2を振幅変調して送出する。なおここでマンチェスタ符号は、論理1と論理0とで逆極性に設定されて、それぞれビット中央で信号レベルが反転する符号である。
【0033】
リーダライタ12は、このような通信対象の構成に対応して構成され、ICカード13、携帯電話14との間で種々のデータを送受する。ここでリーダライタ12は、データ処理回路20、RF送受信回路21との間の受信系に、RF送受信回路21で受信された送信データ信号S4のデューティー比、周波数偏差を補正するデータ処理回路22を介挿して形成される。なお以下においては、リーダライタ等により受信されるマンチェスタ符号による送信データ信号は、アンテナより得られる無線通信波を抱絡線検波した後、2値化して得られるものであることにより、適宜、2値化信号と呼ぶ。
【0034】
ここでデータ処理回路20は、パッシブ型のICカードシステムにおいて、RF送受信回路21と共にリーダライタを構成する集積回路であり、図示しないメモリに記録された処理手順の実行により、全体の動作を制御して電子マネー等に係る一連の処理を実行すると共に、マンチェスタ符号により送信に供するデータをRF送受信回路21に出力し、また受信したデータを入力して復号する。
【0035】
すなわちデータ処理回路20は、この一連の処理において、ICカード13、携帯電話14等にデータを送出する場合、図示しない水晶発振回路で生成される周波数13.56〔MHz〕のキャリア信号S2を分周して動作用クロックを生成する。またこの動作用クロックにより伝送に供するデータを用いて、図2について上述したフォーマットのマンチェスタ符号による送信データ信号S3を生成する。なおここでこの場合、先頭のプリアンブルにあっては6バイトに設定される。またこの送信データ信号S3の出力に応じて、データ処理回路22に出力するキャリア出力タイミング信号/RFON、データ送信タイミング信号RFTRAの設定を切り換える。なおここでキャリア出力タイミング信号/RFONは、RF送受信回路21にキャリア信号の出力を指示するタイミング信号であり、データ送信タイミング信号RFTRAは、アンテナから送出するキャリア信号の送信データ信号S3による変調をRF送受信回路21に指示するタイミング信号である。
【0036】
これに対してこのようにしてデータを送出して、ICカード13、携帯電話14等から応答等に係るデータを受信する場合、RF送受信回路21からキャリア信号を送出するように設定した状態で、データ処理回路20は、データ送信タイミング信号RFTRAの設定を切り換え、これにより全体の動作をデータ受信の状態に設定する。またこの状態で、データ処理回路22からマンチェスタ符号の形式により出力される受信データCDRIOよりクロックを再生し、このクロックにより受信データCDRIOを処理してICカード13、携帯電話14から送出されたデータを復号する。データ処理回路20は、この一連の処理の繰り返しにより、例えばICカード13、携帯電話14との間で電子マネーに係る一連の処理等を実行する。
【0037】
これに対して携帯電話14をアクティブ型のICカードとして機能させて、携帯電話14から送出されるデータを受信する場合、データ処理回路20は、キャリア出力タイミング信号/RFONの設定を切り換え、これによりRF送受信回路21からのキャリア信号の送出を中止する。またこの状態で、上述したパッシブ型による通信対象からのデータ受信の場合と同様に、データ処理回路20から出力される受信データCDRIOよりクロックを再生し、このクロックにより受信データCDRIOを処理して携帯電話14から送出されたデータを復号する。なおこのように携帯電話14をアクティブ型のICカードとして機能させて、携帯電話14から送出されるデータを受信する場合、キャリア信号の出力を継続するようにしてもよく、この場合、携帯電話14側では、内蔵のセラミック振動子により生成されるクロックを基準にした終端インピーダンスの切り換えによりデータを送出するようにしてもよく、さらには内蔵のセラミック振動子により生成されるキャリア信号を、このキャリア信号の分周により生成されるクロックを用いた送信データ信号により振幅変調するようにしてもよい。
【0038】
なおこれによりデータ処理回路20は、データ処理回路22からのデータを入力する受信データ入力端CDRIにRF送受信回路21からの2値化信号S4を直接入力して処理するようにPLL回路等が設けられており、これによりこのようにキャリア信号の周波数偏差が小さいシステムでは、データ処理回路22を省略してリーダライタを構成できるようになされている。
【0039】
またデータ処理回路20は、メモリに記録されたプログラムに応じて、このような一連のデータの送受を212〔kbps〕のデータ転送速度により実行し、このデータの送受により通信対象が424〔kbps〕のデータ転送速度によりデータ送受可能な装置であることを確認すると、ボーレート設定信号BAUDRの設定を切り換え、424〔kbps〕のデータ転送速度によるデータの再生をデータ処理回路22に指示する。またキャリア信号S2からクロックを生成する分周比を切り換え、これによりRF送受信回路21に送出する送信データ信号S3のデータ転送速度を212〔kbps〕から424〔kbps〕に切り換える。またデータ処理回路22から入力される受信データCDRIOの処理に係る設定を切り換え、これにより424〔kbps〕により受信データを処理可能に動作を切り換える。これらによりこの実施例では、通信対象とのネゴシエーションにより、通信対象に応じてデータ転送速度を高速度に切り換える。
【0040】
またデータ処理回路20は、データ処理回路22からのデータ出力のモード切り換えCLKOEN、受信中の処理の強制的な初期化を指示するソフトウエアによる受信リセットRECCLR等をデータ処理回路22に出力する。
【0041】
インバータ24は、キャリア出力タイミング信号/RFONを反転させ、これによりハードウエア的に、初期状態へのリセットをデータ処理回路22に指示する受信リセット/RESETを出力する。
【0042】
RF送受信回路21は、データ処理回路20の制御により、データ処理回路20から出力される送信データ信号S3をICカード13、携帯電話14に送出し、またICカード13、携帯電話14より受信した2値化信号(送信データ信号)S4をデータ処理回路22に出力する。
【0043】
すなわちRF送受信回路21は、キャリア出力タイミング信号/RFONの立ち下がりによりアンテナ25にキャリア信号S2を出力し、これによりパッシブ型によるICカード13、携帯電話14に動作用電源を送出する。またRF送受信回路21は、データ送信タイミング信号RFTRAによりこのアンテナ25から出力するキャリア信号S2をデータ処理回路20から出力される送信データ信号S3により振幅変調し、これによりデータ処理回路20から送出されたデータをICカード13、携帯電話14に出力する。またRF送受信回路21は、このデータ送信タイミング信号RFTRAの立ち上がりにより、アンテナ25に印加したキャリア信号を抱絡線検波し、その検波結果である検波信号を2値化して2値化信号を生成し、これによりICカード13、携帯電話14に設けられたアンテナとの相互誘導によりこれらICカード13、携帯電話14から送出された送信データ信号S4を再生して出力する。
【0044】
これに対してアクティブ型により動作する通信対象からのデータを受信する場合、RF送受信回路21は、キャリア出力タイミング信号/RFONによりアンテナ25へのキャリア信号S2の印加を中止する。またデータ送信タイミング信号RFTRAの立ち上がりにより、アンテナ25で受信される無線通信波を抱絡線検波し、その検波結果を2値化して2値化信号を生成する。これによりRF送受信回路21は、携帯電話14から送出された送信データ信号S4を再生して出力する。
【0045】
なおこれによりこの実施例では、携帯電話14がアクティブ型により動作している場合でも、リーダライタ12からのデータ送信時、このリーダライタ12からはキャリア信号S1を振幅変調波してデータ処理回路20からの2値化信号S3を送出していることになるが、この場合、アクティブ型により動作するICカード13と同様に、アンテナ25の終端インピーダンスの切り換えによりデータ処理回路20から2値化信号S3を送出するようにしてもよい。
【0046】
図3は、データ処理回路22の構成を示すブロック図である。データ処理回路22は、セラミック発振素子等の使用により送信対象から送出されるキャリア信号の周波数偏差が大きいシステムにおいて、データ処理回路20とRF送受信回路21との間の受信系に介挿される集積回路である。データ処理回路22は、RF送受信回路21から出力される2値化信号S4におけるデューティー比、周波数偏差を補正して出力する。
【0047】
すなわちデータ処理回路22において、クロック生成リセット回路31は、キャリア信号S2(CLKIN)を入力して分周し、各部の動作基準信号を生成する。この処理において、クロック生成リセット回路31は、ボーレート設定BAUDRに応じて分周比を切り換え、これによりデータ処理回路20の指示に応じた周波数により各部の動作基準信号を生成する。また受信リセットRECCLR、/RESETにより、この動作基準信号の生成に供するカウンタを初期化し、さらには各部にリセット信号を出力して各部の設定を初期化する。
【0048】
端子設定レジスタ32は、ボーレート設定BAUDR等の各種設定を記録して保持し、この保持した内容を各部に通知する。これにより端子設定レジスタ32は、データ処理回路22の設定を切り換える。
【0049】
PLL回路33は、RF送受信回路21から出力される2値化信号S4よりクロックを再生し、この再生したクロックを基準にして2値化信号S4を復調し、その復調結果による受信データD1を出力する。このときPLL回路33は、90度位相の異なる2種類の基準信号であるIアームI及びQアームQをデューティー比50〔%〕により生成し、これらIアームI及びQアームQと、入力信号である2値化信号S4との位相比較結果により、これらIアームI及びQアームQの位相を変化させ、これによりIアームIを2値化信号S4に位相同期させてクロックを再生する。
【0050】
すなわち図4及び図5に示すように、PLL回路33において、基準信号生成回路34は、212〔kbps〕の伝送速度による2値化信号S4を処理する場合、初期状態において分周比が値16に設定されるリングカウンタを有し、このリングカウンタによりキャリア信号S2を分周してIアームI及びQアームQを生成する(図5(A)及び(B))。また基準信号生成回路34は、このIアームI及びQアームQとキャリア信号S2との論理演算により、サンプリング信号SP1を生成して出力する。ここでこの実施例において、サンプリング信号SP1は、IアームI及びQアームQにおける各信号レベルの切り換わりの前後でそれぞれ信号レベルが立ち上がるように生成され(図5(D))、これにより各フェーズでそれぞれ2回信号レベルが立ち上がるように生成される。また基準信号生成回路34は、制御回路39から出力される制御信号S6により、これらIアームI及びQアームQの生成に供する分周比を増減させる。
【0051】
イクスクルーシブオア回路(EXOR)35は、IアームI及び2値化信号S4(図5(C))を位相比較する位相比較回路であり、これらIアームI及び2値化信号S4の排他的論理和信号による位相比較結果を出力する。またイクスクルーシブオア回路(EXOR)36は、QアームQ及び2値化信号S4を位相比較する位相比較回路であり、これらQアームQ及び2値化信号S4の排他的論理和信号による位相比較結果を出力する。
【0052】
サンプリング回路(SH)37及び38は、それぞれイクスクルーシブオア回路35及び36から出力される位相比較結果をサンプリング信号SP1によりサンプリングして出力する(図5(E)及び(F))。これらによりこの実施例において、PLL回路33は、各フェーズでそれぞれ2回づつ、IアームI及びQアームQに係る位相比較結果を取得し、その結果、IアームIの1/2周期で4回、位相比較結果を取得する。
【0053】
制御回路39は、このようにしてサンプリング回路37、38より得られる位相比較結果EXI及びEXQに基づいて基準信号生成回路34に制御信号S6を出力し、これによりIアームIを入力信号である2値化信号S4に位相同期させる。
【0054】
すなわち制御回路39は、プリアンブル及びシンクにおいて、Iアームの1/2周期によりサンプリング回路37及び38から出力される位相比較結果をそれぞれ集計し、集計値を計算する。ここでこの実施例において、この集計値には、位相比較結果の合計による合計値ΣEXI及びΣEXQが適用される。
【0055】
これにより図13との対比により図6に示すように、IアームIに係る合計値ΣEXIは、入力信号である2値化信号S4にIアームIが位相同期しているとき値0となり、2値化信号S4に対してIアームIが180度位相ずれている場合には値4となり、2値化信号S4に対する位相差に応じて、これらの値が値4から値0の範囲で変化することになる。またQアームQに係る合計値ΣEXQは、2値化信号S4にIアームIが位相同期しているとき、2値化信号S4に対してIアームIが180度位相ずれているとき、値2となり、IアームIの位相が入力信号INの位相より90度進み位相の場合、値0となり、IアームIの位相が入力信号INの位相より90度遅れ位相の場合、値4となる。
【0056】
これにより制御回路39は、このようにして得られる合計値ΣEXI及びΣEXQをそれぞれ判定し、その判定結果により基準信号I及びQの生成に供する分周回路の分周比を増減させることにより、図6において矢印により示す方向にこれらIアームI及びQアームQの位相を変化させ、IアームIを入力信号INに位相同期させる。
【0057】
この処理において、制御回路39は、シンクの終了時点(図2における時点t1である)を境にして、シンクの終了前では、シンク終了後に比して、収束の速度が早くなるように処理を切り換える。
【0058】
すなわち制御回路39は、シンクの終了前であるプリアンブル及びシンクでは、Iアームのフェーズ毎に、現在のフェーズから過去に逆上った計2つのフェーズによるIアームIの1/2周期により合計値ΣEXI及びΣEXQを計算する。これにより制御回路39は、フェーズ毎に、IアームIの1/2周期により合計値ΣEXI及びΣEXQを計算する。またこの合計値ΣEXI、ΣEXQがそれぞれ値2の場合、各アームI及びQに係る制御値を値0に設定し、合計値ΣEXI、ΣEXQがそれぞれ値2より大きい場合、各アームI及びQに係る制御値を値2に設定する。また合計値ΣEXI、ΣEXQがそれぞれ値2より小さい場合、各アームI及びQに係る制御値を値1に設定する。
【0059】
制御回路39は、このようにして設定したIアームI及びQアームQの制御量の演算処理により、図7に示すように、続くフェーズにおける基準信号生成回路34の分周比を可変する。すなわちQアームQの制御量が値0の場合、IアームI及びQアームQの生成に供する分周比を基準の分周比である値16に設定し、これらIアームI及びQアームQの位相を変化させないようにする(図7において制御量0により示す)。またIアームIの制御量が値1の場合、QアームQの制御量に応じて基準信号生成回路34の分周比を値16から値1だけ増減し(図7において、それぞれ増加及び減少を制御量1及び2により示す)、これによりIアームIが位相差0度により同期する方向に、IアームI及びQアームQの位相を変化させる。またこれとは逆に、IアームIの制御量が値2の場合、QアームQの制御量に応じて基準信号生成回路34の分周比を値16から値1だけ増減し、この場合は、IアームIが位相差180度により同期する方向に、IアームI及びQアームQの位相を変化させる。
【0060】
これに対して図6において、符号Aにより示すように、IアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合、プリアンブルにおいては直前の状態を維持するように分周比を設定する(図7においては符号Xにより示す)。これにより制御回路39は、制御方向の頻繁な切り換えによる位相同期の遅れを防止する。
【0061】
すなわちこのIアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合は、QアームQが2値化信号S4に位相同期している場合であり、この場合には、何れの方向に分周比を制御してよいのか、これら合計値ΣEXI、ΣEXQによっては、判定することが困難になる。この場合に、図14について上述したように制御量を値0に設定すると、IアームIの位相制御が困難になり、これにより位相同期に時間を要することになる。またこの場合に、何れかの方向に位相差が変化するように、強制的に制御量を設定すると、2値化信号S4の周波数が大きく偏位し、かつデューティー比が50〔%〕から偏位している場合に、図8において符号Bにより示すように、プリアンブルにおいて、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、3バイトによるプリアンブルでは、シンクを正しく検出することが困難になる。
【0062】
これによりこの実施例では、図8との対比により図9において矢印Cにより示すように、プリアンブルにおいては、直前の周期における基準信号生成回路34の制御と同一に、基準信号生成回路34を制御するように制御量を設定し、これによりロックに要する時間を短縮する。
【0063】
これにより制御回路39は、IアームI及びQアームQの制御量の論理演算により、IアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合に、信号レベルが立ち上がる判定信号S8(図9(D))を生成する。またシンクの開始時点を検出し、このシンクの開始時点までの間、プリアンブルにおいては、この判定信号S8の立ち上がりにより、直前の1周期と同一の制御を実行する。
【0064】
しかして制御回路39は、プリアンブル及びシンクでは、このような1/2周期の位相比較結果の合計による位相制御の処理を、フェーズ毎に実行し、これにより2値化信号S4の1ビットについて4回の割合で、カウンタの34の分周比を可変し、これにより高速度でIアームIを2値化信号S4に位相同期させる。
【0065】
PLL回路33は、このようにしてIアームIを2値化信号S4に位相同期させて、IアームIに対して90度位相の異なるQアームQの一方のエッジのタイミングによりラッチ回路40で順次2値化信号S4をラッチすることにより、この2値化信号S4から図2について上述したフォーマットによる一連のデータD1を復調して出力する。PLL回路33は、後述するシンク検出回路42によるこの復調したデータD1の監視により、シンクの開始、終了が検出され、これらシンクの開始、終了の検出により基準信号生成回路34の制御を切り換える。なおこれによりラッチ回路40は、2値化信号である2値化信号S4からデータD1を復調する復調回路を構成することになる。なおこの場合に、QアームQの両側エッジのタイミングで、2値化信号S4を順次ラッチすれば、単に2値化信号S4のデューティーを補正することができる。
【0066】
すなわちシンクの終了が検出されると、制御回路39は、IアームI及びQアームQについて、サンプリング回路37、38から各フェーズでそれぞれ2個ずつ検出される位相比較結果を取得する。
【0067】
また制御回路39は、合計値ΣEXI及びΣEXQの計算期間を、IアームIの1/2周期に設定する。
【0068】
制御回路39は、これによりシンク終了前と同様に、合計値ΣEXI、ΣEXQがそれぞれ値2の場合、各アームI及びQに係る制御値を値0に設定し、合計値ΣEXI、ΣEXQがそれぞれ値4の場合、各アームI及びQに係る制御値を値2に設定する。また合計値ΣEXI、ΣEXQがそれぞれ値0の場合、各アームI及びQに係る制御値を値1に設定する。またこれら各アームI及びQに係る制御値に基づいて、図7について上述したシンク終了時点前と同様の演算処理により制御量を計算する。なお制御回路39は、プリアンブル及びシンクについて上述したIアームIの制御量が値1又は値2の場合であって、QアームQの制御量が値0の場合、制御量を値0に設定し、これにより分周比を基準の分周比に保持する。
【0069】
制御回路39は、IアームIを連続する1周期により順次区切り、このようにしてIアームの1/2周期について計算した制御量を各区切り毎に統計的に処理し、各1周期毎の最終的な制御量を計算する。ここでこの実施例では、この統計的な処理に、多数決が適用される。なおこのようにして多数決を取ることにより、稀にではあるが、同一の投票数による制御量が2種類検出される場合も発生する。これによりこの場合、制御回路39は、強制的に制御量を0に設定する。
【0070】
これにより制御回路39は、2値化信号S4の1ビット単位で制御量を計算し、この計算した制御量により、続く1ビットに係る4フェーズのうちの3つのフェーズについては、基準信号生成回路34の分周比を基準の分周比である値16に保持すると共に、残る1つのフェーズについて、基準信号生成回路34の分周比を値16から可変し、これによりIアームI及びQアームQの位相を制御する。
【0071】
PLL回路33は、ボーレート設定BAUDRにより424〔kbps〕によるデータ処理が指示された場合、上述した基準信号生成回路34におけるIアームI、QアームQ、サンプリング信号SP1等の生成に供する分周比を1/2に低減させ、これによりデータ転送速度に対応するように、動作を高速度化する。
【0072】
またこのようにしてデータ転送速度424〔kbps〕によりデータを処理する場合、PLL回路33は、212〔kbps〕によりデータ処理する場合と同様にして、シンク終了以降を処理する。これに対してシンク終了前のプリアンブル及びシンクにあっては、上述したIアームの1フェーズで計算される制御量に代えて、IアームIの2フェーズで制御量を計算し、この計算した制御量により、2フェーズ毎に基準信号生成回路34を制御する。具体的にこの場合、制御回路39は、連続する2フェーズのうちの一方のフェーズについては、基準信号生成回路の分周比を基準の分周比の値8に保持し、残りの1つのフェーズについては、制御量に応じてこの基準の分周比から値1だけ分周比を可変し、これによりIアームI及びQアームQの位相を制御する。
【0073】
タイミング調整回路41は、制御回路39におけるこれらの処理の切り換えに係る各種タイミングを指示する。
【0074】
シンク検出回路42は、PLL回路33の出力データD1からシンクを検出する。しかしてバッファメモリ44に係る後述の処理、PLL回路33について上述した動作の切り換えにあっては、このシンク検出回路42による検出結果に基づいて実行される。
【0075】
シフトレジスタ43は、PLL回路33で再生されたクロック(この場合、Iアームである)により動作して、PLL回路33で復調された受信データD1を順次入力、転送して蓄積し、1バイト分のデータが蓄積されると、続くバッファメモリ44に蓄積したデータを出力する。これによりシフトレジスタ43は、PLL回路33の出力データD1をシリアルパラレル変換処理して出力する。バッファメモリ44は、シフトレジスタ43の出力データをPLL回路33で再生されたクロックにより順次蓄積すると共に、クロック生成リセット回路31でキャリア信号S2を分周して生成される本来のクロックによりこの蓄積したデータを読み出してシフトレジスタ45に出力する。これによりバッファメモリ44は、PLL回路33で復調された2値化信号S4のクロックに同期したデータを、リーダライタ12のクロックに同期させて出力する。シフトレジスタ45は、このバッファメモリ44から入力されるデータを順次1ビットづつ出力し、これによりこのバッファメモリ44から入力されるデータをパラレルシリアル変換処理して出力する。
【0076】
セレクタ46は、端子設定レジスタ32に設定されるデータ出力のモード切り換えCLKOENに応じて動作を切り換え、シフトレジスタ45の出力データD1、PLL回路33の入力データ(2値化信号)S4を選択的に出力する。エンコーダ48は、シフトレジスタ45の出力データD1を選択出力する場合、対応するクロックを用いてセレクタ46の出力データをマンチェスタ符号による2値化信号に変換して出力する。これらによりデータ処理回路22は、リーダライタ12のクロックに同期し直した2値化信号、又は受信した2値化信号S4をデータ処理回路20による設定に応じて選択的に出力する。なおこの場合に、マンチェスタ符号に変換する処理を省略して、シフトレジスタ45の出力データをシリアルデータにより出力するようにしてもよく、またさらにパラレルシリアル変換処理を省略してバイト単位で出力するようにしてもよい。
【0077】
しかしてデータ処理回路22は、このようにしてPLL回路33の入力データS4を選択的に出力する場合、PLL回路33で再生されたクロックCKを併せて出力する。
【0078】
これによりこのデータ処理回路22は、後段のデータ処理回路に応じて、単に受信しただけの2値化信号と、さらにクロック周波数、デューティー比を補正した2値化信号とを選択的に出力できるように構成され、またこのように単に受信しただけの2値化信号を出力する場合には、併せてこの2値化信号に同期したクロックを出力してこの2値化信号を処理できるように構成される。なおこのようにして出力されるクロックCK(CLKO)は、図10に示すように、このクロックCKのエッジのタイミングによりマンチェスタ符号による出力信号CDRIOをラッチして、この2値化信号CDRIOを復調可能な位相により、IアームI又はQアームQの何れかが選択的に適用される。
【0079】
このようにバッファメモリ44を介して同期し直して2値化信号を出力するようにして、具体的にバッファメモリ44は、順次データを転送する6段のFIFO(First In First Out)44A〜44Fにより形成される。
【0080】
すなわち図2について上述したように、このシステムに適用されるデータにあっては、シンクに続いてペイロードのデータ量を示すレングスLENが配置され、このレングスLENが値FFのときに最大で257バイトのデータがペイロードに割り当てられる。これに対してセラミック発振子を用いてクロックを生成する場合、キャリア信号の周波数は、周波数13.41〜13.71〔MHz〕の範囲でばらつく。
【0081】
これにより257バイトによるペイロードのデータをデータ転送速度212〔kbps〕又は424〔kbps〕により伝送する場合、伝送に要する時間は、伝送に供するデータ量に換算して6バイト以下の範囲でばらつくことになる。
【0082】
これによりバッファメモリ44は、3バイト分、PLL回路33からの出力データを蓄積すると、このデータの出力を開始し、これにより必要最小限度のメモリ容量により、このPLL回路33からの出力データを、リーダライタ12側のクロックに同期し直して出力する。
【0083】
より具体的に、バッファメモリ44は、図11に示すように、プリアンブル2バイト(00、00)、シンク(b2、4d)による4バイトのデータを入力段側から4段目までのFIFOにそれぞれデータ順序により保持した状態で、PLL回路33で復調されたデータが順次シフトレジスタ43に入力される。シフトレジスタ43は、順次、PLL回路33の出力データを転送して、1ビット転送する毎に、シンク検出回路42により、保持した8ビットのデータがシンクの先頭1バイトと一致するか否か検出され、これによりシンク検出回路42でシンクの開始が検出される。
【0084】
このようにしてシンクの開始が検出されると、シフトレジスタ43は、同様に順次入力されるデータを転送してシンク検出回路42により、続く1バイトがシンクと一致するか否か検出され、これによりシンクの終了が検出される。
【0085】
このようにしてシンクの終了が検出されると、バッファメモリ44は、保持したデータを最終段のFIFOまで順次転送し、プリアンブルに係る先頭1バイトのデータ(00)を出力側のシフトレジスタ45に格納すると共に、この出力段側のFIFOから3段目までのFIFOに、始めにセットした残り3バイトのデータをそれぞれ格納する。これによりバッファメモリ44は、入力側に3バイト分の空き領域を確保する。
【0086】
さらにバッファメモリ44は、シフトレジスタ45を介して順次格納したデータを出力するようにして、シフトレジスタ43を介して、シンクに続いて入力されるレングスLEN、ペイロードのデータを順次バイト単位で入力して空き領域に格納する。これによりバッファメモリ44は、通信対象である携帯電話14のクロックが周波数の高い側に偏位している場合であっても、3バイト分の空き容量を確保して順次入力されるデータのクロックを置き換えることができる。また通信対象である携帯電話14のクロックが周波数の低い側に偏位している場合であっても、最初にセットしたデータによる3バイトのデータを始めに保持して順次入力されるデータのクロックを置き換えることができる。
【0087】
(2)実施例の動作
以上の構成において、このICカードシステム11では(図1)、パッシブ型により動作して電子マネー等の処理を実行する場合、リーダライタ12におけるデータ処理回路20の制御により水晶振動子により生成されたキャリア信号S2がアンテナ25より送出され、ICカード13、携帯電話14をリーダライタに近づけると、ICカード13のアンテナ、携帯電話14のICカード部17に係るアンテナにキャリア信号が誘起される。このICカードシステム11では、この誘起されたキャリア信号によりICカード13、携帯電話14のICカード部17で動作用電源が生成され、この電源によりICカード13、携帯電話14のICカード部17が動作を開始する。
【0088】
この状態で、ICカードシステム11では、リーダライタ12のデータ処理回路20において、例えば呼び掛けに係るコマンドのデータ等によりマンチェスタ符号による送信データ信号S3が生成され、RF送受信回路21においてこの送信データ信号S3によりアンテナ25から送出するキャリア信号S2が振幅変調され、これによりこのコマンド等のデータがアンテナ25より送出される。
【0089】
ICカード13、携帯電話14のICカード部17では、この振幅変調による振幅変調信号がアンテナにより受信された後、抱絡線検波により検波されて2値化され、リーダライタ12で生成した送信データ信号(2値化信号)が復調される。またこの送信データ信号(2値化信号)よりクロックが再生され、このクロックによる2値化信号の処理により、リーダライタ12から送出されたデータが再生される。またこの再生したデータによりリーダライタ12に応答等を返す場合には、アンテナに誘起されているキャリア信号の分周によりクロックが生成され、このクロックにより伝送に供するデータを用いてマンチェスタ符号による送信データ信号が生成され、この送信データ信号によりアンテナの終端インピーダンスが切り換えられる。
【0090】
これによりリーダライタ12側にあっては、この送信側における終端インピーダンスの切り換えに応動して、アンテナ25の端子電圧に係るキャリア信号S2の信号レベルが変化し、これにより振幅変調信号として、ICカード13、携帯電話14から送出されたデータが受信される。
【0091】
リーダライタ12では、この振幅変調信号がRF回路21において抱絡線検波されて2値化され、送信側で生成した送信データ信号が2値化信号S4により再生される。またこの2値化信号S4のデューティー比、周波数がデータ処理回路22により補正された後、データ処理回路20でクロックが再生されると共に、このクロックにより2値化信号が処理されてICカード13、携帯電話14より送出されたデータが再生される。
【0092】
これらによりICカードシステム11では、リーダライタ12と、ICカード13、携帯電話14との間で種々のデータを送受して電子マネー等の処理に係る一連の処理を実行することができる。
【0093】
これに対してアクティブ型により携帯電話14のICカード部17からリーダライタ12を起動する場合等にあっては、リーダライタ12からのキャリア信号S2の送出が中止された状態で、携帯電話14のICカード部17において、セラミック振動子により生成されたキャリア信号が分周されてクロックが生成され、このクロックにより伝送に供するデータの2値化信号が生成される。またこの2値化信号によりキャリア信号が振幅変調されてアンテナより送出される。これによりこの場合、携帯電話14をリーダライタ12に近づけると、リーダライタ12のアンテナ25にこの振幅変調信号が誘起され、この振幅変調信号がRF回路21において抱絡線検波されて2値化され、送信側で生成した送信データ信号が2値化信号S4により再生される。またこの2値化信号S4のデューティー比、周波数がデータ処理回路22により補正された後、データ処理回路20でクロックが再生されると共に、このクロックにより2値化信号が処理されてICカード13、携帯電話14より送出されたデータが再生される。
【0094】
これらによりパッシブ型による場合、リーダライタ12側で検出される2値化信号S4にあっては、リーダライタ12で水晶振動子を用いて生成された精度の高いキャリア信号S2を分周したクロックにより生成されていることになり、これによりデータ処理回路20に直接入力してデータを再生する場合でも、簡易かつ確実にクロックを再生してデータを再生することができる。
【0095】
しかしながらアクティブ型によるICカード部17からのデータを受信する場合、携帯電話14でセラミック振動子により生成した周波数偏差の大きいキャリア信号を分周したクロックにより2値化信号S4が生成されていることにより、この2値化信号S4をデータ処理回路20に直接入力してデータを再生する場合には、データ処理回路20のPLL回路ではクロックを再生することが困難な場合が発生し、これによりデータを正しく再生することが困難な場合が発生することになる。
【0096】
特に、このICカードシステム11では、リーダライタ12と携帯電話14との間の距離の変化等により、リーダライタ12側で受信される2値化信号S4のデューティー比が変化し、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、正しくデータを再生することが困難になる。
【0097】
これによりこのICカードシステム11では、RF送受信回路21で検出された2値化信号S4のデューティー比、周波数がデータ処理回路22により補正されデータ処理回路20に入力され、これによりクロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することが可能となる。
【0098】
しかしてこのようにしてパッシブ型による動作、アクティブ型による動作により受信される2値化信号S4は(図3)、データ処理回路22において、PLL回路22によりクロックが再生されて処理される。すなわちPLL回路22において(図4)、リーダライタ12側で生成されるキャリア信号S2が基準信号生成回路34により分周されて、90度位相の異なるIアームI及びQアームQが生成され、2値化信号S4は、位相比較回路を構成するイクスクルーシブオア回路35、36によりそれぞれIアームI、QアームQと位相比較される。またこの位相比較による位相比較結果がサンプリング回路37、38を介して制御回路39に入力され、この位相比較結果による制御回路39の基準信号生成回路34の制御により、Iアームが2値化信号S4に位相同期するように、IアームI及びQアームQの生成に供する分周比が可変される。この基準信号生成回路34の制御において、この実施例では、一定の周期によりIアームI及びQアームQに係る分周比が可変され、この一定の周期が、プリアンブル及びシンクでは(図2)、IアームIの1周期に4回の割合に設定されるのに対し、レングスLEN以降にあっては、IアームIの1周期に1回の割合に設定される。
【0099】
これによりこの実施例では、2値化信号である2値化信号S4におけるプリアンブルにおいては、ペイロードの部分に比して、基準信号生成回路34の制御に係る一定周期が短い周期に設定される。しかしてプリアンブルにあっては、PLL回路の同期を図るために設けられて、同期に好適な、クロックに同期して信号レベルが切り換わるパターンが割り当てられていることにより、このプリアンブルで基準信号生成回路34の制御に係る一定周期を短い周期に設定すれば、2値化信号S4に係るクロックの周波数が偏位している場合にあっても、短時間でIアームを2値化信号S4に位相同期させることができる。
【0100】
これに対してこのようにしてプリアンブルにより同期を確立した後にあっては、パッシブ型による動作する場合、IアームI及びQアームQの生成に供する分周比は、一定の基準の分周比に保持することにより、確立した同期を維持することができる。しかしながらアクティブ型により動作する場合には、携帯電話14側で生成したクロックの周波数が偏位していることにより、このように一定の基準の分周比に保持すると、徐々に同期がずれ、遂には同期が外れてしまう。
【0101】
しかしながらペイロードの部分は、伝送に供するデータに応じて信号レベルの変化パターンが種々に変化し、これによりプリアンブルの場合と同様に分周比を制御したのでは、却って同期が外れ易くなる。しかしながらこの実施例では、この分周比の制御がプリアンブルの部分に比して長い周期により、より具体的には、1ビットに1回の割合に設定されていることにより、同期外れを防止しつつ、2値化信号S4のクロックにおける周波数偏位を補正するように、IアームIを2値化信号S4に同期させて保持することができ、これらによりクロックの周波数がばらついた場合にあっても、確実にクロックを再生してデータを再生することができる。
【0102】
しかしながらプリアンブルにおいて、QアームQが2値化信号S4に位相同期した場合(図6)、何れの方向に分周比を変化させればよいのか、位相比較結果によっては判定することが困難になる。この場合に、何ら制御することなく基準の分周比に保持すると、プリアンブルにあっては一定周期で信号レベルが切り換わるパターンが割り当てられていることにより、結局、このような状態から抜け出すのに時間を要し、これによりプリアンブルでは同期を確立できなくなる。
【0103】
また強制的に一方向に分周比を可変すると、この場合は、デューティー比が50〔%〕から偏位している場合に、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、シンクを正しく検出できなくなってデータの再生が困難になる(図8)。
【0104】
このためこの実施例では、制御回路39において、QアームQが2値化信号S4に位相同期している状態が検出され、この場合には、直前の周期における基準信号生成回路34の制御と同一に、基準信号生成回路34が制御される(図9)。
【0105】
これによりこの実施例では、IアームIが2値化信号S4に位相同期する方向に、QアームQが2値化信号S4に位相同期している状態を短時間で解消することができ、その分、従来に比して、IアームIの位相同期に要する時間を短くすることができる。これらによりこの実施例では、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することが可能となる。
【0106】
この実施例では、このような位相比較結果がサンプリング回路37、38によりサンプリングされて制御回路39に入力され(図5)、IアームI及びQアームQ毎に、Iアームの1/2周期でこのサンプリング結果が合計された後、それぞれ合計値が判定されて各アームの制御量が計算される。
【0107】
さらにこのようにして制御するにつき、プリアンブルでは、この各アームの制御量の演算処理により総合の制御量が計算されて、続くフェーズに係る基準信号生成回路34の分周比が設定される。プリアンブルでは、この分周比の制御に係る一連の処理がフェーズ毎に繰り返されて、1フェーズ毎に、基準信号生成回路34が制御される。
【0108】
この実施例では、このサンプリング回路37、38におけるサンプリングの回数が、1フェーズ当たり2回に設定されてそれぞれ合計値が計算される。これによりこの実施例では、従来に比して高い分解能により、IアームI及びQアームQの位相ずれを検出することができる。従ってその分、少しでもIアームIが2値化信号S4に位相ずれしている場合でも、IアームIが2値化信号S4に位相同期するように、IアームI及びQアームQの位相を制御することができる。従ってその分、IアームIを高い精度により2値化信号S4に位相同期させることができ、その分、続くペイロードにおける同期の外れ難くし、これらによりクロックの周波数が偏位している場合に適用して、正しくデータを再生することができる。
【0109】
これに対してシンクが終了した後にあっては、同様に、Iアームの1/2周期により合計値が計算され、またこの合計値がシンク終了前と同様に判定されて、各アームに係る制御量が計算され、さらに総合の制御量が求められる。この場合、この総合の制御量は、Iアームの1周期毎に集計されて、最終的な制御量が計算され、この最終的な制御量によりIアームの1周期毎に、この1周期を構成する1つのフェーズにおける分周比が基準の分周比により制御され、位相同期が外れないようにIアームIの位相が制御される。これによりこの場合、2値化信号S4の1ビットに1回の割合により、IアームI及びQアームQを位相制御して、位相同期が外れないように制御される。
【0110】
しかしてこの実施例では、このようにしてIアームを2値化信号S4に同期させて、このIアームに対して90度位相の異なるQアームにより2値化信号S4がラッチ回路40によりラッチされて、マンチェスタ符号による2値化信号S4が復調される。
【0111】
これに対してこのようにして位相制御して2値化信号S4を処理するようにして、データ処理回路22では、データ処理回路20の制御により、データ転送速度が212〔kbps〕から424〔kbps〕に切り換えられる。
【0112】
この場合、データ処理回路22では、データ転送速度が212〔kbps〕の場合と同様に、IアームI及びQアームQを位相制御したのでは、2値化信号S4のデューティー比が50〔%〕から変化した場合に、データを正しく再生できないことが判った。
【0113】
このためこの実施例では、データ転送速度が424〔kbps〕の場合、シンクより前の2値化信号S4の1フェーズに1回の割合によるIアームI及びQアームQの位相制御が、2フェーズに1回の割合に切り換えられる。これによりこの実施例では、Iアーム及びQアームの周波数を高い周波数に切り換えて2値化信号を処理する場合には、Iアーム及びQアームの周波数が低い場合に比して、プリアンブルにおけるクロックに対する制御周期が長くなるように動作を切り換え、これにより確実にデータを再生できるように設定される。
【0114】
しかしてデータ処理回路22では、PLL回路33で復調されたデータが、シフトテジスタ43によりシリアルパラレル変換処理されてバッファメモリ44に格納され、またこのバッファメモリ44から読み出された後、シフトレジスタ45によりパラレルシリアル変換処理され、元のマンチェスタ符号による2値化信号に変換されて出力される。このバッファメモリ44における書き込み及び読み出しの処理において、PLL回路33の出力データD1は、2値化信号S4のクロックが、このリーダライタ12のクロックに置き換えられて出力される。
【0115】
これにより続くデータ処理回路20に入力される2値化信号は、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、デューティー比50〔%〕によりこのリーダライタ12のクロックに同期して出力され、これによりパッシブ型による動作を前提としたデータ処理回路20によっても、正しくデータを再生して処理することができる。
【0116】
このようにして2値化信号を出力する際に、データ処理回路22は、外部からの設定により、PLL回路33の入力信号S4を直接出力することもでき、この場合は、この入力信号S1に同期したクロックも併せて出力することができ、これにより外部機器に応じて処理結果の出力形態を種々に切り換えて、種々のシステムに広く適用することが可能となる。
【0117】
(3)実施例の効果
以上の構成によれば、90度位相の異なる基準信号であるIアーム及びQアームの位相を入力信号との位相比較結果により制御して、これら基準信号の一方を入力信号に位相同期させるようにして、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【0118】
またキャリア信号を分周してIアーム及びQアームを生成するようにして、この分周比を制御して、Iアーム及びQアームの位相を制御することにより、簡易な構成でIアーム及びQアームの位相を制御することができる。
【0119】
またプリアンブルに続くシンクの終了時点において、制御の周期を切り換えるようにして、プリアンブルにおいては、ペイロードの部分に比して、この制御の周期が短くなるように設定することにより、データの送受に係るフォーマットを有効に利用して、プリアンブルとペイロードとで制御の周期を確実に切り換えることができる。
【0120】
またこのようにして位相同期されたIアーム、Qアームの一方のクロックにより2値化信号をラッチしてデータを復調することにより、クロックの周波数がばらついた状態で、デューティー比が50〔%〕から変化した場合でも、正しくデータを再生することができる。
【0121】
またバッファメモリ44により、この再生したデータを順次記録すると共に、記録したデータを、他のクロックにより読み出して出力することにより、周波数の偏位したクロックによるデータを、このリーダライタのクロックにより出力することができ、リーダライタのクロックによる処理回路であるデータ処理回路20により、この再生したデータを処理することができる。
【0122】
またこのバッファメモリの出力データを変調して出力することにより、同種のデータ処理回路により処理可能に、受信した2値化信号のデューティー比、周波数を補正して出力することができる。
【0123】
またPLL回路の入力データ、バッファメモリの出力データをセレクタにより選択出力するようにして、バッファメモリの入力データを選択出力する場合には、対応するクロックを併せて出力することにより、2値化信号の処理に係る外部回路に応じて、処理結果の出力形態を種々に選択することができる。
【0124】
またIアームの1周期をIアーム及びQアームにより区切る4つのフェーズ毎に、Iアームに係る位相比較結果とQアームに係る位相比較結果とをサンプリングしてIアームに係る位相比較結果とQアームに係る位相比較結果を制御回路で取得することにより、例えば1つのフェーズにおけるサンプリングの回数を複数回に設定して、位相同期の検出精度を向上することができる。
【実施例2】
【0125】
なお上述の実施例においては、1つのフェーズにおいて、2回、位相比較結果をサンプリングして処理する場合について述べたが、本発明はこれに限らず、3回以上の複数回により位相比較結果をサンプリングして処理する場合、1回のサンプリングにより処理する場合等、サンプリングの回数にあっては必要に応じて種々に設定することができる。
【0126】
また上述の実施例においては、データ転送速度が212〔kbps〕の場合には、シンクの終了までを1フェーズで1回、シンクより後では、1ビットに1回、Iアーム及びQアームの位相を制御し、データ転送速度が424〔kbps〕の場合には、シンクの終了までを2フェーズで1回、シンクより後では、1ビットに1回、Iアーム及びQアームの位相を制御する場合について述べたが、本発明はこれに限らず、これらの制御に係る周期は、本発明の趣旨を逸脱しない範囲で必要に応じて種々に設定することができる。
【0127】
また上述の実施例においては、2値化信号の周波数及びデューティー比を補正して後段のデータ処理回路で処理する場合について述べたが、本発明はこれに限らず、後段のデータ処理回路に本発明を適用するようにしてもよい。このようにすれば、上述のデータ処理回路22は、省略することができ、またこの後段のデータ処理回路をパッシブ型とアクティブ型とで兼用することができる。
【0128】
また上述の実施例においては、本発明をICカードシステムに適用する場合について述べたが、本発明はこれに限らず、デューティー比が種々に変化する無線通信システムに広く適用することができる。
【産業上の利用可能性】
【0129】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のICカードシステムに適用することができる。
【図面の簡単な説明】
【0130】
【図1】本発明の実施例1に係るICカードシステムを示すブロック図である。
【図2】図1のICカードシステムにおけるデータフォーマットを示す図表である。
【図3】図1のICカードシステムにおけるデータ処理回路を示すブロック図である。
【図4】図3のデータ処理回路におけるPLL回路を示すブロック図である。
【図5】図4のPLL回路における位相比較結果の説明に供するタイムチャートである。
【図6】図5の位相比較結果と制御量の設定との関係を示す図表である。
【図7】図6における制御量と総合の制御量の関係を示す図表である。
【図8】図6の図表による設定との関係によりPLL回路の動作を示すタイムチャートである。
【図9】図6の図表による設定によりPLL回路の動作を示すタイムチャートである。
【図10】データ処理回路の出力の説明に供すタイムチャートである。
【図11】バッファメモリにおける動作の説明に供するブロック図である。
【図12】従来のPLL回路における位相比較結果の説明に供するタイムチャートである。
【図13】図12の位相比較結果と制御量との関係を示す図表である。
【図14】図13の図表による設定によりPLL回路の制御を示す図表である。
【符号の説明】
【0131】
11……ICカードシステム、12……リーダライタ、13……ICカード、14……携帯電話、17……ICカード部、20、22……データ処理回路、12……RF送受信回路、25……アンテナ、33……PLL回路、34……基準信号生成回路、35、36……イクスクルーシブオア回路、37、38……サンプリング回路、39……制御回路、43、45……シフトレジスタ、44……バッファメモリ、44A〜44F……FIFO
【特許請求の範囲】
【請求項1】
無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路において、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、
前記Iアーム又はQアームを前記クロックに設定し、
前記制御回路は、
前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする集積回路。
【請求項2】
前記基準信号生成回路が、
基準信号を分周して前記Iアーム及びQアームを生成するカウンタであり、
前記基準信号生成回路の制御が、
前記カウンタの分周比を設定する制御である
ことを特徴とする請求項1に記載の集積回路。
【請求項3】
前記制御回路は、
前記プリアンブルに続くシンクの終了時点における前記一定の周期の切り換えにより、
前記プリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期が短くなるようにする
ことを特徴とする請求項1に記載の集積回路。
【請求項4】
前記クロックにより前記2値化信号を処理して、前記2値化信号よりデータを復調する復調回路を有する
ことを特徴とする請求項1に記載の集積回路。
【請求項5】
前記データを順次記録すると共に、該記録した前記データを、他のクロックにより読み出して出力することにより、前記データのクロックを、前記他のクロックに置き換えるバッファメモリを有する
ことを特徴とする請求項4に記載の集積回路。
【請求項6】
前記バッファメモリの出力データを、前記2値化信号に対応する2値の信号に変換するエンコーダを有する
ことを特徴とする請求項5に記載の集積回路。
【請求項7】
前記2値化信号、又は前記バッファメモリより出力される前記データを選択するセレクタを有し、
少なくとも前記セレクタにより、前記2値化信号を選択した場合、前記クロックをクロック出力端子から外部に出力する
ことを特徴とする請求項6に記載の集積回路。
【請求項8】
前記制御回路は、
前記Iアーム及びQアームにおける信号レベルの切り換わりにより前記Iアームの1周期が4つの期間に区切られて形成されるフェーズ毎に、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを一定の回数だけサンプリングしてサンプリング結果を取得することにより、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果を取得する
ことを特徴とする請求項1に記載の集積回路。
【請求項9】
無線通信波により伝送されたデータを再生する再生装置において、
前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成するRF回路と、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路と、
前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調回路とを備え、
前記制御回路は、
前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生装置。
【請求項10】
無線通信波により伝送されたデータを再生する再生方法において、
前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成する2値化信号生成のステップと、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成のステップと、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較のステップと、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較のステップと、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御のステップと、
前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調のステップとを有し、
前記制御のステップは、
前記Iアームにおける一定の周期により、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生方法。
【請求項1】
無線通信波の検波信号を2値化した2値化信号よりクロックを再生する集積回路において、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路とを備え、
前記Iアーム又はQアームを前記クロックに設定し、
前記制御回路は、
前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする集積回路。
【請求項2】
前記基準信号生成回路が、
基準信号を分周して前記Iアーム及びQアームを生成するカウンタであり、
前記基準信号生成回路の制御が、
前記カウンタの分周比を設定する制御である
ことを特徴とする請求項1に記載の集積回路。
【請求項3】
前記制御回路は、
前記プリアンブルに続くシンクの終了時点における前記一定の周期の切り換えにより、
前記プリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期が短くなるようにする
ことを特徴とする請求項1に記載の集積回路。
【請求項4】
前記クロックにより前記2値化信号を処理して、前記2値化信号よりデータを復調する復調回路を有する
ことを特徴とする請求項1に記載の集積回路。
【請求項5】
前記データを順次記録すると共に、該記録した前記データを、他のクロックにより読み出して出力することにより、前記データのクロックを、前記他のクロックに置き換えるバッファメモリを有する
ことを特徴とする請求項4に記載の集積回路。
【請求項6】
前記バッファメモリの出力データを、前記2値化信号に対応する2値の信号に変換するエンコーダを有する
ことを特徴とする請求項5に記載の集積回路。
【請求項7】
前記2値化信号、又は前記バッファメモリより出力される前記データを選択するセレクタを有し、
少なくとも前記セレクタにより、前記2値化信号を選択した場合、前記クロックをクロック出力端子から外部に出力する
ことを特徴とする請求項6に記載の集積回路。
【請求項8】
前記制御回路は、
前記Iアーム及びQアームにおける信号レベルの切り換わりにより前記Iアームの1周期が4つの期間に区切られて形成されるフェーズ毎に、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを一定の回数だけサンプリングしてサンプリング結果を取得することにより、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果を取得する
ことを特徴とする請求項1に記載の集積回路。
【請求項9】
無線通信波により伝送されたデータを再生する再生装置において、
前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成するRF回路と、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成回路と、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較回路と、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較回路と、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御回路と、
前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調回路とを備え、
前記制御回路は、
前記Iアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生装置。
【請求項10】
無線通信波により伝送されたデータを再生する再生方法において、
前記無線通信波の検波信号を生成し、前記検波信号を2値化して2値化信号を生成する2値化信号生成のステップと、
90度位相の異なる基準信号であるIアーム及びQアームを生成する基準信号生成のステップと、
前記Iアームと前記2値化信号とを位相比較して、前記Iアームに係る位相比較結果を出力するIアームに係る位相比較のステップと、
前記Qアームと前記2値化信号とを位相比較して、前記Qアームに係る位相比較結果を出力するQアームに係る位相比較のステップと、
前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Iアーム及びQアームの位相を変化させ、前記Iアームを前記2値化信号に位相同期させる制御のステップと、
前記Iアーム又はQアームにより前記2値化信号を処理して前記データを再生する復調のステップとを有し、
前記制御のステップは、
前記Iアームにおける一定の周期により、前記Iアームに係る位相比較結果と前記Qアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、
前記2値化信号におけるプリアンブルにおいては、前記2値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Qアームに係る位相比較結果により、前記プリアンブルにおいて、前記Qアームの前記2値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2007−6060(P2007−6060A)
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願番号】特願2005−182853(P2005−182853)
【出願日】平成17年6月23日(2005.6.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願日】平成17年6月23日(2005.6.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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