【課題】ＲＤＳデータの受信間隔を短くすることなく、ＲＤＳ局のサーチ時間を低減する。
【解決手段】ＲＤＳ受信確認部１５ａは、アークタンジェント型検波器１０から出力されたＦＭ復調信号のレベル変化点とＲＤＳの基準クロックとの位相の比較結果に基づいて、ＲＤＳデータの受信の確認を行い、ＲＤＳ受信確認通知部１５ｃは、ＲＤＳデコード部１５ｂにてデコードされるＲＤＳデータをマイクロコンピュータ１６に通知する前に、ＲＤＳデータを受信できるかどうかの確認結果をマイクロコンピュータ１６に通知する。 （もっと読む）

【課題】
演算量を低減しつつ、入力信号に精度良く同期した信号を迅速に生成する。
【解決手段】
直交信号生成部１１０Ａが、信号源９１０Ａからのサンプルレートｆ_SM1でサンプリングされた信号ＳＩＡに含まれる角周波数ω_Cのパイロット信号の位相を反映し、互いの直交化が図られ、サンプルレートｆ_SM2（＜ｆ_SM1）でサンプリングされた信号ＰＷＡ₁，ＰＷＡ₂を生成する。これらの信号ＰＷＡ₁，ＰＷＡ₂に基づいて、位相算出部１２０Ａが、パイロット信号の位相を算出する。こうして算出されたパイロット信号の位相をサンプルレートｆ_SM1に戻した後、パイロット信号の位相に基づいて、基準信号発生部１３０Ａが、パイロット信号と所定関係にある基準信号ＢＳＡを生成する。そして、基準信号ＢＳＡを利用して、信号加工部１４０が、信号ＳＩＡを加工する。 （もっと読む）

【課題】 入力信号に精度良く同期した信号を迅速に生成する。
【解決手段】
直交信号生成部１１０Ａが、信号源９１０からの信号ＳＩＡに含まれる角周波数ω_Cのパイロット信号の位相を反映し、互いの直交化が図られた信号ＰＳＡ₁，ＰＳＡ₂を生成する。これらの信号ＰＳＡ₁，ＰＳＡ₂に基づいて、位相算出部１２０Ａが、パイロット信号の位相を算出する。こうして算出されたパイロット信号の位相に基づいて、基準信号生成部１３０Ａが、パイロット信号と所定関係にある基準信号ＢＳＡを生成する。そして、基準信号ＢＳＡを利用して、信号加工部１４０が、信号ＳＩＡを加工する。 （もっと読む）

【課題】制御特性を向上させることが可能なパイロットＰＬＬ回路を提供することを目的とする。
【解決手段】制御データを与えられて出力周波数が変化するＮＣＯ３１、出力周波数を与えられ第１の周波数の余弦波データを出力するＲＯＭテーブル３２、ＦＭ復調データと第１の周波数の余弦波データとを与えられて乗算し乗算結果を出力する乗算器３３、乗算結果を積分した累積加算データを出力する積分器３５、乗算結果を与えられＦＭ復調データと出力周波数との間の周波数偏差信号を出力するＬＰＦ３４、累積加算データと周波数偏差信号とを加算して制御データを出力する加算器３６、ＦＭ復調データのパイロット信号成分を検出してパイロット信号検出信号を出力するパイロット信号検出回路５０を備え、積分器は累積加算データの値をパイロット信号検出信号に応じて制御する。 （もっと読む）

【課題】 従来は、位相差制御がパスの高速移動に追従できず、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があり、位相差制御の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供する。
【解決手段】 チャネル推定回路１１が、受信ベースバンド信号を逆拡散した相関値からフェージングによる歪を推定し、フェージング周波数推定回路１２が、チャネル推定回路１１の出力に基づいてフェージング周波数を推定してフェージング周波数推定値を出力し、ＤＬＬ制御部１３が、フェージング周波数推定値に応じて、拡散符号発生回路７のクロックタイミングを調整する位相差制御の周期を調整し、調整された周期でクロックタイミングの位相差制御を行うＤＬＬ回路としている。 （もっと読む）

【課題】変調信号の復調を実行する際の消費電力を低減し、かつ実装コストを抑制することが可能な信号処理装置を提供する。
【解決手段】本発明に係る信号処理装置は、互いにほぼ直交する第１及び第２のリファレンス信号を生成する発振器と、搬送波周波数からベースバンド周波数に変換された変調信号の同相成分を示す第１信号と当該変調信号の直交成分を示す第２信号を入力する入力部と、第１信号と第１リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第１位相差信号を出力する第１位相比較器と、第２信号と第２リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第２位相差信号を出力する第２位相比較器と、第２位相差信号から第１位相差信号を減算し、合成位相差信号を出力する合成部を備え、合成部から出力された信号を復調信号として出力すると共に、発信器への入力として用いる。 （もっと読む）

【課題】ＮＲＺ符号化されたパルス信号に対しても同期可能であり、かつ従来のＥａｒｌｙ／Ｌａｔｅ ＤＬＬ方式に比べフィンガー数を削減したパルス無線受信装置および同期方法を提供する。
【解決手段】相対差算出手段１５０５は、最大値検出手段１５５１Ａ、１５５１Ｂと最小値検出手段１５５２Ａ、１５５２Ｂおよび加算手段１５５３Ａ、１５５３Ｂ、１５５４を備える。最大値検出手段１５５１Ａは、サンプル手段１５０４から入力される連続したｎ個のサンプル値１５０４Ａから最大値を検出し最大値Ａｍａｘを出力する。同期制御手段１５０６は、相対差算出手段１５０５からの相対振幅差信号ｉＶをもとに包絡線信号とク
ロック信号のタイミングが同期するように、クロック信号の位相を制御する遅延制御信号を生成し、遅延手段１５０３へ出力する。 （もっと読む）

【課題】スプリアスが生じにくい。
【解決手段】ＡＤＣから入力されたｎビットのデジタル信号は、ｍビットが整数部４１、且つ、ｎ−ｍビットがデジタル制御値時間変化部４３に入力される。そして、デジタル制御値時間変化部４３から時間的に変化するデジタル制御値が小数部４２に入力される。デジタル制御発振器４は、整数部４１によってステップ周波数刻みで発振周波数を変化させる。また、小数部４２によってステップ周波数よりも小さな周波数刻みで発振周波数を変化させる。このとき、小数部４２によって変化させることができる周波数は、ステップ周波数よりも大きい。 （もっと読む）

【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。
【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθ_{ｄｒｉｆｔ}を算出する。その位相ドリフト量Δθ_{ｄｒｉｆｔ}に基づいて標準信号１００ａの位相補正を行う。 （もっと読む）

【課題】ＡＭ変調されたＰＩＦ信号から映像信号を同期検波するＶＩＦ回路において、過変調状態にて復調される映像信号の精度が低くなる。
【解決手段】比較器６８は、過変調状態であるＶ_ＴＨ超の映像信号か否かを判定する。Ｖ_ＴＨ以下の期間では、スイッチ回路５６はＡＰＣフィルタ５４の出力電圧をＶＣＯ４８に入力させ、ＰＬＬを構成する。ＰＬＬは、ＰＩＦ信号にロックするように動作し、搬送波を再生する。一方、Ｖ_ＴＨを超える期間では、スイッチ回路５６はＳＨ回路５８の出力電圧Ｖ_ＳＨをＶＣＯ４８に入力する。ＳＨ回路５８は、水平同期期間でのロック状態のＡＰＣフィルタ５４の電圧を保持しており、これを用いてＶＣＯ４８を制御することで、フリーランや周波数ドリフトが抑制される。 （もっと読む）

【課題】本発明は、ＰＬＬ回路、復調回路、ＩＣカード及びＩＣカード処理装置に関し、例えば非接触により種々のデータを入出力するＩＣカードと、このＩＣカードとデータ通信するＩＣカード処理装置に適用して、簡易な構成で、入力信号が劣化した場合でも確実に入力信号を処理することができるようにする。
【解決手段】９０度位相の異なる発振出力信号による位相比較結果の正負を基準にして制御方向を決定し、この制御方向に発振出力信号を制御する。 （もっと読む）

【課題】可変分周器の出力信号のデューティー比を任意の比率に設定する。
【解決手段】入力クロックを予め設定された分周比で分周した分周クロックを出力する可変分周器であって、入力クロックを分周した内部クロックを出力する分周部と、内部クロックを２分周して分周クロックとして出力する固定分周器と、分周クロックの論理値に応じて第１分周比および第２分周比のいずれかを選択し、分周部が入力クロックを分周する分周比として設定する選択部とを備える可変分周器を提供する。 （もっと読む）

【課題】 本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用して、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるようにする。
【解決手段】 本発明は、ペイロードの部分に比して速く収束するようにＰＬＬ回路の動作を切り換えて、９０度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。 （もっと読む）

位相固定ループ（ＰＬＬ）の位相検出動作が行われる間に、低いＳＮＲ環境下の定常状態での性能劣化を防止しつつも、獲得状態での収束性能を向上させる位相固定ループと位相固定ループでの位相検出方法及びこれを用いる受信器を提供する。位相固定ループは、入力信号及びフィードバック信号に従って、入力信号が属する期間を判定し、判定された期間に対して設定された式（又はアルゴリズム）を使用することによって、入力信号に対応する誤差信号を出力し、誤差信号に従って所定の周波数信号を発振し、発振された信号をフィードバックする。
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デジタル入力信号（２０）から第１のデジタル信号（７、３１）を回復するための構成が、デジタル入力信号（２０）をフィルタリングするためのデジタル・フィルタ（２９）と、デジタル基準信号（２１）を生成するためのデジタル制御発振器２８と、フィルタリングされたデジタル入力信号（２７）とデジタル基準信号（２１）との位相差（２５）を求めるためのデジタル位相検出器（２２）とを備える。第１のデジタル信号（７、３１）は、求められた位相差（２５）を、デジタル基準信号（２１）の位相に加えることによって回復することができる。
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テレビジョン放送受信機等の無線装置に用いられるＶＣＯ（電圧制御発振回路）装置に関する。発振周波数が広帯域にわたり、かつ低消費電力化が実現できるＶＣＯ装置を提供する。ＶＣＯ回路群（４）は、周波数制御電圧端子（８）に印加される制御電圧（Ｖｔ）に応じた周波数の信号を発振する。ＬＯ信号選択手段（３）はＶＣＯ回路群（４）の中から所望の出力信号を選択する。ＰＬＬ（６）は、ＬＯ信号選択手段（３）で選択された局部信号（ｆｖｃｏ）を分周して基準信号との位相を比較し位相差から変換した信号を出力する。ループフィルタ（７）は、ＰＬＬ（６）の出力信号を平滑して周波数制御電圧である制御電圧（Ｖｔ）を出力し、ＬＯ信号選択手段（３）で選択された局部信号を高周波信号処理手段（１）へ出力する。
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受信用ＶＣＯ（２５０）と送信用ＶＣＯ（２４０ａ，２４０ｂ）と中間周波数用ＶＣＯ（２３０）のうち少なくとも１つのＶＣＯが変復調回路と共に１つの半導体チップ上に形成された通信用半導体集積回路において、オンチップのＶＣＯを複数の周波数帯で動作可能に構成し、また該ＶＣＯの発振周波数を測定する回路（２２）および測定された値を記憶する記憶回路（１８）と該記憶回路に記憶されている測定値と外部からの設定値とを比較して上記ＶＣＯの使用周波数帯を決定する回路（１９）を設けるとともに、該記憶回路の記憶データを外部へ読出しまた外部から書き込むことができるように構成した。
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本発明は、所望の伝送系を介して伝送された入力信号より、入力信号を介して伝送されるデータ列を再生する復調回路であり、発振器（２５２）及び可変型分周器（２５３）により生成される第１の発振出力信号及び第１の発振出力信号に対して９０度［π／２］位相の異なる第２の発振出力信号をイクスクルーシブオア（ＥＸ−ＯＲ）回路（２５４Ｑ）（２５４Ｉ）により位相比較し、その位相比較結果の正負に基づいて制御方向判定回路（２５７）により制御方向を判定し、その制御方向判定結果を積算回路（２５８）により入力信号の１周期分積算して、その積算結果に対し、補正回路（２５９）により、位相比較結果に基づいて位相差が［±π／２］の場合に所定の制御量とする補正処理を行い、１周期に１回に出力される補正処理済みの制御信号により可変型分周器（２５３）の動作を制御する。 （もっと読む）

【課題】 局部発振信号に妨害波となる基準周波信号が重畳するのを防止できるチューナを提供する。
【解決手段】 チューナ１０は、入力端子１、第１〜第４の帯域通過フィルタ２ａ〜２ｄ、自動利得制御器３、第１〜第３の増幅器４ａ〜４ｃ、第１及び第２の混合器５ａ，５ｂ、第１及び第２の電圧制御発振器６ａ，６ｂ、第１及び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子回路８、出力端子９を備える。そして、第２のＰＬＬＩＣ７ｂと基準発振子回路８とは従来例のチューナ５０と同様にコンデンサＣ２及び増幅器ＡＭＰを介して接続されるが、第１のＰＬＬＩＣ７ａに含まれる基準発振用の増幅器と基準発振子回路８とはインダクタンス素子であるインダクタＬ１を介して接続される。 （もっと読む）