ＰＬＬ回路、無線端末装置、および周波数検出方法
【課題】ＤＣＯの最低発振周波数を検出し、分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能な、新規かつ改良されたＰＬＬ回路を提供すること。
【解決手段】ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【解決手段】ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路、無線端末装置、および周波数検出方法に関し、より詳細には、ディジタル制御ＰＬＬ回路に用いられるディジタル制御発振器の制御データを変換するＰＬＬ回路、無線端末装置、および周波数検出方法に関する。
【背景技術】
【０００２】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が持ちられる。近年、半導体プロセスの微細化に伴って、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ）を、ディジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＤＣＯ）に置き換えた構成が着目されつつある。
【０００３】
従来のＶＣＯを用いたＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックとの間の位相差を、位相比較器を用いて比較していた。ここで一般的な位相比較器としては、位相差を、アップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御して、出力される電流をループフィルタで電圧に変換して、ＶＣＯを制御していた。
【０００４】
一方、図１０（R.B.Staszewski et al., “All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digestからの引用）に示したように、近年着目されているＤＣＯを用いたＡＤＰＬＬ（Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ）回路の例では、位相差に相当する時間差のＦｒａｃｔｉｏｎａｌ成分をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でディジタル値に変換し、検出したこれらの位相差に相当するディジタル値を様々な手法でフィードバックして、ＤＣＯをディジタル的に制御している。
【０００５】
【非特許文献１】R.B.Staszewski et al., “All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digest
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７は、従来のＰＬＬ回路１０を示す説明図である。図７に示したように、従来のＰＬＬ回路１０は、位相比較器１１と、可変利得増幅回路１２と、乗算器１３と、発振器１４と、を含んで構成される。
【０００７】
図７に示すように、発振周波数ｆを基準周波数Ｒｅｆ＿ｆｒｅｑで除した分周比Ｎと発振周波数ｆとの関係は、図７のグラフ（１）に示したように、原点を通る１次曲線となる。ここで発振回路の特性として、図７のグラフ（２）に示したように、ディジタル制御データＤと発振周波数ｆとの関係が、原点を通り、傾きがｋＤＣＯである１次曲線であれば、分周比Ｎから制御データＤへの変換は、係数α（＝Ｒｅｆ＿ｆｒｅｑ／ｋＤＣＯ）を乗じることで実現できる。
【０００８】
一方、ディジタルＰＬＬに用いられるＤＣＯには、タンク回路の容量として複数配置された可変容量を、ディジタル信号で切り替えて制御する構成が、一般的に用いられる。よって、全てのスイッチをオンして、全ての容量が付加された状態で、ＤＣＯは最低周波数を発振する。つまり、図８に示すように、制御データＤと発振周波数との関係は、図８のグラフ（２）に示したように、Ｙ切片が最低発振周波数ｆｍｉｎ、傾きがｋＤＣＯとなる１次曲線に近似することができる。この場合、分周比Ｎから制御データＤに変換するには、ある係数α’を乗じるだけでは難しく、少なくとも最低発振周波数ｆｍｉｎを知る手段が必要となる。
【０００９】
図９に示すように、制御データをＤ、最小可変容量値をΔＣ、全てのスイッチがオンした際の可変容量の容量値をＣｍａｘ、インダクタンス値をＬとした場合、発振周波数ｆは、以下の数式１で表される。
【数１】
【００１０】
しかし、Ｃｍａｘに対してＤ・ΔＣの値が充分小さな領域では、Ｙ切片をｆｍｉｎとする１次曲線に近似することができるが、図９のグラフ（２）に示したように、Ｄが大きくなるにつれ誤差が大きくなり、この誤差はＤＣＯに直接周波数変調を施す際に特に問題となってしまう。
【００１１】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる、新規かつ改良されたＰＬＬ回路、無線端末装置、および周波数検出方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のある観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、搬送波周波数値を保持する搬送波周波数保持部と、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する検出部と、検出部で検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【００１３】
かかる構成によれば、搬送波周波数保持部はＰＬＬ回路における搬送波周波数の値を保持し、検出部は、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する。そして、計測部は、検出部で検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する。その結果、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００１４】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を保持する搬送波周波数保持部と、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する検出部と、検出部が検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測部と、第１の計測部で計測する基準周波数のクロック数を設定する設定部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測する第２の計測部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の第２の計測部で計測した発振回路の出力クロック数を、第１の計測部で計測したクロック数で平均化する平均部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【００１５】
かかる構成によれば、搬送波周波数保持部はＰＬＬ回路における搬送波周波数の値を保持し、検出部は、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する。そして、第１の計測部は検出部が検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測し、第２の計測部は、第１の計測部で計測する基準周波数のクロック数を設定する設定部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測し、平均部は、第２の計測部の計測値を、第１の計測部で計測した計測値で平均化する。その結果、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。また、計測時間を長く取り、１周期あたりのクロック数の平均値を算出することによって、より精度良く最低発振周波数値を検出することができる。
【００１６】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、最低周波数値を計測または入力する最低周波数設定部と、分周比に比例した制御データから、最低周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００１７】
その結果、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性をもつ発振回路の制御データへの変換において、１次曲線へ近似することができる。
【００１８】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００１９】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、分周比に比例した制御データから、最低周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２０】
その結果、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性をもつ発振回路の制御データへの変換において、１次曲線へ近似することができる。また、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００２１】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、最低周波数値を計測または入力する最低周波数設定部と、最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、分周比に比例した制御データから、Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２３】
その結果、ＰＬＬ回路において、発振回路の制御データへの変換において、１次曲線へ近似する際に、発振回路の制御データに対する発振周波数の傾きの変化が無視できない領域においても、所定の傾きを有する１次曲線に近似することができる。
【００２４】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２５】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、分周比に比例した制御データから、Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２６】
その結果、ＰＬＬ回路において、発振回路の制御データへの変換において、１次曲線へ近似する際に、発振回路の制御データに対する発振周波数の傾きの変化が無視できない領域においても、所定の傾きを有する１次曲線に近似することができる。また、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００２７】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２８】
また、上記課題を解決するために、本発明の別の観点によれば、上記のＰＬＬ回路を備えることを特徴とする、無線端末装置が提供される。その結果、上述のＰＬＬ回路の効果を有する無線端末装置を提供できることになる。
【００２９】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、搬送波周波数値を保持する搬送波周波数保持ステップと、搬送波周波数値が、搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、検出ステップで検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測ステップと、を含むことを特徴とする、周波数検出方法が提供される。
【００３０】
その結果、ＰＬＬ回路における周波数検出方法において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００３１】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、搬送波周波数値を保持する搬送波周波数保持ステップと、搬送波周波数値が、搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、検出ステップで検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測ステップと、第１の計測ステップで計測する基準周波数のクロック数を設定する設定ステップと、第１の計測ステップで計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測する第２の計測ステップと、第１の計測ステップで計測したクロック数と等価な基準周波数周期内の第２の計測ステップで計測した発振回路の出力クロック数を、第１の計測ステップで計測したクロック数で平均化する平均ステップと、を含むことを特徴とする、周波数検出方法が提供される。
【００３２】
その結果、ＰＬＬ回路における周波数検出方法において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。また、計測時間を長く取り、１周期あたりのクロック数の平均値を算出することによって、より精度良く最低発振周波数値を検出することができる。
【発明の効果】
【００３３】
以上説明したように本発明によれば、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる、新規かつ改良されたＰＬＬ回路、無線端末装置、および周波数検出方法を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３５】
（第１の実施形態）
まず、本発明の第１の実施形態にかかるＰＬＬ回路について説明する。図１は、本発明の第１の実施形態にかかるＰＬＬ回路１００について説明する説明図である。以下、図１を用いて、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する。
【００３６】
図１に示したように、本発明の第１の実施形態にかかるＰＬＬ回路１００は、第１のフリップフロップ１０１と、第１の比較回路１０２と、発振器１０３と、基準周波数発振器１０４と、第１の累積加算器１０５と、第２の累積加算器１０６と、第２の比較回路１０７と、第２のフリップフロップ１０８と、第１のスイッチ１０９と、第２のスイッチ１１０と、を含んで構成される。
【００３７】
第１のフリップフロップ１０１は、直前の入力値の保持が可能なＤ型のフリップフロップであり、基準周波数発振器１０４の１クロック前における分周比の設定値を保持し、出力するものである。第１のフリップフロップ１０１からの出力は第１の比較回路１０２に入力される。
【００３８】
第１の比較回路１０２は、第１のフリップフロップ１０１が出力した基準周波数発振器１０４の１クロック前における分周比の設定値と、現在の分周比の設定値（ＰＬＬ設定データ）とを比較するものである。両者が一致していればＬＯＷレベルの信号を出力し、両者が相違していればＨＩＧＨレベルの信号を出力する。
【００３９】
発振器１０３は、所定の周波数で発振するクロック信号を出力するものである。本実施形態においては、第１のスイッチ１０９で選択的に出力される制御データＤによって発振周波数が決定される。
【００４０】
基準周波数発振器１０４は、基準周波数Ｒｅｆ＿ｆｒｅｑを有するクロック信号を出力するものである、基準周波数発振器１０４から出力される信号は第１のフリップフロップ１０１および第２のスイッチ１１０に入力される。
【００４１】
第１の累積加算器１０５は、発振器１０３の出力クロックの立ち上がりエッジをトリガとして、発振器１０３の出力クロック数を累積加算するものである。第１の累積加算器１０５で累積加算される値は第１の比較回路１０２の出力がＨＩＧＨレベルの信号である期間にリセットされ、ＬＯＷレベルの信号である期間に遷移した後に累積加算が開始される。第１の累積加算器１０５で累積加算した発振器１０３の出力クロック数は第２のフリップフロップ１０８に入力される。
【００４２】
第２の累積加算器１０６は、基準周波数発振器１０４の出力クロックの立ち上がりエッジをトリガとして、基準周波数発振器１０４の出力クロック数を累積加算するものである。第１の累積加算器１０５と同様に、第２の累積加算器１０６で累積加算される値は第１の比較回路１０２の出力がＨＩＧＨレベルの信号である期間にリセットされ、ＬＯＷレベルの信号である期間に遷移した後に累積加算が開始される。第２の累積加算器１０６で累積加算された基準周波数発振器１０４の出力クロック数は第２の比較回路１０７に入力される。
【００４３】
第２の比較回路１０７は、第２の累積加算器１０６の出力と、値“１”との比較結果を出力するものである。第２の累積加算器１０６の出力が１と等しくなった際には、第２の比較回路１０７はＨＩＧＨレベルの信号を出力し、等しくなければＬＯＷレベルの信号を出力する。第２の比較回路１０７の出力は第２のフリップフロップ１０８、第１のスイッチ１０９および第２のスイッチ１１０に入力される。
【００４４】
第２のフリップフロップ１０８は、第１のフリップフロップ１０１と同様に直前の入力値の保持が可能なＤ型のフリップフロップであり、基準周波数発振器１０４の出力クロックの“１”クロック後における第１の累積加算器１０５の累積加算値を保持して出力するものである。第２のフリップフロップ１０８からの出力は、基準周波数１周期内のクロック数、すなわちｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで除した値を得ることができるが、その原理については後に詳述する。
【００４５】
第１のスイッチ１０９は、発振器１０３に供給する制御データを選択的に切り替えるものである。第１のスイッチ１０９の切り替えは第２の比較回路１０７からの出力信号によって行われ、第２の比較回路１０７の出力がＬＯＷレベルの期間は、制御データＤがＤ＝０、すなわち最低発振周波数を発振される制御信号と接続され、ＨＩＧＨレベルの期間はＰＬＬのループを閉じた状態での制御信号Ｄと接続される。
【００４６】
第２のスイッチ１１０は、第２の累積加算器１０６に供給する信号を選択的に切り替えるものである。第２のスイッチ１１０の切り替えは、第１のスイッチ１０９と同様に、第２の比較回路１０７からの出力信号によって行われ、第２の比較回路１０７の出力がＬＯＷレベルの期間は、基準周波数発振器１０４と接続され、ＨＩＧＨレベルの期間は、ＧＮＤ等のＬＯＷレベルにプルダウンするような電位に接続される。
【００４７】
以上、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明した。次に、本発明の第１の実施形態にかかるＰＬＬ回路１００の動作について説明する。
【００４８】
ロックさせる搬送波周波数を変えるには、分周比の設定値を変えることになる。そこで、第１のフリップフロップ１０１を用いて、基準周波数発振器１０４の１クロック前における分周比の設定値を保持する。
【００４９】
ここで分周比の設定値が変化すると、第１の比較回路１０２において分周比の設定値の変化が検出され、分周比に変化があったことを示すＨＩＧＨレベルの信号が第１の比較回路１０２から出力される。このＨＩＧＨレベルの信号が出力される期間は基準周波数発振器１０４が発振する基準周波数の１クロック分となる。
【００５０】
第１の比較回路１０２から出力されたＨＩＧＨレベルの信号が第１の累積加算器１０５に入力されると、第１の累積加算器１０５は、それまでに累積加算した値がリセットされる。そして、基準周波数の１クロック後にＬＯＷレベルの信号が第１の累積加算器１０５に入力されると、第１の累積加算器１０５は発振器１０３の出力クロック数の累積加算を開始する。ここで、発振器１０３は、第２の比較回路１０７の出力がＬＯＷレベルであり、第１のスイッチ１０９によって最低発振周波数を発信させる制御信号と接続されているため、最低発振周波数ｆｍｉｎで発振している状態となっている。
【００５１】
また、第１の比較回路１０２から出力されたＨＩＧＨレベルの信号が第２の累積加算器１０６に入力されると、第２の累積加算器１０６は、それまでに累積加算した値がリセットされる。そして、基準周波数の１クロック後にＬＯＷレベルの信号が第２の累積加算器１０６に入力されると、第２の累積加算器１０６は基準周波数発振器１０４のクロック数の累積加算を開始する。
【００５２】
第２の比較回路１０７は、２つの入力が等しい場合にＨＩＧＨレベルの信号を出力する。すなわち、第２の比較回路１０７は、第２の累積加算器１０６の出力が“１”となった場合にＨＩＧＨレベルの信号を出力する。つまり、累積加算が開始されてから基準周波数発振器１０４が発振する基準周波数の“１”クロック後に、第２の比較回路１０７はＨＩＧＨレベルの信号を出力する。
【００５３】
第２のフリップフロップ１０８は、第２の比較回路１０７の出力信号の立ち上がりエッジをトリガとする。第２のフリップフロップ１０８は第１の累積加算器１０５の出力と接続されているので、基準周波数の“１”クロック後における第１の累積加算器１０５の累積加算値を保持することになる。そして、第２のフリップフロップ１０８が出力するのは、基準周波数１周期内における第１の累積加算器１０５の累積加算値、すなわち最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値となる。
【００５４】
なお、最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値の計測が終了すると、第２の比較回路１０７の出力信号はＨＩＧＨレベルに保持される。
【００５５】
以上、本発明の第１の実施形態にかかるＰＬＬ回路１００の動作について説明した。以上説明したように、本発明の第１の実施形態によれば、分周比の設定値の変化に同期して、発振器を最低周波数で発振させる状態に制御し、基準周波数１周期内の発振器のクロック数をカウントすることで、最低発振周波数ｆｍｉｎの値を知ることができる。なお、図１に示した回路構成は一例であり、同じ処理を別の回路構成で構成可能なことは言うまでもない。
【００５６】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかるＰＬＬ回路２００について説明する説明図である。以下、図２を用いて本発明の第２の実施形態にかかるＰＬＬ回路２００の構成について説明する。
【００５７】
図２に示したように、本発明の第２の実施形態にかかるＰＬＬ回路２００は、第１のフリップフロップ２０１と、第１の比較回路２０２と、発振器２０３と、基準周波数発振器２０４と、第１の累積加算器２０５と、第２の累積加算器２０６と、第２の比較回路２０７と、第２のフリップフロップ２０８と、第１のスイッチ２０９と、第２のスイッチ２１０と、除算器２１１と、を含んで構成される。このうち、本発明の第１の実施形態にかかるＰＬＬ回路１００と異なるのは第２の比較回路２０７および除算器２１１である。従って、ここでは第２の比較回路２０７および除算器２１１について説明する。
【００５８】
第２の比較回路２０７は、２つの入力が等しい場合にＨＩＧＨレベルの信号を出力する。本発明の第１の実施形態では、第２の比較回路１０７は第２の累積加算器１０６の出力が“１”と等しい場合にＨＩＧＨレベルの信号を出力したが、本実施形態では、第２の累積加算器２０６の出力が所定のカウント値Ｎと等しい場合にＨＩＧＨレベルの信号を出力する。所定のカウント値は自然数であり、任意の値をカウント値Ｎとして設定することができる。また、Ｎの値は２以上であることが望ましい。
【００５９】
除算器２１１は、第２のフリップフロップ２０８の出力を所定のカウント値Ｎで除算して出力するものである。なお、カウント値Ｎを２ｍ（ｍは自然数）と設定することにより、除算器２１１はｍ回ビットシフトに簡略化することもできる。
【００６０】
すなわち、本発明の第１の実施形態では、基準周波数１周期内における、最低発振周波数ｆｍｉｎで発振する発振器１０３のクロック数を、第１の累積加算器１０５でカウントすることで、最低発振周波数ｆｍｉｎを得ていたが、本発明の第２の実施形態では、基準周波数Ｎ周期内における、最低発振周波数ｆｍｉｎで発振する発振器２０３のクロック数を、第１の累積加算器２０５でカウントする。そして、第１の累積加算器２０５から出力される累積加算値を、除算器２１１において所定のカウント値Ｎで除算することで、最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を得る。
【００６１】
以上、本発明の第２の実施形態にかかるＰＬＬ回路２００の構成について説明した。以上説明したように本発明の第２の実施形態では、第１の実施形態と比べて長い期間をかけて、最低発振周波数ｆｍｉｎで発振する発振器２０３のクロック数をカウントし、カウントした値を所定のカウント値Ｎで除算するので、より精度の高い最低発振周波数ｆｍｉｎを得ることができる。なお、図２に示した回路構成は一例であり、同じ処理を別の回路構成で構成可能なことは言うまでもない。
【００６２】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明する説明図である。以下、図３を用いて本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明する。
【００６３】
図３に示したように、本発明の第３の実施形態にかかるＰＬＬ回路３００は、位相比較器３０１と、可変利得増幅回路３０２と、減算器３０４と、乗算器３０６と、発振器３０７と、を含んで構成される。
【００６４】
位相比較器３０１は、基準周波数発振器（図示せず）が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器３０７が出力する発振周波数ＲＦ ＯＵＴの信号とを入力し、両者の位相を比較して出力するものである。位相比較器３０１における位相比較処理は、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００６５】
可変利得増幅回路３０２は、ＰＬＬ回路３００のループ利得を制御するものであり、位相比較器３０１の出力を入力して増幅することで、分周比Ｎに比例した制御データを生成するものである。
【００６６】
減算器３０４は、分周比Ｎに比例した制御データから、発振器３０７の最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力するものである。
【００６７】
乗算器３０６は、減算器３０４の出力に、変換係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗じて出力するものである。減算器３０４の出力に変換係数α’を乗じることで、発振器３０７の制御データＤとして用いることができる。
【００６８】
発振器３０７は、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力するものである。図３に示したＰＬＬ回路３００では、乗算器３０６での演算によって出力される制御データＤによって、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力する。
【００６９】
以上、本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明した。次に、本発明の第３の実施形態にかかるＰＬＬ回路３００の動作について説明する。
【００７０】
位相比較器３０１に、基準周波数発振器が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器３０７が出力する発振周波数の信号ＲＦ ＯＵＴとが入力されると、位相比較器３０１は両者の位相を比較し、位相差成分を位相差信号として出力する。上述したように、位相比較器３０１における位相比較処理は、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００７１】
位相比較器３０１が出力した位相差信号は可変利得増幅回路３０２に送られる。可変利得増幅回路３０２では、位相差信号の増幅によって、分周比Ｎに比例した制御データが生成される。そして、可変利得増幅回路３０２で生成された制御データは減算器３０４に送られる。
【００７２】
減算器３０４では、可変利得増幅回路３０２で生成された制御データから、発振器３０７の最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値ｆｍｉｎ／Ｒｅｆ＿ｆｒｅｑを減算する処理が行われる。ここで、発振器３０７の最低発振周波数ｆｍｉｎを知る必要があるが、これには図１または図２に示した構成によって最低発振周波数ｆｍｉｎを検出する手段を利用してもよく、予め最低発振周波数ｆｍｉｎを測定しておき、測定して得られた値をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、図示せず）等に格納し、減算器３０４における減算処理の際に格納した値を読み出すことで、最低発振周波数ｆｍｉｎの値を得てもよい。
【００７３】
減算器３０４によって減算処理が行われると、次に乗算器３０６で、減算器３０４で減算された後の制御データにおける分周比Ｎ’に係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗算する。そして、乗算器３０６の出力を発振器３０７の制御データＤとして用いる。ここで、発振器３０７の制御データＤに対する発振周波数を１次曲線に近似すると、下記の数式２の通りとなる。
【数２】
【００７４】
変換係数α’より、Ｄは数式３の通りとなる。
【数３】
【００７５】
従って、数式３を数式２に代入して、
【数４】
となる。この数式４の両辺をＲｅｆ＿ｆｒｅｑで除算して変形すると、以下の数式５の通りとなる。
【数５】
【００７６】
図３のグラフ（１）に分周比Ｎ’と周波数ｆとの関係を示し、グラフ（２）に制御データＤと周波数ｆとの関係を示す。分周比Ｎ’と周波数ｆとの関係は、上記数式４に示した通りの関係を有しており、制御データＤと周波数ｆとの関係は、上記数式２の示したとおりの関係を有している。従って、図３に示したようなＰＬＬ回路３００の構成が、データ変換の手順として正しいことが分かる。
【００７７】
以上、本発明の第３の実施形態にかかるＰＬＬ回路３００の動作について説明した。以上説明したように、本発明の第３の実施形態によれば、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性を持つ発振回路の制御データへの変換において、１次曲線への近似が可能となる。また、搬送波周波数の設定値の変化に同期して、発振回路には最低発振周波数を発振させる制御データを送信し、基準周波数の１周期あたりの発振回路出力のクロック数を計測することにより、キャリブレーション機能の１つとして最低発振周波数値を検出することが可能となる。
【００７８】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明する説明図である。以下、図４を用いて本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明する。
【００７９】
図４に示したように、本発明の第４の実施形態にかかるＰＬＬ回路４００は、位相比較器４０１と、可変利得増幅回路４０２と、減算器４０４と、乗算器４０６と、発振器４０７と、を含んで構成される。
【００８０】
位相比較器４０１は、図３に示した位相比較器３０１と同様に、基準周波数発振器（図示せず）が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器４０７が出力する発振周波数ＲＦ ＯＵＴの信号とを入力し、両者の位相を比較して出力するものである。位相比較器４０１における位相比較処理は、図３に示した位相比較器３０１と同様に、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００８１】
可変利得増幅回路４０２は、図３に示した可変利得増幅回路３０２と同様に、ＰＬＬ回路４００のループ利得を制御するものであり、位相比較器４０１の出力を入力して増幅することで、分周比Ｎに比例した制御データを生成するものである。
【００８２】
減算器４０４は、分周比Ｎに比例した制御データから、発振器４０７の最低発振周波数ｆｍｉｎを、制御すべき目標周波数ｆｔａｒｇｅｔを用いて補正したｆｍｉｎ’を基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力するものである。ｆｍｉｎ’の値の算出方法は後述するが、ｆｍｉｎ’の値は下記の数式６に示した値である。ここで、発振器４０７の最低発振周波数ｆｍｉｎを知る必要があるが、これには図１または図２に示した構成によって最低発振周波数ｆｍｉｎを検出する手段を利用してもよく、予め最低発振周波数ｆｍｉｎを測定しておき、測定して得られた値をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、図示せず）等に格納し、減算器４０４における減算処理の際に格納した値を読み出すことで、最低発振周波数ｆｍｉｎの値を得てもよい。
【数６】
【００８３】
乗算器４０６は、図３に示した乗算器３０６と同様に、減算器４０４の出力に、変換係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗じて出力するものである。減算器４０４の出力に変換係数α’を乗じることで、発振器４０７の制御データＤとして用いることができる。
【００８４】
発振器４０７は、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力するものである。発振器４０７の発振周波数ｆは、制御データをＤ、最小可変容量値をΔＣ、全てのスイッチがオンした際の容量値をＣｍａｘ、インダクタンス値をＬとすると、下記の数式７のように表される。
【数７】
【００８５】
以上、本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明した。次に、本発明の第４の実施形態にかかるＰＬＬ回路４００の動作について説明する。
【００８６】
上述したように、発振器４０７の発振周波数ｆは数式７のように表すことができる。この数式７において、Ｄ・ΔＣの値がＣｍａｘに比べて十分小さくなるような制御データＤに対しては、図３のグラフ（２）に示したように、最低発振周波数ｆｍｉｎをＹ切片とする１次曲線に近似することができる。しかし、Ｄの値が大きくなるに連れて誤差が大きくなり、最低発振周波数ｆｍｉｎをＹ切片とする１次曲線に近似することができなくなる。そこで、減算器４０４において、ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値の代わりに、最低発振周波数ｆｍｉｎを制御すべき目標周波数ｆｔａｒｇｅｔを用いてｆｍｉｎ’に補正し、このｆｍｉｎ’を基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力する。
【００８７】
上記の数式７において、ｆｔａｒｇｅｔにおけるＤに対する微係数を求めると、下記の数式８の通りとなる。
【数８】
【００８８】
この数式８で表される傾きを有する１次曲線で近似する際のＹ切片をｆｍｉｎ’とすると、ｆｔａｒｇｅｔは次の数式９の関係を満たす必要がある。
【数９】
【００８９】
この数式９を変形してｆｍｉｎ’を求めると、
【数１０】
となる。これは上述した数式６と同じ数式である。従って、図４に示した構成はこの計算結果を満たすように構成されたものである。すなわち、減算器４０４において、分周比Ｎに比例した制御データからｆｔａｒｇｅｔを用いて、最低発振周波数ｆｍｉｎを補正したｆｍｉｎ’を、基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力する。このように構成することで、発振回路の発振周波数に対するｋＤＣＯの変化が無視できない領域においても、図４のグラフ（２）に示したようにｋＤＣＯを傾きに持つ１次曲線に近似することができる。
【００９０】
以上、本発明の第４の実施形態にかかるＰＬＬ回路４００の動作について説明した。以上説明したように、本発明の第４の実施形態によれば、発振回路の発振周波数に対するｋＤＣＯの変化が無視できない領域においても、接線成分となるｋＤＣＯを傾きに持つ１次曲線に近似することができる。そして、搬送波周波数の設定値の変化に同期して、発振回路には最低発振周波数を発振させる制御データを送信し、基準周波数の１周期あたりの発振回路出力のクロック数を計測することにより、キャリブレーション機能の１つとして最低発振周波数値を検出することが可能となる。
【００９１】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明する説明図である。以下、図５を用いて本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明する。
【００９２】
図５に示したように、本発明の第５の実施形態にかかるＰＬＬ回路５００は、位相比較器５０１と、可変利得増幅回路５０２と、減算器５０４と、乗算器５０６と、発振器５０７と、加算器５０８と、を含んで構成される。この構成において、位相比較器５０１、可変利得増幅回路５０２、減算器５０４、乗算器５０６および発振器５０７は、図３に示した本発明の第３の実施形態にかかるＰＬＬ回路３００における位相比較器３０１、可変利得増幅回路３０２、減算器３０４、乗算器３０６および発振器３０７、並びに、図４に示した本発明の第４の実施形態にかかるＰＬＬ回路４００における位相比較器４０１、可変利得増幅回路４０２、減算器４０４、乗算器４０６および発振器４０７と同様の機能を有するので、詳細な説明は省略し、図３および図４に示した構成から新たに追加された加算器５０８について説明する。
【００９３】
加算器５０８は、可変利得増幅回路５０２の出力に対して、周波数変調成分を加算して出力するものである。加算器５０８において周波数変調成分を加算して出力することで、ＰＬＬ回路５００において直接周波数変調を施すことができる。
【００９４】
以上、本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明した。このように、本発明の第５の実施形態によれば、加算器５０８において周波数変調成分を加算して出力することで、ＰＬＬ回路５００において直接周波数変調を施すことができる。
【００９５】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する説明図である。以下、図６を用いて本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する。
【００９６】
図６に示したように、本発明の第６の実施形態にかかる無線端末装置６００は、ベースバンド信号を扱うベースバンド回路（Ｂａｓｅ−ｂａｎｄ ＢＬＯＣＫ）６０１と、ベースバンド回路６０１との間で信号の授受を行って信号処理を行う送受信モジュール６０２と、送受信モジュール６０２との間で信号をやりとりするアンテナ共用器６０３と、電波を送受信するアンテナ６０４と、を含んで構成される。また、送受信モジュール６０２は、送信系と受信系に分けられ、送信系はディジタルＰＬＬ６１１と、発振器６１２と、増幅器６１３と、を含んで構成され、受信系は、ディジタルＰＬＬ６２１と、発振器６２２と、増幅器６２３と、ダウンコンバータ６２４と、ローパスフィルタ６２５と、可変利得変換器６２６と、を含んで構成される。
【００９７】
ここで、図６に示したディジタルＰＬＬ６１１、６２１に、例えば図３〜図５のいずれかに示した、本発明の第３〜第５の実施形態にかかるＰＬＬ回路３００、４００、５００のいずれかを適用することができる。ＰＬＬ回路３００、４００、５００のいずれかを無線端末装置６００に適用することで、無線端末装置６００は、上述した各実施形態の効果を有することができる。つまり、本発明の第６の実施形態にかかる無線端末装置６００は、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる。
【００９８】
なお、図６に示した無線端末装置６００の構成は、あくまで一例であり、かかる例に限定されないことは言うまでもない。ディジタルＰＬＬを用いる装置であれば本発明のＰＬＬ回路を適用することが可能であり、そのようなＰＬＬ回路として、例えば上述した本発明の第１〜第５の実施形態にかかるＰＬＬ回路を適用することができる。
【００９９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態にかかるＰＬＬ回路１００について説明する説明図である。
【図２】本発明の第２の実施形態にかかるＰＬＬ回路２００について説明する説明図である。
【図３】本発明の第３の実施形態にかかるＰＬＬ回路３００について説明する説明図である。
【図４】本発明の第４の実施形態にかかるＰＬＬ回路４００について説明する説明図である。
【図５】本発明の第５の実施形態にかかるＰＬＬ回路５００について説明する説明図である。
【図６】本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する説明図である。
【図７】従来のＰＬＬ回路１０を示す説明図である。
【図８】従来のＰＬＬ回路１０を示す説明図である。
【図９】従来のＰＬＬ回路１０を示す説明図である。
【図１０】従来のＤＣＯを用いたＡＤＰＬＬ回路の例を示す説明図である。
【符号の説明】
【０１０１】
１００、２００、３００、４００、５００ ＰＬＬ回路
１０１、２０１ 第１のフリップフロップ
１０２、２０２ 第１の比較回路
１０３、２０３ 発振器
１０４、２０４ 基準周波数発振器
１０５、２０５ 第１の累積加算器
１０６、２０６ 第２の累積加算器
１０７、２０７ 第２の比較回路
１０８、２０８ 第２のフリップフロップ
１０９、２０９ 第１のスイッチ
１１０、２１０ 第２のスイッチ
２１１ 除算器
３０１、４０１、５０１ 位相比較器
３０２、４０２、５０２ 可変利得増幅回路
３０４、４０４、５０４ 減算器
３０６、４０６、５０６ 乗算器
３０７、４０７、５０７ 発振器
５０８ 加算器
６００ 無線端末装置
【技術分野】
【０００１】
本発明は、ＰＬＬ回路、無線端末装置、および周波数検出方法に関し、より詳細には、ディジタル制御ＰＬＬ回路に用いられるディジタル制御発振器の制御データを変換するＰＬＬ回路、無線端末装置、および周波数検出方法に関する。
【背景技術】
【０００２】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が持ちられる。近年、半導体プロセスの微細化に伴って、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ）を、ディジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＤＣＯ）に置き換えた構成が着目されつつある。
【０００３】
従来のＶＣＯを用いたＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックとの間の位相差を、位相比較器を用いて比較していた。ここで一般的な位相比較器としては、位相差を、アップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御して、出力される電流をループフィルタで電圧に変換して、ＶＣＯを制御していた。
【０００４】
一方、図１０（R.B.Staszewski et al., “All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digestからの引用）に示したように、近年着目されているＤＣＯを用いたＡＤＰＬＬ（Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ）回路の例では、位相差に相当する時間差のＦｒａｃｔｉｏｎａｌ成分をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でディジタル値に変換し、検出したこれらの位相差に相当するディジタル値を様々な手法でフィードバックして、ＤＣＯをディジタル的に制御している。
【０００５】
【非特許文献１】R.B.Staszewski et al., “All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digest
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７は、従来のＰＬＬ回路１０を示す説明図である。図７に示したように、従来のＰＬＬ回路１０は、位相比較器１１と、可変利得増幅回路１２と、乗算器１３と、発振器１４と、を含んで構成される。
【０００７】
図７に示すように、発振周波数ｆを基準周波数Ｒｅｆ＿ｆｒｅｑで除した分周比Ｎと発振周波数ｆとの関係は、図７のグラフ（１）に示したように、原点を通る１次曲線となる。ここで発振回路の特性として、図７のグラフ（２）に示したように、ディジタル制御データＤと発振周波数ｆとの関係が、原点を通り、傾きがｋＤＣＯである１次曲線であれば、分周比Ｎから制御データＤへの変換は、係数α（＝Ｒｅｆ＿ｆｒｅｑ／ｋＤＣＯ）を乗じることで実現できる。
【０００８】
一方、ディジタルＰＬＬに用いられるＤＣＯには、タンク回路の容量として複数配置された可変容量を、ディジタル信号で切り替えて制御する構成が、一般的に用いられる。よって、全てのスイッチをオンして、全ての容量が付加された状態で、ＤＣＯは最低周波数を発振する。つまり、図８に示すように、制御データＤと発振周波数との関係は、図８のグラフ（２）に示したように、Ｙ切片が最低発振周波数ｆｍｉｎ、傾きがｋＤＣＯとなる１次曲線に近似することができる。この場合、分周比Ｎから制御データＤに変換するには、ある係数α’を乗じるだけでは難しく、少なくとも最低発振周波数ｆｍｉｎを知る手段が必要となる。
【０００９】
図９に示すように、制御データをＤ、最小可変容量値をΔＣ、全てのスイッチがオンした際の可変容量の容量値をＣｍａｘ、インダクタンス値をＬとした場合、発振周波数ｆは、以下の数式１で表される。
【数１】
【００１０】
しかし、Ｃｍａｘに対してＤ・ΔＣの値が充分小さな領域では、Ｙ切片をｆｍｉｎとする１次曲線に近似することができるが、図９のグラフ（２）に示したように、Ｄが大きくなるにつれ誤差が大きくなり、この誤差はＤＣＯに直接周波数変調を施す際に特に問題となってしまう。
【００１１】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる、新規かつ改良されたＰＬＬ回路、無線端末装置、および周波数検出方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のある観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、搬送波周波数値を保持する搬送波周波数保持部と、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する検出部と、検出部で検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【００１３】
かかる構成によれば、搬送波周波数保持部はＰＬＬ回路における搬送波周波数の値を保持し、検出部は、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する。そして、計測部は、検出部で検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する。その結果、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００１４】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を保持する搬送波周波数保持部と、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する検出部と、検出部が検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測部と、第１の計測部で計測する基準周波数のクロック数を設定する設定部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測する第２の計測部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の第２の計測部で計測した発振回路の出力クロック数を、第１の計測部で計測したクロック数で平均化する平均部と、を含むことを特徴とする、ＰＬＬ回路が提供される。
【００１５】
かかる構成によれば、搬送波周波数保持部はＰＬＬ回路における搬送波周波数の値を保持し、検出部は、搬送波周波数値が、搬送波周波数保持部が保持する値から変化したことを検出する。そして、第１の計測部は検出部が検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測し、第２の計測部は、第１の計測部で計測する基準周波数のクロック数を設定する設定部と、第１の計測部で計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測し、平均部は、第２の計測部の計測値を、第１の計測部で計測した計測値で平均化する。その結果、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。また、計測時間を長く取り、１周期あたりのクロック数の平均値を算出することによって、より精度良く最低発振周波数値を検出することができる。
【００１６】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、最低周波数値を計測または入力する最低周波数設定部と、分周比に比例した制御データから、最低周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００１７】
その結果、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性をもつ発振回路の制御データへの変換において、１次曲線へ近似することができる。
【００１８】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００１９】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、分周比に比例した制御データから、最低周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２０】
その結果、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性をもつ発振回路の制御データへの変換において、１次曲線へ近似することができる。また、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００２１】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、最低周波数値を計測または入力する最低周波数設定部と、最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、分周比に比例した制御データから、Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２３】
その結果、ＰＬＬ回路において、発振回路の制御データへの変換において、１次曲線へ近似する際に、発振回路の制御データに対する発振周波数の傾きの変化が無視できない領域においても、所定の傾きを有する１次曲線に近似することができる。
【００２４】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２５】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、分周比に比例した制御データから、Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、基準周波数値を発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、を含み、乗算部の出力を発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路が提供される。
【００２６】
その結果、ＰＬＬ回路において、発振回路の制御データへの変換において、１次曲線へ近似する際に、発振回路の制御データに対する発振周波数の傾きの変化が無視できない領域においても、所定の傾きを有する１次曲線に近似することができる。また、ＰＬＬ回路において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００２７】
上記ＰＬＬ回路は、上記発振回路に直接周波数変調を施してもよい。その結果、ＰＬＬ回路において直接周波数変調を施すことができる。
【００２８】
また、上記課題を解決するために、本発明の別の観点によれば、上記のＰＬＬ回路を備えることを特徴とする、無線端末装置が提供される。その結果、上述のＰＬＬ回路の効果を有する無線端末装置を提供できることになる。
【００２９】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、搬送波周波数値を保持する搬送波周波数保持ステップと、搬送波周波数値が、搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、検出ステップで検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測ステップと、を含むことを特徴とする、周波数検出方法が提供される。
【００３０】
その結果、ＰＬＬ回路における周波数検出方法において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。
【００３１】
また、上記課題を解決するために、本発明の別の観点によれば、ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、搬送波周波数値を保持する搬送波周波数保持ステップと、搬送波周波数値が、搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、検出ステップで検出した搬送波周波数値の変化に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測ステップと、第１の計測ステップで計測する基準周波数のクロック数を設定する設定ステップと、第１の計測ステップで計測したクロック数と等価な基準周波数周期内の発振回路の出力クロック数を計測する第２の計測ステップと、第１の計測ステップで計測したクロック数と等価な基準周波数周期内の第２の計測ステップで計測した発振回路の出力クロック数を、第１の計測ステップで計測したクロック数で平均化する平均ステップと、を含むことを特徴とする、周波数検出方法が提供される。
【００３２】
その結果、ＰＬＬ回路における周波数検出方法において、搬送波周波数の設定値が変化したことに同期して、発振回路には最低周波数を発振させる制御データを送信し、基準周波数の１周期内の発振回路出力のクロック数を計測することにより、最低発振周波数値をキャリブレーション機能の１つとして検出することができる。また、計測時間を長く取り、１周期あたりのクロック数の平均値を算出することによって、より精度良く最低発振周波数値を検出することができる。
【発明の効果】
【００３３】
以上説明したように本発明によれば、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる、新規かつ改良されたＰＬＬ回路、無線端末装置、および周波数検出方法を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３５】
（第１の実施形態）
まず、本発明の第１の実施形態にかかるＰＬＬ回路について説明する。図１は、本発明の第１の実施形態にかかるＰＬＬ回路１００について説明する説明図である。以下、図１を用いて、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する。
【００３６】
図１に示したように、本発明の第１の実施形態にかかるＰＬＬ回路１００は、第１のフリップフロップ１０１と、第１の比較回路１０２と、発振器１０３と、基準周波数発振器１０４と、第１の累積加算器１０５と、第２の累積加算器１０６と、第２の比較回路１０７と、第２のフリップフロップ１０８と、第１のスイッチ１０９と、第２のスイッチ１１０と、を含んで構成される。
【００３７】
第１のフリップフロップ１０１は、直前の入力値の保持が可能なＤ型のフリップフロップであり、基準周波数発振器１０４の１クロック前における分周比の設定値を保持し、出力するものである。第１のフリップフロップ１０１からの出力は第１の比較回路１０２に入力される。
【００３８】
第１の比較回路１０２は、第１のフリップフロップ１０１が出力した基準周波数発振器１０４の１クロック前における分周比の設定値と、現在の分周比の設定値（ＰＬＬ設定データ）とを比較するものである。両者が一致していればＬＯＷレベルの信号を出力し、両者が相違していればＨＩＧＨレベルの信号を出力する。
【００３９】
発振器１０３は、所定の周波数で発振するクロック信号を出力するものである。本実施形態においては、第１のスイッチ１０９で選択的に出力される制御データＤによって発振周波数が決定される。
【００４０】
基準周波数発振器１０４は、基準周波数Ｒｅｆ＿ｆｒｅｑを有するクロック信号を出力するものである、基準周波数発振器１０４から出力される信号は第１のフリップフロップ１０１および第２のスイッチ１１０に入力される。
【００４１】
第１の累積加算器１０５は、発振器１０３の出力クロックの立ち上がりエッジをトリガとして、発振器１０３の出力クロック数を累積加算するものである。第１の累積加算器１０５で累積加算される値は第１の比較回路１０２の出力がＨＩＧＨレベルの信号である期間にリセットされ、ＬＯＷレベルの信号である期間に遷移した後に累積加算が開始される。第１の累積加算器１０５で累積加算した発振器１０３の出力クロック数は第２のフリップフロップ１０８に入力される。
【００４２】
第２の累積加算器１０６は、基準周波数発振器１０４の出力クロックの立ち上がりエッジをトリガとして、基準周波数発振器１０４の出力クロック数を累積加算するものである。第１の累積加算器１０５と同様に、第２の累積加算器１０６で累積加算される値は第１の比較回路１０２の出力がＨＩＧＨレベルの信号である期間にリセットされ、ＬＯＷレベルの信号である期間に遷移した後に累積加算が開始される。第２の累積加算器１０６で累積加算された基準周波数発振器１０４の出力クロック数は第２の比較回路１０７に入力される。
【００４３】
第２の比較回路１０７は、第２の累積加算器１０６の出力と、値“１”との比較結果を出力するものである。第２の累積加算器１０６の出力が１と等しくなった際には、第２の比較回路１０７はＨＩＧＨレベルの信号を出力し、等しくなければＬＯＷレベルの信号を出力する。第２の比較回路１０７の出力は第２のフリップフロップ１０８、第１のスイッチ１０９および第２のスイッチ１１０に入力される。
【００４４】
第２のフリップフロップ１０８は、第１のフリップフロップ１０１と同様に直前の入力値の保持が可能なＤ型のフリップフロップであり、基準周波数発振器１０４の出力クロックの“１”クロック後における第１の累積加算器１０５の累積加算値を保持して出力するものである。第２のフリップフロップ１０８からの出力は、基準周波数１周期内のクロック数、すなわちｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで除した値を得ることができるが、その原理については後に詳述する。
【００４５】
第１のスイッチ１０９は、発振器１０３に供給する制御データを選択的に切り替えるものである。第１のスイッチ１０９の切り替えは第２の比較回路１０７からの出力信号によって行われ、第２の比較回路１０７の出力がＬＯＷレベルの期間は、制御データＤがＤ＝０、すなわち最低発振周波数を発振される制御信号と接続され、ＨＩＧＨレベルの期間はＰＬＬのループを閉じた状態での制御信号Ｄと接続される。
【００４６】
第２のスイッチ１１０は、第２の累積加算器１０６に供給する信号を選択的に切り替えるものである。第２のスイッチ１１０の切り替えは、第１のスイッチ１０９と同様に、第２の比較回路１０７からの出力信号によって行われ、第２の比較回路１０７の出力がＬＯＷレベルの期間は、基準周波数発振器１０４と接続され、ＨＩＧＨレベルの期間は、ＧＮＤ等のＬＯＷレベルにプルダウンするような電位に接続される。
【００４７】
以上、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明した。次に、本発明の第１の実施形態にかかるＰＬＬ回路１００の動作について説明する。
【００４８】
ロックさせる搬送波周波数を変えるには、分周比の設定値を変えることになる。そこで、第１のフリップフロップ１０１を用いて、基準周波数発振器１０４の１クロック前における分周比の設定値を保持する。
【００４９】
ここで分周比の設定値が変化すると、第１の比較回路１０２において分周比の設定値の変化が検出され、分周比に変化があったことを示すＨＩＧＨレベルの信号が第１の比較回路１０２から出力される。このＨＩＧＨレベルの信号が出力される期間は基準周波数発振器１０４が発振する基準周波数の１クロック分となる。
【００５０】
第１の比較回路１０２から出力されたＨＩＧＨレベルの信号が第１の累積加算器１０５に入力されると、第１の累積加算器１０５は、それまでに累積加算した値がリセットされる。そして、基準周波数の１クロック後にＬＯＷレベルの信号が第１の累積加算器１０５に入力されると、第１の累積加算器１０５は発振器１０３の出力クロック数の累積加算を開始する。ここで、発振器１０３は、第２の比較回路１０７の出力がＬＯＷレベルであり、第１のスイッチ１０９によって最低発振周波数を発信させる制御信号と接続されているため、最低発振周波数ｆｍｉｎで発振している状態となっている。
【００５１】
また、第１の比較回路１０２から出力されたＨＩＧＨレベルの信号が第２の累積加算器１０６に入力されると、第２の累積加算器１０６は、それまでに累積加算した値がリセットされる。そして、基準周波数の１クロック後にＬＯＷレベルの信号が第２の累積加算器１０６に入力されると、第２の累積加算器１０６は基準周波数発振器１０４のクロック数の累積加算を開始する。
【００５２】
第２の比較回路１０７は、２つの入力が等しい場合にＨＩＧＨレベルの信号を出力する。すなわち、第２の比較回路１０７は、第２の累積加算器１０６の出力が“１”となった場合にＨＩＧＨレベルの信号を出力する。つまり、累積加算が開始されてから基準周波数発振器１０４が発振する基準周波数の“１”クロック後に、第２の比較回路１０７はＨＩＧＨレベルの信号を出力する。
【００５３】
第２のフリップフロップ１０８は、第２の比較回路１０７の出力信号の立ち上がりエッジをトリガとする。第２のフリップフロップ１０８は第１の累積加算器１０５の出力と接続されているので、基準周波数の“１”クロック後における第１の累積加算器１０５の累積加算値を保持することになる。そして、第２のフリップフロップ１０８が出力するのは、基準周波数１周期内における第１の累積加算器１０５の累積加算値、すなわち最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値となる。
【００５４】
なお、最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値の計測が終了すると、第２の比較回路１０７の出力信号はＨＩＧＨレベルに保持される。
【００５５】
以上、本発明の第１の実施形態にかかるＰＬＬ回路１００の動作について説明した。以上説明したように、本発明の第１の実施形態によれば、分周比の設定値の変化に同期して、発振器を最低周波数で発振させる状態に制御し、基準周波数１周期内の発振器のクロック数をカウントすることで、最低発振周波数ｆｍｉｎの値を知ることができる。なお、図１に示した回路構成は一例であり、同じ処理を別の回路構成で構成可能なことは言うまでもない。
【００５６】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかるＰＬＬ回路２００について説明する説明図である。以下、図２を用いて本発明の第２の実施形態にかかるＰＬＬ回路２００の構成について説明する。
【００５７】
図２に示したように、本発明の第２の実施形態にかかるＰＬＬ回路２００は、第１のフリップフロップ２０１と、第１の比較回路２０２と、発振器２０３と、基準周波数発振器２０４と、第１の累積加算器２０５と、第２の累積加算器２０６と、第２の比較回路２０７と、第２のフリップフロップ２０８と、第１のスイッチ２０９と、第２のスイッチ２１０と、除算器２１１と、を含んで構成される。このうち、本発明の第１の実施形態にかかるＰＬＬ回路１００と異なるのは第２の比較回路２０７および除算器２１１である。従って、ここでは第２の比較回路２０７および除算器２１１について説明する。
【００５８】
第２の比較回路２０７は、２つの入力が等しい場合にＨＩＧＨレベルの信号を出力する。本発明の第１の実施形態では、第２の比較回路１０７は第２の累積加算器１０６の出力が“１”と等しい場合にＨＩＧＨレベルの信号を出力したが、本実施形態では、第２の累積加算器２０６の出力が所定のカウント値Ｎと等しい場合にＨＩＧＨレベルの信号を出力する。所定のカウント値は自然数であり、任意の値をカウント値Ｎとして設定することができる。また、Ｎの値は２以上であることが望ましい。
【００５９】
除算器２１１は、第２のフリップフロップ２０８の出力を所定のカウント値Ｎで除算して出力するものである。なお、カウント値Ｎを２ｍ（ｍは自然数）と設定することにより、除算器２１１はｍ回ビットシフトに簡略化することもできる。
【００６０】
すなわち、本発明の第１の実施形態では、基準周波数１周期内における、最低発振周波数ｆｍｉｎで発振する発振器１０３のクロック数を、第１の累積加算器１０５でカウントすることで、最低発振周波数ｆｍｉｎを得ていたが、本発明の第２の実施形態では、基準周波数Ｎ周期内における、最低発振周波数ｆｍｉｎで発振する発振器２０３のクロック数を、第１の累積加算器２０５でカウントする。そして、第１の累積加算器２０５から出力される累積加算値を、除算器２１１において所定のカウント値Ｎで除算することで、最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を得る。
【００６１】
以上、本発明の第２の実施形態にかかるＰＬＬ回路２００の構成について説明した。以上説明したように本発明の第２の実施形態では、第１の実施形態と比べて長い期間をかけて、最低発振周波数ｆｍｉｎで発振する発振器２０３のクロック数をカウントし、カウントした値を所定のカウント値Ｎで除算するので、より精度の高い最低発振周波数ｆｍｉｎを得ることができる。なお、図２に示した回路構成は一例であり、同じ処理を別の回路構成で構成可能なことは言うまでもない。
【００６２】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明する説明図である。以下、図３を用いて本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明する。
【００６３】
図３に示したように、本発明の第３の実施形態にかかるＰＬＬ回路３００は、位相比較器３０１と、可変利得増幅回路３０２と、減算器３０４と、乗算器３０６と、発振器３０７と、を含んで構成される。
【００６４】
位相比較器３０１は、基準周波数発振器（図示せず）が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器３０７が出力する発振周波数ＲＦ ＯＵＴの信号とを入力し、両者の位相を比較して出力するものである。位相比較器３０１における位相比較処理は、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００６５】
可変利得増幅回路３０２は、ＰＬＬ回路３００のループ利得を制御するものであり、位相比較器３０１の出力を入力して増幅することで、分周比Ｎに比例した制御データを生成するものである。
【００６６】
減算器３０４は、分周比Ｎに比例した制御データから、発振器３０７の最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力するものである。
【００６７】
乗算器３０６は、減算器３０４の出力に、変換係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗じて出力するものである。減算器３０４の出力に変換係数α’を乗じることで、発振器３０７の制御データＤとして用いることができる。
【００６８】
発振器３０７は、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力するものである。図３に示したＰＬＬ回路３００では、乗算器３０６での演算によって出力される制御データＤによって、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力する。
【００６９】
以上、本発明の第３の実施形態にかかるＰＬＬ回路３００の構成について説明した。次に、本発明の第３の実施形態にかかるＰＬＬ回路３００の動作について説明する。
【００７０】
位相比較器３０１に、基準周波数発振器が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器３０７が出力する発振周波数の信号ＲＦ ＯＵＴとが入力されると、位相比較器３０１は両者の位相を比較し、位相差成分を位相差信号として出力する。上述したように、位相比較器３０１における位相比較処理は、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００７１】
位相比較器３０１が出力した位相差信号は可変利得増幅回路３０２に送られる。可変利得増幅回路３０２では、位相差信号の増幅によって、分周比Ｎに比例した制御データが生成される。そして、可変利得増幅回路３０２で生成された制御データは減算器３０４に送られる。
【００７２】
減算器３０４では、可変利得増幅回路３０２で生成された制御データから、発振器３０７の最低発振周波数ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値ｆｍｉｎ／Ｒｅｆ＿ｆｒｅｑを減算する処理が行われる。ここで、発振器３０７の最低発振周波数ｆｍｉｎを知る必要があるが、これには図１または図２に示した構成によって最低発振周波数ｆｍｉｎを検出する手段を利用してもよく、予め最低発振周波数ｆｍｉｎを測定しておき、測定して得られた値をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、図示せず）等に格納し、減算器３０４における減算処理の際に格納した値を読み出すことで、最低発振周波数ｆｍｉｎの値を得てもよい。
【００７３】
減算器３０４によって減算処理が行われると、次に乗算器３０６で、減算器３０４で減算された後の制御データにおける分周比Ｎ’に係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗算する。そして、乗算器３０６の出力を発振器３０７の制御データＤとして用いる。ここで、発振器３０７の制御データＤに対する発振周波数を１次曲線に近似すると、下記の数式２の通りとなる。
【数２】
【００７４】
変換係数α’より、Ｄは数式３の通りとなる。
【数３】
【００７５】
従って、数式３を数式２に代入して、
【数４】
となる。この数式４の両辺をＲｅｆ＿ｆｒｅｑで除算して変形すると、以下の数式５の通りとなる。
【数５】
【００７６】
図３のグラフ（１）に分周比Ｎ’と周波数ｆとの関係を示し、グラフ（２）に制御データＤと周波数ｆとの関係を示す。分周比Ｎ’と周波数ｆとの関係は、上記数式４に示した通りの関係を有しており、制御データＤと周波数ｆとの関係は、上記数式２の示したとおりの関係を有している。従って、図３に示したようなＰＬＬ回路３００の構成が、データ変換の手順として正しいことが分かる。
【００７７】
以上、本発明の第３の実施形態にかかるＰＬＬ回路３００の動作について説明した。以上説明したように、本発明の第３の実施形態によれば、ＰＬＬ回路において、最低発振周波数値が０Ｈｚとならない特性を持つ発振回路の制御データへの変換において、１次曲線への近似が可能となる。また、搬送波周波数の設定値の変化に同期して、発振回路には最低発振周波数を発振させる制御データを送信し、基準周波数の１周期あたりの発振回路出力のクロック数を計測することにより、キャリブレーション機能の１つとして最低発振周波数値を検出することが可能となる。
【００７８】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明する説明図である。以下、図４を用いて本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明する。
【００７９】
図４に示したように、本発明の第４の実施形態にかかるＰＬＬ回路４００は、位相比較器４０１と、可変利得増幅回路４０２と、減算器４０４と、乗算器４０６と、発振器４０７と、を含んで構成される。
【００８０】
位相比較器４０１は、図３に示した位相比較器３０１と同様に、基準周波数発振器（図示せず）が出力する基準周波数Ｒｅｆ＿ｆｒｅｑの信号と、発振器４０７が出力する発振周波数ＲＦ ＯＵＴの信号とを入力し、両者の位相を比較して出力するものである。位相比較器４０１における位相比較処理は、図３に示した位相比較器３０１と同様に、基準周波数の信号の各周期において、ディジタル値に変換された分周比と、発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値との減算処理として行われる。
【００８１】
可変利得増幅回路４０２は、図３に示した可変利得増幅回路３０２と同様に、ＰＬＬ回路４００のループ利得を制御するものであり、位相比較器４０１の出力を入力して増幅することで、分周比Ｎに比例した制御データを生成するものである。
【００８２】
減算器４０４は、分周比Ｎに比例した制御データから、発振器４０７の最低発振周波数ｆｍｉｎを、制御すべき目標周波数ｆｔａｒｇｅｔを用いて補正したｆｍｉｎ’を基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力するものである。ｆｍｉｎ’の値の算出方法は後述するが、ｆｍｉｎ’の値は下記の数式６に示した値である。ここで、発振器４０７の最低発振周波数ｆｍｉｎを知る必要があるが、これには図１または図２に示した構成によって最低発振周波数ｆｍｉｎを検出する手段を利用してもよく、予め最低発振周波数ｆｍｉｎを測定しておき、測定して得られた値をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、図示せず）等に格納し、減算器４０４における減算処理の際に格納した値を読み出すことで、最低発振周波数ｆｍｉｎの値を得てもよい。
【数６】
【００８３】
乗算器４０６は、図３に示した乗算器３０６と同様に、減算器４０４の出力に、変換係数α’（α’＝Ｄ／Ｎ’＝Ｒｅｆ＿ｆｒｅｑ／ｋｄｃｏ）を乗じて出力するものである。減算器４０４の出力に変換係数α’を乗じることで、発振器４０７の制御データＤとして用いることができる。
【００８４】
発振器４０７は、所定の発振周波数で発振する信号ＲＦ ＯＵＴを出力するものである。発振器４０７の発振周波数ｆは、制御データをＤ、最小可変容量値をΔＣ、全てのスイッチがオンした際の容量値をＣｍａｘ、インダクタンス値をＬとすると、下記の数式７のように表される。
【数７】
【００８５】
以上、本発明の第４の実施形態にかかるＰＬＬ回路４００の構成について説明した。次に、本発明の第４の実施形態にかかるＰＬＬ回路４００の動作について説明する。
【００８６】
上述したように、発振器４０７の発振周波数ｆは数式７のように表すことができる。この数式７において、Ｄ・ΔＣの値がＣｍａｘに比べて十分小さくなるような制御データＤに対しては、図３のグラフ（２）に示したように、最低発振周波数ｆｍｉｎをＹ切片とする１次曲線に近似することができる。しかし、Ｄの値が大きくなるに連れて誤差が大きくなり、最低発振周波数ｆｍｉｎをＹ切片とする１次曲線に近似することができなくなる。そこで、減算器４０４において、ｆｍｉｎを基準周波数Ｒｅｆ＿ｆｒｅｑで割った値の代わりに、最低発振周波数ｆｍｉｎを制御すべき目標周波数ｆｔａｒｇｅｔを用いてｆｍｉｎ’に補正し、このｆｍｉｎ’を基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力する。
【００８７】
上記の数式７において、ｆｔａｒｇｅｔにおけるＤに対する微係数を求めると、下記の数式８の通りとなる。
【数８】
【００８８】
この数式８で表される傾きを有する１次曲線で近似する際のＹ切片をｆｍｉｎ’とすると、ｆｔａｒｇｅｔは次の数式９の関係を満たす必要がある。
【数９】
【００８９】
この数式９を変形してｆｍｉｎ’を求めると、
【数１０】
となる。これは上述した数式６と同じ数式である。従って、図４に示した構成はこの計算結果を満たすように構成されたものである。すなわち、減算器４０４において、分周比Ｎに比例した制御データからｆｔａｒｇｅｔを用いて、最低発振周波数ｆｍｉｎを補正したｆｍｉｎ’を、基準周波数Ｒｅｆ＿ｆｒｅｑで割った値を減じて出力する。このように構成することで、発振回路の発振周波数に対するｋＤＣＯの変化が無視できない領域においても、図４のグラフ（２）に示したようにｋＤＣＯを傾きに持つ１次曲線に近似することができる。
【００９０】
以上、本発明の第４の実施形態にかかるＰＬＬ回路４００の動作について説明した。以上説明したように、本発明の第４の実施形態によれば、発振回路の発振周波数に対するｋＤＣＯの変化が無視できない領域においても、接線成分となるｋＤＣＯを傾きに持つ１次曲線に近似することができる。そして、搬送波周波数の設定値の変化に同期して、発振回路には最低発振周波数を発振させる制御データを送信し、基準周波数の１周期あたりの発振回路出力のクロック数を計測することにより、キャリブレーション機能の１つとして最低発振周波数値を検出することが可能となる。
【００９１】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明する説明図である。以下、図５を用いて本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明する。
【００９２】
図５に示したように、本発明の第５の実施形態にかかるＰＬＬ回路５００は、位相比較器５０１と、可変利得増幅回路５０２と、減算器５０４と、乗算器５０６と、発振器５０７と、加算器５０８と、を含んで構成される。この構成において、位相比較器５０１、可変利得増幅回路５０２、減算器５０４、乗算器５０６および発振器５０７は、図３に示した本発明の第３の実施形態にかかるＰＬＬ回路３００における位相比較器３０１、可変利得増幅回路３０２、減算器３０４、乗算器３０６および発振器３０７、並びに、図４に示した本発明の第４の実施形態にかかるＰＬＬ回路４００における位相比較器４０１、可変利得増幅回路４０２、減算器４０４、乗算器４０６および発振器４０７と同様の機能を有するので、詳細な説明は省略し、図３および図４に示した構成から新たに追加された加算器５０８について説明する。
【００９３】
加算器５０８は、可変利得増幅回路５０２の出力に対して、周波数変調成分を加算して出力するものである。加算器５０８において周波数変調成分を加算して出力することで、ＰＬＬ回路５００において直接周波数変調を施すことができる。
【００９４】
以上、本発明の第５の実施形態にかかるＰＬＬ回路５００の構成について説明した。このように、本発明の第５の実施形態によれば、加算器５０８において周波数変調成分を加算して出力することで、ＰＬＬ回路５００において直接周波数変調を施すことができる。
【００９５】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する説明図である。以下、図６を用いて本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する。
【００９６】
図６に示したように、本発明の第６の実施形態にかかる無線端末装置６００は、ベースバンド信号を扱うベースバンド回路（Ｂａｓｅ−ｂａｎｄ ＢＬＯＣＫ）６０１と、ベースバンド回路６０１との間で信号の授受を行って信号処理を行う送受信モジュール６０２と、送受信モジュール６０２との間で信号をやりとりするアンテナ共用器６０３と、電波を送受信するアンテナ６０４と、を含んで構成される。また、送受信モジュール６０２は、送信系と受信系に分けられ、送信系はディジタルＰＬＬ６１１と、発振器６１２と、増幅器６１３と、を含んで構成され、受信系は、ディジタルＰＬＬ６２１と、発振器６２２と、増幅器６２３と、ダウンコンバータ６２４と、ローパスフィルタ６２５と、可変利得変換器６２６と、を含んで構成される。
【００９７】
ここで、図６に示したディジタルＰＬＬ６１１、６２１に、例えば図３〜図５のいずれかに示した、本発明の第３〜第５の実施形態にかかるＰＬＬ回路３００、４００、５００のいずれかを適用することができる。ＰＬＬ回路３００、４００、５００のいずれかを無線端末装置６００に適用することで、無線端末装置６００は、上述した各実施形態の効果を有することができる。つまり、本発明の第６の実施形態にかかる無線端末装置６００は、ＤＣＯの最低発振周波数を取得し、取得した最低発振周波数を用いて分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能となる。
【００９８】
なお、図６に示した無線端末装置６００の構成は、あくまで一例であり、かかる例に限定されないことは言うまでもない。ディジタルＰＬＬを用いる装置であれば本発明のＰＬＬ回路を適用することが可能であり、そのようなＰＬＬ回路として、例えば上述した本発明の第１〜第５の実施形態にかかるＰＬＬ回路を適用することができる。
【００９９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態にかかるＰＬＬ回路１００について説明する説明図である。
【図２】本発明の第２の実施形態にかかるＰＬＬ回路２００について説明する説明図である。
【図３】本発明の第３の実施形態にかかるＰＬＬ回路３００について説明する説明図である。
【図４】本発明の第４の実施形態にかかるＰＬＬ回路４００について説明する説明図である。
【図５】本発明の第５の実施形態にかかるＰＬＬ回路５００について説明する説明図である。
【図６】本発明の第６の実施形態にかかる無線端末装置６００の構成について説明する説明図である。
【図７】従来のＰＬＬ回路１０を示す説明図である。
【図８】従来のＰＬＬ回路１０を示す説明図である。
【図９】従来のＰＬＬ回路１０を示す説明図である。
【図１０】従来のＤＣＯを用いたＡＤＰＬＬ回路の例を示す説明図である。
【符号の説明】
【０１０１】
１００、２００、３００、４００、５００ ＰＬＬ回路
１０１、２０１ 第１のフリップフロップ
１０２、２０２ 第１の比較回路
１０３、２０３ 発振器
１０４、２０４ 基準周波数発振器
１０５、２０５ 第１の累積加算器
１０６、２０６ 第２の累積加算器
１０７、２０７ 第２の比較回路
１０８、２０８ 第２のフリップフロップ
１０９、２０９ 第１のスイッチ
１１０、２１０ 第２のスイッチ
２１１ 除算器
３０１、４０１、５０１ 位相比較器
３０２、４０２、５０２ 可変利得増幅回路
３０４、４０４、５０４ 減算器
３０６、４０６、５０６ 乗算器
３０７、４０７、５０７ 発振器
５０８ 加算器
６００ 無線端末装置
【特許請求の範囲】
【請求項１】
ディジタル値を用いて制御される発振回路を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
搬送波周波数値を保持する搬送波周波数保持部と、
搬送波周波数値が、前記搬送波周波数保持部が保持する値から変化したことを検出する検出部と、
前記検出部で検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の前記発振回路の出力クロック数を計測する計測部と、
を含むことを特徴とする、ＰＬＬ回路。
【請求項２】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
搬送波周波数値を保持する搬送波周波数保持部と、
搬送波周波数値が、前記搬送波周波数保持部が保持する値から変化したことを検出する検出部と、
前記検出部が検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測部と、
前記第１の計測部で計測する前記基準周波数のクロック数を設定する設定部と、
前記第１の計測部で計測したクロック数と等価な基準周波数周期内の前記発振回路の出力クロック数を計測する第２の計測部と、
前記第１の計測部で計測したクロック数と等価な基準周波数周期内の前記第２の計測部で計測した前記発振回路の出力クロック数を、前記第１の計測部で計測したクロック数で平均化する平均部と、
を含むことを特徴とする、ＰＬＬ回路。
【請求項３】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
最低周波数値を計測または入力する最低周波数設定部と、
分周比に比例した制御データから、前記最低周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項４】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項３に記載のＰＬＬ回路。
【請求項５】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、
分周比に比例した制御データから、前記最低周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項６】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項５に記載のＰＬＬ回路。
【請求項７】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
最低周波数値を計測または入力する最低周波数設定部と、
前記最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、
分周比に比例した制御データから、前記Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項８】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項７に記載のＰＬＬ回路。
【請求項９】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、
前記最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、
分周比に比例した制御データから、前記Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項１０】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項９に記載のＰＬＬ回路。
【請求項１１】
請求項１〜１０のいずれかに記載のＰＬＬ回路を備えることを特徴とする、無線端末装置。
【請求項１２】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、
搬送波周波数値を保持する搬送波周波数保持ステップと、
搬送波周波数値が、前記搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、
前記検出ステップで検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の前記発振回路の出力クロック数を計測する計測ステップと、
を含むことを特徴とする、周波数検出方法。
【請求項１３】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、
搬送波周波数値を保持する搬送波周波数保持ステップと、
搬送波周波数値が、前記搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、
前記検出ステップで検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測ステップと、
前記第１の計測ステップで計測する前記基準周波数のクロック数を設定する設定ステップと、
前記第１の計測ステップで計測したクロック数と等価な基準周波数周期内の前記発振回路の出力クロック数を計測する第２の計測ステップと、
前記第１の計測ステップで計測したクロック数と等価な基準周波数周期内の前記第２の計測ステップで計測した前記発振回路の出力クロック数を、前記第１の計測ステップで計測したクロック数で平均化する平均ステップと、
を含むことを特徴とする、周波数検出方法。
【請求項１】
ディジタル値を用いて制御される発振回路を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
搬送波周波数値を保持する搬送波周波数保持部と、
搬送波周波数値が、前記搬送波周波数保持部が保持する値から変化したことを検出する検出部と、
前記検出部で検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の前記発振回路の出力クロック数を計測する計測部と、
を含むことを特徴とする、ＰＬＬ回路。
【請求項２】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
搬送波周波数値を保持する搬送波周波数保持部と、
搬送波周波数値が、前記搬送波周波数保持部が保持する値から変化したことを検出する検出部と、
前記検出部が検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測部と、
前記第１の計測部で計測する前記基準周波数のクロック数を設定する設定部と、
前記第１の計測部で計測したクロック数と等価な基準周波数周期内の前記発振回路の出力クロック数を計測する第２の計測部と、
前記第１の計測部で計測したクロック数と等価な基準周波数周期内の前記第２の計測部で計測した前記発振回路の出力クロック数を、前記第１の計測部で計測したクロック数で平均化する平均部と、
を含むことを特徴とする、ＰＬＬ回路。
【請求項３】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
最低周波数値を計測または入力する最低周波数設定部と、
分周比に比例した制御データから、前記最低周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項４】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項３に記載のＰＬＬ回路。
【請求項５】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、
分周比に比例した制御データから、前記最低周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項６】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項５に記載のＰＬＬ回路。
【請求項７】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
最低周波数値を計測または入力する最低周波数設定部と、
前記最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、
分周比に比例した制御データから、前記Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項８】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項７に記載のＰＬＬ回路。
【請求項９】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、
請求項１または２に記載のＰＬＬ回路における最低周波数値を計測する最低周波数計測部と、
前記最低周波数値および搬送波周波数値から、制御データと周波数との関係を１次曲線へ近似する際のＹ切片に相当する周波数値を計算する演算部と、
分周比に比例した制御データから、前記Ｙ切片に相当する周波数値を基準周波数値で除した値を減じる減算部と、
前記基準周波数値を前記発振回路の変換利得で除した値に相当する係数を乗じる乗算部と、
を含み、前記乗算部の出力を前記発振回路の制御信号に用いることを特徴とする、ＰＬＬ回路。
【請求項１０】
前記発振回路に直接周波数変調を施すことを特徴とする、請求項９に記載のＰＬＬ回路。
【請求項１１】
請求項１〜１０のいずれかに記載のＰＬＬ回路を備えることを特徴とする、無線端末装置。
【請求項１２】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、
搬送波周波数値を保持する搬送波周波数保持ステップと、
搬送波周波数値が、前記搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、
前記検出ステップで検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の前記発振回路の出力クロック数を計測する計測ステップと、
を含むことを特徴とする、周波数検出方法。
【請求項１３】
ディジタル値を用いて制御される発振回路を有するＰＬＬ回路における周波数検出方法であって、
搬送波周波数値を保持する搬送波周波数保持ステップと、
搬送波周波数値が、前記搬送波周波数保持ステップで保持した値から変化したことを検出する検出ステップと、
前記検出ステップで検出した前記搬送波周波数値の変化に同期して、前記発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数のクロック数を計測する第１の計測ステップと、
前記第１の計測ステップで計測する前記基準周波数のクロック数を設定する設定ステップと、
前記第１の計測ステップで計測したクロック数と等価な基準周波数周期内の前記発振回路の出力クロック数を計測する第２の計測ステップと、
前記第１の計測ステップで計測したクロック数と等価な基準周波数周期内の前記第２の計測ステップで計測した前記発振回路の出力クロック数を、前記第１の計測ステップで計測したクロック数で平均化する平均ステップと、
を含むことを特徴とする、周波数検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１７７２５９（Ｐ２００９−１７７２５９Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１０９５２（Ｐ２００８−１０９５２）
【出願日】平成２０年１月２１日（２００８．１．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２１日（２００８．１．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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