信号発生装置
【課題】
積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。
【解決手段】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路111,112と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路121,122と、積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路131,132と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路14とを備える。
積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。
【解決手段】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路111,112と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路121,122と、積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路131,132と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路14とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、少なくとも1つの入力量(電圧)を電圧/時間変換して得られた時間軸信号(パルス)、および/または、少なくとも1つの発振回路から生成された時間軸信号(パルス)を入力する信号発生装置に関し、これらの時間軸信号の少なくとも1つを、遅延させることで、精度の高い制御信号の生成ができる信号発生装置に関する。
【背景技術】
【0002】
従来、積分回路を使用したディジタルコンパレータが存在する(特許文献1等参照)。
図16(A)に示すように、ディジタルコンパレータ9は、アナログ量/ディジタル量変換回路91と、ディレイ回路92と、第1積分回路93と、第2積分回路94と、目的信号出力回路95とからなる。
【0003】
アナログ量/ディジタル量変換回路91は、第1アナログ量A1(アナログ信号)からディジタル量D(ディジタル信号)を生成する。アナログ量/ディジタル量変換回路91は、ディジタル量Dにディジタルフィルタ処理等の演算処理を施すように構成されている。
【0004】
ディレイ回路92は、ディジタル量を時間量に変換して第1積分回路の動作開始タイミングを第2積分回路の動作開始タイミングに対してシフトさせる。
第1積分回路93は、参照信号Rを入力してその積分値S1を出力する。第2積分回路94は、第2アナログ量A2を入力してその積分値S2を出力する。信号比較回路95は、1積分回路93と第2積分回路94とがそれぞれしきい値に達するまでの時間を比較し目的信号Stgtを生成する。
【0005】
アナログ量/ディジタル量変換回路91、ディレイ回路92、第1積分回路93および第2積分回路94では、基準クロックclkをマルチフェーズ処理することにより、実質上、クロックclkの整数倍のクロックで動作するように構成できる。すなわち、基準クロックclkから、これと同一周波数のN個のクロックclkを作り、これらにTP/N,2TP/N,・・・,(N−1)TP/N遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
【0006】
図16(B)に、参照信号R(しきい値をTHRで示す)、積分値S1、高速化されたクロックclkR、第2アナログ量A2(しきい値をTHA2で示す)、積分値S2、高速化されたクロックclkA2を示す。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−38821
【発明の概要】
【発明が解決しようとする課題】
【0008】
たとえば、図16(A)に示したディジタルコンパレータ9が電力変換装置の制御回路に用いられており、第1積分回路93に入力される信号が電圧、第2積分回路93に入力される信号が所定検出値(電圧や電流)と同時に測定される電流であるとする。
ディジタルコンパレータ9では、第1積分回路93の前段にディレイ回路92が設けられているため、第1積分回路93および第2積分回路94に入力される信号に時間差が生じる。
【0009】
このため、上記の電圧や電流が急激に変化したような場合には、本来同時に入力されるべき電圧や電流が、実質上同時には入力されず、目的信号出力回路5は、精度の高い信号を出力することができない。
また、第1積分回路3や第2積分回路4の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正が容易ではない。
【0010】
本発明の目的は、少なくとも2つの積分回路を用い、あるいは少なくとも1つの発振回路と少なくとも1つの積分回路を用いて構成した信号発生装置において、積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くすることである。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
【課題を解決するための手段】
【0011】
本発明の信号処理回路は(1)から(5)を要旨とする。
(1)
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とするディジタルコンパレータ。
【0012】
(2)
それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【0013】
(3)
少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【0014】
(4)
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
【0015】
(5)
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
【発明の効果】
【0016】
本発明の信号発生装置では、積分回路や発振回路に時間差なく各信号が入力されるので、本発明を電力変換装置の制御回路に応用したような場合には、精度の高い制御が可能となる。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
【図面の簡単な説明】
【0017】
【図1】本発明の信号発生装置の第1実施形態を示す説明図であり、2つの積分回路が遅延信号を生成する例を示す説明図である。
【図2】本発明の信号発生装置の第1実施形態を示す説明図であり、3つの積分回路が遅延信号を生成する例を示す説明図である。
【図3】遅延回路の構成例を示す図であり、(A)は複数の遅延回路素子と選択回路とからなる構成を示す図、(B)は(A)の遅延回路を複数直列接続して構成した例を示す図である。
【図4】図1の信号発生装置の動作波形図である。
【図5】本発明の信号発生装置の第2実施形態を示す説明図であり、2つの発振回路が遅延信号を生成する例を示す説明図である。
【図6】本発明の信号発生装置の第2実施形態を示す説明図であり、3つの発振回路が遅延信号を生成する例を示す説明図である。
【図7】図5の信号発生装置の動作波形図である。
【図8】本発明の信号発生装置の第3実施形態を示す説明図であり、積分回路と発振回路とが遅延信号を生成する例を示す説明図である。
【図9】図8の信号発生装置の動作波形図である。
【図10】本発明の信号発生装置の第4実施形態を示す説明図である。
【図11】図10の信号発生装置の動作波形図である。
【図12】本発明の信号発生装置の第5実施形態を示す説明図である。
【図13】図12の信号発生装置の動作波形図である。
【図14】本発明の信号発生装置の第6実施形態を示す説明図である。
【図15】図14の信号発生装置の動作波形図である。
【図16】従来の信号発生装置を示す図であり、(A)は信号発生装置の構成を示す図、(B)は(A)の信号発生装置の動作波形図である。
【発明を実施するための最良の形態】
【0018】
図1から図4は、本発明のディジタルコンパレータの第1実施形態を示す説明図である。
図1において、信号発生装置1は、2つの積分回路111,112と、2つの比較回路121,122と、2つの遅延回路131,132と、信号処理回路14とを備えている。
遅延回路131,132には、遅延時間DT1,DT2がプログラマブルにセットされる。遅延回路131は、積分回路111の駆動タイミングCA1を入力し、これを遅延時間DT1遅延して出力し、遅延回路132は、積分回路112の駆動タイミングCA2を入力し、これを遅延時間DT2遅延して出力する。
【0019】
積分回路111は、基準アナログ信号A1を入力し、駆動タイミングCA1により積分動作を開始し、積分回路112は、基準アナログ信号A2を入力し、駆動タイミングCA2により積分動作を開始する。
比較回路121は、積分出力SDA1がしきい値TH1達したときに比較信号SCDA1を出力し、比較回路122は、積分出力SDA2がしきい値TH2達したときに比較信号SCDA2を出力する。
【0020】
信号処理回路14は、積分回路111,112からの比較信号SCDA1,SCDA2を入力し、これらを比較し、比較結果信号SCを出力する(図3参照)。ここで、信号処理回路14は、比較信号SCDA1,SCDA2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2)として出力する。
【0021】
図2に積分回路が複数の信号発生装置1の例を示す。図2の信号発生装置1では、図1の信号発生装置1に積分回路113および比較回路123が追加されている。図2の例では、積分回路113の駆動回路には遅延回路が設けられておらず、積分信号は遅延されない。この例では、信号発生装置1は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号SC(SC1,SC2,SC3)を出力する。
【0022】
図3(A),(B)に遅延回路81の構成例を示す。この遅延回路81は、図1の遅延回路131,132、図2の遅延回路131,132、133に相当する。
図3(A)では、遅延回路81は複数(ここでは10個)の遅延回路素子eDLY1,eDLY2,・・・,eDLY10の直列接続からなり、直列接続の前後、および遅延回路素子間からの信号は選択回路80に入力されている。選択回路80には選択信号SLCTが入力され、選択回路80は選択信号SLCTに応じて、入力信号を所定時間遅延させ、遅延信号として出力する。
【0023】
図3(B)は、図3(A)の遅延回路素子eDLY1,eDLY2,・・・,eDLY10と選択回路80とからなる群を複段(図3(B)では3段)直列に接続した例を示している。図3(B)の遅延回路82では、1段目の遅延回路素子と選択回路801からなる群は、0から9τcの遅れを生成し、2段目の遅延回路素子と選択回路802からなる群は、10τcから90τcの遅れを生成し、3段目の遅延回路素子と選択回路803からなる群は、100τcから900τcの遅れを生成することができ、これにより、遅延回路81全体では0から999τcまでの遅れ時間を生成できる。
【0024】
図4に、図1の信号発生装置1における、積分信号SDA1,SDA2と、比較信号SCDA1,SCDA2と、比較結果信号SC1,SC2の関係を示す。図6に示すように、SDA1,SDA2が、それぞれしきい値TH1,TH2に達したときに(時刻t1,t2)、これらのタイミングの先後を判断する。
【0025】
図5から図7は、本発明の信号発生装置の第2実施形態を示す説明図である。
図5において、信号発生装置2は、2つの遅延回路231,232と2つの発振回路211,212と、信号処理回路22とを備えている。
遅延回路231,232は、発振回路211,212の駆動タイミングCA1,CA2を入力し、これを所定時間DT1,DT2遅延する。
【0026】
遅延回路231,232は、遅延時間DT1,DT2がプログラマブルにセットされるように構成されている。遅延回路231,232は、駆動タイミングCA1,CA2を入力し、駆動タイミングCA1,CA2の入力タイミングに応じた遅延時間DT1,DT2を出力する。
発振回路211,212は、ディジタルセット値SETDATAを入力し、これに応じた周期信号を出力する。発振回路211,212の駆動は、遅延した駆動タイミングCA1,CA2に応じて開始される。
【0027】
信号処理回路24は、発振回路211,212からのパルス信号SPLS1,SPLS2を入力し、エッジのタイミングを比較し、当該タイミングに応じた比較結果信号SCを出力する。ここで、信号処理回路22は、パルス信号SPLS1,SPLS2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2)として出力する。
【0028】
図6に発振回路が複数の例を示す。図6では、発振回路213が図5の信号発生装置2に追加されている。図6の例では、発振回路213の駆動回路には遅延回路が設けられておらず、パルス信号は遅延されない。この例では、信号発生装置2は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2,SC3)として出力する。
遅延回路231,232として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
【0029】
図7は、図5の信号発生装置2における、パルス信号SPLS1,SPLS2と、比較結果信号SC1,SC2の関係を示す。図6に示すように、パルス信号SDA1,SDA2の立下りエッジ(時刻t1,t2)、これらのタイミングの先後を判断する。
【0030】
図8は、本発明の信号発生装置の第3実施形態を示す説明図である。
図8において、信号処理回路3は、積分回路311と、比較回路321と、発振回路312と、遅延回路331,332と、信号処理回路34とを備えている。
積分回路311は、測定アナログ信号Aを入力し、これを積分して積分信号SAを出力する。発振回路312は、基準セット値SETREFに基づき、周期TREFのパルスSPLSを出力する。
【0031】
遅延回路331,332は、遅延時間DT1,DT2がプログラマブルにセットされるように構成されている。遅延回路331は積分回路311の駆動信号を入力し、これを所定時間DT1遅らせて出力し、遅延回路332は、発振回路312の駆動信号を入力し、これを所定時間DT2遅らせて出力する。
【0032】
信号処理回路34は、比較回路321と発振回路312からの信号SA,SPLSを入力し、入力信号の入力タイミングを比較し、当該タイミングに応じた比較結果信号SCを出力する。ここで、信号処理回路34は、比較信号SCAとパルス信号SPLSとの先後を判断し、この結果を比較結果信号SC(SC1,SC2)として出力する。
遅延回路331,332として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
【0033】
図9に、遅延した駆動信号CA1,CA1と、比較結果信号SC1,SC2の関係を示す。図9に示すように、信号SDPLSが立ち下がった時刻(t1)と、SDAがしきい値THに達した時刻(時刻t2)との先後を判断する。
【0034】
図10は、本発明の信号発生装置の第4実施形態を示す図である。図10において、信号発生装置4は、2つの積分回路411,412と、2つの比較回路421,422と、2つの遅延回路431,432と、信号処理回路44とを備えている。
積分回路411,412、比較回路421,422、遅延回路431,432は、図1における積分回路111,112、比較回路121,122、遅延回路131,132と同じである。
信号処理回路44は、2つのカウンタ441,442と、デジタル差分器443とを備えている。
【0035】
カウンタ441,442は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号SCDA1,SCDA2のエッジ時刻での計数値n1,n2をそれぞれ出力する。
デジタル差分器443は、計数値n1と計数値n2と差を演算し、演算結果をディジタル値DVとしで出力する。本実施形態では、デジタル差分器443は、n2−n2を演算し、t2−t2 に対応する時間をディジタル値DVとしで出力する。
【0036】
値n1と計数値n2との差の値には正負符号を付とすることもできるし、本実施形態におけるようにn2−n1(すなわち、t2−t2)の演算を行なう場合にn2にオフセット値を設定し、n2−n1が常に正となるようにもできる。また、計数値n1,n2の大小により、差の値出力される端子を変えることもできる。このような動作を行なう回路は、当業者であるなら容易に想定できるので、これ以上の説明はしない。
遅延回路431,432として図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
【0037】
図11に、積分信号SA1,SA2と、比較信号SCDA1,SCDA2と、遅延信号SCDA1,SCDA2と、ディジタル値DVとの関係を示す。
【0038】
図12は、本発明の信号発生装置の第5実施形態を示す図である。図12において、信号発生装置5は、発振回路511,512と、遅延回路531,312と、信号処理回路54とを備えている。
遅延回路511,512および遅延回路531,532は、図6の遅延回路211,212および遅延回路231,232と同じである。
信号処理回路54は、2つのカウンタ541,542と、デジタル差分器543とを備えている。
【0039】
カウンタ541,542は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号SDPLS1,SDPLS2のエッジ時刻での計数値n1,n2をそれぞれ出力する。
その他、カウンタ541,542およびデジタル差分器543の動作は、基本的には、図10に示した カウンタ441,442およびデジタル差分器443の動作と同じである。
遅延回路531,532として、図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
図13に、遅延信号SDPLS1,SDPLS2とディジタル値DVとの関係を示す。
【0040】
図14は、本発明の信号発生装置の第6実施形態を示す図である。図14において、信号発生装置6は、積分回路611と、比較回路621と、発振回路612と、遅延回路631,632と、信号処理回路64とを備えている。
積分回路611、比較回路621、発振回路612および遅延回路631,632は、図8の積分回路311、比較回路321、発振回路312とおよび遅延回路331,332同じである。
信号処理回路64は、2つのカウンタ641,642と、デジタル差分器643とを備えている。
【0041】
カウンタ641,642は、基準時刻を意味するタイミング信号の入力により計数を開始し、比較信号SCDA,SDPLSのエッジ時刻での計数値n1,n2をそれぞれ出力する。
その他、カウンタ641,642およびデジタル差分器543の動作は、基本的には、図11に示したカウンタ441,442およびデジタル差分器443の動作と同じである。。
【0042】
遅延回路632として、図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
図15に、積分信号SDAと、比較信号SCDAと、遅延信号SDPLSと、クロックclkと、ディジタル値DV(t1,t2)との関係を示す。
【符号の説明】
【0043】
1,2,3,4,5,6 信号発生装置
14,24,34,44,54,64 信号処理回路
111,112,113,311,411,412,611 積分回路
121,122,123,321,421,422,621 比較回路
131,132,133,231,232,331,332,431,432,531,532,631,632 遅延回路
211,212,213,,312,511,512,513,612 発振回路
【技術分野】
【0001】
本発明は、少なくとも1つの入力量(電圧)を電圧/時間変換して得られた時間軸信号(パルス)、および/または、少なくとも1つの発振回路から生成された時間軸信号(パルス)を入力する信号発生装置に関し、これらの時間軸信号の少なくとも1つを、遅延させることで、精度の高い制御信号の生成ができる信号発生装置に関する。
【背景技術】
【0002】
従来、積分回路を使用したディジタルコンパレータが存在する(特許文献1等参照)。
図16(A)に示すように、ディジタルコンパレータ9は、アナログ量/ディジタル量変換回路91と、ディレイ回路92と、第1積分回路93と、第2積分回路94と、目的信号出力回路95とからなる。
【0003】
アナログ量/ディジタル量変換回路91は、第1アナログ量A1(アナログ信号)からディジタル量D(ディジタル信号)を生成する。アナログ量/ディジタル量変換回路91は、ディジタル量Dにディジタルフィルタ処理等の演算処理を施すように構成されている。
【0004】
ディレイ回路92は、ディジタル量を時間量に変換して第1積分回路の動作開始タイミングを第2積分回路の動作開始タイミングに対してシフトさせる。
第1積分回路93は、参照信号Rを入力してその積分値S1を出力する。第2積分回路94は、第2アナログ量A2を入力してその積分値S2を出力する。信号比較回路95は、1積分回路93と第2積分回路94とがそれぞれしきい値に達するまでの時間を比較し目的信号Stgtを生成する。
【0005】
アナログ量/ディジタル量変換回路91、ディレイ回路92、第1積分回路93および第2積分回路94では、基準クロックclkをマルチフェーズ処理することにより、実質上、クロックclkの整数倍のクロックで動作するように構成できる。すなわち、基準クロックclkから、これと同一周波数のN個のクロックclkを作り、これらにTP/N,2TP/N,・・・,(N−1)TP/N遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
【0006】
図16(B)に、参照信号R(しきい値をTHRで示す)、積分値S1、高速化されたクロックclkR、第2アナログ量A2(しきい値をTHA2で示す)、積分値S2、高速化されたクロックclkA2を示す。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−38821
【発明の概要】
【発明が解決しようとする課題】
【0008】
たとえば、図16(A)に示したディジタルコンパレータ9が電力変換装置の制御回路に用いられており、第1積分回路93に入力される信号が電圧、第2積分回路93に入力される信号が所定検出値(電圧や電流)と同時に測定される電流であるとする。
ディジタルコンパレータ9では、第1積分回路93の前段にディレイ回路92が設けられているため、第1積分回路93および第2積分回路94に入力される信号に時間差が生じる。
【0009】
このため、上記の電圧や電流が急激に変化したような場合には、本来同時に入力されるべき電圧や電流が、実質上同時には入力されず、目的信号出力回路5は、精度の高い信号を出力することができない。
また、第1積分回路3や第2積分回路4の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正が容易ではない。
【0010】
本発明の目的は、少なくとも2つの積分回路を用い、あるいは少なくとも1つの発振回路と少なくとも1つの積分回路を用いて構成した信号発生装置において、積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くすることである。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
【課題を解決するための手段】
【0011】
本発明の信号処理回路は(1)から(5)を要旨とする。
(1)
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とするディジタルコンパレータ。
【0012】
(2)
それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【0013】
(3)
少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【0014】
(4)
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
【0015】
(5)
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
【発明の効果】
【0016】
本発明の信号発生装置では、積分回路や発振回路に時間差なく各信号が入力されるので、本発明を電力変換装置の制御回路に応用したような場合には、精度の高い制御が可能となる。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
【図面の簡単な説明】
【0017】
【図1】本発明の信号発生装置の第1実施形態を示す説明図であり、2つの積分回路が遅延信号を生成する例を示す説明図である。
【図2】本発明の信号発生装置の第1実施形態を示す説明図であり、3つの積分回路が遅延信号を生成する例を示す説明図である。
【図3】遅延回路の構成例を示す図であり、(A)は複数の遅延回路素子と選択回路とからなる構成を示す図、(B)は(A)の遅延回路を複数直列接続して構成した例を示す図である。
【図4】図1の信号発生装置の動作波形図である。
【図5】本発明の信号発生装置の第2実施形態を示す説明図であり、2つの発振回路が遅延信号を生成する例を示す説明図である。
【図6】本発明の信号発生装置の第2実施形態を示す説明図であり、3つの発振回路が遅延信号を生成する例を示す説明図である。
【図7】図5の信号発生装置の動作波形図である。
【図8】本発明の信号発生装置の第3実施形態を示す説明図であり、積分回路と発振回路とが遅延信号を生成する例を示す説明図である。
【図9】図8の信号発生装置の動作波形図である。
【図10】本発明の信号発生装置の第4実施形態を示す説明図である。
【図11】図10の信号発生装置の動作波形図である。
【図12】本発明の信号発生装置の第5実施形態を示す説明図である。
【図13】図12の信号発生装置の動作波形図である。
【図14】本発明の信号発生装置の第6実施形態を示す説明図である。
【図15】図14の信号発生装置の動作波形図である。
【図16】従来の信号発生装置を示す図であり、(A)は信号発生装置の構成を示す図、(B)は(A)の信号発生装置の動作波形図である。
【発明を実施するための最良の形態】
【0018】
図1から図4は、本発明のディジタルコンパレータの第1実施形態を示す説明図である。
図1において、信号発生装置1は、2つの積分回路111,112と、2つの比較回路121,122と、2つの遅延回路131,132と、信号処理回路14とを備えている。
遅延回路131,132には、遅延時間DT1,DT2がプログラマブルにセットされる。遅延回路131は、積分回路111の駆動タイミングCA1を入力し、これを遅延時間DT1遅延して出力し、遅延回路132は、積分回路112の駆動タイミングCA2を入力し、これを遅延時間DT2遅延して出力する。
【0019】
積分回路111は、基準アナログ信号A1を入力し、駆動タイミングCA1により積分動作を開始し、積分回路112は、基準アナログ信号A2を入力し、駆動タイミングCA2により積分動作を開始する。
比較回路121は、積分出力SDA1がしきい値TH1達したときに比較信号SCDA1を出力し、比較回路122は、積分出力SDA2がしきい値TH2達したときに比較信号SCDA2を出力する。
【0020】
信号処理回路14は、積分回路111,112からの比較信号SCDA1,SCDA2を入力し、これらを比較し、比較結果信号SCを出力する(図3参照)。ここで、信号処理回路14は、比較信号SCDA1,SCDA2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2)として出力する。
【0021】
図2に積分回路が複数の信号発生装置1の例を示す。図2の信号発生装置1では、図1の信号発生装置1に積分回路113および比較回路123が追加されている。図2の例では、積分回路113の駆動回路には遅延回路が設けられておらず、積分信号は遅延されない。この例では、信号発生装置1は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号SC(SC1,SC2,SC3)を出力する。
【0022】
図3(A),(B)に遅延回路81の構成例を示す。この遅延回路81は、図1の遅延回路131,132、図2の遅延回路131,132、133に相当する。
図3(A)では、遅延回路81は複数(ここでは10個)の遅延回路素子eDLY1,eDLY2,・・・,eDLY10の直列接続からなり、直列接続の前後、および遅延回路素子間からの信号は選択回路80に入力されている。選択回路80には選択信号SLCTが入力され、選択回路80は選択信号SLCTに応じて、入力信号を所定時間遅延させ、遅延信号として出力する。
【0023】
図3(B)は、図3(A)の遅延回路素子eDLY1,eDLY2,・・・,eDLY10と選択回路80とからなる群を複段(図3(B)では3段)直列に接続した例を示している。図3(B)の遅延回路82では、1段目の遅延回路素子と選択回路801からなる群は、0から9τcの遅れを生成し、2段目の遅延回路素子と選択回路802からなる群は、10τcから90τcの遅れを生成し、3段目の遅延回路素子と選択回路803からなる群は、100τcから900τcの遅れを生成することができ、これにより、遅延回路81全体では0から999τcまでの遅れ時間を生成できる。
【0024】
図4に、図1の信号発生装置1における、積分信号SDA1,SDA2と、比較信号SCDA1,SCDA2と、比較結果信号SC1,SC2の関係を示す。図6に示すように、SDA1,SDA2が、それぞれしきい値TH1,TH2に達したときに(時刻t1,t2)、これらのタイミングの先後を判断する。
【0025】
図5から図7は、本発明の信号発生装置の第2実施形態を示す説明図である。
図5において、信号発生装置2は、2つの遅延回路231,232と2つの発振回路211,212と、信号処理回路22とを備えている。
遅延回路231,232は、発振回路211,212の駆動タイミングCA1,CA2を入力し、これを所定時間DT1,DT2遅延する。
【0026】
遅延回路231,232は、遅延時間DT1,DT2がプログラマブルにセットされるように構成されている。遅延回路231,232は、駆動タイミングCA1,CA2を入力し、駆動タイミングCA1,CA2の入力タイミングに応じた遅延時間DT1,DT2を出力する。
発振回路211,212は、ディジタルセット値SETDATAを入力し、これに応じた周期信号を出力する。発振回路211,212の駆動は、遅延した駆動タイミングCA1,CA2に応じて開始される。
【0027】
信号処理回路24は、発振回路211,212からのパルス信号SPLS1,SPLS2を入力し、エッジのタイミングを比較し、当該タイミングに応じた比較結果信号SCを出力する。ここで、信号処理回路22は、パルス信号SPLS1,SPLS2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2)として出力する。
【0028】
図6に発振回路が複数の例を示す。図6では、発振回路213が図5の信号発生装置2に追加されている。図6の例では、発振回路213の駆動回路には遅延回路が設けられておらず、パルス信号は遅延されない。この例では、信号発生装置2は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号SCを比較結果信号SC(SC1,SC2,SC3)として出力する。
遅延回路231,232として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
【0029】
図7は、図5の信号発生装置2における、パルス信号SPLS1,SPLS2と、比較結果信号SC1,SC2の関係を示す。図6に示すように、パルス信号SDA1,SDA2の立下りエッジ(時刻t1,t2)、これらのタイミングの先後を判断する。
【0030】
図8は、本発明の信号発生装置の第3実施形態を示す説明図である。
図8において、信号処理回路3は、積分回路311と、比較回路321と、発振回路312と、遅延回路331,332と、信号処理回路34とを備えている。
積分回路311は、測定アナログ信号Aを入力し、これを積分して積分信号SAを出力する。発振回路312は、基準セット値SETREFに基づき、周期TREFのパルスSPLSを出力する。
【0031】
遅延回路331,332は、遅延時間DT1,DT2がプログラマブルにセットされるように構成されている。遅延回路331は積分回路311の駆動信号を入力し、これを所定時間DT1遅らせて出力し、遅延回路332は、発振回路312の駆動信号を入力し、これを所定時間DT2遅らせて出力する。
【0032】
信号処理回路34は、比較回路321と発振回路312からの信号SA,SPLSを入力し、入力信号の入力タイミングを比較し、当該タイミングに応じた比較結果信号SCを出力する。ここで、信号処理回路34は、比較信号SCAとパルス信号SPLSとの先後を判断し、この結果を比較結果信号SC(SC1,SC2)として出力する。
遅延回路331,332として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
【0033】
図9に、遅延した駆動信号CA1,CA1と、比較結果信号SC1,SC2の関係を示す。図9に示すように、信号SDPLSが立ち下がった時刻(t1)と、SDAがしきい値THに達した時刻(時刻t2)との先後を判断する。
【0034】
図10は、本発明の信号発生装置の第4実施形態を示す図である。図10において、信号発生装置4は、2つの積分回路411,412と、2つの比較回路421,422と、2つの遅延回路431,432と、信号処理回路44とを備えている。
積分回路411,412、比較回路421,422、遅延回路431,432は、図1における積分回路111,112、比較回路121,122、遅延回路131,132と同じである。
信号処理回路44は、2つのカウンタ441,442と、デジタル差分器443とを備えている。
【0035】
カウンタ441,442は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号SCDA1,SCDA2のエッジ時刻での計数値n1,n2をそれぞれ出力する。
デジタル差分器443は、計数値n1と計数値n2と差を演算し、演算結果をディジタル値DVとしで出力する。本実施形態では、デジタル差分器443は、n2−n2を演算し、t2−t2 に対応する時間をディジタル値DVとしで出力する。
【0036】
値n1と計数値n2との差の値には正負符号を付とすることもできるし、本実施形態におけるようにn2−n1(すなわち、t2−t2)の演算を行なう場合にn2にオフセット値を設定し、n2−n1が常に正となるようにもできる。また、計数値n1,n2の大小により、差の値出力される端子を変えることもできる。このような動作を行なう回路は、当業者であるなら容易に想定できるので、これ以上の説明はしない。
遅延回路431,432として図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
【0037】
図11に、積分信号SA1,SA2と、比較信号SCDA1,SCDA2と、遅延信号SCDA1,SCDA2と、ディジタル値DVとの関係を示す。
【0038】
図12は、本発明の信号発生装置の第5実施形態を示す図である。図12において、信号発生装置5は、発振回路511,512と、遅延回路531,312と、信号処理回路54とを備えている。
遅延回路511,512および遅延回路531,532は、図6の遅延回路211,212および遅延回路231,232と同じである。
信号処理回路54は、2つのカウンタ541,542と、デジタル差分器543とを備えている。
【0039】
カウンタ541,542は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号SDPLS1,SDPLS2のエッジ時刻での計数値n1,n2をそれぞれ出力する。
その他、カウンタ541,542およびデジタル差分器543の動作は、基本的には、図10に示した カウンタ441,442およびデジタル差分器443の動作と同じである。
遅延回路531,532として、図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
図13に、遅延信号SDPLS1,SDPLS2とディジタル値DVとの関係を示す。
【0040】
図14は、本発明の信号発生装置の第6実施形態を示す図である。図14において、信号発生装置6は、積分回路611と、比較回路621と、発振回路612と、遅延回路631,632と、信号処理回路64とを備えている。
積分回路611、比較回路621、発振回路612および遅延回路631,632は、図8の積分回路311、比較回路321、発振回路312とおよび遅延回路331,332同じである。
信号処理回路64は、2つのカウンタ641,642と、デジタル差分器643とを備えている。
【0041】
カウンタ641,642は、基準時刻を意味するタイミング信号の入力により計数を開始し、比較信号SCDA,SDPLSのエッジ時刻での計数値n1,n2をそれぞれ出力する。
その他、カウンタ641,642およびデジタル差分器543の動作は、基本的には、図11に示したカウンタ441,442およびデジタル差分器443の動作と同じである。。
【0042】
遅延回路632として、図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
図15に、積分信号SDAと、比較信号SCDAと、遅延信号SDPLSと、クロックclkと、ディジタル値DV(t1,t2)との関係を示す。
【符号の説明】
【0043】
1,2,3,4,5,6 信号発生装置
14,24,34,44,54,64 信号処理回路
111,112,113,311,411,412,611 積分回路
121,122,123,321,421,422,621 比較回路
131,132,133,231,232,331,332,431,432,531,532,631,632 遅延回路
211,212,213,,312,511,512,513,612 発振回路
【特許請求の範囲】
【請求項1】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とする信号発生装置。
【請求項2】
それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項3】
少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項4】
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。
【請求項5】
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。
【請求項1】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とする信号発生装置。
【請求項2】
それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項3】
少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項4】
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。
【請求項5】
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−206334(P2010−206334A)
【公開日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願番号】特願2009−47451(P2009−47451)
【出願日】平成21年2月28日(2009.2.28)
【出願人】(504205521)国立大学法人 長崎大学 (226)
【Fターム(参考)】
【公開日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願日】平成21年2月28日(2009.2.28)
【出願人】(504205521)国立大学法人 長崎大学 (226)
【Fターム(参考)】
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