ホールド回路
【課題】広い動作電圧範囲で精度よく動作するホールド回路の提供。
【解決手段】入力信号端子と、出力電圧出力端子と、非反転入力端子に入力信号端子が接続された増幅器と、入力端子に増幅器出力端子が接続された反転増幅器と、一端に増幅器反転入力端子が接続され他端に基準電位が接続されたキャパシタと、入力端子にキャパシタの一端が接続されたバッファ回路と、ゲートに増幅器出力端子が接続されソースにバッファ回路出力端子が接続されバルクに電圧源が接続された第１トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに電圧源が接続されドレインに第１トランジスタドレイン端子が接続された第２トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに第１トランジスタドレイン端子と第２トランジスタドレインとが接続されドレインにキャパシタの一端が接続された第３トランジスタと、を有するホールド回路。
【解決手段】入力信号端子と、出力電圧出力端子と、非反転入力端子に入力信号端子が接続された増幅器と、入力端子に増幅器出力端子が接続された反転増幅器と、一端に増幅器反転入力端子が接続され他端に基準電位が接続されたキャパシタと、入力端子にキャパシタの一端が接続されたバッファ回路と、ゲートに増幅器出力端子が接続されソースにバッファ回路出力端子が接続されバルクに電圧源が接続された第１トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに電圧源が接続されドレインに第１トランジスタドレイン端子が接続された第２トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに第１トランジスタドレイン端子と第２トランジスタドレインとが接続されドレインにキャパシタの一端が接続された第３トランジスタと、を有するホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホールド回路に関し、特に、入力信号のピーク値を保持するピークホールド回路および入力信号のボトム値を保持するボトムホールド回路に関する。
【背景技術】
【０００２】
例えば、自動車には各種センサが搭載されている。これらセンサには、その出力信号（センサ信号）が温度依存性を有するものも含まれる。センサ信号の温度依存性を補償するためにホールド回路が用いる場合がある。この場合、ホールド回路がセンサ信号のピーク値（ボトム値）を保持し、当該ピーク値（ボトム値）に基づいてセンサ信号の補正が行われる。センサ信号の温度依存性を精度よく補償するためには、ホールド回路は、センサ信号のピーク値（ボトム値）を精度よく保持することが望まれる。
【０００３】
また例えば、センサが、所期の取付位置からずれて取り付けられることもあり得る。その場合、センサ信号の大きさ（電圧振幅）が当初想定された大きさから逸脱することがある。そのため、ホールド回路には、大きな電圧（大振幅のセンサ信号）の入力についても、精度よくピーク値（ボトム値）を保持することが望まれる。つまり、ホールド回路には、入力可能な電圧振幅範囲の拡大が望まれる。
【０００４】
さらにまた、例えば、ホールド回路が車載機器として使用されるような場合、ホールド回路は様々な温度環境下で（例えば、高温環境下で）精度よく動作することが望まれる。
【０００５】
特許文献１は、ホールド回路を開示する。特許文献１のホールド回路は、入力端子と、スイッチ回路と、スイッチ回路のオン・オフを切り換える切換回路と、コンデンサと、基準電圧端子と、コンデンサに蓄えられた電荷を放電するためのリセット回路と、を有する。ここで、入力端子と、スイッチ回路と、コンデンサと、基準電圧端子は、この順番で直列に接続されている。
【０００６】
特許文献１のホールド回路では、リセット回路がコンデンサに蓄えられた電荷を放電する際、切換回路がスイッチ回路をオフにする。そうすることにより、電荷を放電する際に入力端子から基準電圧端子へ貫通電流が流れることが阻止される。これにより、特許文献１のホールド回路では消費電力の抑制が図られる。
【０００７】
特許文献１は、絶縁ゲート型トランジスタを用いてスイッチ回路を構成することが望ましいとしている。また特許文献１は、そのような場合、ホールド回路の精度向上のためには、絶縁ゲート型トランジスタのウェル領域を出力端子に接続することが望ましいとしている。
【０００８】
なお、絶縁ゲート型トランジスタにおいては、ウェル領域とコンタクト領域とではその導電型が相違するため、コンタクト領域とウェル領域との間に寄生ダイオードが形成される。したがってウェル領域とコンタクト領域との間に大きな電位差が発生した場合、寄生ダイオードを介して電流が流れてコンデンサの充放電が生じ、コンデンサにかかる電圧が変動してしまう可能性がある。
【０００９】
そこで、特許文献１では、コンタクト領域とウェル領域との間に電位差を生じさせないように、コンタクト領域がコンデンサに接続されるとともにウェル領域が出力端子に接続される。この構成によりホールド回路の検出精度の向上が期待できる。
【００１０】
だが、上述した構成においては、入力信号を適宜コンデンサに導くためのスイッチ回路である絶縁ゲート型トランジスタのウェル領域の電圧が出力端子の電圧と等しくなる。そのため、基板バイアス効果によって閾値電圧が高くなり、ホールド回路が大きい電圧振幅のピーク値を保持できなくなるという問題が生じる。
【００１１】
特許文献１では、この問題を解決するため、スイッチ回路を、直列に接続された２つのｐ型の絶縁ゲート型トランジスタを備えたｐ型絶縁ゲート型トランジスタと、直列に接続された２つのｎ型の絶縁ゲート型トランジスタを備えたｎ型絶縁ゲート型トランジスタを用いて相補型のスイッチ回路として構成し、そうすることによって動作電圧範囲（ホールド可能な電圧の範囲）を拡大している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−０２８２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の、スイッチ回路を相補型スイッチ回路として構成することによりホールド回路の動作電圧範囲を拡大するという方策では、拡大される電圧範囲は比較的小さい。そのため、この方策は、上述の問題を根本的に解決する方策とは言えない。
【００１４】
また、絶縁ゲート型トランジスタは温度が高くなればなるほどに、その閾値電圧が上昇する性質を有する。そのため、上述した構成には、絶縁ゲート型トランジスタの温度が上昇するとホールド回路の動作電圧範囲がなお更に狭くなる、という問題も存在する。
【００１５】
本発明は、上記の問題点を鑑みてなされるものであり、広い動作電圧範囲で精度よく動作するホールド回路の提供を目的とする。
【課題を解決するための手段】
【００１６】
この発明にかかるホールド回路は、入力信号が入力される入力端子と、増幅器であって、その非反転入力端子に入力信号が入力される入力端子が接続された増幅器と、反転増幅器であって、その入力端子に増幅器の出力端子が接続された反転増幅器と、キャパシタであって、その一端に増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、バッファ回路であって、その入力端子にキャパシタの一端が接続されたバッファ回路と、バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に増幅器の出力端子が接続され、ソース端子にバッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに電圧源が接続され、ドレイン端子に第１トランジスタのドレイン端子が接続された第２トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに、第１トランジスタのドレイン端子と第２トランジスタのドレイン端子とが接続され、ドレイン端子に、キャパシタの一端とバッファ回路の入力端子とが接続された第３トランジスタと、を有するホールド回路である。
【発明の効果】
【００１７】
本発明にかかるホールド回路は、入力信号の大きさに応じた電圧を保持するキャパシタに接続されたトランジスタ（第３トランジスタ）のソースおよびバルクにかかる電圧が入力信号の電圧および出力電圧の高低関係に応じて適切な値に調節されることで当該トランジスタの閾値電圧の上昇およびリーク電流の増大を抑制することができ、広い動作電圧範囲で精度よく動作することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１によるピークホールド回路の構成を示す回路図
【図２】反転増幅器の構成例を示す回路図
【図３】バッファ回路の構成例を示す回路図
【図４】ｐ型半導体基板上のｐ型トランジスタの回路図（ａ）および断面図（ｂ）
【図５】実施の形態１のピークホールド回路の動作による各電圧の時間変化の図
【図６】実施の形態２によるピークホールド回路の構成を示す回路図
【図７】実施の形態２のピークホールド回路の動作による各電圧の時間変化の図
【図８】実施の形態３によるピークホールド回路の構成を示す回路図
【図９】実施の形態４によるピークホールド回路の構成を示す回路図
【図１０】実施の形態５によるピークホールド回路の構成を示す回路図
【図１１】実施の形態６によるボトムホールド回路の構成を示す回路図
【図１２】実施の形態６のボトムホールド回路の動作による各電圧の時間変化の図
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、詳細に説明する。以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の回路は一回路例であり、これらに限定されない。
【００２０】
本発明の実施の形態によるホールド回路（ピークホールド回路、ボトムホールド回路）は、比較的広い動作電圧範囲を有するホールド回路である。
【００２１】
本発明の実施の形態によるピークホールド回路では、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を電圧源の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ピークホールド回路のピーク値検出精度が向上される。
【００２２】
本発明の実施の形態によるボトムホールド回路では、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を基準電位に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ボトムホールド回路のボトム値検出精度が向上される。
【００２３】
実施の形態１．（ピークホールド回路）
１−１．構成
図１は、本発明の実施の形態１によるピークホールド回路の構成を示す回路図である。図１に示す実施の形態１によるピークホールド回路１００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。
【００２４】
ピークホールド回路１００は、図１に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、および、１１と、を備えて構成される。トランジスタ９、１０、１１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１は、ｐ型ＭＯＳ−ＦＥＴでよい。
【００２５】
キャパシタ５は、一端がトランジスタ１１の端子（ドレイン）と接続され、他端が基準電位４に接続される。
【００２６】
第１増幅器６は、その非反転入力端子６ａに入力端子１が接続され、反転入力端子６ｂにキャパシタ５の一端が接続される。なお、本発明の第１増幅器６は、出力電圧をハイまたはローに２値化するコンパレータ回路として構成されてもよい。
【００２７】
バッファ回路７は、その入力端子７ａに、キャパシタ５の一端および第１増幅器６の反転入力端子６ｂが接続され、出力端子７ｂに、ピークホールド回路１００の出力端子２が接続される。
【００２８】
反転増幅器８は、その入力端子８ａに第１増幅器６の出力端子６ｃが接続され、出力端子８ｂに、トランジスタ１０（第２トランジスタ）のゲートとトランジスタ１１（第３トランジスタ）のゲートとが接続される。
【００２９】
トランジスタ９（第１トランジスタ）においては、そのゲートに第１増幅器６の出力端子６ｃが接続され、ソースに出力端子２が接続され、ドレインに第３トランジスタ１１のソースとバルク（ウェル領域）が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００３０】
第２トランジスタ１０においては、そのゲートに、反転増幅器８の出力端子８ｂと第３トランジスタ１１のゲートとが接続され、ソースとバルク（ウェル領域）に電圧源３が接続され、ドレインに、第３トランジスタ１１のソースおよびバルク（ウェル領域）と第１トランジスタ９のドレインとが接続される。
【００３１】
第３トランジスタ１１においては、そのゲートに、反転増幅器８の出力端子８ｂと第２トランジスタ１０のゲートとが接続され、ソースとバルク（ウェル領域）に、第１トランジスタ９のドレインと第２トランジスタ１０のドレインとが接続され、ドレインに、キャパシタ５の一端とバッファ回路７の入力端子７ａとが接続される。
【００３２】
図２は、実施の形態１における反転増幅器８の構成例を示す回路図である。反転増幅器８は、図２に示すように、第２増幅器１６と、抵抗１８および１９と、基準電圧源１７とを含んで構成される。
【００３３】
抵抗１８（第１抵抗）は、反転増幅器８の入力端子８ａと、第２増幅器１６の反転入力端子１６ｂとの間に接続される。
【００３４】
抵抗１９（第２抵抗）は、第２増幅器１６の反転入力端子１６ｂと、第２増幅器１６の出力端子１６ｃとの間に接続される。
【００３５】
第２増幅器１６の非反転入力端子１６ａには基準電圧源１７が接続され、反転入力端子１６ｂには、第１抵抗１８の一端と第２抵抗１９の一端とが接続され、出力端子１６ｃには反転増幅器８の出力端子８ｂが接続される。なお、反転増幅器８は、入力電圧を反転して出力するインバータでも実現でき、また、これらに限定されない。
【００３６】
図３は、実施の形態１におけるバッファ回路７の構成例を示す回路図である。バッファ回路７は、図３に示すように、第３増幅器２０を含んで構成される。バッファ回路７の非反転入力端子２０ａにはバッファ回路７の入力端子７ａが接続され、反転入力端子２０ｂには、バッファ回路７の出力端子７ｂと第３増幅器２０の出力端子２０ｃとが接続され、出力端子２０ｃにはバッファ回路７の出力端子７ｂが接続される。なお、バッファ回路７は、入力端子７ａと出力端子７ｂのインピーダンスを変換する回路であればよく、上記構成に限定されるものではない。
【００３７】
図４は、トランジスタ９、１０、１１の構成例（ｐ型トランジスタ２１）を示す回路図および断面図である。図４（ａ）は、ｐ型トランジスタ２１の等価回路図であり、図４（ｂ）は、ｐ型トランジスタ２１の断面図である。ｐ型トランジスタ２１は、図４に示すように、ｐ型の半導体基板（ｐ−ｓｕｂ）上に形成され、ｐ＋拡散層である端子（ソース２１ｂ、ドレイン２１ｃ）を備える。ｐ型トランジスタ２１のバルク２１ｄは、ｎ＋拡散層であり、ウェル領域（ｎ−ｗｅｌｌ）と同電位である。ウェル領域（ｎ−ｗｅｌｌ）には、ソース２１ｂとの間、および、ドレイン２１ｃとの間、ｐ型の半導体基板（ｐ−ｓｕｂ）との間に、それぞれ寄生ダイオード２２、２３、２４が形成される。
【００３８】
１−２．動作
図５を参照し、ピークホールド回路１００の動作について説明する。図５は、ピークホールド回路１００の動作による各電圧の時間変化を示すプロットである。
【００３９】
入力電圧Ｖｉｎが、図５のように推移する場合を例に、ピークホールド回路１００の動作を説明する。つまり、本例における入力電圧Ｖｉｎは、時刻ゼロから時刻ｔ１まで単調に増大し、時刻ｔ１においてピーク値を示し、時刻ｔ１以降は、単調に減少するとする。
【００４０】
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い間、つまり、時刻ゼロから時刻ｔ１へ近づく間、第１増幅器６の出力ノード１２の電圧Ｖ１２（第１トランジスタ９のゲートにかかる電圧）は徐々に小さくなり、第１トランジスタ９は徐々にオン状態になる。
【００４１】
ここで反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧であり、時刻ゼロから時刻ｔ１までの間、第２トランジスタ１０のゲートと第３トランジスタ１１のゲートそれぞれにかかる電圧は徐々に大きくなり、第２トランジスタ１０と第３トランジスタ１１はオン状態から徐々にオフ状態となる。
【００４２】
時刻ゼロから時刻ｔ１までの期間において第２トランジスタ１０と第３トランジスタ１１とがオン状態にあるとき、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧Ｖ１４）は、電圧源３の電圧近傍の電圧となり、キャパシタ５に電荷が蓄積（充電）される。
【００４３】
そして、時間が時刻ｔ１に近づくと、第２トランジスタ１０と第３トランジスタ１１は徐々にオフ状態に近づき、逆に第１トランジスタ９は徐々にオン状態に近づく。第１トランジスタ９が徐々にオン状態に近づくことで、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧Ｖ１４）は、電圧源３の電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ１において、電圧Ｖ１４は、出力電圧Ｖｏと同程度の電圧となる。
【００４４】
以上のように出力電圧Ｖｏが入力信号Ｖｉｎの電圧より低い間、第２トランジスタ１０をオン状態とし、第１トランジスタ９をオフ状態にすることで、第３トランジスタ１１のソースとバルク（ウェル領域）の電位を実質的に電圧源３の電圧に等しくする（電圧源３の電圧近傍の電圧にする）ことができる。これにより、入力信号Ｖｉｎに応じてキャパシタ５に電荷を蓄積させる間、第３トランジスタ１１の閾値電圧の上昇が抑制される。
【００４５】
このように第１乃至第３トランジスタ９、１０、１１を動作させることにより、第３トランジスタ１１の基板バイアス効果を小さくすることができる。よって、第３トランジスタ１１の閾値電圧の上昇がよく抑えられる。そのため、ピークホールド回路１００では、入力信号Ｖｉｎによる動作電圧範囲への影響を低減することが可能となっている。
【００４６】
また、出力電圧Ｖｏが入力信号Ｖｉｎの電圧より高い間、つまり、時刻ｔ１以降、第２トランジスタ１０はオフ状態となり、また第１トランジスタ９がオン状態になることにより、第３トランジスタ１１のソースとバルク（ウェル領域）の電位は、出力電圧Ｖｏ近傍の電圧とすることができる。つまり、第３トランジスタ１１のソースとバルク（ウェル領域）との電位差を実質的にゼロに等しくすることができる。これにより、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
【００４７】
一般に、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ５に保持される電荷の量が著しく変動してしまう。
【００４８】
だが、ピークホールド回路１００では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ５に保持される電荷の量が変動することを防止することができ、よって、キャパシタ５に出力電圧Ｖｏを確実に保持させ、ピークホールド回路１００のピーク値検出精度を向上させることが可能になっている。
【００４９】
１−３．まとめ
ピークホールド回路１００では、入力信号Ｖｉｎの電圧よりも出力電圧Ｖｏが低いときには、第３トランジスタ１１のソースとバルク（ウェル領域）を電圧源３の電圧に近づける（実質的に電圧源３の電圧に等しくする）ことで、第３トランジスタ１１の基板バイアス効果を小さくする。これにより、入力信号Ｖｉｎの動作電圧範囲を広く保つことができる。
【００５０】
また、ピークホールド回路１００では、入力信号Ｖｉｎの電圧より出力電圧Ｖｏが高いときには、第１トランジスタ９がオン状態になることで、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧をピークホールド回路１００の出力端子２の電圧（出力電圧Ｖｏ）に近づけることができる。つまり、第３トランジスタ１１のソースとバルク（ウェル領域）との電位差を実質的にゼロに等しくすることができる。これにより、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ５に保持される電荷の量の変動を防止し、出力電圧Ｖｏを確実に保持し、ピークホールド回路１００のピーク値検出精度を向上させることができる。
【００５１】
実施の形態２．（ピークホールド回路）
２−１．構成
図６は、本発明の実施の形態２によるピークホールド回路の構成を示す回路図である。ピークホールド回路２００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。また、ピークホールド回路２００は、図１に示す実施の形態１のピークホールド回路１００に対し、充電された電荷をリセットするための構成を追加してなる回路である。
【００５２】
ピークホールド回路２００は、図６に示すように、入力端子１と、出力端子２と、反転入力リセット端子２５と、非反転入力リセット端子３２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、７つのトランジスタ９、１０、１１、２６、２７、２８、３１と、を備えて構成される。トランジスタ９、１０、１１、２６、２７、２８、３１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１、２６、２７、２８は、ｐ型ＭＯＳ−ＦＥＴでよく、トランジスタ３１は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、１１は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００５３】
非反転入力リセット端子３２には、ハイまたはローの２値をとりうる電圧（第１リセット信号）ＲＳＴが入力される。反転入力リセット端子２５には、第１リセット信号ＲＳＴを反転させた値を有する第２リセット信号ＲＳＴＢが入力される。ピークホールド回路２００は、第１リセット信号ＲＳＴの値がハイの時、キャパシタ５に蓄積された電荷がリセットされる。
【００５４】
トランジスタ２６（第４トランジスタ）は、そのゲート端子に反転入力リセット端子２５が接続され、ソース端子に、入力端子１と第１増幅器６の非反転入力端子６ａとが接続され、バルク（ウェル領域）に電圧源３が接続され、ドレイン端子に、トランジスタ２７（第５トランジスタ）のソース端子とトランジスタ２８（第６トランジスタ）のドレイン端子が接続される。
【００５５】
トランジスタ３１（第７トランジスタ）は、そのゲート端子に非反転入力リセット端子３２が接続され、ソース端子に、第４トランジスタ２６のソース端子と入力端子１とが接続され、バルクに基準電位４が接続され、ドレイン端子に第４トランジスタ２６のドレイン端子が接続される。
【００５６】
第４トランジスタ２６および第７トランジスタ３１は、相補型スイッチを構成する。相補型スイッチにより、キャパシタ５に充電された電荷をリセットする際のオン抵抗を小さくし、放電可能な電圧範囲を広くする役割を果たす。
【００５７】
第５トランジスタ２７は、そのゲート端子に反転入力リセット端子２５が接続され、ソース端子に、第４トランジスタ２６のドレイン端子と第６トランジスタ２８のドレイン端子とが接続され、バルク（ウェル領域）に第１トランジスタ９のドレイン端子が接続され、ドレイン端子に、キャパシタ５の一端とバッファ回路７の入力端子７ａとが接続される。
【００５８】
第６トランジスタ２８は、そのゲート端子に、第１増幅器６の出力端子６ｃと第１トランジスタ９のゲート端子とが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、第４トランジスタ２６のドレイン端子と第５トランジスタ２７のソース端子とが接続される。
【００５９】
２−２．動作
図７を参照し、ピークホールド回路２００の動作について説明する。図７（ａ）は、ピークホールド回路２００の動作による各電圧の時間変化を示すプロットである。図７（ｂ）は、第１リセット信号ＲＳＴおよび第２リセット信号ＲＳＴＢの値の時間変化を示す図である。
【００６０】
第１リセット信号ＲＳＴは、図７（ｂ）に示すように、時刻ゼロから時刻ｔ１まで電圧源３の電圧近傍の電圧値を有し、時刻ｔ１で基準電位０Ｖ近傍の電圧値にまで立ち下がるものとする。このとき、第２リセット信号ＲＳＴＢは、図７（ｂ）に示すように、第１リセット信号ＲＳＴの値が反転した値を有する。
【００６１】
よって、時刻ゼロから時刻ｔ１までの間、第７トランジスタ３１のゲート端子には、ハイの値を有する第１リセット信号ＲＳＴが入力され、また、第４トランジスタ２６と第５トランジスタ２７のゲート端子には、ローの値を有する第２リセット信号ＲＳＴＢが入力される。
【００６２】
したがって、時刻ゼロから時刻ｔ１までの間、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１とがオン状態になる。
【００６３】
これにより、キャパシタ５の一端に接続されているノード２９における電圧は、入力信号Ｖｉｎと同程度の電圧となる。
【００６４】
このとき、第１増幅器６の出力に接続されたノード１２における電圧Ｖ１２は、図７（ａ）に示すように、０Ｖ近傍の電圧である。また、反転増幅器８の出力に接続されたノード１３における電圧Ｖ１３は、電圧源３の電圧近傍の電圧となる。
【００６５】
よって、第１トランジスタ９と第６トランジスタ２８とはオン状態になる。これにより、第５トランジスタ２７のソース端子と接続される電圧ノード３０と、バルク（ウェル領域）に接続される電圧ノード１４とは、入力信号Ｖｉｎと同程度の電圧になる。
【００６６】
そして、時刻ｔ１で、第１リセット信号ＲＳＴは基準電位０Ｖ近傍の電圧値にまで立ち下がる。よって、時刻ｔ１で、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１はオフ状態になる。
【００６７】
このように、ピークホールド回路２００では、時刻ゼロから時刻ｔ１までの間、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢによって、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１をオン状態とし、キャパシタ５の一端に接続された電圧ノード２９を、入力信号Ｖｉｎの電圧と同程度の電圧にすることができる。なお、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢの値（電位）を変化させるタイミング（リセット終了のタイミング、図７における時刻ｔ１）は、任意でよいが、入力信号Ｖｉｎの値が最も高くなるタイミングと一致しないことが望まれる。
【００６８】
リセット終了のタイミングである時刻ｔ１から時刻ｔ２まで、キャパシタ５に対する電荷の蓄積（充電）が行われる。以下、キャパシタ５に対する電荷の蓄積（充電）について説明する。
【００６９】
第１増幅器６の出力ノード１２の電圧Ｖ１２は、時刻ｔ１において、０Ｖ付近の電圧から上昇し、その後、時刻ｔ２までの間、徐々に基準電位である０Ｖ付近の電圧に近づく。これにより、第１トランジスタ９と第６トランジスタ２８は、オフ状態から徐々にオン状態になる。
【００７０】
反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧である。よって、電圧Ｖ１３は、時刻ｔ１において、電圧源３の電圧から立ち下がり、その後、時刻ｔ２までの間に、徐々に電圧源３電圧近傍の電圧に近づく。これにより、第２トランジスタ１０と第３トランジスタ１１はオン状態から徐々にオフ状態になる。
【００７１】
時刻ｔ１から時刻ｔ２までの期間であって第２トランジスタ１０と第３トランジスタ１１がオン状態にある間は、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧）は、電圧源３電圧近傍の電圧となり、キャパシタ５は、電荷の蓄積（充電）を行う。
【００７２】
時刻ｔ２に近づくにつれて、第２トランジスタ１０と第３トランジスタ１１は徐々にオフ状態に近づく。そして、第１トランジスタ９と第６トランジスタ２８は徐々にオン状態に近づく。
【００７３】
第１トランジスタ９が徐々にオン状態に近づくことにより、第３トランジスタ１１のソースとバルク（ウェル領域）にかかる電圧（ノード１４の電圧）は、電圧源３電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ２において、ノード１４の電圧は、出力電圧Ｖｏと同程度の電圧となる。
【００７４】
また、第６トランジスタ２８が徐々にオン状態に近づくことにより、第５トランジスタ２７のソースの電圧（ノード３０の電圧）は、ノード１４の電圧変化と同じように出力電圧Ｖｏと同程度の電圧となる。
【００７５】
２−３．まとめ
このように、ピークホールド回路２００では、リセット期間においては、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢを用いて第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１をオン状態にして、キャパシタ５の一端に接続された電圧ノード２９の電圧を入力信号Ｖｉｎと同程度の電圧にリセットする。これにより、リセット終了後におけるキャパシタ５の一端に接続される電圧ノード２９の電圧と入力信号Ｖｉｎの電圧との電位差を小さくして、入力信号Ｖｉｎの充電を直ちに開始させることが可能になっている。
【００７６】
また、リセット終了後においては、入力信号Ｖｉｎのピーク値に対応する電荷がキャパシタ５に蓄積（充電）される。そして、入力信号Ｖｉｎのピーク値が検出されると、キャパシタ５の一端と接続された第３トランジスタ１１と第５トランジスタ２７について、そのバルク（ウェル領域）の電位がそれぞれ出力電圧Ｖｏに近づけられる。そうすることで、第３トランジスタ１１と第５トランジスタ２７のそれぞれのドレインとバルク（ウェル）の間に形成される寄生ダイオードにかかる電圧を極めて小さくすることができ、実施の形態１と同様、キャパシタ５に保持された電荷の量が変動することがなく、出力電圧Ｖｏが確実に保持され、もって、ピークホールド回路のピーク値検出精度が向上される。
【００７７】
実施の形態３．（ピークホールド回路）
３−１．構成
図８は、本発明の実施の形態３によるピークホールド回路の構成を示す回路図である。図８に示す実施の形態３によるピークホールド回路３００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路３００は、図１に示す実施の形態１のピークホールド回路１００におけるキャパシタ５に電荷を充電するためのトランジスタ（第２および第３トランジスタ１０および１１）を相補型に変更し、充電速度を向上した回路である。
【００７８】
ピークホールド回路３００は、図８に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、６つのトランジスタ９、１０、１１、３３、３４、３５とを備えて構成される。トランジスタ９、１０、１１、３３、３４、３５は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１、３３は、ｐ型ＭＯＳ−ＦＥＴでよく、トランジスタ３４、３５は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、１１は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００７９】
トランジスタ３３（第４トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、トランジスタ３５（第６トランジスタ）のバルク（ウェル領域）とトランジスタ３４（第５トランジスタ）のドレイン端子とが接続され、バルク（ウェル領域）に電圧源３が接続される。
【００８０】
第５トランジスタ３４は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソースとバルク（ウェル領域）に基準電位４が接続され、ドレイン端子に、第４トランジスタ３３のドレイン端子と第６トランジスタ３５のバルク（ウェル領域）とが接続される。
【００８１】
第６トランジスタ３５は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソース端子に、第１トランジスタ９のドレイン端子と第２トランジスタ１０のドレイン端子と第３トランジスタ１１のソース端子およびバルク（ウェル領域）とが接続され、ドレイン端子に、第３トランジスタ１１のドレイン端子とキャパシタ５の電荷を充電する一端とが接続され、バルク（ウェル領域）に、第４トランジスタ３３のドレイン端子と第５トランジスタ３４のドレイン端子とが接続される。
【００８２】
第３トランジスタ１１のゲート端子には、反転増幅器８の出力が入力され、第６トランジスタ３５のゲート端子には、第１増幅器６の出力が入力される。よって、第３トランジスタ１１への入力と第６トランジスタ３５のゲート端子への入力とは互いに極性が逆である。第３トランジスタ１１のソース端子および第６トランジスタ３５のソース端子は、共通接続される。第３トランジスタ１１のソース端子および第６トランジスタ３５のドレイン端子もまた、共通接続される。
【００８３】
３−２．動作
第３トランジスタ１１および第６トランジスタ３５は、キャパシタ５に電荷を蓄積（充電）する際のオン抵抗を低くする相補型スイッチの役割を果たす。そのため、ピークホールド回路３００では、ピークホールド回路１００との比較において、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度が向上される。
【００８４】
出力電圧Ｖｏよりも入力信号Ｖｉｎの電圧が低い場合、第５トランジスタ３４がオン状態になることにより、第６トランジスタ３５のバルク（ウェル領域）の電圧は、基準電位４と同程度になる。
【００８５】
そのため、実施の形態１によるピークホールド回路１００と同様、第６トランジスタ３５の基板バイアス効果を小さくすることができ、閾値電圧の上昇が抑制されることにより、入力信号の動作電圧範囲の狭小化に対する影響を低減することができる。
【００８６】
また、出力電圧Ｖｏよりも入力信号Ｖｉｎの電圧が高い場合、第４トランジスタ３３がオン状態になることにより、第６トランジスタ３５のバルク（ウェル領域）の電圧は、出力電圧Ｖｏと同程度になる。
【００８７】
そのため、実施の形態１によるピークホールド回路１００と同様、第６トランジスタ３５のドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、よって、当該寄生ダイオードに流れるリーク電流を極めて小さくすることができる。
【００８８】
３−３．まとめ
本実施の形態によるピークホールド回路３００は、ピークホールド回路１００と同等の効果を有し、さらに、ピークホールド回路１００との比較において、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度が向上される。
【００８９】
実施の形態４．（ピークホールド回路）
４−１．構成
図９は、本発明の実施の形態４によるピークホールド回路の構成を示す回路図である。図９に示す実施の形態４によるピークホールド回路４００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路４００は、図１に示す実施の形態１のピークホールド回路１００に関し、キャパシタ５を一定電流Ｉ１で充電できる回路に変更したものである。本実施の形態においては、一定電流Ｉ１の大きさを調整することで、動作速度を変更可能である。
【００９０】
ピークホールド回路４００は、図９に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、定電流源４０と、４つのトランジスタ３６、３７、３８、３９とを備えて構成される。トランジスタ３６、３７、３８、３９は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ３６、３７、３８、３９は、ｐ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００９１】
トランジスタ３６（第１トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に、トランジスタ３７（第２トランジスタ）のドレイン端子とトランジスタ３８（第３トランジスタ）のバルク（ウェル領域）とが接続され、ソース端子に出力端子２が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００９２】
第２トランジスタ３７は、そのゲート端子に反転増幅器８の出力端子８ｂと第３トランジスタのゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に共通して電圧源３が接続され、ドレイン端子に、第１トランジスタ３６のドレイン端子と第３トランジスタ３８のバルク（ウェル領域）とが接続される。
【００９３】
第３トランジスタ３８は、そのゲート端子に、反転増幅器８の出力端子８ｂと第２トランジスタ３７のゲート端子とが接続され、ソース端子に、定電流源４０とトランジスタ３９（第４トランジスタ）のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の一端が接続され、バルク（ウェル領域）に、第１トランジスタ３６のドレイン端子と第２トランジスタ３７のドレイン端子とが接続される。
【００９４】
第４トランジスタ３９は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に、定電流源４０と第３トランジスタ３８のソース端子とが接続され、ソース端子に出力端子２が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００９５】
定電流源４０は、その一端に、第３トランジスタ３８のソース端子と第４トランジスタドレイン端子とが接続され、他端に電圧源３が接続される。
【００９６】
４−２．動作
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い場合には、第２トランジスタ３７と第３トランジスタ３８とがオン状態になり、第１トランジスタ３６と第４トランジスタ３９とがオフ状態になる。このとき、キャパシタ５の一端に接続されたノード１５には定電流源４０の電流が流れ、キャパシタ５が充電される。
【００９７】
実施の形態４のピークホールド回路４００では、定電流源４０の電流の大きさを変更することによって、キャパシタ５の一端のノード１５を流れキャパシタ５の充電に寄与する電流Ｉ１の大きさを変更することができる。そのため、入力信号Ｖｉｎの周波数に応じて定電流源４０の電流の大きさを変更することによって、高周波数で変動する入力信号Ｖｉｎでも遅れのない程度の充電速度でキャパシタ５を充電することができる。また、過電流によるキャパシタ５の過充電を抑制し、ピークホールド回路４００のピーク値検出精度を向上させることができる。
【００９８】
更に、出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い場合には、第３トランジスタ３８のバルク（ウェル領域）は、電圧源３に近いとなる。そのため、第３トランジスタ３８の基板バイアス効果を小さくすることが可能であり、もって、閾値電圧の上昇を抑制して入力信号Ｖｉｎの動作電圧範囲の狭小化を抑制することができる。
【００９９】
次に、出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも高い場合には、第２トランジスタ３７と第３トランジスタ３８とがオフ状態になり、第１トランジスタ３６と第４トランジスタ３９とがオン状態になる。このとき、キャパシタ５に蓄積された電荷による電圧は保持され、バッファ回路７を介して出力端子２に出力電圧Ｖｏが出力される。
【０１００】
また、第３トランジスタ３８のバルク（ウェル領域）の電圧ノード４２の電圧は、出力電圧Ｖｏと同程度になる。そのため、第３トランジスタ３８のドレイン端子とバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差は極めて小さくなり、当該寄生ダイオードを流れるリーク電流を極めて小さくすることができる。
【０１０１】
４−３．まとめ
本実施の形態によるピークホールド回路４００は、ピークホールド回路１００と同等の効果を有し、さらに、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度を、例えば、入力信号Ｖｉｎの周波数に適した速さに調整することが容易である。なお、定電流源４０は、入力信号Ｖｉｎの特性（例えば、周波数）に基づいて、定電流の大きさを制御可能でよい。
【０１０２】
実施の形態５．（ピークホールド回路）
５−１．構成
図１０は、本発明の実施の形態５によるピークホールド回路の構成を示す回路図である。図１０に示す実施の形態４によるピークホールド回路５００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路５００は、図１に示す実施の形態１のピークホールド回路１００における第１増幅器６を差動増幅器４３に変更することにより同回路１００における反転増幅器８を排し、回路面積の低減を図っている。
【０１０３】
ピークホールド回路５００は、図１０に示すように、入力端子１と、出力端子２と、キャパシタ５と、差動増幅器４３と、バッファ回路７と、３つのトランジスタ４４、４５、４６とを備えて構成される。トランジスタ４４、４５、４６は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ４４、４５、４６は、ｐ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、バッファ回路７は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【０１０４】
差動増幅器４３は、その非反転入力端子４３ａに入力端子１が接続され、反転入力端子４３ｂに、キャパシタ５の電荷を充電する一端とバッファ回路７の入力端子７ａとが接続され、反転出力端子４３ｃにトランジスタ４５（第２トランジスタ）のゲート端子とトランジスタ４６（第３トランジスタ）のゲート端子が接続され、非反転出力端子４３ｄに、トランジスタ４４（第１トランジスタ）のゲート端子が接続される。
【０１０５】
第１トランジスタ４４は、そのゲート端子に差動増幅器４３の非反転出力端子４３ｄが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、第２トランジスタ４５のドレイン端子と第３トランジスタ４６のソース端子およびバルク（ウェル領域）とが接続され、バルク（ウェル領域）に電圧源３が接続される。
【０１０６】
第２トランジスタ４５は、そのゲート端子に、差動増幅器４３の反転出力端子４３ｃと第３トランジスタ４６のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に電圧源３が接続され、ドレイン端子に、第１トランジスタ４４のドレイン端子と第３トランジスタ４６のソース端子およびバルク（ウェル領域）とが接続される。
【０１０７】
第３トランジスタ４６は、そのゲート端子に、差動増幅器４３の反転出力端子４３ｃと第２トランジスタ４５のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に、第１トランジスタ４４のドレイン端子と第２トランジスタ４５のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の電荷を充電する一端と差動増幅器４３の反転入力端子４３ｂとが接続される。
【０１０８】
５−２．動作
図１０に示す本発明の実施の形態５に係るピークホールド回路の動作は、図５を参照して示した実施の形態１のピークホールド回路１００の動作と同様である。差動増幅器４３の非反転出力端子４３ｄの出力ノード４８の電圧の時間変化は、実施の形態１のピークホールド回路１００の第１増幅器６の出力端子６ｃの出力ノード１２の電圧Ｖ１２の時間変化に相当する。また、差動増幅器４３の反転出力端子４３ｃの出力ノード４７の電圧の時間変化は、実施の形態１のピークホールド回路１００の反転増幅器８の出力端子８ｂの出力ノード１３の電圧Ｖ１３の時間変化に相当する。
【０１０９】
５−３．まとめ
本実施の形態のピークホールド回路５００は、実施の形態１のピークホールド回路１００と同様に、第３トランジスタ４６の基板バイアス効果を小さくすることができる。これによって、第３トランジスタ４６の閾値電圧の上昇を抑制し、もって、入力信号Ｖｉｎの動作電圧範囲の狭小化を抑制することができる。また、入力信号Ｖｉｎのピーク値を保持した後においては、第３トランジスタ４６のドレイン端子とバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができる。そのため、ピークホールド回路５００では、寄生ダイオードを流れるリーク電流を極めて小さくすることができ、キャパシタ５に保持された電荷の変動を防止し、出力電圧Ｖｏを確実に保持することで、ピークホールド回路のピーク値検出精度を向上させることができる。更に、実施の形態１のピークホールド回路１００における第１増幅器６を差動増幅器４３に変更することで、同回路１００の反転増幅器８に相当する構成要素を排することができるため、回路面積と消費電流とを同回路１００との比較において低減させることができる。
【０１１０】
実施の形態６．（ボトムホールド回路）
６−１．構成
図１１は、本発明の実施の形態６によるボトムホールド回路の構成を示す回路図である。図１１に示す実施の形態６によるボトムホールド回路６００は、入力信号（入力電圧）Ｖｉｎのボトム値を検出して保持し、当該ボトム値を出力電圧Ｖｏとして出力する回路である。
【０１１１】
ボトムホールド回路６００は、図１１に示すように、実施の形態１のピークホールド回路１００と同様な回路構成で実現される。ボトムホールド回路６００は、ボトム値を検出可能とするため、ピークホールド回路１００の極性とは逆の極性を有するように変更されている。
【０１１２】
ボトムホールド回路６００は、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ４９、５０、および、５１と、を備えて構成される。トランジスタ４９、５０、５１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ４９、５０、５１は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【０１１３】
トランジスタ４９（第１トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に出力端子２が接続され、ソース端子に、トランジスタ５１（第３トランジスタ）のドレイン端子およびバルク（ウェル領域）が接続され、バルク（ウェル領域）に基準電位４が接続される。
【０１１４】
トランジスタ５０（第２トランジスタ）は、そのゲート端子に、反転増幅器８の出力端子８ｂと第３トランジスタ５１のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に基準電位４が接続され、ドレイン端子に、第１トランジスタ４９のソース端子と第３トランジスタ５１のソース端子およびバルク（ウェル領域）とが接続される。
【０１１５】
第３トランジスタ５１は、そのゲート端子に、反転増幅器８の出力端子８ｂと第２トランジスタ５０のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に、第１トランジスタ４９のソース端子と第２トランジスタ５０のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の電荷を充電する一端とバッファ回路７の入力端子７ａとが接続される。
【０１１６】
６−２．動作
図１２を参照し、ボトムホールド回路６００の動作について説明する。図１２は、ボトムホールド回路６００の動作による各電圧の時間変化を示すプロットである。
【０１１７】
入力電圧Ｖｉｎが、図１２のように推移する場合を例に、ボトムホールド回路６００の動作を説明する。つまり、本例における入力電圧Ｖｉｎは、時刻ゼロから時刻ｔ１まで単調に減少し、時刻ｔ１においてボトム値を示し、時刻ｔ１以降は、単調に増加するとする。また、時刻ゼロにおいて、キャパシタ５は、図示しない電源によって入力信号の最大電圧以上の電圧で充電されているものとする。
【０１１８】
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも高い間、つまり、時刻ゼロから時刻ｔ１へ近づく間、第１増幅器６の出力ノード１２の電圧Ｖ１２（第１トランジスタ４９のゲートにかかる電圧）は徐々に大きくなり、第１トランジスタ４９は徐々にオン状態になる。
【０１１９】
ここで反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧であり、時刻ゼロから時刻ｔ１までの間、第２トランジスタ５０のゲートと第３トランジスタ５１のゲートそれぞれにかかる電圧は徐々に小さくなり、第２トランジスタ５０と第３トランジスタ５１はオン状態から徐々にオフ状態となる。
【０１２０】
時刻ゼロから時刻ｔ１までの期間において第２トランジスタ５０と第３トランジスタ５１とがオン状態にあるとき、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧（ノード５２の電圧Ｖ５２）は、０Ｖである基準電位４の電圧近傍の電圧となり、キャパシタ５の電荷が放電される。
【０１２１】
そして、時間が時刻ｔ１に近づくと、第２トランジスタ５０と第３トランジスタ５１は徐々にオフ状態に近づき、逆に第１トランジスタ４９は徐々にオン状態に近づく。第１トランジスタ４９が徐々にオン状態に近づくことで、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧（ノード５２の電圧Ｖ５２）は、０Ｖである基準電位４の電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ１において、電圧Ｖ５２は、出力電圧Ｖｏと同程度の電圧となる。
【０１２２】
以上のように出力電圧Ｖｏが入力信号Ｖｉｎの電圧より高い間、第２トランジスタ５０をオン状態とし、第１トランジスタ４９をオフ状態にすることで、第３トランジスタ５１のソースとバルク（ウェル領域）の電位を０Ｖである基準電位４の電圧の近傍の電圧にすることができる。これにより、入力信号Ｖｉｎに応じてキャパシタ５の電荷を放電させる間、第３トランジスタ５１の閾値電圧の上昇が抑制される。
【０１２３】
このように第１乃至第３トランジスタ４９、５０、５１を動作させることにより、第３トランジスタ５１の基板バイアス効果を小さくすることができる。よって、第３トランジスタ５１の閾値電圧の上昇がよく抑えられる。そのため、ボトムホールド回路６００では、入力信号Ｖｉｎによる動作電圧範囲への影響を低減することが可能となっている。
【０１２４】
また、出力電圧Ｖｏが入力信号Ｖｉｎの電圧より低い間、つまり、時刻ｔ１以降、第２トランジスタ５０はオフ状態となり、また第１トランジスタ４９がオン状態になることにより、第３トランジスタ５１のソースとバルク（ウェル領域）の電位は、出力電圧Ｖｏ近傍の電圧とすることができる。これにより、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
【０１２５】
一般に、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ５に保持される電荷の量が著しく変動してしまう。
【０１２６】
だが、ボトムホールド回路６００では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ５に保持される電荷の量が変動することを防止することができ、よって、キャパシタ５に出力電圧Ｖｏを確実に保持させ、ボトムホールド回路６００のボトム値検出精度を向上させることが可能になっている。
【０１２７】
６−３．まとめ
ボトムホールド回路６００では、入力信号Ｖｉｎの電圧よりも出力電圧Ｖｏが高いときには、第３トランジスタ５１のソースとバルク（ウェル領域）を０Ｖである基準電位４の電圧に近づけることで、第３トランジスタ５１の基板バイアス効果を小さくする。これにより、入力信号Ｖｉｎの動作電圧範囲を広く保つことができる。
【０１２８】
また、ボトムホールド回路６００では、入力信号Ｖｉｎの電圧より出力電圧Ｖｏが低いときには、第１トランジスタ４９がオン状態になることで、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧をボトムホールド回路６００の出力端子２の電圧（出力電圧Ｖｏ）に近づけることができる。これにより、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ５に保持される電荷の量の変動を防止し、出力電圧Ｖｏを確実に保持し、ボトムホールド回路６００のボトム値検出精度を向上させることができる。
【産業上の利用可能性】
【０１２９】
なお、本実施の形態のボトムホールド回路６００は、実施の形態１のピークホールド回路１００の極性を逆転させて構成されているが、同様にして、実施の形態２乃至５のピークホールド回路２００、３００、４００、５００の極性を逆転させることで、ピークホールド回路２００、３００、４００、５００のいずれかの構成と対応した構成を有するボトムホールド回路を構成することも当業者であれば容易である。
【０１３０】
本発明は、ピークホールド回路やボトムホールド回路といったホールド回路として有用である。
【符号の説明】
【０１３１】
１ ：入力端子
２ ：出力端子
３ ：電圧源
４ ：基準電位
５ ：キャパシタ
６ ：第１増幅器
７ ：バッファ回路
８ ：反転増幅器
９ ：第１トランジスタ
１０ ：第２トランジスタ
１１ ：第３トランジスタ
１６ ：第２増幅器
１７ ：基準電圧源
１８ ：抵抗
１９ ：抵抗
２０ ：第３増幅器
２１ ：ｐ型トランジスタ
２２ ：寄生ダイオード
２３ ：寄生ダイオード
２４ ：寄生ダイオード
２５ ：反転入力リセット端子
２６ ：第４トランジスタ
２７ ：第５トランジスタ
２８ ：第６トランジスタ
３１ ：第７トランジスタ
３２ ：非反転入力リセット端子
３３ ：第４トランジスタ
３４ ：第５トランジスタ
３５ ：第６トランジスタ
３６ ：第１トランジスタ
３７ ：第２トランジスタ
３８ ：第３トランジスタ
３９ ：第４トランジスタ
４０ ：定電流源
４３ ：差動増幅器
４４ ：第１トランジスタ
４５ ：第２トランジスタ
４６ ：第３トランジスタ
４９ ：第１トランジスタ
５０ ：第２トランジスタ
５１ ：第３トランジスタ
１００ ：ピークホールド回路（実施の形態１）
２００ ：ピークホールド回路（実施の形態２）
３００ ：ピークホールド回路（実施の形態３）
４００ ：ピークホールド回路（実施の形態４）
５００ ：ピークホールド回路（実施の形態５）
６００ ：ボトムホールド回路（実施の形態６）
ＲＳＴ ：第１リセット信号
ＲＳＴＢ：第２リセット信号
Ｖ３ ：電圧源３の電圧
Ｖ１２ ：ノード１２の電圧
Ｖ１３ ：ノード１３の電圧
Ｖ１４ ：ノード１４の電圧
Ｖ５２ ：ノード５２の電圧
Ｖｉｎ ：入力信号（入力電圧）
Ｖｏ ：出力電圧
【技術分野】
【０００１】
本発明は、ホールド回路に関し、特に、入力信号のピーク値を保持するピークホールド回路および入力信号のボトム値を保持するボトムホールド回路に関する。
【背景技術】
【０００２】
例えば、自動車には各種センサが搭載されている。これらセンサには、その出力信号（センサ信号）が温度依存性を有するものも含まれる。センサ信号の温度依存性を補償するためにホールド回路が用いる場合がある。この場合、ホールド回路がセンサ信号のピーク値（ボトム値）を保持し、当該ピーク値（ボトム値）に基づいてセンサ信号の補正が行われる。センサ信号の温度依存性を精度よく補償するためには、ホールド回路は、センサ信号のピーク値（ボトム値）を精度よく保持することが望まれる。
【０００３】
また例えば、センサが、所期の取付位置からずれて取り付けられることもあり得る。その場合、センサ信号の大きさ（電圧振幅）が当初想定された大きさから逸脱することがある。そのため、ホールド回路には、大きな電圧（大振幅のセンサ信号）の入力についても、精度よくピーク値（ボトム値）を保持することが望まれる。つまり、ホールド回路には、入力可能な電圧振幅範囲の拡大が望まれる。
【０００４】
さらにまた、例えば、ホールド回路が車載機器として使用されるような場合、ホールド回路は様々な温度環境下で（例えば、高温環境下で）精度よく動作することが望まれる。
【０００５】
特許文献１は、ホールド回路を開示する。特許文献１のホールド回路は、入力端子と、スイッチ回路と、スイッチ回路のオン・オフを切り換える切換回路と、コンデンサと、基準電圧端子と、コンデンサに蓄えられた電荷を放電するためのリセット回路と、を有する。ここで、入力端子と、スイッチ回路と、コンデンサと、基準電圧端子は、この順番で直列に接続されている。
【０００６】
特許文献１のホールド回路では、リセット回路がコンデンサに蓄えられた電荷を放電する際、切換回路がスイッチ回路をオフにする。そうすることにより、電荷を放電する際に入力端子から基準電圧端子へ貫通電流が流れることが阻止される。これにより、特許文献１のホールド回路では消費電力の抑制が図られる。
【０００７】
特許文献１は、絶縁ゲート型トランジスタを用いてスイッチ回路を構成することが望ましいとしている。また特許文献１は、そのような場合、ホールド回路の精度向上のためには、絶縁ゲート型トランジスタのウェル領域を出力端子に接続することが望ましいとしている。
【０００８】
なお、絶縁ゲート型トランジスタにおいては、ウェル領域とコンタクト領域とではその導電型が相違するため、コンタクト領域とウェル領域との間に寄生ダイオードが形成される。したがってウェル領域とコンタクト領域との間に大きな電位差が発生した場合、寄生ダイオードを介して電流が流れてコンデンサの充放電が生じ、コンデンサにかかる電圧が変動してしまう可能性がある。
【０００９】
そこで、特許文献１では、コンタクト領域とウェル領域との間に電位差を生じさせないように、コンタクト領域がコンデンサに接続されるとともにウェル領域が出力端子に接続される。この構成によりホールド回路の検出精度の向上が期待できる。
【００１０】
だが、上述した構成においては、入力信号を適宜コンデンサに導くためのスイッチ回路である絶縁ゲート型トランジスタのウェル領域の電圧が出力端子の電圧と等しくなる。そのため、基板バイアス効果によって閾値電圧が高くなり、ホールド回路が大きい電圧振幅のピーク値を保持できなくなるという問題が生じる。
【００１１】
特許文献１では、この問題を解決するため、スイッチ回路を、直列に接続された２つのｐ型の絶縁ゲート型トランジスタを備えたｐ型絶縁ゲート型トランジスタと、直列に接続された２つのｎ型の絶縁ゲート型トランジスタを備えたｎ型絶縁ゲート型トランジスタを用いて相補型のスイッチ回路として構成し、そうすることによって動作電圧範囲（ホールド可能な電圧の範囲）を拡大している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−０２８２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の、スイッチ回路を相補型スイッチ回路として構成することによりホールド回路の動作電圧範囲を拡大するという方策では、拡大される電圧範囲は比較的小さい。そのため、この方策は、上述の問題を根本的に解決する方策とは言えない。
【００１４】
また、絶縁ゲート型トランジスタは温度が高くなればなるほどに、その閾値電圧が上昇する性質を有する。そのため、上述した構成には、絶縁ゲート型トランジスタの温度が上昇するとホールド回路の動作電圧範囲がなお更に狭くなる、という問題も存在する。
【００１５】
本発明は、上記の問題点を鑑みてなされるものであり、広い動作電圧範囲で精度よく動作するホールド回路の提供を目的とする。
【課題を解決するための手段】
【００１６】
この発明にかかるホールド回路は、入力信号が入力される入力端子と、増幅器であって、その非反転入力端子に入力信号が入力される入力端子が接続された増幅器と、反転増幅器であって、その入力端子に増幅器の出力端子が接続された反転増幅器と、キャパシタであって、その一端に増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、バッファ回路であって、その入力端子にキャパシタの一端が接続されたバッファ回路と、バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に増幅器の出力端子が接続され、ソース端子にバッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに電圧源が接続され、ドレイン端子に第１トランジスタのドレイン端子が接続された第２トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに、第１トランジスタのドレイン端子と第２トランジスタのドレイン端子とが接続され、ドレイン端子に、キャパシタの一端とバッファ回路の入力端子とが接続された第３トランジスタと、を有するホールド回路である。
【発明の効果】
【００１７】
本発明にかかるホールド回路は、入力信号の大きさに応じた電圧を保持するキャパシタに接続されたトランジスタ（第３トランジスタ）のソースおよびバルクにかかる電圧が入力信号の電圧および出力電圧の高低関係に応じて適切な値に調節されることで当該トランジスタの閾値電圧の上昇およびリーク電流の増大を抑制することができ、広い動作電圧範囲で精度よく動作することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１によるピークホールド回路の構成を示す回路図
【図２】反転増幅器の構成例を示す回路図
【図３】バッファ回路の構成例を示す回路図
【図４】ｐ型半導体基板上のｐ型トランジスタの回路図（ａ）および断面図（ｂ）
【図５】実施の形態１のピークホールド回路の動作による各電圧の時間変化の図
【図６】実施の形態２によるピークホールド回路の構成を示す回路図
【図７】実施の形態２のピークホールド回路の動作による各電圧の時間変化の図
【図８】実施の形態３によるピークホールド回路の構成を示す回路図
【図９】実施の形態４によるピークホールド回路の構成を示す回路図
【図１０】実施の形態５によるピークホールド回路の構成を示す回路図
【図１１】実施の形態６によるボトムホールド回路の構成を示す回路図
【図１２】実施の形態６のボトムホールド回路の動作による各電圧の時間変化の図
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、詳細に説明する。以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の回路は一回路例であり、これらに限定されない。
【００２０】
本発明の実施の形態によるホールド回路（ピークホールド回路、ボトムホールド回路）は、比較的広い動作電圧範囲を有するホールド回路である。
【００２１】
本発明の実施の形態によるピークホールド回路では、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を電圧源の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ピークホールド回路のピーク値検出精度が向上される。
【００２２】
本発明の実施の形態によるボトムホールド回路では、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を基準電位に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク（ウェル領域）の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ボトムホールド回路のボトム値検出精度が向上される。
【００２３】
実施の形態１．（ピークホールド回路）
１−１．構成
図１は、本発明の実施の形態１によるピークホールド回路の構成を示す回路図である。図１に示す実施の形態１によるピークホールド回路１００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。
【００２４】
ピークホールド回路１００は、図１に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、および、１１と、を備えて構成される。トランジスタ９、１０、１１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１は、ｐ型ＭＯＳ−ＦＥＴでよい。
【００２５】
キャパシタ５は、一端がトランジスタ１１の端子（ドレイン）と接続され、他端が基準電位４に接続される。
【００２６】
第１増幅器６は、その非反転入力端子６ａに入力端子１が接続され、反転入力端子６ｂにキャパシタ５の一端が接続される。なお、本発明の第１増幅器６は、出力電圧をハイまたはローに２値化するコンパレータ回路として構成されてもよい。
【００２７】
バッファ回路７は、その入力端子７ａに、キャパシタ５の一端および第１増幅器６の反転入力端子６ｂが接続され、出力端子７ｂに、ピークホールド回路１００の出力端子２が接続される。
【００２８】
反転増幅器８は、その入力端子８ａに第１増幅器６の出力端子６ｃが接続され、出力端子８ｂに、トランジスタ１０（第２トランジスタ）のゲートとトランジスタ１１（第３トランジスタ）のゲートとが接続される。
【００２９】
トランジスタ９（第１トランジスタ）においては、そのゲートに第１増幅器６の出力端子６ｃが接続され、ソースに出力端子２が接続され、ドレインに第３トランジスタ１１のソースとバルク（ウェル領域）が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００３０】
第２トランジスタ１０においては、そのゲートに、反転増幅器８の出力端子８ｂと第３トランジスタ１１のゲートとが接続され、ソースとバルク（ウェル領域）に電圧源３が接続され、ドレインに、第３トランジスタ１１のソースおよびバルク（ウェル領域）と第１トランジスタ９のドレインとが接続される。
【００３１】
第３トランジスタ１１においては、そのゲートに、反転増幅器８の出力端子８ｂと第２トランジスタ１０のゲートとが接続され、ソースとバルク（ウェル領域）に、第１トランジスタ９のドレインと第２トランジスタ１０のドレインとが接続され、ドレインに、キャパシタ５の一端とバッファ回路７の入力端子７ａとが接続される。
【００３２】
図２は、実施の形態１における反転増幅器８の構成例を示す回路図である。反転増幅器８は、図２に示すように、第２増幅器１６と、抵抗１８および１９と、基準電圧源１７とを含んで構成される。
【００３３】
抵抗１８（第１抵抗）は、反転増幅器８の入力端子８ａと、第２増幅器１６の反転入力端子１６ｂとの間に接続される。
【００３４】
抵抗１９（第２抵抗）は、第２増幅器１６の反転入力端子１６ｂと、第２増幅器１６の出力端子１６ｃとの間に接続される。
【００３５】
第２増幅器１６の非反転入力端子１６ａには基準電圧源１７が接続され、反転入力端子１６ｂには、第１抵抗１８の一端と第２抵抗１９の一端とが接続され、出力端子１６ｃには反転増幅器８の出力端子８ｂが接続される。なお、反転増幅器８は、入力電圧を反転して出力するインバータでも実現でき、また、これらに限定されない。
【００３６】
図３は、実施の形態１におけるバッファ回路７の構成例を示す回路図である。バッファ回路７は、図３に示すように、第３増幅器２０を含んで構成される。バッファ回路７の非反転入力端子２０ａにはバッファ回路７の入力端子７ａが接続され、反転入力端子２０ｂには、バッファ回路７の出力端子７ｂと第３増幅器２０の出力端子２０ｃとが接続され、出力端子２０ｃにはバッファ回路７の出力端子７ｂが接続される。なお、バッファ回路７は、入力端子７ａと出力端子７ｂのインピーダンスを変換する回路であればよく、上記構成に限定されるものではない。
【００３７】
図４は、トランジスタ９、１０、１１の構成例（ｐ型トランジスタ２１）を示す回路図および断面図である。図４（ａ）は、ｐ型トランジスタ２１の等価回路図であり、図４（ｂ）は、ｐ型トランジスタ２１の断面図である。ｐ型トランジスタ２１は、図４に示すように、ｐ型の半導体基板（ｐ−ｓｕｂ）上に形成され、ｐ＋拡散層である端子（ソース２１ｂ、ドレイン２１ｃ）を備える。ｐ型トランジスタ２１のバルク２１ｄは、ｎ＋拡散層であり、ウェル領域（ｎ−ｗｅｌｌ）と同電位である。ウェル領域（ｎ−ｗｅｌｌ）には、ソース２１ｂとの間、および、ドレイン２１ｃとの間、ｐ型の半導体基板（ｐ−ｓｕｂ）との間に、それぞれ寄生ダイオード２２、２３、２４が形成される。
【００３８】
１−２．動作
図５を参照し、ピークホールド回路１００の動作について説明する。図５は、ピークホールド回路１００の動作による各電圧の時間変化を示すプロットである。
【００３９】
入力電圧Ｖｉｎが、図５のように推移する場合を例に、ピークホールド回路１００の動作を説明する。つまり、本例における入力電圧Ｖｉｎは、時刻ゼロから時刻ｔ１まで単調に増大し、時刻ｔ１においてピーク値を示し、時刻ｔ１以降は、単調に減少するとする。
【００４０】
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い間、つまり、時刻ゼロから時刻ｔ１へ近づく間、第１増幅器６の出力ノード１２の電圧Ｖ１２（第１トランジスタ９のゲートにかかる電圧）は徐々に小さくなり、第１トランジスタ９は徐々にオン状態になる。
【００４１】
ここで反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧であり、時刻ゼロから時刻ｔ１までの間、第２トランジスタ１０のゲートと第３トランジスタ１１のゲートそれぞれにかかる電圧は徐々に大きくなり、第２トランジスタ１０と第３トランジスタ１１はオン状態から徐々にオフ状態となる。
【００４２】
時刻ゼロから時刻ｔ１までの期間において第２トランジスタ１０と第３トランジスタ１１とがオン状態にあるとき、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧Ｖ１４）は、電圧源３の電圧近傍の電圧となり、キャパシタ５に電荷が蓄積（充電）される。
【００４３】
そして、時間が時刻ｔ１に近づくと、第２トランジスタ１０と第３トランジスタ１１は徐々にオフ状態に近づき、逆に第１トランジスタ９は徐々にオン状態に近づく。第１トランジスタ９が徐々にオン状態に近づくことで、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧Ｖ１４）は、電圧源３の電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ１において、電圧Ｖ１４は、出力電圧Ｖｏと同程度の電圧となる。
【００４４】
以上のように出力電圧Ｖｏが入力信号Ｖｉｎの電圧より低い間、第２トランジスタ１０をオン状態とし、第１トランジスタ９をオフ状態にすることで、第３トランジスタ１１のソースとバルク（ウェル領域）の電位を実質的に電圧源３の電圧に等しくする（電圧源３の電圧近傍の電圧にする）ことができる。これにより、入力信号Ｖｉｎに応じてキャパシタ５に電荷を蓄積させる間、第３トランジスタ１１の閾値電圧の上昇が抑制される。
【００４５】
このように第１乃至第３トランジスタ９、１０、１１を動作させることにより、第３トランジスタ１１の基板バイアス効果を小さくすることができる。よって、第３トランジスタ１１の閾値電圧の上昇がよく抑えられる。そのため、ピークホールド回路１００では、入力信号Ｖｉｎによる動作電圧範囲への影響を低減することが可能となっている。
【００４６】
また、出力電圧Ｖｏが入力信号Ｖｉｎの電圧より高い間、つまり、時刻ｔ１以降、第２トランジスタ１０はオフ状態となり、また第１トランジスタ９がオン状態になることにより、第３トランジスタ１１のソースとバルク（ウェル領域）の電位は、出力電圧Ｖｏ近傍の電圧とすることができる。つまり、第３トランジスタ１１のソースとバルク（ウェル領域）との電位差を実質的にゼロに等しくすることができる。これにより、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
【００４７】
一般に、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ５に保持される電荷の量が著しく変動してしまう。
【００４８】
だが、ピークホールド回路１００では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ５に保持される電荷の量が変動することを防止することができ、よって、キャパシタ５に出力電圧Ｖｏを確実に保持させ、ピークホールド回路１００のピーク値検出精度を向上させることが可能になっている。
【００４９】
１−３．まとめ
ピークホールド回路１００では、入力信号Ｖｉｎの電圧よりも出力電圧Ｖｏが低いときには、第３トランジスタ１１のソースとバルク（ウェル領域）を電圧源３の電圧に近づける（実質的に電圧源３の電圧に等しくする）ことで、第３トランジスタ１１の基板バイアス効果を小さくする。これにより、入力信号Ｖｉｎの動作電圧範囲を広く保つことができる。
【００５０】
また、ピークホールド回路１００では、入力信号Ｖｉｎの電圧より出力電圧Ｖｏが高いときには、第１トランジスタ９がオン状態になることで、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧をピークホールド回路１００の出力端子２の電圧（出力電圧Ｖｏ）に近づけることができる。つまり、第３トランジスタ１１のソースとバルク（ウェル領域）との電位差を実質的にゼロに等しくすることができる。これにより、第３トランジスタ１１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ５に保持される電荷の量の変動を防止し、出力電圧Ｖｏを確実に保持し、ピークホールド回路１００のピーク値検出精度を向上させることができる。
【００５１】
実施の形態２．（ピークホールド回路）
２−１．構成
図６は、本発明の実施の形態２によるピークホールド回路の構成を示す回路図である。ピークホールド回路２００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。また、ピークホールド回路２００は、図１に示す実施の形態１のピークホールド回路１００に対し、充電された電荷をリセットするための構成を追加してなる回路である。
【００５２】
ピークホールド回路２００は、図６に示すように、入力端子１と、出力端子２と、反転入力リセット端子２５と、非反転入力リセット端子３２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、７つのトランジスタ９、１０、１１、２６、２７、２８、３１と、を備えて構成される。トランジスタ９、１０、１１、２６、２７、２８、３１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１、２６、２７、２８は、ｐ型ＭＯＳ−ＦＥＴでよく、トランジスタ３１は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、１１は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００５３】
非反転入力リセット端子３２には、ハイまたはローの２値をとりうる電圧（第１リセット信号）ＲＳＴが入力される。反転入力リセット端子２５には、第１リセット信号ＲＳＴを反転させた値を有する第２リセット信号ＲＳＴＢが入力される。ピークホールド回路２００は、第１リセット信号ＲＳＴの値がハイの時、キャパシタ５に蓄積された電荷がリセットされる。
【００５４】
トランジスタ２６（第４トランジスタ）は、そのゲート端子に反転入力リセット端子２５が接続され、ソース端子に、入力端子１と第１増幅器６の非反転入力端子６ａとが接続され、バルク（ウェル領域）に電圧源３が接続され、ドレイン端子に、トランジスタ２７（第５トランジスタ）のソース端子とトランジスタ２８（第６トランジスタ）のドレイン端子が接続される。
【００５５】
トランジスタ３１（第７トランジスタ）は、そのゲート端子に非反転入力リセット端子３２が接続され、ソース端子に、第４トランジスタ２６のソース端子と入力端子１とが接続され、バルクに基準電位４が接続され、ドレイン端子に第４トランジスタ２６のドレイン端子が接続される。
【００５６】
第４トランジスタ２６および第７トランジスタ３１は、相補型スイッチを構成する。相補型スイッチにより、キャパシタ５に充電された電荷をリセットする際のオン抵抗を小さくし、放電可能な電圧範囲を広くする役割を果たす。
【００５７】
第５トランジスタ２７は、そのゲート端子に反転入力リセット端子２５が接続され、ソース端子に、第４トランジスタ２６のドレイン端子と第６トランジスタ２８のドレイン端子とが接続され、バルク（ウェル領域）に第１トランジスタ９のドレイン端子が接続され、ドレイン端子に、キャパシタ５の一端とバッファ回路７の入力端子７ａとが接続される。
【００５８】
第６トランジスタ２８は、そのゲート端子に、第１増幅器６の出力端子６ｃと第１トランジスタ９のゲート端子とが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、第４トランジスタ２６のドレイン端子と第５トランジスタ２７のソース端子とが接続される。
【００５９】
２−２．動作
図７を参照し、ピークホールド回路２００の動作について説明する。図７（ａ）は、ピークホールド回路２００の動作による各電圧の時間変化を示すプロットである。図７（ｂ）は、第１リセット信号ＲＳＴおよび第２リセット信号ＲＳＴＢの値の時間変化を示す図である。
【００６０】
第１リセット信号ＲＳＴは、図７（ｂ）に示すように、時刻ゼロから時刻ｔ１まで電圧源３の電圧近傍の電圧値を有し、時刻ｔ１で基準電位０Ｖ近傍の電圧値にまで立ち下がるものとする。このとき、第２リセット信号ＲＳＴＢは、図７（ｂ）に示すように、第１リセット信号ＲＳＴの値が反転した値を有する。
【００６１】
よって、時刻ゼロから時刻ｔ１までの間、第７トランジスタ３１のゲート端子には、ハイの値を有する第１リセット信号ＲＳＴが入力され、また、第４トランジスタ２６と第５トランジスタ２７のゲート端子には、ローの値を有する第２リセット信号ＲＳＴＢが入力される。
【００６２】
したがって、時刻ゼロから時刻ｔ１までの間、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１とがオン状態になる。
【００６３】
これにより、キャパシタ５の一端に接続されているノード２９における電圧は、入力信号Ｖｉｎと同程度の電圧となる。
【００６４】
このとき、第１増幅器６の出力に接続されたノード１２における電圧Ｖ１２は、図７（ａ）に示すように、０Ｖ近傍の電圧である。また、反転増幅器８の出力に接続されたノード１３における電圧Ｖ１３は、電圧源３の電圧近傍の電圧となる。
【００６５】
よって、第１トランジスタ９と第６トランジスタ２８とはオン状態になる。これにより、第５トランジスタ２７のソース端子と接続される電圧ノード３０と、バルク（ウェル領域）に接続される電圧ノード１４とは、入力信号Ｖｉｎと同程度の電圧になる。
【００６６】
そして、時刻ｔ１で、第１リセット信号ＲＳＴは基準電位０Ｖ近傍の電圧値にまで立ち下がる。よって、時刻ｔ１で、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１はオフ状態になる。
【００６７】
このように、ピークホールド回路２００では、時刻ゼロから時刻ｔ１までの間、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢによって、第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１をオン状態とし、キャパシタ５の一端に接続された電圧ノード２９を、入力信号Ｖｉｎの電圧と同程度の電圧にすることができる。なお、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢの値（電位）を変化させるタイミング（リセット終了のタイミング、図７における時刻ｔ１）は、任意でよいが、入力信号Ｖｉｎの値が最も高くなるタイミングと一致しないことが望まれる。
【００６８】
リセット終了のタイミングである時刻ｔ１から時刻ｔ２まで、キャパシタ５に対する電荷の蓄積（充電）が行われる。以下、キャパシタ５に対する電荷の蓄積（充電）について説明する。
【００６９】
第１増幅器６の出力ノード１２の電圧Ｖ１２は、時刻ｔ１において、０Ｖ付近の電圧から上昇し、その後、時刻ｔ２までの間、徐々に基準電位である０Ｖ付近の電圧に近づく。これにより、第１トランジスタ９と第６トランジスタ２８は、オフ状態から徐々にオン状態になる。
【００７０】
反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧である。よって、電圧Ｖ１３は、時刻ｔ１において、電圧源３の電圧から立ち下がり、その後、時刻ｔ２までの間に、徐々に電圧源３電圧近傍の電圧に近づく。これにより、第２トランジスタ１０と第３トランジスタ１１はオン状態から徐々にオフ状態になる。
【００７１】
時刻ｔ１から時刻ｔ２までの期間であって第２トランジスタ１０と第３トランジスタ１１がオン状態にある間は、第３トランジスタ１１のソースとバルク（ウェル領域）の電圧（ノード１４の電圧）は、電圧源３電圧近傍の電圧となり、キャパシタ５は、電荷の蓄積（充電）を行う。
【００７２】
時刻ｔ２に近づくにつれて、第２トランジスタ１０と第３トランジスタ１１は徐々にオフ状態に近づく。そして、第１トランジスタ９と第６トランジスタ２８は徐々にオン状態に近づく。
【００７３】
第１トランジスタ９が徐々にオン状態に近づくことにより、第３トランジスタ１１のソースとバルク（ウェル領域）にかかる電圧（ノード１４の電圧）は、電圧源３電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ２において、ノード１４の電圧は、出力電圧Ｖｏと同程度の電圧となる。
【００７４】
また、第６トランジスタ２８が徐々にオン状態に近づくことにより、第５トランジスタ２７のソースの電圧（ノード３０の電圧）は、ノード１４の電圧変化と同じように出力電圧Ｖｏと同程度の電圧となる。
【００７５】
２−３．まとめ
このように、ピークホールド回路２００では、リセット期間においては、第１リセット信号ＲＳＴと第２リセット信号ＲＳＴＢを用いて第４トランジスタ２６と第５トランジスタ２７と第７トランジスタ３１をオン状態にして、キャパシタ５の一端に接続された電圧ノード２９の電圧を入力信号Ｖｉｎと同程度の電圧にリセットする。これにより、リセット終了後におけるキャパシタ５の一端に接続される電圧ノード２９の電圧と入力信号Ｖｉｎの電圧との電位差を小さくして、入力信号Ｖｉｎの充電を直ちに開始させることが可能になっている。
【００７６】
また、リセット終了後においては、入力信号Ｖｉｎのピーク値に対応する電荷がキャパシタ５に蓄積（充電）される。そして、入力信号Ｖｉｎのピーク値が検出されると、キャパシタ５の一端と接続された第３トランジスタ１１と第５トランジスタ２７について、そのバルク（ウェル領域）の電位がそれぞれ出力電圧Ｖｏに近づけられる。そうすることで、第３トランジスタ１１と第５トランジスタ２７のそれぞれのドレインとバルク（ウェル）の間に形成される寄生ダイオードにかかる電圧を極めて小さくすることができ、実施の形態１と同様、キャパシタ５に保持された電荷の量が変動することがなく、出力電圧Ｖｏが確実に保持され、もって、ピークホールド回路のピーク値検出精度が向上される。
【００７７】
実施の形態３．（ピークホールド回路）
３−１．構成
図８は、本発明の実施の形態３によるピークホールド回路の構成を示す回路図である。図８に示す実施の形態３によるピークホールド回路３００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路３００は、図１に示す実施の形態１のピークホールド回路１００におけるキャパシタ５に電荷を充電するためのトランジスタ（第２および第３トランジスタ１０および１１）を相補型に変更し、充電速度を向上した回路である。
【００７８】
ピークホールド回路３００は、図８に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、６つのトランジスタ９、１０、１１、３３、３４、３５とを備えて構成される。トランジスタ９、１０、１１、３３、３４、３５は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ９、１０、１１、３３は、ｐ型ＭＯＳ−ＦＥＴでよく、トランジスタ３４、３５は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ９、１０、１１は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００７９】
トランジスタ３３（第４トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、トランジスタ３５（第６トランジスタ）のバルク（ウェル領域）とトランジスタ３４（第５トランジスタ）のドレイン端子とが接続され、バルク（ウェル領域）に電圧源３が接続される。
【００８０】
第５トランジスタ３４は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソースとバルク（ウェル領域）に基準電位４が接続され、ドレイン端子に、第４トランジスタ３３のドレイン端子と第６トランジスタ３５のバルク（ウェル領域）とが接続される。
【００８１】
第６トランジスタ３５は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ソース端子に、第１トランジスタ９のドレイン端子と第２トランジスタ１０のドレイン端子と第３トランジスタ１１のソース端子およびバルク（ウェル領域）とが接続され、ドレイン端子に、第３トランジスタ１１のドレイン端子とキャパシタ５の電荷を充電する一端とが接続され、バルク（ウェル領域）に、第４トランジスタ３３のドレイン端子と第５トランジスタ３４のドレイン端子とが接続される。
【００８２】
第３トランジスタ１１のゲート端子には、反転増幅器８の出力が入力され、第６トランジスタ３５のゲート端子には、第１増幅器６の出力が入力される。よって、第３トランジスタ１１への入力と第６トランジスタ３５のゲート端子への入力とは互いに極性が逆である。第３トランジスタ１１のソース端子および第６トランジスタ３５のソース端子は、共通接続される。第３トランジスタ１１のソース端子および第６トランジスタ３５のドレイン端子もまた、共通接続される。
【００８３】
３−２．動作
第３トランジスタ１１および第６トランジスタ３５は、キャパシタ５に電荷を蓄積（充電）する際のオン抵抗を低くする相補型スイッチの役割を果たす。そのため、ピークホールド回路３００では、ピークホールド回路１００との比較において、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度が向上される。
【００８４】
出力電圧Ｖｏよりも入力信号Ｖｉｎの電圧が低い場合、第５トランジスタ３４がオン状態になることにより、第６トランジスタ３５のバルク（ウェル領域）の電圧は、基準電位４と同程度になる。
【００８５】
そのため、実施の形態１によるピークホールド回路１００と同様、第６トランジスタ３５の基板バイアス効果を小さくすることができ、閾値電圧の上昇が抑制されることにより、入力信号の動作電圧範囲の狭小化に対する影響を低減することができる。
【００８６】
また、出力電圧Ｖｏよりも入力信号Ｖｉｎの電圧が高い場合、第４トランジスタ３３がオン状態になることにより、第６トランジスタ３５のバルク（ウェル領域）の電圧は、出力電圧Ｖｏと同程度になる。
【００８７】
そのため、実施の形態１によるピークホールド回路１００と同様、第６トランジスタ３５のドレインとバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、よって、当該寄生ダイオードに流れるリーク電流を極めて小さくすることができる。
【００８８】
３−３．まとめ
本実施の形態によるピークホールド回路３００は、ピークホールド回路１００と同等の効果を有し、さらに、ピークホールド回路１００との比較において、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度が向上される。
【００８９】
実施の形態４．（ピークホールド回路）
４−１．構成
図９は、本発明の実施の形態４によるピークホールド回路の構成を示す回路図である。図９に示す実施の形態４によるピークホールド回路４００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路４００は、図１に示す実施の形態１のピークホールド回路１００に関し、キャパシタ５を一定電流Ｉ１で充電できる回路に変更したものである。本実施の形態においては、一定電流Ｉ１の大きさを調整することで、動作速度を変更可能である。
【００９０】
ピークホールド回路４００は、図９に示すように、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、定電流源４０と、４つのトランジスタ３６、３７、３８、３９とを備えて構成される。トランジスタ３６、３７、３８、３９は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ３６、３７、３８、３９は、ｐ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【００９１】
トランジスタ３６（第１トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に、トランジスタ３７（第２トランジスタ）のドレイン端子とトランジスタ３８（第３トランジスタ）のバルク（ウェル領域）とが接続され、ソース端子に出力端子２が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００９２】
第２トランジスタ３７は、そのゲート端子に反転増幅器８の出力端子８ｂと第３トランジスタのゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に共通して電圧源３が接続され、ドレイン端子に、第１トランジスタ３６のドレイン端子と第３トランジスタ３８のバルク（ウェル領域）とが接続される。
【００９３】
第３トランジスタ３８は、そのゲート端子に、反転増幅器８の出力端子８ｂと第２トランジスタ３７のゲート端子とが接続され、ソース端子に、定電流源４０とトランジスタ３９（第４トランジスタ）のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の一端が接続され、バルク（ウェル領域）に、第１トランジスタ３６のドレイン端子と第２トランジスタ３７のドレイン端子とが接続される。
【００９４】
第４トランジスタ３９は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に、定電流源４０と第３トランジスタ３８のソース端子とが接続され、ソース端子に出力端子２が接続され、バルク（ウェル領域）に電圧源３が接続される。
【００９５】
定電流源４０は、その一端に、第３トランジスタ３８のソース端子と第４トランジスタドレイン端子とが接続され、他端に電圧源３が接続される。
【００９６】
４−２．動作
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い場合には、第２トランジスタ３７と第３トランジスタ３８とがオン状態になり、第１トランジスタ３６と第４トランジスタ３９とがオフ状態になる。このとき、キャパシタ５の一端に接続されたノード１５には定電流源４０の電流が流れ、キャパシタ５が充電される。
【００９７】
実施の形態４のピークホールド回路４００では、定電流源４０の電流の大きさを変更することによって、キャパシタ５の一端のノード１５を流れキャパシタ５の充電に寄与する電流Ｉ１の大きさを変更することができる。そのため、入力信号Ｖｉｎの周波数に応じて定電流源４０の電流の大きさを変更することによって、高周波数で変動する入力信号Ｖｉｎでも遅れのない程度の充電速度でキャパシタ５を充電することができる。また、過電流によるキャパシタ５の過充電を抑制し、ピークホールド回路４００のピーク値検出精度を向上させることができる。
【００９８】
更に、出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも低い場合には、第３トランジスタ３８のバルク（ウェル領域）は、電圧源３に近いとなる。そのため、第３トランジスタ３８の基板バイアス効果を小さくすることが可能であり、もって、閾値電圧の上昇を抑制して入力信号Ｖｉｎの動作電圧範囲の狭小化を抑制することができる。
【００９９】
次に、出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも高い場合には、第２トランジスタ３７と第３トランジスタ３８とがオフ状態になり、第１トランジスタ３６と第４トランジスタ３９とがオン状態になる。このとき、キャパシタ５に蓄積された電荷による電圧は保持され、バッファ回路７を介して出力端子２に出力電圧Ｖｏが出力される。
【０１００】
また、第３トランジスタ３８のバルク（ウェル領域）の電圧ノード４２の電圧は、出力電圧Ｖｏと同程度になる。そのため、第３トランジスタ３８のドレイン端子とバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差は極めて小さくなり、当該寄生ダイオードを流れるリーク電流を極めて小さくすることができる。
【０１０１】
４−３．まとめ
本実施の形態によるピークホールド回路４００は、ピークホールド回路１００と同等の効果を有し、さらに、キャパシタ５へ電荷を蓄積させる（充電する）場合の充電速度を、例えば、入力信号Ｖｉｎの周波数に適した速さに調整することが容易である。なお、定電流源４０は、入力信号Ｖｉｎの特性（例えば、周波数）に基づいて、定電流の大きさを制御可能でよい。
【０１０２】
実施の形態５．（ピークホールド回路）
５−１．構成
図１０は、本発明の実施の形態５によるピークホールド回路の構成を示す回路図である。図１０に示す実施の形態４によるピークホールド回路５００は、入力信号（入力電圧）Ｖｉｎのピーク値を検出して保持し、当該ピーク値を出力電圧Ｖｏとして出力する回路である。ピークホールド回路５００は、図１に示す実施の形態１のピークホールド回路１００における第１増幅器６を差動増幅器４３に変更することにより同回路１００における反転増幅器８を排し、回路面積の低減を図っている。
【０１０３】
ピークホールド回路５００は、図１０に示すように、入力端子１と、出力端子２と、キャパシタ５と、差動増幅器４３と、バッファ回路７と、３つのトランジスタ４４、４５、４６とを備えて構成される。トランジスタ４４、４５、４６は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ４４、４５、４６は、ｐ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、バッファ回路７は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【０１０４】
差動増幅器４３は、その非反転入力端子４３ａに入力端子１が接続され、反転入力端子４３ｂに、キャパシタ５の電荷を充電する一端とバッファ回路７の入力端子７ａとが接続され、反転出力端子４３ｃにトランジスタ４５（第２トランジスタ）のゲート端子とトランジスタ４６（第３トランジスタ）のゲート端子が接続され、非反転出力端子４３ｄに、トランジスタ４４（第１トランジスタ）のゲート端子が接続される。
【０１０５】
第１トランジスタ４４は、そのゲート端子に差動増幅器４３の非反転出力端子４３ｄが接続され、ソース端子に出力端子２が接続され、ドレイン端子に、第２トランジスタ４５のドレイン端子と第３トランジスタ４６のソース端子およびバルク（ウェル領域）とが接続され、バルク（ウェル領域）に電圧源３が接続される。
【０１０６】
第２トランジスタ４５は、そのゲート端子に、差動増幅器４３の反転出力端子４３ｃと第３トランジスタ４６のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に電圧源３が接続され、ドレイン端子に、第１トランジスタ４４のドレイン端子と第３トランジスタ４６のソース端子およびバルク（ウェル領域）とが接続される。
【０１０７】
第３トランジスタ４６は、そのゲート端子に、差動増幅器４３の反転出力端子４３ｃと第２トランジスタ４５のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に、第１トランジスタ４４のドレイン端子と第２トランジスタ４５のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の電荷を充電する一端と差動増幅器４３の反転入力端子４３ｂとが接続される。
【０１０８】
５−２．動作
図１０に示す本発明の実施の形態５に係るピークホールド回路の動作は、図５を参照して示した実施の形態１のピークホールド回路１００の動作と同様である。差動増幅器４３の非反転出力端子４３ｄの出力ノード４８の電圧の時間変化は、実施の形態１のピークホールド回路１００の第１増幅器６の出力端子６ｃの出力ノード１２の電圧Ｖ１２の時間変化に相当する。また、差動増幅器４３の反転出力端子４３ｃの出力ノード４７の電圧の時間変化は、実施の形態１のピークホールド回路１００の反転増幅器８の出力端子８ｂの出力ノード１３の電圧Ｖ１３の時間変化に相当する。
【０１０９】
５−３．まとめ
本実施の形態のピークホールド回路５００は、実施の形態１のピークホールド回路１００と同様に、第３トランジスタ４６の基板バイアス効果を小さくすることができる。これによって、第３トランジスタ４６の閾値電圧の上昇を抑制し、もって、入力信号Ｖｉｎの動作電圧範囲の狭小化を抑制することができる。また、入力信号Ｖｉｎのピーク値を保持した後においては、第３トランジスタ４６のドレイン端子とバルク（ウェル領域）との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができる。そのため、ピークホールド回路５００では、寄生ダイオードを流れるリーク電流を極めて小さくすることができ、キャパシタ５に保持された電荷の変動を防止し、出力電圧Ｖｏを確実に保持することで、ピークホールド回路のピーク値検出精度を向上させることができる。更に、実施の形態１のピークホールド回路１００における第１増幅器６を差動増幅器４３に変更することで、同回路１００の反転増幅器８に相当する構成要素を排することができるため、回路面積と消費電流とを同回路１００との比較において低減させることができる。
【０１１０】
実施の形態６．（ボトムホールド回路）
６−１．構成
図１１は、本発明の実施の形態６によるボトムホールド回路の構成を示す回路図である。図１１に示す実施の形態６によるボトムホールド回路６００は、入力信号（入力電圧）Ｖｉｎのボトム値を検出して保持し、当該ボトム値を出力電圧Ｖｏとして出力する回路である。
【０１１１】
ボトムホールド回路６００は、図１１に示すように、実施の形態１のピークホールド回路１００と同様な回路構成で実現される。ボトムホールド回路６００は、ボトム値を検出可能とするため、ピークホールド回路１００の極性とは逆の極性を有するように変更されている。
【０１１２】
ボトムホールド回路６００は、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８と、３つのトランジスタ４９、５０、および、５１と、を備えて構成される。トランジスタ４９、５０、５１は、電界効果トランジスタ（ＦＥＴ）でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ４９、５０、５１は、ｎ型ＭＯＳ−ＦＥＴでよい。本実施の形態において、入力端子１と、出力端子２と、キャパシタ５と、第１増幅器６と、バッファ回路７と、反転増幅器８は、実施の形態１によるピークホールド回路１００の対応する構成要素と同じ要素でよい。
【０１１３】
トランジスタ４９（第１トランジスタ）は、そのゲート端子に第１増幅器６の出力端子６ｃが接続され、ドレイン端子に出力端子２が接続され、ソース端子に、トランジスタ５１（第３トランジスタ）のドレイン端子およびバルク（ウェル領域）が接続され、バルク（ウェル領域）に基準電位４が接続される。
【０１１４】
トランジスタ５０（第２トランジスタ）は、そのゲート端子に、反転増幅器８の出力端子８ｂと第３トランジスタ５１のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に基準電位４が接続され、ドレイン端子に、第１トランジスタ４９のソース端子と第３トランジスタ５１のソース端子およびバルク（ウェル領域）とが接続される。
【０１１５】
第３トランジスタ５１は、そのゲート端子に、反転増幅器８の出力端子８ｂと第２トランジスタ５０のゲート端子とが接続され、ソース端子およびバルク（ウェル領域）に、第１トランジスタ４９のソース端子と第２トランジスタ５０のドレイン端子とが接続され、ドレイン端子に、キャパシタ５の電荷を充電する一端とバッファ回路７の入力端子７ａとが接続される。
【０１１６】
６−２．動作
図１２を参照し、ボトムホールド回路６００の動作について説明する。図１２は、ボトムホールド回路６００の動作による各電圧の時間変化を示すプロットである。
【０１１７】
入力電圧Ｖｉｎが、図１２のように推移する場合を例に、ボトムホールド回路６００の動作を説明する。つまり、本例における入力電圧Ｖｉｎは、時刻ゼロから時刻ｔ１まで単調に減少し、時刻ｔ１においてボトム値を示し、時刻ｔ１以降は、単調に増加するとする。また、時刻ゼロにおいて、キャパシタ５は、図示しない電源によって入力信号の最大電圧以上の電圧で充電されているものとする。
【０１１８】
出力電圧Ｖｏが入力信号Ｖｉｎの電圧よりも高い間、つまり、時刻ゼロから時刻ｔ１へ近づく間、第１増幅器６の出力ノード１２の電圧Ｖ１２（第１トランジスタ４９のゲートにかかる電圧）は徐々に大きくなり、第１トランジスタ４９は徐々にオン状態になる。
【０１１９】
ここで反転増幅器８の出力ノード１３の電圧Ｖ１３は、第１増幅器６の出力ノード１２の電圧Ｖ１２を反転した電圧であり、時刻ゼロから時刻ｔ１までの間、第２トランジスタ５０のゲートと第３トランジスタ５１のゲートそれぞれにかかる電圧は徐々に小さくなり、第２トランジスタ５０と第３トランジスタ５１はオン状態から徐々にオフ状態となる。
【０１２０】
時刻ゼロから時刻ｔ１までの期間において第２トランジスタ５０と第３トランジスタ５１とがオン状態にあるとき、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧（ノード５２の電圧Ｖ５２）は、０Ｖである基準電位４の電圧近傍の電圧となり、キャパシタ５の電荷が放電される。
【０１２１】
そして、時間が時刻ｔ１に近づくと、第２トランジスタ５０と第３トランジスタ５１は徐々にオフ状態に近づき、逆に第１トランジスタ４９は徐々にオン状態に近づく。第１トランジスタ４９が徐々にオン状態に近づくことで、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧（ノード５２の電圧Ｖ５２）は、０Ｖである基準電位４の電圧近傍の電圧から徐々に出力電圧Ｖｏ近傍の電圧に近づき、時刻ｔ１において、電圧Ｖ５２は、出力電圧Ｖｏと同程度の電圧となる。
【０１２２】
以上のように出力電圧Ｖｏが入力信号Ｖｉｎの電圧より高い間、第２トランジスタ５０をオン状態とし、第１トランジスタ４９をオフ状態にすることで、第３トランジスタ５１のソースとバルク（ウェル領域）の電位を０Ｖである基準電位４の電圧の近傍の電圧にすることができる。これにより、入力信号Ｖｉｎに応じてキャパシタ５の電荷を放電させる間、第３トランジスタ５１の閾値電圧の上昇が抑制される。
【０１２３】
このように第１乃至第３トランジスタ４９、５０、５１を動作させることにより、第３トランジスタ５１の基板バイアス効果を小さくすることができる。よって、第３トランジスタ５１の閾値電圧の上昇がよく抑えられる。そのため、ボトムホールド回路６００では、入力信号Ｖｉｎによる動作電圧範囲への影響を低減することが可能となっている。
【０１２４】
また、出力電圧Ｖｏが入力信号Ｖｉｎの電圧より低い間、つまり、時刻ｔ１以降、第２トランジスタ５０はオフ状態となり、また第１トランジスタ４９がオン状態になることにより、第３トランジスタ５１のソースとバルク（ウェル領域）の電位は、出力電圧Ｖｏ近傍の電圧とすることができる。これにより、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
【０１２５】
一般に、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ５に保持される電荷の量が著しく変動してしまう。
【０１２６】
だが、ボトムホールド回路６００では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ５に保持される電荷の量が変動することを防止することができ、よって、キャパシタ５に出力電圧Ｖｏを確実に保持させ、ボトムホールド回路６００のボトム値検出精度を向上させることが可能になっている。
【０１２７】
６−３．まとめ
ボトムホールド回路６００では、入力信号Ｖｉｎの電圧よりも出力電圧Ｖｏが高いときには、第３トランジスタ５１のソースとバルク（ウェル領域）を０Ｖである基準電位４の電圧に近づけることで、第３トランジスタ５１の基板バイアス効果を小さくする。これにより、入力信号Ｖｉｎの動作電圧範囲を広く保つことができる。
【０１２８】
また、ボトムホールド回路６００では、入力信号Ｖｉｎの電圧より出力電圧Ｖｏが低いときには、第１トランジスタ４９がオン状態になることで、第３トランジスタ５１のソースとバルク（ウェル領域）の電圧をボトムホールド回路６００の出力端子２の電圧（出力電圧Ｖｏ）に近づけることができる。これにより、第３トランジスタ５１のドレインとバルク（ウェル領域）に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ５に保持される電荷の量の変動を防止し、出力電圧Ｖｏを確実に保持し、ボトムホールド回路６００のボトム値検出精度を向上させることができる。
【産業上の利用可能性】
【０１２９】
なお、本実施の形態のボトムホールド回路６００は、実施の形態１のピークホールド回路１００の極性を逆転させて構成されているが、同様にして、実施の形態２乃至５のピークホールド回路２００、３００、４００、５００の極性を逆転させることで、ピークホールド回路２００、３００、４００、５００のいずれかの構成と対応した構成を有するボトムホールド回路を構成することも当業者であれば容易である。
【０１３０】
本発明は、ピークホールド回路やボトムホールド回路といったホールド回路として有用である。
【符号の説明】
【０１３１】
１ ：入力端子
２ ：出力端子
３ ：電圧源
４ ：基準電位
５ ：キャパシタ
６ ：第１増幅器
７ ：バッファ回路
８ ：反転増幅器
９ ：第１トランジスタ
１０ ：第２トランジスタ
１１ ：第３トランジスタ
１６ ：第２増幅器
１７ ：基準電圧源
１８ ：抵抗
１９ ：抵抗
２０ ：第３増幅器
２１ ：ｐ型トランジスタ
２２ ：寄生ダイオード
２３ ：寄生ダイオード
２４ ：寄生ダイオード
２５ ：反転入力リセット端子
２６ ：第４トランジスタ
２７ ：第５トランジスタ
２８ ：第６トランジスタ
３１ ：第７トランジスタ
３２ ：非反転入力リセット端子
３３ ：第４トランジスタ
３４ ：第５トランジスタ
３５ ：第６トランジスタ
３６ ：第１トランジスタ
３７ ：第２トランジスタ
３８ ：第３トランジスタ
３９ ：第４トランジスタ
４０ ：定電流源
４３ ：差動増幅器
４４ ：第１トランジスタ
４５ ：第２トランジスタ
４６ ：第３トランジスタ
４９ ：第１トランジスタ
５０ ：第２トランジスタ
５１ ：第３トランジスタ
１００ ：ピークホールド回路（実施の形態１）
２００ ：ピークホールド回路（実施の形態２）
３００ ：ピークホールド回路（実施の形態３）
４００ ：ピークホールド回路（実施の形態４）
５００ ：ピークホールド回路（実施の形態５）
６００ ：ボトムホールド回路（実施の形態６）
ＲＳＴ ：第１リセット信号
ＲＳＴＢ：第２リセット信号
Ｖ３ ：電圧源３の電圧
Ｖ１２ ：ノード１２の電圧
Ｖ１３ ：ノード１３の電圧
Ｖ１４ ：ノード１４の電圧
Ｖ５２ ：ノード５２の電圧
Ｖｉｎ ：入力信号（入力電圧）
Ｖｏ ：出力電圧
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１に記載のホールド回路。
【請求項３】
前記出力電圧が前記入力信号の電圧よりも低い場合に、前記第１トランジスタがオフ状態になりかつ前記第２トランジスタがオン状態になる、
請求項２に記載のホールド回路。
【請求項４】
前記出力電圧が前記入力信号の電圧よりも高い場合に、前記第１トランジスタがオン状態になりかつ前記第２トランジスタがオフ状態になる、
請求項２に記載のホールド回路。
【請求項５】
さらに、
リセット信号が入力される非反転リセット端子と、
前記リセット信号に対して値が反転した信号である反転リセット信号が入力される反転リセット端子と、
ゲート端子に前記反転リセット端子が接続され、ソース端子に、前記入力信号が入力される入力端子と前記増幅器の非反転入力端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
ゲート端子に前記反転リセット端子が接続され、ソース端子に前記第４トランジスタのドレイン端子が接続され、バルクに前記第１トランジスタのドレイン端子が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第５トランジスタと、
ゲート端子に、前記増幅器の出力端子と前記第１トランジスタのゲート端子とが接続され、ソース端子に、前記バッファ回路の出力端子と前記第１トランジスタのソース端子とが接続され、ドレイン端子に、前記第４トランジスタのドレイン端子と前記第５トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第６トランジスタと、
ゲート端子に前記非反転リセット端子が接続され、ソース端子に、前記第４トランジスタのソース端子と前記入力信号が入力される入力端子とが接続され、ドレイン端子に、前記第４トランジスタのドレイン端子と前記第５トランジスタのソース端子と前記第６トランジスタのドレイン端子とが接続され、バルクに前記基準電位が接続された第７トランジスタと、
を有する請求項２に記載のホールド回路。
【請求項６】
前記第４トランジスタ、前記第５トランジスタ、および、前記第６トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記第７トランジスタは、ｎ型ＭＯＳ−ＦＥＴである、
請求項５に記載のホールド回路。
【請求項７】
さらに、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記バッファ回路の出力端子と前記第１トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子およびバルクに前記基準電位が接続され、ドレイン端子に前記第４トランジスタのドレイン端子が接続された第５トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子と前記第３トランジスタのソース端子およびバルクとが接続され、ドレイン端子に、前記第３トランジスタのドレイン端子と前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第４トランジスタのドレイン端子と前記第５トランジスタのドレイン端子とが接続された第６トランジスタと、
を有する請求項２に記載のホールド回路。
【請求項８】
前記第４トランジスタは、ｐ型ＭＯＳ−ＦＥＴであり、
、前記第５トランジスタ、および、前記第６トランジスタは、いずれもｎ型ＭＯＳ−ＦＥＴである、
請求項７に記載のホールド回路。
【請求項９】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に、前記反転増幅器の出力端子が接続され、ソース端子に定電流源が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続された第３トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、ドレイン端子に、前記定電流源と前記第３トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
を有するホールド回路。
【請求項１０】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および、前記第４トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項９に記載のホールド回路。
【請求項１１】
入力信号が入力される入力端子と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
非反転入力端子に前記入力信号が入力される入力端子が接続され、反転入力端子に前記キャパシタの前記一端が接続された差動増幅器と、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記差動増幅器の非反転出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項１２】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１１に記載のホールド回路。
【請求項１３】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに前記基準電位が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子とバルクに前記基準電位が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項１４】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｎ型ＭＯＳ−ＦＥＴであり、
前記入力信号のボトム値に等しい電圧を保持し、前記ボトム値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１３に記載のホールド回路。
【請求項１】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１に記載のホールド回路。
【請求項３】
前記出力電圧が前記入力信号の電圧よりも低い場合に、前記第１トランジスタがオフ状態になりかつ前記第２トランジスタがオン状態になる、
請求項２に記載のホールド回路。
【請求項４】
前記出力電圧が前記入力信号の電圧よりも高い場合に、前記第１トランジスタがオン状態になりかつ前記第２トランジスタがオフ状態になる、
請求項２に記載のホールド回路。
【請求項５】
さらに、
リセット信号が入力される非反転リセット端子と、
前記リセット信号に対して値が反転した信号である反転リセット信号が入力される反転リセット端子と、
ゲート端子に前記反転リセット端子が接続され、ソース端子に、前記入力信号が入力される入力端子と前記増幅器の非反転入力端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
ゲート端子に前記反転リセット端子が接続され、ソース端子に前記第４トランジスタのドレイン端子が接続され、バルクに前記第１トランジスタのドレイン端子が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第５トランジスタと、
ゲート端子に、前記増幅器の出力端子と前記第１トランジスタのゲート端子とが接続され、ソース端子に、前記バッファ回路の出力端子と前記第１トランジスタのソース端子とが接続され、ドレイン端子に、前記第４トランジスタのドレイン端子と前記第５トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第６トランジスタと、
ゲート端子に前記非反転リセット端子が接続され、ソース端子に、前記第４トランジスタのソース端子と前記入力信号が入力される入力端子とが接続され、ドレイン端子に、前記第４トランジスタのドレイン端子と前記第５トランジスタのソース端子と前記第６トランジスタのドレイン端子とが接続され、バルクに前記基準電位が接続された第７トランジスタと、
を有する請求項２に記載のホールド回路。
【請求項６】
前記第４トランジスタ、前記第５トランジスタ、および、前記第６トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記第７トランジスタは、ｎ型ＭＯＳ−ＦＥＴである、
請求項５に記載のホールド回路。
【請求項７】
さらに、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記バッファ回路の出力端子と前記第１トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子およびバルクに前記基準電位が接続され、ドレイン端子に前記第４トランジスタのドレイン端子が接続された第５トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子と前記第３トランジスタのソース端子およびバルクとが接続され、ドレイン端子に、前記第３トランジスタのドレイン端子と前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第４トランジスタのドレイン端子と前記第５トランジスタのドレイン端子とが接続された第６トランジスタと、
を有する請求項２に記載のホールド回路。
【請求項８】
前記第４トランジスタは、ｐ型ＭＯＳ−ＦＥＴであり、
、前記第５トランジスタ、および、前記第６トランジスタは、いずれもｎ型ＭＯＳ−ＦＥＴである、
請求項７に記載のホールド回路。
【請求項９】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に、前記反転増幅器の出力端子が接続され、ソース端子に定電流源が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続された第３トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、ドレイン端子に、前記定電流源と前記第３トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第４トランジスタと、
を有するホールド回路。
【請求項１０】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および、前記第４トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項９に記載のホールド回路。
【請求項１１】
入力信号が入力される入力端子と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
非反転入力端子に前記入力信号が入力される入力端子が接続され、反転入力端子に前記キャパシタの前記一端が接続された差動増幅器と、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記差動増幅器の非反転出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第１トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項１２】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｐ型ＭＯＳ−ＦＥＴであり、
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１１に記載のホールド回路。
【請求項１３】
入力信号が入力される入力端子と、
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに前記基準電位が接続された第１トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子とバルクに前記基準電位が接続され、ドレイン端子に前記第１トランジスタのドレイン端子が接続された第２トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第３トランジスタと、
を有するホールド回路。
【請求項１４】
前記第１トランジスタ、前記第２トランジスタ、および、前記第３トランジスタは、いずれもｎ型ＭＯＳ−ＦＥＴであり、
前記入力信号のボトム値に等しい電圧を保持し、前記ボトム値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項１３に記載のホールド回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２２７６７４（Ｐ２０１２−２２７６７４Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２６４７（Ｐ２０１１−９２６４７）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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