信号処理装置及び信号処理方法
【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置及び信号処理方法に関し、特に、発生させる発振周波数が、所望の発振周波数にロック（固定）されているロック状態を維持したまま、発生させる発振周波数の特性を粗調整（変更）できるようにした信号処理装置及び信号処理方法に関する。
【背景技術】
【０００２】
従来、入力された所定の周波数のクロック信号であるリファレンス信号に同期するクロック信号を出力するPLL(phase lock loop)回路が存在する。
【０００３】
図１は、従来のPLL回路１を示している。
【０００４】
このPLL回路１は、フェーズディテクタ（phase detector）２１、チャージポンプ（charge pump）２２、ループフィルタ（loop filter）２３、VCO(voltage controlled oscillator、電圧制御発振回路)２４、及び1/n分周器２５により構成される。
【０００５】
フェーズディテクタ２１には、外部からのリファレンス信号、及び、1/n分周器２５からの1/n倍に逓倍後のクロック信号が入力される。
【０００６】
フェーズディテクタ２１は、入力されたリファレンス信号と、1/n分周器２５からのクロック信号の位相を比較し、それらの位相の差を表す位相差情報として、UP信号及びDOWN信号（以下、DN信号という）をチャージポンプ２２に入力する。
【０００７】
ここで、UP信号は、クロック信号に対するリファレンス信号の位相の進み分を表す信号である。また、UP信号のレベルは、クロック信号に対してリファレンス信号の位相が進んでいる場合にH(high)レベルとなり、進んでいない場合にL(low)レベルとなる。
【０００８】
さらに、DN信号は、クロック信号に対するリファレンス信号の位相の遅れ分を表す信号である。また、DN信号のレベルは、クロック信号に対してリファレンス信号の位相が遅れている場合にHレベルとなり、遅れていない場合にLレベルとなる。
【０００９】
チャージポンプ２２は、フェーズディテクタ２１からのUP信号のレベルがHレベルである場合、ループフィルタ２３に対して電流を流し込み、これにより、ループフィルタ２３に電荷が蓄積される。
【００１０】
また、チャージポンプ２２は、フェーズディテクタ２１からのDN信号のレベルがHレベルである場合、ループフィルタ２３から電流を引き込み、これにより、ループフィルタ２３に蓄積された電荷が放出される。
【００１１】
ループフィルタ２３は、ループ制御を安定させるための回路であり、チャージポンプ２２により変更されるDC(direct current)電圧に重畳された高域成分を削除し、シングルエンドのVCO制御電圧として、VCO２４に入力（印加）する。
【００１２】
VCO２４は、ループフィルタ２３からのVCO制御電圧に対応する発振周波数を発生させる。VCO２４は、発生させた発振周波数のクロック信号を、シングルエンドにより、外部に出力するとともに、1/n分周器２５に出力する。
【００１３】
1/n分周器２５は、VCO２４からのクロック信号を1/n倍に逓倍し、その結果得られる逓倍後のクロック信号を、フェーズディテクタ２１にフィードバック（入力）する。
【００１４】
上述したPLL回路１において、例えばVCO２４が、500[MHz]乃至1000[MHz]の範囲内で発振周波数を発生させるものであれば、リファレンス信号の周波数が500[MHz]から1000[MHz]に連続的に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる。
【００１５】
しかし、PLL回路１において、リファレンス信号の周波数が1000[MHz]よりも高い周波数に変化した場合には、VCO２４は、リファレンス信号の周波数と等しい発振周波数を発生させることができない。
【００１６】
次に、図２は、リファレンス信号の周波数がより広範囲に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる、従来の差動構成によるPLL回路４１を示している。
【００１７】
なお、図中、図１のPLL回路１に対応する部分については同一の符号を付してあり、以下、その説明は、適宜省略する。
【００１８】
すなわち、このPLL回路４１は、VCO２４に代えて、VCO６３が設けられているとともに、新たにコンパレータ６１、及びVCO粗調整回路６２が設けられている他は、図１のPLL回路１と同様に構成されている。
【００１９】
コンパレータ６１には、ループフィルタ２３から入力されるVCO制御電圧として、差動電圧(VCNT-VCNTX)が入力される。
【００２０】
コンパレータ６１は、ループフィルタ２３からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較し、その比較結果を、VCO粗調整回路６２に入力する。
【００２１】
VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、ループフィルタ２３からVCO６３に入力されるVCO制御電圧に応じて変化する発振周波数の特性を示すVCO制御電圧特性を粗調整する。
【００２２】
VCO６３は、VCO粗調整回路６２により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ２３からのVCO制御電圧に対応する発振周波数を発生させ、発生させた発振周波数のクロック信号を、外部に出力するとともに、1/n分周器２５に出力する。
【００２３】
図３は、VCO６３の回路構成を示している。
【００２４】
VCO６３は、キャパシタ８１a乃至８１d、NMOS(negative-channel metal oxide semiconductor)トランジスタ（以下、NMOSともいう）８２a乃至８２d、キャパシタ８３a乃至８３d、NMOS８４及び８５、抵抗８６乃至８８、PMOS(positive-channel metal oxide semiconductor)トランジスタ（以下、PMOSともいう）８９、コイル９０及び９１、キャパシタ９２、バラクタ９３及び９４、並びにキャパシタ９５により構成される。
【００２５】
NMOS８２aのゲートは、VCO粗調整回路６２の一端と接続されており、NMOS８２aのソースは、キャパシタ８１aの一端と接続されている。また、NMOS８２aのドレインは、キャパシタ８３aの一端と接続されている。NMOS８２b乃至８２dについても、NMOS８２aと同様である。
【００２６】
なお、以下の説明において、NMOS８２a乃至８２dを区別する必要がない場合には、NMOS８２a乃至８２dを、単に、NMOS８２ともいう。
【００２７】
キャパシタ８１aは、VCO６３の出力端子のうちの一方、コイル９０の一端、キャパシタ９２の一端、NMOS８４のドレイン、NMOS８５のゲートに接続されている。キャパシタ８１b乃至８１dについても同様である。
【００２８】
キャパシタ８３aは、VCO６３の出力端子のうちの他方、コイル９１の一端、キャパシタ９５の一端、NMOS８４のゲート、NMOS８５のドレインに接続されている。キャパシタ８３b乃至８３dについても同様である。
【００２９】
なお、以下の説明において、キャパシタ８１a乃至８１dを区別する必要がない場合には、キャパシタ８１a乃至８１dを、単に、キャパシタ８１ともいう。また、キャパシタ８３a乃至８３dを区別する必要がない場合には、キャパシタ８３a乃至８３dを、単に、キャパシタ８３ともいう。
【００３０】
NMOS８４のソースは、NMOS８５のソースと接続されている。また、NMOS８４及び８５のソースには、低電位の基準電位VSSが接続されている。
【００３１】
PMOS８９のソースには、高電位の基準電位VDDが接続されている。PMOS８９のドレインには、コイル９０の一端（キャパシタ８１aが接続されている一端とは異なる一端）、及びコイル９１の一端（キャパシタ８３aが接続されている一端とは異なる一端）が接続されている。
【００３２】
バラクタ９３の一端には、抵抗８７の一端、及びキャパシタ９２の一端（キャパシタ８１aが接続されている一端とは異なる一端）が接続されている。
【００３３】
バラクタ９３の他端（バラクタ９３の一端とは異なる一端）には、抵抗８６の一端、及びバラクタ９４の一端が接続されている。
【００３４】
バラクタ９３は、ループフィルタ２３からのVCO制御電圧に基づいて、例えば図４に示すような容量特性により、バラクタ容量を変化させる。
【００３５】
次に、図４を参照して、バラクタ９３の容量特性について説明する。なお、バラクタ９４も、その容量特性は、バラクタ９３と同様である。
【００３６】
図４は、バラクタ９３の一端の電圧VCNTと、バラクタ９３の他端（バラクタ９３の一端とは異なる一端）の電圧VCNTXとの電圧差（VCNT-VCNTX）を示すVCO制御電圧に応じて、バラクタ９３のバラクタ容量が変化する容量特性の一例を示している。
【００３７】
図４に示す容量特性では、下限値REFDNから上限値REFUPまでの範囲内において、VCO制御電圧が大きく（高く）なる程に、バラクタ容量は減少する。
【００３８】
バラクタ９４の他端（バラクタ９４の一端とは異なる一端）には、抵抗８８の一端、及びキャパシタ９５の一端（キャパシタ８３aが接続されている一端とは異なる一端）が接続されている。
【００３９】
バラクタ９３は、ループフィルタ２３からのVCO制御電圧に基づいて、図４に示すような容量特性で、バラクタ容量を変化させる。
【００４０】
同様に、バラクタ９４は、ループフィルタ２３からのVCO制御電圧に基づいて、図４に示すような容量特性で、バラクタ容量を変化させる。
【００４１】
これにより、ループフィルタ２３からVCO６３に入力されるVCO制御電圧に応じて、VCO６３により発生される発振周波数を連続的に変化させることができる。
【００４２】
また、NMOS８２は、VCO粗調整回路６２からの、オン状態又はオフ状態のいずれか一方に変更させるための状態変化電圧により、NMOS８２がオン状態とされたり、NMOS８２がオフ状態とされる。これにより、VCO制御電圧特性が粗調整される。
【００４３】
なお、状態変化電圧としては、NMOS８２をオン状態からオフ状態に変更させるためのオフ状態変化電圧、及びNMOS８２をオフ状態からオン状態に変更させるためのオン状態変化電圧が存在する。
【００４４】
また、NMOS８２の状態において、オン状態とは、NMOS８２のゲート電圧が高電位の電位VDD以上である状態をいい、オフ状態とは、NMOS８２のゲート電圧が低電位の電位VSS以下である状態をいう。
【００４５】
次に、図５は、NMOS８２のオン状態又はオフ状態に対応して、VCO制御電圧特性が粗調整される様子を示している。
【００４６】
図５には、横軸をVCO制御電圧とし、縦軸をVCO２４により発生される発振周波数としたときに定義される複数のVCO制御電圧特性として、特性Ａ、特性Ｂ、特性Ｃ、特性Ｄ、及び特性Ｅが示されている。
【００４７】
なお、VCO制御電圧特性は、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい範囲を示す動作レンジ内において、VCO６３等により用いられる。
【００４８】
これは、動作レンジ内においては、動作レンジ外における場合と比較して、周波数ゲイン（VCO制御電圧に対する発振周波数の変化の割合）が一定であるため、PLL回路のループ特性を一定に保つことができることによる。これにより、ループ特性を一定に保てずにジッタを増加させてしまうことを回避することが可能となる。これらのことは、後述する他の図面についても同様である。
【００４９】
VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、VCO６３を制御して、VCO制御電圧特性を粗調整する。すなわち、VCO粗調整回路６２は、状態変化電圧を、NMOS８２（例えば、NMOS８２a）のゲートに入力し、NMOS８２をオン状態又はオフ状態にして、対応するキャパシタ８１及び８３（例えば、キャパシタ８１a及び８３a）のキャパシタ容量を変化させることにより、発振周波数のVCO制御電圧特性を粗調整する。
【００５０】
具体的には、VCO粗調整回路６２が、NMOS８２a乃至８２dすべてをオフ状態とすると、VCO制御電圧特性は特性Ａとなる。また、NMOS８２a乃至８２dのうちの１つをオン状態とし、残りの３つをオフ状態とすると、VCO制御電圧特性は特性Ｂとなる。
【００５１】
NMOS８２a乃至８２dのうちの２つをオン状態とし、残りの２つをオフ状態とすると、VCO制御電圧特性は特性Ｃとなる。また、NMOS８２a乃至８２dのうちの３つをオン状態とし、残りの１つをオフ状態とすると、VCO制御電圧特性は特性Ｄとなる。さらに、NMOS８２a乃至８２dすべてをオン状態とすると、VCO制御電圧特性は特性Ｅとなる。
【００５２】
なお、PLL回路４１では、VCO制御電圧特性を、特性Ａ、特性Ｂ、特性Ｃ、特性Ｄ、及び特性Ｅのいずれかに粗調整することができるため、VCO制御電圧特性が１つだけ（例えば、特性Ａだけ）であるPLL回路１と比較して、広範囲の発振周波数を発生させることが可能である。
【００５３】
また、状態変化電圧にノイズ電圧が生じたとしても、状態変化電圧が、オン状態に変更させるためのオン状態変化電圧（レベルがHレベルの信号）であるのか、オフ状態に変更させるためのオフ状態変化電圧（レベルがLレベルの信号）であるのかを識別できないほどに変形することは殆どない。このため、VCO６３のNMOS８２a乃至８２dは、ノイズに強い構成となっている。
【００５４】
VCO６３は、VCO粗調整回路６２により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ２３から入力されるVCO制御電圧に対応する発振周波数を発生させる。
【００５５】
また、VCO６３は、1/n分周器２５のnがn=1である場合（1/n分周器２５が、クロック信号を１倍に逓倍する場合）に、動作レンジ内で、発生させる発振周波数と、リファレンス信号の周波数とが一致したとき、リファレンス信号の周波数と一致する発振周波数を発生し続けるロック状態を維持するように動作する（以下、説明簡略化のため、特に指定のない限り、1/n分周器２５のnをn=1と仮定して説明する）。
【００５６】
これにより、リファレンス信号の周波数と、VCO６３が発生させる発振周波数とが一致し、ループが安定した状態となる。なお、以下の説明では、リファレンス信号の周波数と一致するロック状態の発振周波数を、ロック周波数ともいう。
【００５７】
なお、上述したPLL回路１及びPLL回路４１により、発振周波数を発生させる技術の他に、バラクタや駆動電流値を温度変化に応じて変化させる温度補償を行うことにより、発振周波数を一定に制御する制御方式が存在する（例えば、特許文献１を参照）。
【００５８】
【特許文献１】特表２００７−５３１４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００５９】
ところで、PLL回路４１(のVCO６３)によりロック状態が維持されている場合に、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じて、VCO制御電圧特性が変化し、ロック状態が解除されてしまうことがある。
【００６０】
次に、ロック状態が解除されてしまうときの例について、図６及び図７を参照して説明する。
【００６１】
図６は、特性Ｅにおいて、上限値REFUPの近くでロック状態となっているときの動作点（黒丸で示す）を示している。なお、動作点は、VCO制御電圧に対応して、VCO６３が発生させる発振周波数を示している。
【００６２】
また、図６は、図５の場合と同様に構成されているが、図面が煩雑になるのを避けるために、特性Ａ及びＢの図示は省略している。
【００６３】
図７は、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、VCO制御電圧特性が変化してしまうときの一例を示している。
【００６４】
図７に示すように、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Ｅが、点線で示す特性Ｅ'に変化するとともに、特性Ｄが、点線で示す特性Ｄ'に変化する。なお、特性Ａ、特性Ｂ、及び特性Ｃについても同様に変化する。
【００６５】
したがって、例えば、動作点が、図６に示したように、上限値REFUPの近くでロック状態となっている場合、すなわち、図７においては、動作点が特性Ｅ上の位置１に存在する場合において、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Ｅが、特性Ｅ'に変化すると、その変化に追従する形で、ループフィルタ２３からVCO６３に入力されるVCO制御電圧が変化し、動作点は、ロック状態を維持したまま、位置１から位置２に移動する。
【００６６】
動作点が位置２に移動すると、動作点に対応するVCO制御電圧は上限値REFUPを超えて動作レンジの範囲外となるため、VCO制御電圧特性は、VCO粗調整回路６２により、特性Ｅ'から特性Ｄ'に粗調整される。
【００６７】
このとき、理想的には、ロック状態を維持したまま、特性Ｅ'上の位置２から、特性Ｄ'上の位置４に直接、移動させることが望ましいが、現実的には、VCO制御電圧を急激に変化させることができないため、不可能である。
【００６８】
したがって、動作点は位置２から位置３に移動し、その後、位置４に移動することになる。したがって、位置３に移動したことにより、動作点のロック状態が一旦解除されることになる。
【００６９】
このロック状態の解除のため、例えば、PLL回路４１が出力するクロック信号に同期して、一定のビットレートにより高速にデータを伝送するHDMI（High Definition Multimedia Interface）（Ｒ）等の通信インタフェースでは、出力データの波形の劣化、出力データの損失等が生じてしまい、映像が途切れる不具合等が発生してしまう。
【００７０】
また、上述した従来の制御方式では、温度補償を行うことにより、温度変化に起因して、ロック状態が解除されることを抑止することはできるかもしれないが、電源電圧の変動、PLL回路４１のVCO６３を構成するLSI(large scale integration)外部から供給される基準電圧やバイアス電流等の変動が生じた場合には、やはり、ロック状態を維持したまま、動作点を移動させることができない。
【００７１】
本発明は、このような状況に鑑みてなされたものであり、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できるようにするものである。
【課題を解決するための手段】
【００７２】
本発明の一側面の信号処理装置は、所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成する状態変化電圧生成手段と、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換する変換手段と、制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator）であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する入力手段とを含む。
【００７３】
前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第２の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第２の状態変化電圧の入力を再開させる制御手段をさらに設けることができる。
【００７４】
前記変換手段では、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換することができる。
【００７５】
本発明の一側面の信号処理方法は、前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成し、前記変換手段が、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換し、前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力するステップを含む。
【００７６】
本発明の一側面においては、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧が生成され、生成された前記第１の状態変化電圧が、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換され、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧が入力される。
【発明の効果】
【００７７】
本発明によれば、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できる。
【発明を実施するための最良の形態】
【００７８】
以下、図面を参照して、本実施の形態について説明する。
【００７９】
図８は、本発明の第１の実施の形態であるPLL回路１１１の構成例を示している。
【００８０】
なお、PLL回路１１１と、図２に示された従来のPLL回路４１の構成要素のうち、共通するものについては同一の符号を付しているので、その説明は適宜省略する。
【００８１】
すなわち、PLL回路１１１において、新たにLPF１３１a乃至１３１d、及びバッファ１３２が追加して設けられている他は、従来のPLL回路４１と同様に構成されている。
【００８２】
また、LPF１３１a乃至１３１dには、それぞれ、対応するVCO６３のNMOS８２が接続されている。すなわち、LPF１３１aにはNMOS８２aが、LPF１３１bにはNMOS８２bが、LPF１３１cにはNMOS８２cが、LPF１３１dにはNMOS８２dが、それぞれ接続されている。
【００８３】
LPF１３１aには、VCO粗調整回路６２から、状態変化電圧が入力される。
【００８４】
LPF１３１aは、VCO粗調整回路６２からの状態変化電圧に対して、ローパスフィルタを用いたローパスフィルタリング処理を行い、ローパスフィルタリング処理後の状態変化電圧を、NMOS８２aのゲートに入力する。
【００８５】
なお、LPF１３１b乃至１３１dは、LPF１３１aと同様の処理を行うため、説明は省略する。
【００８６】
バッファ１３２には、VCO６３から、発生させた発振周波数のクロック信号が、差動により入力される。バッファ１３２は、VCO６３からのクロック信号をAC(alternating current)カップリングして増幅した後、外部に出力するとともに、1/n分周器２５に出力する。
【００８７】
次に、図９を参照して、従来のPLL回路４１のように、VCO粗調整回路６２が出力する状態変化電圧をVCO６３のNMOS８２aに直接、入力した場合と、VCO粗調整回路６２が出力する状態変化電圧を、LPF１３１aを介してVCO６３のNMOS８２aに間接的に入力した場合とで、NMOS８２aのゲート電圧がどのように変化するかを説明する。
【００８８】
図９Aには、VCO粗調整回路６２が出力する状態変化電圧として、NMOS８２aをオン状態からオフ状態に変化させるオフ状態変化電圧が示されている。
【００８９】
なお、図９Aにおいて、横軸は時刻を表し、縦軸は、NMOS８２aのゲートに入力されるオフ状態変化電圧のレベルを表している。これは、図９Bについても同様である。
【００９０】
図９Aに示すオフ状態変化電圧は、NMOS８２aのゲートに入力されたときに、タイミングtにおいて、NMOS８２aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに不連続に変化させる電圧を表している。
【００９１】
NMOS８２aがオン状態であって、図９Aに示すオフ状態変化電圧がNMOS８２aのゲートに入力されたとき、NMOS８２aがオン状態からオフ状態となるように、NMOS８２aのゲート電圧は、タイミングtにおいて急激に変化する。
【００９２】
図９Bには、LPF１３１aによるローパスフィルタリング処理後のオフ状態変化電圧が示されている。
【００９３】
図９Bに示すオフ状態変化電圧は、タイミングｔからタイミングt+αまでの期間において、NMOS８２aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに、予め決められた変化率（所定の時間に対するNMOS８２aのゲート電圧の変化の割合）で、連続的に変化させる電圧を表している。なお、変化率としては、PLL回路１１１を製造する製造業者等により、予め求められた変化率として、動作点のロック状態が解除されずに、NMOS８２aのゲート電圧を変化させる変化率が採用される。
【００９４】
NMOS８２aがオン状態であって、図９Bに示すオフ状態変化電圧がNMOS８２aのゲートに入力されたとき、NMOS８２aがオン状態からオフ状態となるように、NMOS８２aのゲート電圧は、タイミングｔからタイミングt+αまでの期間において、予め決められた変化率で緩やかに変化する。
【００９５】
なお、NMOS８２b乃至８２dについても、NMOS８２aと同様のことがいえる。
【００９６】
さらに、オン状態変化電圧についても、図９を参照して説明したオフ状態変化電圧と同様のことがいえる。
【００９７】
次に、図１０は、図９Bに示すオフ状態変化電圧により、NMOS８２がオン状態からオフ状態にされたことに対応して、動作点が移動する様子を示している。
【００９８】
なお、図１０において、NMOS８２a乃至８２dは、すべてオン状態とされており、VCO制御電圧特性は特性Ｅとされていることを前提として、VCO制御電圧特性を、特性Ｅから特性Ｄに粗調整する場合について説明する。
【００９９】
また、図１０では、図面が煩雑になるのを避けるため、特性Ｅから特性Ｄに粗調整される過程で変化するVCO制御電圧特性として、特性Ｅ0乃至Ｅ7のみを図示している。
【０１００】
PLL回路１１１のVCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことにより、動作点に対応するVCO制御電圧が上限値REFUPを超えて、動作点が位置aに移動した場合、VCO粗調整回路６２は、現在の特性Ｅよりも高い発振周波数を発生するVCO制御電圧特性に変化させるために、LPF１３１a乃至１３１dのうちの１つ（例えば、LPF１３１a）に、図９Aに示したオフ状態変化電圧を入力する。
【０１０１】
LPF１３１aは、VCO粗調整回路６２からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、図９Bに示したような処理後のオフ状態変化電圧を得て、NMOS８２aに入力する。
【０１０２】
NMOS８２aのゲート電圧は、LPF１３１aからローパスフィルタリング処理後のオフ状態変化電圧が入力されたことに対応して、タイミングtにおける電位1200[mV]（=基準電位VDD）から、タイミングtからタイミングt+αまでの期間に、所定の間隔で電位1000[mV],900[mV],800[mV],700[mV],600[mV],500[mV],400[mV], 300[mV]となり、タイミングt+αにおいて電位0[mV]（=基準電位VSS）となる。
【０１０３】
これにより、VCO制御電圧特性は、NMOS８２aのゲート電圧の変化に対応して、タイミングtにおける現在の特性Ｅから、特性Ｅ0、特性Ｅ1、特性Ｅ2、特性Ｅ3、特性Ｅ4、特性Ｅ5、特性Ｅ6、及び特性Ｅ7にゆっくりと変化し、さらに、タイミングt+αにおいて特性Ｄに変化する。
【０１０４】
したがって、例えば、VCO制御電圧特性が、特性Ｅから特性Ｄに粗調整される場合、動作点は、ロック状態を維持したまま、特性Ｅから、特性Ｅ0、特性Ｅ1、特性Ｅ2、特性Ｅ3、特性Ｅ4、特性Ｅ5、特性Ｅ6、特性Ｅ7、及び特性Ｄ上を移動する。
【０１０５】
すなわち、特性Ｅ0乃至Ｅ7において、動作点は、ロック状態を維持したまま、位置aから、位置b，c，d，e，f，g、及びhの順序で移動する。
【０１０６】
なお、動作点が、ロック状態を維持したまま、特性Ｅ乃至Ｄ上を移動するように、VCO制御電圧特性を変化させるために、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。
【０１０７】
すなわち、PLL回路１１１は、VCO制御電圧特性の変化に対して、動作点のロック状態を維持したまま、どの程度まで、VCO制御電圧を追従させて変化させることができるかという、PLL回路１１１固有の追従性能を有している。
【０１０８】
例えば、PLL回路１１１は、VCO６３が発生させる発振周波数のクロック信号に対して、リファレンス信号の位相が時間軸方向に、周波数1[KHz]の変調で10[UI(unit interval)]だけ変化しても、その変化に追従して、VCO制御電圧を変化させることができる追従性能を有している。なお、UIとは、１ビットに相当する信号の部分を表す単位をいう。
【０１０９】
また、PLL回路１１１において、VCO粗調整回路６２がVCO制御電圧特性を粗調整する場合に、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過したとき、発振周波数は、所定のVCO制御電圧において、開始時刻における発振周波数f(0)から、時間tだけ経過したときの発振周波数f(t)に変化する。なお、説明の便宜上、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過するまでの期間において、VCO制御電圧は、所定のVCO制御電圧に固定されているものと仮定する。
【０１１０】
このとき、VCO６３が発生させる発振周波数f(t)のクロック信号に対して、周波数1[KHz]で振幅10[UI]の変調がかかったリファレンス信号の位相は時間軸方向に、10・sin(ωt)+∫0t{f(t)-f(0)}dt[UI]変化する。なお、ω=1[KHz]×2πである。
【０１１１】
ここで、実際には、VCO６３から、バッファ１３２及び1/n分周器２５を介してフェーズディテクタ２１に、クロック信号がフィードバックされることにより、VCO６３に入力されるVCO制御電圧が変化する。そして、VCO６３は、フィードバックに応じて変化するVCO制御電圧に基づいて、リファレンス信号との位相差が０となるように、出力するクロック信号を制御する。
【０１１２】
すなわち、フィードバックでは、位相10・sin(ωt)[UI]だけ変化するリファレンス信号の位相変化に加えて、VCO制御電圧特性の変化に起因して、発振周波数が変化することにより、位相∫0t{f(t)-f(0)}dt[UI]だけ変化するクロック信号の位相変化に追従できるように、変化させたVCO制御電圧を、VCO６３に入力させるようにしなければならない。
【０１１３】
したがって、例えば、周波数10[KHz]で振幅8[UI]の変調がかかったリファレンス信号に追従する特性を保証するPLL回路においては、VCO制御電圧特性を粗調整する場合に、8・sin(ωt)+∫0t{f(t)-f(0)}dt[UI]だけリファレンス信号の位相が時間軸方向に変化する。よって、位相∫0t{f(t)-f(0)}dt[UI]の大きさによっては、リファレンス信号の位相の変化が、PLL回路１１１により追従することが可能な10[UI]よりも大きくなる。この場合、PLL回路１１１において、動作点のロック状態を維持したまま、VCO制御電圧を追従させて変化させることができない。
【０１１４】
したがって、位相∫0t{f(t)-f(0)}dt[UI]を小さくするために、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。これにより、LPF１３１では、動作点がロック周波数（ロック状態であるときの発振周波数）を外れることなく、特性Ｅ乃至Ｄ上を移動することが可能なオフ状態変化電圧（図９B）を生成することが可能となる。
【０１１５】
次に、図１１は、NMOS８２のゲート電圧と、ドレインソース間の抵抗値の対数との関係の一例を示している。
【０１１６】
図１１において、横軸は、NMOS８２のゲート電圧[mV]を表しており、縦軸は、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値[Ω]の対数を表している。
【０１１７】
図１１に示すように、NMOS８２のゲート電圧が小さくなる程に、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値の対数は、指数関数的に大きくなことがわかる。
【０１１８】
次に、図１２は、NMOS８２のドレインソース間の抵抗値[Ω]の対数と、発振周波数[MHz]との関係の一例を示している。
【０１１９】
図１２において、横軸は、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値[Ω]の対数を表しており、縦軸は、抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
【０１２０】
図１２に示すように、NMOS８２のドレインソース間の抵抗値の対数と、その抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数とは、ほぼ比例していることがわかる。
【０１２１】
図１１及び図１２から、図１３に示すような関係が得られる。
【０１２２】
次に、図１３を参照して、NMOS８２のゲート電圧を変化させる変化率について説明する。
【０１２３】
図１３は、NMOS８２のゲート電圧[mV]と、発振周波数[MHz]との関係の一例を示している。
【０１２４】
図１３において、横軸は、NMOS８２のゲート電圧[mV]を表しており、縦軸は、ゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
【０１２５】
図１３においては、NMOS８２のゲート電圧を、1[ms]で120[mV]だけ変化させて、420[mV]から300[mV]に変化させると、そのゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数は、1[ms]で7360[MHz]から7420[MHz]に急激に変化する。このような箇所では、発振周波数{f(t)-f(0)}が大きくなり、クロック信号に対するリファレンス信号の位相が、∫0t｛f(t)-f(0)｝dt[UI]だけ急激に進む（又は遅れる）。
【０１２６】
したがって、このような箇所において、∫0t｛f(t)-f(0)｝dt[UI]が大きくなることにより、クロック信号に対するリファレンス信号の位相が急激に変化することがないように、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。
【０１２７】
次に、図１４のフローチャートを参照して、PLL回路１１１における、コンパレータ６１、VCO粗調整回路６２、及びLPF１３１a乃至１３１dが行う第１のVCO粗調整処理を説明する。
【０１２８】
この第１のVCO粗調整処理は、ループフィルタ２３からコンパレータ６１に対して、VCO制御電圧が入力されたときに開始される。
【０１２９】
ステップＳ１において、コンパレータ６１は、ループフィルタ２３からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較する。
【０１３０】
ステップＳ２において、コンパレータ６１が、VCO制御電圧が上限値REFUP以上であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路６２に入力して、処理はステップＳ３に進められる。
【０１３１】
ステップＳ３において、VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、オン状態のNMOS８２のうちの１つ（例えば、NMOS８２a）を、オフ状態に変更させるためのオフ状態変化電圧（図９A）を生成し、対応するLPF１３１（例えば、LPF１３１a）に入力する。
【０１３２】
ステップＳ４において、LPF１３１は、VCO粗調整回路６２からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行う。
【０１３３】
ステップＳ５において、LPF１３１は、ローパスフィルタリング処理後のオフ状態変化電圧（図９B）を、NMOS８２（例えば、NMOS８２a）のゲートに入力（印加）する。これにより、NMOS８２のゲート電圧は、LPF１３１からのオフ状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS８２は、タイミングtからタイミングt＋αまでの期間において、動作点のロック状態を維持したまま、オン状態からオフ状態に緩やかに変化していく。
【０１３４】
ステップＳ６において、LPF１３１は、ローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオフ状態とされたか否かを判定する。
【０１３５】
ステップＳ６において、LPF１３１は、NMOS８２がオフ状態とされていないと判定した場合、処理はステップＳ５に戻り、以下、同様の処理が繰り返される。
【０１３６】
ステップＳ６において、LPF１３１は、NMOS８２がオフ状態とされたと判定した場合、第１のVCO粗調整処理は終了される。
【０１３７】
また、ステップＳ２において、コンパレータ６１が、VCO制御電圧が上限値REFUP以上でないとの比較結果を得た場合、処理はステップＳ７に進められ、さらに、コンパレータ６１が、VCO制御電圧が下限値REFDN以下であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路６２に入力して、処理はステップＳ８に進められる。
【０１３８】
ステップＳ８において、VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、オフ状態のNMOS８２のうちの１つを、オン状態に変更させるためのオン状態変化電圧を生成し、対応するLPF１３１に入力する。
【０１３９】
ステップＳ９において、LPF１３１は、VCO粗調整回路６２からのオン状態変化電圧に対して、ローパスフィルタリング処理を行う。
【０１４０】
ステップＳ１０において、LPF１３１は、ローパスフィルタリング処理後のオン状態変化電圧を、NMOS８２のゲートに入力する。これにより、NMOS８２のゲート電圧は、LPF１３１からのオン状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS８２は、タイミングtからタイミングt＋αまでの期間において、動作点のロック状態を維持したまま、オフ状態からオン状態に緩やかに変化していく。
【０１４１】
ステップＳ１１において、LPF１３１は、ローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオン状態とされたか否かを判定する。
【０１４２】
ステップＳ１１において、LPF１３１は、NMOS８２がオン状態とされていないと判定した場合、処理はステップＳ１０に戻り、以下、同様の処理が繰り返される。
【０１４３】
ステップＳ１１において、LPF１３１は、NMOS８２がオン状態とされたと判定した場合、第１のVCO粗調整処理は終了される。
【０１４４】
なお、ステップＳ７において、コンパレータ６１が、VCO制御電圧が下限値REFDN以下でないとの比較結果を得た場合、すなわち、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい動作レンジの範囲内である場合、第１のVCO粗調整処理は終了される。
【０１４５】
以上説明したように、第１のVCO粗調整処理では、例えば、図９Aに示したオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、その結果得られた、図９Bに示したオフ状態変化電圧をNMOS８２に入力することで、NMOS８２のゲート電圧を予め決められた変化率で変化させることとした。
【０１４６】
したがって、例えば、図１０に示したように、予め決められた変化率で変化するNMOS８２のゲート電圧に対応して、VCO制御電圧特性が、特性Ｅから特性Ｄに徐々に変化するため、動作点のロック状態を維持したまま、動作点を移動させることができる。
【０１４７】
なお、VCO制御電圧特性の変化が早いため、VCO制御電圧特性の変化に追従して、VCO制御電圧を変化させることができなくなり、動作点のロック状態を維持することができなくなってしまう場合を考慮して、クロック信号とリファレンス信号との位相差を監視し、その監視結果に基づいて、VCO制御電圧特性の変化を制御することが望ましい。
【０１４８】
次に、図１５は、本発明の第２の実施の形態であるPLL回路１５１の構成例を示している。このPLL回路１５１は、クロック信号とリファレンス信号との位相差を監視することにより、VCO制御電圧がVCO制御電圧特性の変化に追従できる程度に、VCO制御電圧特性の変化を制御する。
【０１４９】
なお、このPLL回路１５１において、図８に示したPLL回路１１１と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
【０１５０】
すなわち、PLL回路１５１において、PLL回路１１１のVCO粗調整回路６２に代えて、VCO粗調整回路１７１が設けられている他は、PLL回路１１１と同様に構成されている。
【０１５１】
VCO粗調整回路１７１には、フェーズディテクタ２１から、クロック信号とリファレンス信号との位相差を示す位相差信号が入力される。
【０１５２】
VCO粗調整回路１７１は、PLL回路１１１のVCO粗調整回路６２と同様の処理を行う。さらに、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を判定し、その判定結果に応じて、LPF１３１を制御して、LPF１３１からNMOS８２に入力される状態変化電圧の出力を制御する。
【０１５３】
次に、図１６及び図１７を参照して、VCO粗調整回路１７１が、LPF１３１による状態変化電圧の出力を制御する制御方法を説明する。
【０１５４】
図１６及び図１７は、リファレンス信号の位相（を表す角度）を追従しているときに、ある一定期間内において、フェーズディテクタ２１が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
【０１５５】
図１６において、横軸は、リファレンス信号の位相からクロック信号の位相を差し引いた位相差を示しており、縦軸は、ある一定期間内において、リファレンス信号の位相が９０度と-９０度のときに検出された、リファレンス信号の位相からクロック信号の位相を差し引いた位相差の分布の度合いを示している。なお、横軸の位相差は、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を表している。これらのことは、後述する図１７についても同様である。
【０１５６】
図１６に示すように、位相差の分布の最頻値が０度付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ一致していることを示す。
【０１５７】
これに対して、図１７に示すように、位相差の分布の最頻値が０度から９０度側にずれた場合、クロック信号に対して、リファレンス信号の位相が進んでいることを示す。
【０１５８】
VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１６に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF１３１を制御して、LPF１３１に状態変化電圧を出力させ続ける（VCO制御電圧特性の粗調整を継続させる）。
【０１５９】
また、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１７に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路１７１は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図１６に示すような分布を示している位相差信号が、フェーズディテクタ２１からVCO粗調整回路１７１に入力されようになるまで、LPF１３１を制御して、LPF１３１による状態変化電圧の出力を一時中断させる（VCO制御電圧特性の粗調整を一時中断させる）。
【０１６０】
次に、図１８のフローチャートを参照して、PLL回路１５１における、コンパレータ６１、LPF１３１a乃至１３１d、及びVCO粗調整回路１７１が行う第２のVCO粗調整処理の詳細を説明する。
【０１６１】
ステップＳ２１乃至ステップＳ２５において、図１４のステップＳ１乃至ステップＳ５と同様の処理が行われる。
【０１６２】
ステップＳ２６において、LPF１３１は、ステップＳ２４によるローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオフ状態とされたか否かを判定する。
【０１６３】
ステップＳ２６において、LPF１３１は、NMOS８２がオフ状態とされていないと判定した場合、処理はステップＳ２７に進められる。
【０１６４】
ステップＳ２７において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が０度付近に存在するか否かを判定する。
【０１６５】
ステップＳ２７において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在すると判定した場合、すなわち、位相差の分布が図１６に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップＳ２５に戻り、以下同様の処理が繰り返される。
【０１６６】
また、ステップＳ２７において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在しない（最頻値が９０度側にずれていたり、−９０度側にずれている）と判定した場合、すなわち、例えば、位相差の分布が図１７に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップＳ２８に進められる。
【０１６７】
そして、VCO粗調整回路１７１は、動作点のロック状態が解除されることを防止するために、LPF１３１を制御して、ステップＳ２５の処理、すなわち、NMOS８２のゲート電圧を下げる処理を、予め決められた期間だけ中断させる。
【０１６８】
ステップＳ２８において、NMOS８２のゲート電圧を低下させる処理が、予め決められた期間だけ中断された後、処理はステップＳ２５に進められ、VCO粗調整回路１７１は、LPF１３１を制御して、LPF１３１に、ステップＳ２５の処理を再開させて、以下、同様の処理が繰り返される。
【０１６９】
なお、ステップＳ２６において、LPF１３１は、NMOS８２がオフ状態とされたと判定した場合、第２のVCO粗調整処理は終了される。
【０１７０】
ステップＳ２９乃至ステップＳ３２において、図１４のステップＳ７乃至ステップＳ１０と同様の処理が繰り返される。
【０１７１】
ステップＳ３３において、LPF１３１は、ステップＳ３１によるローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオン状態とされたか否かを判定する。
【０１７２】
ステップＳ３３において、LPF１３１は、NMOS８２がオン状態とされていないと判定した場合、処理はステップＳ３４に進められる。
【０１７３】
ステップＳ３４において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が０度付近に存在するか否かを判定する。
【０１７４】
ステップＳ３４において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在すると判定した場合、すなわち、位相差の分布が図１６に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップＳ３２に戻り、以下同様の処理が繰り返される。
【０１７５】
また、ステップＳ３４において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在しない（最頻値が９０度側にずれていたり、−９０度側にずれている）と判定した場合、すなわち、例えば、位相差の分布が図１７に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップＳ３５に進められる。
【０１７６】
そして、VCO粗調整回路１７１は、動作点のロック状態が解除されることを防止するために、LPF１３１を制御して、ステップＳ３２の処理、すなわち、NMOS８２のゲート電圧を上げる処理を、予め決められた期間だけ中断させる。
【０１７７】
ステップＳ３５において、NMOS８２のゲート電圧を上げる処理が、予め決められた期間だけ中断された後、処理はステップＳ３２に進められ、VCO粗調整回路１７１は、LPF１３１を制御して、LPF１３１に、ステップＳ３２の処理を再開させて、以下、同様の処理が繰り返される。
【０１７８】
なお、ステップＳ３３において、LPF１３１は、NMOS８２がオン状態とされたと判定した場合、第２のVCO粗調整処理は終了される。
【０１７９】
以上説明したように、第２のVCO粗調整処理では、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在するか否かを判定し、その判定結果に基づいて、ロック状態を維持していると判断できる場合には、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を継続し、ロック状態が解除されつつあると判断できる場合には、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を予め決められた期間だけ中断し、その後に、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を再開することとした。
【０１８０】
したがって、第２のVCO粗調整処理では、第１のVCO粗調整処理と比較して、より確実に、ロック状態を維持したまま、動作点を移動させることができる。
【０１８１】
なお、図１５のPLL回路１５１を内蔵し、リファレンス信号として入力されるデータ信号に同期したクロック信号を生成するCDR(clock data recovery、クロックデータリカバリ)回路に対しても、PLL回路１５１と同様に、第２のVCO粗調整処理を行うことが可能である。
【０１８２】
次に、図１９及び図２０を参照して、CDR回路が内蔵するPLL回路１５１において、VCO粗調整回路１７１が、LPF１３１による状態変化電圧の出力を制御する制御方法を説明する。
【０１８３】
図１９及び図２０は、図１６及び図１７と同様に、リファレンス信号の位相を追従しているときに、ある一定期間内において、フェーズディテクタ２１が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
【０１８４】
図１９に示すように、位相差の分布の最頻値が−１８０度（１８０度）付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ逆位相となっていることを示す。
【０１８５】
これに対して、図２０に示すように、位相差の分布の最頻値が−１８０度から−９０度側にずれた場合、クロックの位相とリファレンス信号との位相が、逆位相ではないことを示す。
【０１８６】
VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１９に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF１３１を制御して、LPF１３１に状態変化電圧を出力させ続ける。なお、図１９及び図２０を参照して説明するCDR回路においては、動作点がロック状態である場合に、クロック信号とリファレンス信号との位相が、逆位相となる。
【０１８７】
また、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図２０に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路１７１は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図１９に示すような分布を示している位相差信号が、フェーズディテクタ２１からVCO粗調整回路１７１に入力されようになるまで、LPF１３１を制御して、LPF１３１に、状態変化電圧を出力することを一時中断させる（VCO制御電圧特性の粗調整を一時中断させる）。
【０１８８】
第２のVCO粗調整処理では、ステップＳ２７において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在するか否かを判定し、位相差の最頻値が０度付近に存在しないと判定した場合、ステップＳ２８において、NMOS８２のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断することとしたが、これに限定されない。
【０１８９】
すなわち、例えば、フェーズディテクタ２１からVCO粗調整回路１７１に、位相差信号に代えて、UP信号及びDN信号を入力させるようにして、VCO粗調整回路１７１は、フェーズディテクタ２１から、レベルがHレベルのUP信号が連続して入力された場合、又はレベルがHレベルのDN信号が連続して入力された場合には、粗調整されているVCO制御電圧特性の変化に、VCO制御電圧が追従できずに、動作点のロック状態が解除されつつあると判断できるため、NMOS８２のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断するようにしてもよい。
【０１９０】
これらのことは、第２のVCO粗調整処理におけるステップＳ３４及びステップＳ３５についても同様のことがいえる。
【０１９１】
第２のVCO粗調整処理では、ステップＳ２８において、NMOS８２のゲート電圧を下げる処理が、予め決められた期間だけ中断されることとしたが、これに限定されない。
【０１９２】
すなわち、例えば、ステップＳ２８では、位相差の最頻値が、０度から９０度側（又は−９０度側）にずれたところで検出されるようになったときから、位相差の最頻値が、０度から９０度側（又は−９０度側）にずれたところで連続して所定の回数だけ検出されなくなったときまでの期間だけ、NMOS８２のゲート電圧を低下させる処理が中断されるようにしてもよい。
【０１９３】
この場合、ロック状態が解除されつつある状態から、ロック状態を充分に維持できている状態となるまで、NMOS８２のゲート電圧を下げる処理が中断されることとなるため、予め決められた期間だけ中断する場合と比較して、ロック状態が解除されることを防止する精度をより向上させることが可能となる。
【０１９４】
なお、かかる期間が経過したか否かは、VCO粗調整回路１７１により、フェーズディテクタ２１からの位相差信号に基づいて判定される。これらのことは、第２のVCO粗調整回路のステップＳ３５についても同様のことがいえる。
【０１９５】
本発明の第１の実施の形態であるPLL回路１１１では、LPF１３１a乃至１３１dにより、VCO粗調整回路６２からの図９Aに示したようなオフ状態変化電圧を、図９Bに示したようなオフ状態変化電圧に変換することとしたが、これに限定されない。
【０１９６】
その他、例えば、LPF１３１a乃至１３１dを、それぞれ、デジタル信号をアナログ信号に変換するDAC（Digital to Analog Converter）に置き換えるとともに、VCO粗調整回路６２が、図９Bに示したようなオフ状態変化電圧をデジタル信号として生成し、生成したデジタル信号を、置き換えられたDACにより、図９Bに示したようなアナログ信号のオフ状態変化電圧に変換させるようにしてもよい。
【０１９７】
本明細書において、第１のVCO粗調整処理、及び第２のVCO粗調整処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１９８】
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１９９】
【図１】従来のPLL回路の第１の構成例を示すブロック図である。
【図２】従来のPLL回路の第２の構成例を示すブロック図である。
【図３】VCOの構成例を示すブロック図である。
【図４】バラクタの容量特性の一例を示す図である。
【図５】VCO制御電圧特性の一例を示す図である。
【図６】動作点がロック状態であるときの一例を示す図である。
【図７】動作点のロック状態が解除されるときの一例を示す図である。
【図８】本発明の第１の実施の形態であるPLL回路の構成例を示すブロック図である。
【図９】NMOSトランジスタのゲート電圧の変化について説明する図である。
【図１０】ロック状態を維持したまま、動作点が移動するときの一例を示す図である。
【図１１】NMOSトランジスタのゲート電圧と、ドレインソース間の抵抗値との関係の一例を示す図である。
【図１２】NMOSトランジスタのドレインソース間の抵抗値と、発振周波数との関係の一例を示す図である。
【図１３】NMOSトランジスタのゲート電圧と、発振周波数との関係の一例を示す図である。
【図１４】第１のVCO粗調整処理を説明するフローチャートである。
【図１５】本発明の第２の実施の形態であるPLL回路の構成例を示すブロック図である。
【図１６】クロック信号とリファレンス信号との位相差の分布を示す第１の図である。
【図１７】クロック信号とリファレンス信号との位相差の分布を示す第２の図である。
【図１８】第２のVCO粗調整処理を説明するフローチャートである。
【図１９】クロック信号とデータ信号との位相差の分布を示す第１の図である。
【図２０】クロック信号とデータ信号との位相差の分布を示す第２の図である。
【符号の説明】
【０２００】
２１ フェーズディテクタ， ２２ チャージポンプ， ２３ ループフィルタ， ２５ 1/n分周器， ６１ コンパレータ， ６２ VCO粗調整回路， １３１a乃至１３１d LPF， １３２ バッファ， １７１ VCO粗調整回路
【技術分野】
【０００１】
本発明は、信号処理装置及び信号処理方法に関し、特に、発生させる発振周波数が、所望の発振周波数にロック（固定）されているロック状態を維持したまま、発生させる発振周波数の特性を粗調整（変更）できるようにした信号処理装置及び信号処理方法に関する。
【背景技術】
【０００２】
従来、入力された所定の周波数のクロック信号であるリファレンス信号に同期するクロック信号を出力するPLL(phase lock loop)回路が存在する。
【０００３】
図１は、従来のPLL回路１を示している。
【０００４】
このPLL回路１は、フェーズディテクタ（phase detector）２１、チャージポンプ（charge pump）２２、ループフィルタ（loop filter）２３、VCO(voltage controlled oscillator、電圧制御発振回路)２４、及び1/n分周器２５により構成される。
【０００５】
フェーズディテクタ２１には、外部からのリファレンス信号、及び、1/n分周器２５からの1/n倍に逓倍後のクロック信号が入力される。
【０００６】
フェーズディテクタ２１は、入力されたリファレンス信号と、1/n分周器２５からのクロック信号の位相を比較し、それらの位相の差を表す位相差情報として、UP信号及びDOWN信号（以下、DN信号という）をチャージポンプ２２に入力する。
【０００７】
ここで、UP信号は、クロック信号に対するリファレンス信号の位相の進み分を表す信号である。また、UP信号のレベルは、クロック信号に対してリファレンス信号の位相が進んでいる場合にH(high)レベルとなり、進んでいない場合にL(low)レベルとなる。
【０００８】
さらに、DN信号は、クロック信号に対するリファレンス信号の位相の遅れ分を表す信号である。また、DN信号のレベルは、クロック信号に対してリファレンス信号の位相が遅れている場合にHレベルとなり、遅れていない場合にLレベルとなる。
【０００９】
チャージポンプ２２は、フェーズディテクタ２１からのUP信号のレベルがHレベルである場合、ループフィルタ２３に対して電流を流し込み、これにより、ループフィルタ２３に電荷が蓄積される。
【００１０】
また、チャージポンプ２２は、フェーズディテクタ２１からのDN信号のレベルがHレベルである場合、ループフィルタ２３から電流を引き込み、これにより、ループフィルタ２３に蓄積された電荷が放出される。
【００１１】
ループフィルタ２３は、ループ制御を安定させるための回路であり、チャージポンプ２２により変更されるDC(direct current)電圧に重畳された高域成分を削除し、シングルエンドのVCO制御電圧として、VCO２４に入力（印加）する。
【００１２】
VCO２４は、ループフィルタ２３からのVCO制御電圧に対応する発振周波数を発生させる。VCO２４は、発生させた発振周波数のクロック信号を、シングルエンドにより、外部に出力するとともに、1/n分周器２５に出力する。
【００１３】
1/n分周器２５は、VCO２４からのクロック信号を1/n倍に逓倍し、その結果得られる逓倍後のクロック信号を、フェーズディテクタ２１にフィードバック（入力）する。
【００１４】
上述したPLL回路１において、例えばVCO２４が、500[MHz]乃至1000[MHz]の範囲内で発振周波数を発生させるものであれば、リファレンス信号の周波数が500[MHz]から1000[MHz]に連続的に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる。
【００１５】
しかし、PLL回路１において、リファレンス信号の周波数が1000[MHz]よりも高い周波数に変化した場合には、VCO２４は、リファレンス信号の周波数と等しい発振周波数を発生させることができない。
【００１６】
次に、図２は、リファレンス信号の周波数がより広範囲に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる、従来の差動構成によるPLL回路４１を示している。
【００１７】
なお、図中、図１のPLL回路１に対応する部分については同一の符号を付してあり、以下、その説明は、適宜省略する。
【００１８】
すなわち、このPLL回路４１は、VCO２４に代えて、VCO６３が設けられているとともに、新たにコンパレータ６１、及びVCO粗調整回路６２が設けられている他は、図１のPLL回路１と同様に構成されている。
【００１９】
コンパレータ６１には、ループフィルタ２３から入力されるVCO制御電圧として、差動電圧(VCNT-VCNTX)が入力される。
【００２０】
コンパレータ６１は、ループフィルタ２３からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較し、その比較結果を、VCO粗調整回路６２に入力する。
【００２１】
VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、ループフィルタ２３からVCO６３に入力されるVCO制御電圧に応じて変化する発振周波数の特性を示すVCO制御電圧特性を粗調整する。
【００２２】
VCO６３は、VCO粗調整回路６２により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ２３からのVCO制御電圧に対応する発振周波数を発生させ、発生させた発振周波数のクロック信号を、外部に出力するとともに、1/n分周器２５に出力する。
【００２３】
図３は、VCO６３の回路構成を示している。
【００２４】
VCO６３は、キャパシタ８１a乃至８１d、NMOS(negative-channel metal oxide semiconductor)トランジスタ（以下、NMOSともいう）８２a乃至８２d、キャパシタ８３a乃至８３d、NMOS８４及び８５、抵抗８６乃至８８、PMOS(positive-channel metal oxide semiconductor)トランジスタ（以下、PMOSともいう）８９、コイル９０及び９１、キャパシタ９２、バラクタ９３及び９４、並びにキャパシタ９５により構成される。
【００２５】
NMOS８２aのゲートは、VCO粗調整回路６２の一端と接続されており、NMOS８２aのソースは、キャパシタ８１aの一端と接続されている。また、NMOS８２aのドレインは、キャパシタ８３aの一端と接続されている。NMOS８２b乃至８２dについても、NMOS８２aと同様である。
【００２６】
なお、以下の説明において、NMOS８２a乃至８２dを区別する必要がない場合には、NMOS８２a乃至８２dを、単に、NMOS８２ともいう。
【００２７】
キャパシタ８１aは、VCO６３の出力端子のうちの一方、コイル９０の一端、キャパシタ９２の一端、NMOS８４のドレイン、NMOS８５のゲートに接続されている。キャパシタ８１b乃至８１dについても同様である。
【００２８】
キャパシタ８３aは、VCO６３の出力端子のうちの他方、コイル９１の一端、キャパシタ９５の一端、NMOS８４のゲート、NMOS８５のドレインに接続されている。キャパシタ８３b乃至８３dについても同様である。
【００２９】
なお、以下の説明において、キャパシタ８１a乃至８１dを区別する必要がない場合には、キャパシタ８１a乃至８１dを、単に、キャパシタ８１ともいう。また、キャパシタ８３a乃至８３dを区別する必要がない場合には、キャパシタ８３a乃至８３dを、単に、キャパシタ８３ともいう。
【００３０】
NMOS８４のソースは、NMOS８５のソースと接続されている。また、NMOS８４及び８５のソースには、低電位の基準電位VSSが接続されている。
【００３１】
PMOS８９のソースには、高電位の基準電位VDDが接続されている。PMOS８９のドレインには、コイル９０の一端（キャパシタ８１aが接続されている一端とは異なる一端）、及びコイル９１の一端（キャパシタ８３aが接続されている一端とは異なる一端）が接続されている。
【００３２】
バラクタ９３の一端には、抵抗８７の一端、及びキャパシタ９２の一端（キャパシタ８１aが接続されている一端とは異なる一端）が接続されている。
【００３３】
バラクタ９３の他端（バラクタ９３の一端とは異なる一端）には、抵抗８６の一端、及びバラクタ９４の一端が接続されている。
【００３４】
バラクタ９３は、ループフィルタ２３からのVCO制御電圧に基づいて、例えば図４に示すような容量特性により、バラクタ容量を変化させる。
【００３５】
次に、図４を参照して、バラクタ９３の容量特性について説明する。なお、バラクタ９４も、その容量特性は、バラクタ９３と同様である。
【００３６】
図４は、バラクタ９３の一端の電圧VCNTと、バラクタ９３の他端（バラクタ９３の一端とは異なる一端）の電圧VCNTXとの電圧差（VCNT-VCNTX）を示すVCO制御電圧に応じて、バラクタ９３のバラクタ容量が変化する容量特性の一例を示している。
【００３７】
図４に示す容量特性では、下限値REFDNから上限値REFUPまでの範囲内において、VCO制御電圧が大きく（高く）なる程に、バラクタ容量は減少する。
【００３８】
バラクタ９４の他端（バラクタ９４の一端とは異なる一端）には、抵抗８８の一端、及びキャパシタ９５の一端（キャパシタ８３aが接続されている一端とは異なる一端）が接続されている。
【００３９】
バラクタ９３は、ループフィルタ２３からのVCO制御電圧に基づいて、図４に示すような容量特性で、バラクタ容量を変化させる。
【００４０】
同様に、バラクタ９４は、ループフィルタ２３からのVCO制御電圧に基づいて、図４に示すような容量特性で、バラクタ容量を変化させる。
【００４１】
これにより、ループフィルタ２３からVCO６３に入力されるVCO制御電圧に応じて、VCO６３により発生される発振周波数を連続的に変化させることができる。
【００４２】
また、NMOS８２は、VCO粗調整回路６２からの、オン状態又はオフ状態のいずれか一方に変更させるための状態変化電圧により、NMOS８２がオン状態とされたり、NMOS８２がオフ状態とされる。これにより、VCO制御電圧特性が粗調整される。
【００４３】
なお、状態変化電圧としては、NMOS８２をオン状態からオフ状態に変更させるためのオフ状態変化電圧、及びNMOS８２をオフ状態からオン状態に変更させるためのオン状態変化電圧が存在する。
【００４４】
また、NMOS８２の状態において、オン状態とは、NMOS８２のゲート電圧が高電位の電位VDD以上である状態をいい、オフ状態とは、NMOS８２のゲート電圧が低電位の電位VSS以下である状態をいう。
【００４５】
次に、図５は、NMOS８２のオン状態又はオフ状態に対応して、VCO制御電圧特性が粗調整される様子を示している。
【００４６】
図５には、横軸をVCO制御電圧とし、縦軸をVCO２４により発生される発振周波数としたときに定義される複数のVCO制御電圧特性として、特性Ａ、特性Ｂ、特性Ｃ、特性Ｄ、及び特性Ｅが示されている。
【００４７】
なお、VCO制御電圧特性は、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい範囲を示す動作レンジ内において、VCO６３等により用いられる。
【００４８】
これは、動作レンジ内においては、動作レンジ外における場合と比較して、周波数ゲイン（VCO制御電圧に対する発振周波数の変化の割合）が一定であるため、PLL回路のループ特性を一定に保つことができることによる。これにより、ループ特性を一定に保てずにジッタを増加させてしまうことを回避することが可能となる。これらのことは、後述する他の図面についても同様である。
【００４９】
VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、VCO６３を制御して、VCO制御電圧特性を粗調整する。すなわち、VCO粗調整回路６２は、状態変化電圧を、NMOS８２（例えば、NMOS８２a）のゲートに入力し、NMOS８２をオン状態又はオフ状態にして、対応するキャパシタ８１及び８３（例えば、キャパシタ８１a及び８３a）のキャパシタ容量を変化させることにより、発振周波数のVCO制御電圧特性を粗調整する。
【００５０】
具体的には、VCO粗調整回路６２が、NMOS８２a乃至８２dすべてをオフ状態とすると、VCO制御電圧特性は特性Ａとなる。また、NMOS８２a乃至８２dのうちの１つをオン状態とし、残りの３つをオフ状態とすると、VCO制御電圧特性は特性Ｂとなる。
【００５１】
NMOS８２a乃至８２dのうちの２つをオン状態とし、残りの２つをオフ状態とすると、VCO制御電圧特性は特性Ｃとなる。また、NMOS８２a乃至８２dのうちの３つをオン状態とし、残りの１つをオフ状態とすると、VCO制御電圧特性は特性Ｄとなる。さらに、NMOS８２a乃至８２dすべてをオン状態とすると、VCO制御電圧特性は特性Ｅとなる。
【００５２】
なお、PLL回路４１では、VCO制御電圧特性を、特性Ａ、特性Ｂ、特性Ｃ、特性Ｄ、及び特性Ｅのいずれかに粗調整することができるため、VCO制御電圧特性が１つだけ（例えば、特性Ａだけ）であるPLL回路１と比較して、広範囲の発振周波数を発生させることが可能である。
【００５３】
また、状態変化電圧にノイズ電圧が生じたとしても、状態変化電圧が、オン状態に変更させるためのオン状態変化電圧（レベルがHレベルの信号）であるのか、オフ状態に変更させるためのオフ状態変化電圧（レベルがLレベルの信号）であるのかを識別できないほどに変形することは殆どない。このため、VCO６３のNMOS８２a乃至８２dは、ノイズに強い構成となっている。
【００５４】
VCO６３は、VCO粗調整回路６２により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ２３から入力されるVCO制御電圧に対応する発振周波数を発生させる。
【００５５】
また、VCO６３は、1/n分周器２５のnがn=1である場合（1/n分周器２５が、クロック信号を１倍に逓倍する場合）に、動作レンジ内で、発生させる発振周波数と、リファレンス信号の周波数とが一致したとき、リファレンス信号の周波数と一致する発振周波数を発生し続けるロック状態を維持するように動作する（以下、説明簡略化のため、特に指定のない限り、1/n分周器２５のnをn=1と仮定して説明する）。
【００５６】
これにより、リファレンス信号の周波数と、VCO６３が発生させる発振周波数とが一致し、ループが安定した状態となる。なお、以下の説明では、リファレンス信号の周波数と一致するロック状態の発振周波数を、ロック周波数ともいう。
【００５７】
なお、上述したPLL回路１及びPLL回路４１により、発振周波数を発生させる技術の他に、バラクタや駆動電流値を温度変化に応じて変化させる温度補償を行うことにより、発振周波数を一定に制御する制御方式が存在する（例えば、特許文献１を参照）。
【００５８】
【特許文献１】特表２００７−５３１４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００５９】
ところで、PLL回路４１(のVCO６３)によりロック状態が維持されている場合に、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じて、VCO制御電圧特性が変化し、ロック状態が解除されてしまうことがある。
【００６０】
次に、ロック状態が解除されてしまうときの例について、図６及び図７を参照して説明する。
【００６１】
図６は、特性Ｅにおいて、上限値REFUPの近くでロック状態となっているときの動作点（黒丸で示す）を示している。なお、動作点は、VCO制御電圧に対応して、VCO６３が発生させる発振周波数を示している。
【００６２】
また、図６は、図５の場合と同様に構成されているが、図面が煩雑になるのを避けるために、特性Ａ及びＢの図示は省略している。
【００６３】
図７は、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、VCO制御電圧特性が変化してしまうときの一例を示している。
【００６４】
図７に示すように、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Ｅが、点線で示す特性Ｅ'に変化するとともに、特性Ｄが、点線で示す特性Ｄ'に変化する。なお、特性Ａ、特性Ｂ、及び特性Ｃについても同様に変化する。
【００６５】
したがって、例えば、動作点が、図６に示したように、上限値REFUPの近くでロック状態となっている場合、すなわち、図７においては、動作点が特性Ｅ上の位置１に存在する場合において、VCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Ｅが、特性Ｅ'に変化すると、その変化に追従する形で、ループフィルタ２３からVCO６３に入力されるVCO制御電圧が変化し、動作点は、ロック状態を維持したまま、位置１から位置２に移動する。
【００６６】
動作点が位置２に移動すると、動作点に対応するVCO制御電圧は上限値REFUPを超えて動作レンジの範囲外となるため、VCO制御電圧特性は、VCO粗調整回路６２により、特性Ｅ'から特性Ｄ'に粗調整される。
【００６７】
このとき、理想的には、ロック状態を維持したまま、特性Ｅ'上の位置２から、特性Ｄ'上の位置４に直接、移動させることが望ましいが、現実的には、VCO制御電圧を急激に変化させることができないため、不可能である。
【００６８】
したがって、動作点は位置２から位置３に移動し、その後、位置４に移動することになる。したがって、位置３に移動したことにより、動作点のロック状態が一旦解除されることになる。
【００６９】
このロック状態の解除のため、例えば、PLL回路４１が出力するクロック信号に同期して、一定のビットレートにより高速にデータを伝送するHDMI（High Definition Multimedia Interface）（Ｒ）等の通信インタフェースでは、出力データの波形の劣化、出力データの損失等が生じてしまい、映像が途切れる不具合等が発生してしまう。
【００７０】
また、上述した従来の制御方式では、温度補償を行うことにより、温度変化に起因して、ロック状態が解除されることを抑止することはできるかもしれないが、電源電圧の変動、PLL回路４１のVCO６３を構成するLSI(large scale integration)外部から供給される基準電圧やバイアス電流等の変動が生じた場合には、やはり、ロック状態を維持したまま、動作点を移動させることができない。
【００７１】
本発明は、このような状況に鑑みてなされたものであり、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できるようにするものである。
【課題を解決するための手段】
【００７２】
本発明の一側面の信号処理装置は、所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成する状態変化電圧生成手段と、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換する変換手段と、制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator）であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する入力手段とを含む。
【００７３】
前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第２の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第２の状態変化電圧の入力を再開させる制御手段をさらに設けることができる。
【００７４】
前記変換手段では、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換することができる。
【００７５】
本発明の一側面の信号処理方法は、前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成し、前記変換手段が、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換し、前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力するステップを含む。
【００７６】
本発明の一側面においては、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧が生成され、生成された前記第１の状態変化電圧が、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換され、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧が入力される。
【発明の効果】
【００７７】
本発明によれば、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できる。
【発明を実施するための最良の形態】
【００７８】
以下、図面を参照して、本実施の形態について説明する。
【００７９】
図８は、本発明の第１の実施の形態であるPLL回路１１１の構成例を示している。
【００８０】
なお、PLL回路１１１と、図２に示された従来のPLL回路４１の構成要素のうち、共通するものについては同一の符号を付しているので、その説明は適宜省略する。
【００８１】
すなわち、PLL回路１１１において、新たにLPF１３１a乃至１３１d、及びバッファ１３２が追加して設けられている他は、従来のPLL回路４１と同様に構成されている。
【００８２】
また、LPF１３１a乃至１３１dには、それぞれ、対応するVCO６３のNMOS８２が接続されている。すなわち、LPF１３１aにはNMOS８２aが、LPF１３１bにはNMOS８２bが、LPF１３１cにはNMOS８２cが、LPF１３１dにはNMOS８２dが、それぞれ接続されている。
【００８３】
LPF１３１aには、VCO粗調整回路６２から、状態変化電圧が入力される。
【００８４】
LPF１３１aは、VCO粗調整回路６２からの状態変化電圧に対して、ローパスフィルタを用いたローパスフィルタリング処理を行い、ローパスフィルタリング処理後の状態変化電圧を、NMOS８２aのゲートに入力する。
【００８５】
なお、LPF１３１b乃至１３１dは、LPF１３１aと同様の処理を行うため、説明は省略する。
【００８６】
バッファ１３２には、VCO６３から、発生させた発振周波数のクロック信号が、差動により入力される。バッファ１３２は、VCO６３からのクロック信号をAC(alternating current)カップリングして増幅した後、外部に出力するとともに、1/n分周器２５に出力する。
【００８７】
次に、図９を参照して、従来のPLL回路４１のように、VCO粗調整回路６２が出力する状態変化電圧をVCO６３のNMOS８２aに直接、入力した場合と、VCO粗調整回路６２が出力する状態変化電圧を、LPF１３１aを介してVCO６３のNMOS８２aに間接的に入力した場合とで、NMOS８２aのゲート電圧がどのように変化するかを説明する。
【００８８】
図９Aには、VCO粗調整回路６２が出力する状態変化電圧として、NMOS８２aをオン状態からオフ状態に変化させるオフ状態変化電圧が示されている。
【００８９】
なお、図９Aにおいて、横軸は時刻を表し、縦軸は、NMOS８２aのゲートに入力されるオフ状態変化電圧のレベルを表している。これは、図９Bについても同様である。
【００９０】
図９Aに示すオフ状態変化電圧は、NMOS８２aのゲートに入力されたときに、タイミングtにおいて、NMOS８２aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに不連続に変化させる電圧を表している。
【００９１】
NMOS８２aがオン状態であって、図９Aに示すオフ状態変化電圧がNMOS８２aのゲートに入力されたとき、NMOS８２aがオン状態からオフ状態となるように、NMOS８２aのゲート電圧は、タイミングtにおいて急激に変化する。
【００９２】
図９Bには、LPF１３１aによるローパスフィルタリング処理後のオフ状態変化電圧が示されている。
【００９３】
図９Bに示すオフ状態変化電圧は、タイミングｔからタイミングt+αまでの期間において、NMOS８２aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに、予め決められた変化率（所定の時間に対するNMOS８２aのゲート電圧の変化の割合）で、連続的に変化させる電圧を表している。なお、変化率としては、PLL回路１１１を製造する製造業者等により、予め求められた変化率として、動作点のロック状態が解除されずに、NMOS８２aのゲート電圧を変化させる変化率が採用される。
【００９４】
NMOS８２aがオン状態であって、図９Bに示すオフ状態変化電圧がNMOS８２aのゲートに入力されたとき、NMOS８２aがオン状態からオフ状態となるように、NMOS８２aのゲート電圧は、タイミングｔからタイミングt+αまでの期間において、予め決められた変化率で緩やかに変化する。
【００９５】
なお、NMOS８２b乃至８２dについても、NMOS８２aと同様のことがいえる。
【００９６】
さらに、オン状態変化電圧についても、図９を参照して説明したオフ状態変化電圧と同様のことがいえる。
【００９７】
次に、図１０は、図９Bに示すオフ状態変化電圧により、NMOS８２がオン状態からオフ状態にされたことに対応して、動作点が移動する様子を示している。
【００９８】
なお、図１０において、NMOS８２a乃至８２dは、すべてオン状態とされており、VCO制御電圧特性は特性Ｅとされていることを前提として、VCO制御電圧特性を、特性Ｅから特性Ｄに粗調整する場合について説明する。
【００９９】
また、図１０では、図面が煩雑になるのを避けるため、特性Ｅから特性Ｄに粗調整される過程で変化するVCO制御電圧特性として、特性Ｅ0乃至Ｅ7のみを図示している。
【０１００】
PLL回路１１１のVCO６３が内蔵する回路に温度変化や電源電圧の変動が生じたことにより、動作点に対応するVCO制御電圧が上限値REFUPを超えて、動作点が位置aに移動した場合、VCO粗調整回路６２は、現在の特性Ｅよりも高い発振周波数を発生するVCO制御電圧特性に変化させるために、LPF１３１a乃至１３１dのうちの１つ（例えば、LPF１３１a）に、図９Aに示したオフ状態変化電圧を入力する。
【０１０１】
LPF１３１aは、VCO粗調整回路６２からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、図９Bに示したような処理後のオフ状態変化電圧を得て、NMOS８２aに入力する。
【０１０２】
NMOS８２aのゲート電圧は、LPF１３１aからローパスフィルタリング処理後のオフ状態変化電圧が入力されたことに対応して、タイミングtにおける電位1200[mV]（=基準電位VDD）から、タイミングtからタイミングt+αまでの期間に、所定の間隔で電位1000[mV],900[mV],800[mV],700[mV],600[mV],500[mV],400[mV], 300[mV]となり、タイミングt+αにおいて電位0[mV]（=基準電位VSS）となる。
【０１０３】
これにより、VCO制御電圧特性は、NMOS８２aのゲート電圧の変化に対応して、タイミングtにおける現在の特性Ｅから、特性Ｅ0、特性Ｅ1、特性Ｅ2、特性Ｅ3、特性Ｅ4、特性Ｅ5、特性Ｅ6、及び特性Ｅ7にゆっくりと変化し、さらに、タイミングt+αにおいて特性Ｄに変化する。
【０１０４】
したがって、例えば、VCO制御電圧特性が、特性Ｅから特性Ｄに粗調整される場合、動作点は、ロック状態を維持したまま、特性Ｅから、特性Ｅ0、特性Ｅ1、特性Ｅ2、特性Ｅ3、特性Ｅ4、特性Ｅ5、特性Ｅ6、特性Ｅ7、及び特性Ｄ上を移動する。
【０１０５】
すなわち、特性Ｅ0乃至Ｅ7において、動作点は、ロック状態を維持したまま、位置aから、位置b，c，d，e，f，g、及びhの順序で移動する。
【０１０６】
なお、動作点が、ロック状態を維持したまま、特性Ｅ乃至Ｄ上を移動するように、VCO制御電圧特性を変化させるために、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。
【０１０７】
すなわち、PLL回路１１１は、VCO制御電圧特性の変化に対して、動作点のロック状態を維持したまま、どの程度まで、VCO制御電圧を追従させて変化させることができるかという、PLL回路１１１固有の追従性能を有している。
【０１０８】
例えば、PLL回路１１１は、VCO６３が発生させる発振周波数のクロック信号に対して、リファレンス信号の位相が時間軸方向に、周波数1[KHz]の変調で10[UI(unit interval)]だけ変化しても、その変化に追従して、VCO制御電圧を変化させることができる追従性能を有している。なお、UIとは、１ビットに相当する信号の部分を表す単位をいう。
【０１０９】
また、PLL回路１１１において、VCO粗調整回路６２がVCO制御電圧特性を粗調整する場合に、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過したとき、発振周波数は、所定のVCO制御電圧において、開始時刻における発振周波数f(0)から、時間tだけ経過したときの発振周波数f(t)に変化する。なお、説明の便宜上、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過するまでの期間において、VCO制御電圧は、所定のVCO制御電圧に固定されているものと仮定する。
【０１１０】
このとき、VCO６３が発生させる発振周波数f(t)のクロック信号に対して、周波数1[KHz]で振幅10[UI]の変調がかかったリファレンス信号の位相は時間軸方向に、10・sin(ωt)+∫0t{f(t)-f(0)}dt[UI]変化する。なお、ω=1[KHz]×2πである。
【０１１１】
ここで、実際には、VCO６３から、バッファ１３２及び1/n分周器２５を介してフェーズディテクタ２１に、クロック信号がフィードバックされることにより、VCO６３に入力されるVCO制御電圧が変化する。そして、VCO６３は、フィードバックに応じて変化するVCO制御電圧に基づいて、リファレンス信号との位相差が０となるように、出力するクロック信号を制御する。
【０１１２】
すなわち、フィードバックでは、位相10・sin(ωt)[UI]だけ変化するリファレンス信号の位相変化に加えて、VCO制御電圧特性の変化に起因して、発振周波数が変化することにより、位相∫0t{f(t)-f(0)}dt[UI]だけ変化するクロック信号の位相変化に追従できるように、変化させたVCO制御電圧を、VCO６３に入力させるようにしなければならない。
【０１１３】
したがって、例えば、周波数10[KHz]で振幅8[UI]の変調がかかったリファレンス信号に追従する特性を保証するPLL回路においては、VCO制御電圧特性を粗調整する場合に、8・sin(ωt)+∫0t{f(t)-f(0)}dt[UI]だけリファレンス信号の位相が時間軸方向に変化する。よって、位相∫0t{f(t)-f(0)}dt[UI]の大きさによっては、リファレンス信号の位相の変化が、PLL回路１１１により追従することが可能な10[UI]よりも大きくなる。この場合、PLL回路１１１において、動作点のロック状態を維持したまま、VCO制御電圧を追従させて変化させることができない。
【０１１４】
したがって、位相∫0t{f(t)-f(0)}dt[UI]を小さくするために、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。これにより、LPF１３１では、動作点がロック周波数（ロック状態であるときの発振周波数）を外れることなく、特性Ｅ乃至Ｄ上を移動することが可能なオフ状態変化電圧（図９B）を生成することが可能となる。
【０１１５】
次に、図１１は、NMOS８２のゲート電圧と、ドレインソース間の抵抗値の対数との関係の一例を示している。
【０１１６】
図１１において、横軸は、NMOS８２のゲート電圧[mV]を表しており、縦軸は、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値[Ω]の対数を表している。
【０１１７】
図１１に示すように、NMOS８２のゲート電圧が小さくなる程に、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値の対数は、指数関数的に大きくなことがわかる。
【０１１８】
次に、図１２は、NMOS８２のドレインソース間の抵抗値[Ω]の対数と、発振周波数[MHz]との関係の一例を示している。
【０１１９】
図１２において、横軸は、NMOS８２のドレインとNMOS８２のソースとの間の抵抗値[Ω]の対数を表しており、縦軸は、抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
【０１２０】
図１２に示すように、NMOS８２のドレインソース間の抵抗値の対数と、その抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数とは、ほぼ比例していることがわかる。
【０１２１】
図１１及び図１２から、図１３に示すような関係が得られる。
【０１２２】
次に、図１３を参照して、NMOS８２のゲート電圧を変化させる変化率について説明する。
【０１２３】
図１３は、NMOS８２のゲート電圧[mV]と、発振周波数[MHz]との関係の一例を示している。
【０１２４】
図１３において、横軸は、NMOS８２のゲート電圧[mV]を表しており、縦軸は、ゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
【０１２５】
図１３においては、NMOS８２のゲート電圧を、1[ms]で120[mV]だけ変化させて、420[mV]から300[mV]に変化させると、そのゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数は、1[ms]で7360[MHz]から7420[MHz]に急激に変化する。このような箇所では、発振周波数{f(t)-f(0)}が大きくなり、クロック信号に対するリファレンス信号の位相が、∫0t｛f(t)-f(0)｝dt[UI]だけ急激に進む（又は遅れる）。
【０１２６】
したがって、このような箇所において、∫0t｛f(t)-f(0)｝dt[UI]が大きくなることにより、クロック信号に対するリファレンス信号の位相が急激に変化することがないように、LPF１３１の時定数は、ループフィルタ２３の時定数よりも非常に大きな値とされる。
【０１２７】
次に、図１４のフローチャートを参照して、PLL回路１１１における、コンパレータ６１、VCO粗調整回路６２、及びLPF１３１a乃至１３１dが行う第１のVCO粗調整処理を説明する。
【０１２８】
この第１のVCO粗調整処理は、ループフィルタ２３からコンパレータ６１に対して、VCO制御電圧が入力されたときに開始される。
【０１２９】
ステップＳ１において、コンパレータ６１は、ループフィルタ２３からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較する。
【０１３０】
ステップＳ２において、コンパレータ６１が、VCO制御電圧が上限値REFUP以上であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路６２に入力して、処理はステップＳ３に進められる。
【０１３１】
ステップＳ３において、VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、オン状態のNMOS８２のうちの１つ（例えば、NMOS８２a）を、オフ状態に変更させるためのオフ状態変化電圧（図９A）を生成し、対応するLPF１３１（例えば、LPF１３１a）に入力する。
【０１３２】
ステップＳ４において、LPF１３１は、VCO粗調整回路６２からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行う。
【０１３３】
ステップＳ５において、LPF１３１は、ローパスフィルタリング処理後のオフ状態変化電圧（図９B）を、NMOS８２（例えば、NMOS８２a）のゲートに入力（印加）する。これにより、NMOS８２のゲート電圧は、LPF１３１からのオフ状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS８２は、タイミングtからタイミングt＋αまでの期間において、動作点のロック状態を維持したまま、オン状態からオフ状態に緩やかに変化していく。
【０１３４】
ステップＳ６において、LPF１３１は、ローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオフ状態とされたか否かを判定する。
【０１３５】
ステップＳ６において、LPF１３１は、NMOS８２がオフ状態とされていないと判定した場合、処理はステップＳ５に戻り、以下、同様の処理が繰り返される。
【０１３６】
ステップＳ６において、LPF１３１は、NMOS８２がオフ状態とされたと判定した場合、第１のVCO粗調整処理は終了される。
【０１３７】
また、ステップＳ２において、コンパレータ６１が、VCO制御電圧が上限値REFUP以上でないとの比較結果を得た場合、処理はステップＳ７に進められ、さらに、コンパレータ６１が、VCO制御電圧が下限値REFDN以下であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路６２に入力して、処理はステップＳ８に進められる。
【０１３８】
ステップＳ８において、VCO粗調整回路６２は、コンパレータ６１からの比較結果に基づいて、オフ状態のNMOS８２のうちの１つを、オン状態に変更させるためのオン状態変化電圧を生成し、対応するLPF１３１に入力する。
【０１３９】
ステップＳ９において、LPF１３１は、VCO粗調整回路６２からのオン状態変化電圧に対して、ローパスフィルタリング処理を行う。
【０１４０】
ステップＳ１０において、LPF１３１は、ローパスフィルタリング処理後のオン状態変化電圧を、NMOS８２のゲートに入力する。これにより、NMOS８２のゲート電圧は、LPF１３１からのオン状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS８２は、タイミングtからタイミングt＋αまでの期間において、動作点のロック状態を維持したまま、オフ状態からオン状態に緩やかに変化していく。
【０１４１】
ステップＳ１１において、LPF１３１は、ローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオン状態とされたか否かを判定する。
【０１４２】
ステップＳ１１において、LPF１３１は、NMOS８２がオン状態とされていないと判定した場合、処理はステップＳ１０に戻り、以下、同様の処理が繰り返される。
【０１４３】
ステップＳ１１において、LPF１３１は、NMOS８２がオン状態とされたと判定した場合、第１のVCO粗調整処理は終了される。
【０１４４】
なお、ステップＳ７において、コンパレータ６１が、VCO制御電圧が下限値REFDN以下でないとの比較結果を得た場合、すなわち、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい動作レンジの範囲内である場合、第１のVCO粗調整処理は終了される。
【０１４５】
以上説明したように、第１のVCO粗調整処理では、例えば、図９Aに示したオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、その結果得られた、図９Bに示したオフ状態変化電圧をNMOS８２に入力することで、NMOS８２のゲート電圧を予め決められた変化率で変化させることとした。
【０１４６】
したがって、例えば、図１０に示したように、予め決められた変化率で変化するNMOS８２のゲート電圧に対応して、VCO制御電圧特性が、特性Ｅから特性Ｄに徐々に変化するため、動作点のロック状態を維持したまま、動作点を移動させることができる。
【０１４７】
なお、VCO制御電圧特性の変化が早いため、VCO制御電圧特性の変化に追従して、VCO制御電圧を変化させることができなくなり、動作点のロック状態を維持することができなくなってしまう場合を考慮して、クロック信号とリファレンス信号との位相差を監視し、その監視結果に基づいて、VCO制御電圧特性の変化を制御することが望ましい。
【０１４８】
次に、図１５は、本発明の第２の実施の形態であるPLL回路１５１の構成例を示している。このPLL回路１５１は、クロック信号とリファレンス信号との位相差を監視することにより、VCO制御電圧がVCO制御電圧特性の変化に追従できる程度に、VCO制御電圧特性の変化を制御する。
【０１４９】
なお、このPLL回路１５１において、図８に示したPLL回路１１１と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
【０１５０】
すなわち、PLL回路１５１において、PLL回路１１１のVCO粗調整回路６２に代えて、VCO粗調整回路１７１が設けられている他は、PLL回路１１１と同様に構成されている。
【０１５１】
VCO粗調整回路１７１には、フェーズディテクタ２１から、クロック信号とリファレンス信号との位相差を示す位相差信号が入力される。
【０１５２】
VCO粗調整回路１７１は、PLL回路１１１のVCO粗調整回路６２と同様の処理を行う。さらに、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を判定し、その判定結果に応じて、LPF１３１を制御して、LPF１３１からNMOS８２に入力される状態変化電圧の出力を制御する。
【０１５３】
次に、図１６及び図１７を参照して、VCO粗調整回路１７１が、LPF１３１による状態変化電圧の出力を制御する制御方法を説明する。
【０１５４】
図１６及び図１７は、リファレンス信号の位相（を表す角度）を追従しているときに、ある一定期間内において、フェーズディテクタ２１が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
【０１５５】
図１６において、横軸は、リファレンス信号の位相からクロック信号の位相を差し引いた位相差を示しており、縦軸は、ある一定期間内において、リファレンス信号の位相が９０度と-９０度のときに検出された、リファレンス信号の位相からクロック信号の位相を差し引いた位相差の分布の度合いを示している。なお、横軸の位相差は、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を表している。これらのことは、後述する図１７についても同様である。
【０１５６】
図１６に示すように、位相差の分布の最頻値が０度付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ一致していることを示す。
【０１５７】
これに対して、図１７に示すように、位相差の分布の最頻値が０度から９０度側にずれた場合、クロック信号に対して、リファレンス信号の位相が進んでいることを示す。
【０１５８】
VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１６に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF１３１を制御して、LPF１３１に状態変化電圧を出力させ続ける（VCO制御電圧特性の粗調整を継続させる）。
【０１５９】
また、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１７に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路１７１は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図１６に示すような分布を示している位相差信号が、フェーズディテクタ２１からVCO粗調整回路１７１に入力されようになるまで、LPF１３１を制御して、LPF１３１による状態変化電圧の出力を一時中断させる（VCO制御電圧特性の粗調整を一時中断させる）。
【０１６０】
次に、図１８のフローチャートを参照して、PLL回路１５１における、コンパレータ６１、LPF１３１a乃至１３１d、及びVCO粗調整回路１７１が行う第２のVCO粗調整処理の詳細を説明する。
【０１６１】
ステップＳ２１乃至ステップＳ２５において、図１４のステップＳ１乃至ステップＳ５と同様の処理が行われる。
【０１６２】
ステップＳ２６において、LPF１３１は、ステップＳ２４によるローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオフ状態とされたか否かを判定する。
【０１６３】
ステップＳ２６において、LPF１３１は、NMOS８２がオフ状態とされていないと判定した場合、処理はステップＳ２７に進められる。
【０１６４】
ステップＳ２７において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が０度付近に存在するか否かを判定する。
【０１６５】
ステップＳ２７において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在すると判定した場合、すなわち、位相差の分布が図１６に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップＳ２５に戻り、以下同様の処理が繰り返される。
【０１６６】
また、ステップＳ２７において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在しない（最頻値が９０度側にずれていたり、−９０度側にずれている）と判定した場合、すなわち、例えば、位相差の分布が図１７に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップＳ２８に進められる。
【０１６７】
そして、VCO粗調整回路１７１は、動作点のロック状態が解除されることを防止するために、LPF１３１を制御して、ステップＳ２５の処理、すなわち、NMOS８２のゲート電圧を下げる処理を、予め決められた期間だけ中断させる。
【０１６８】
ステップＳ２８において、NMOS８２のゲート電圧を低下させる処理が、予め決められた期間だけ中断された後、処理はステップＳ２５に進められ、VCO粗調整回路１７１は、LPF１３１を制御して、LPF１３１に、ステップＳ２５の処理を再開させて、以下、同様の処理が繰り返される。
【０１６９】
なお、ステップＳ２６において、LPF１３１は、NMOS８２がオフ状態とされたと判定した場合、第２のVCO粗調整処理は終了される。
【０１７０】
ステップＳ２９乃至ステップＳ３２において、図１４のステップＳ７乃至ステップＳ１０と同様の処理が繰り返される。
【０１７１】
ステップＳ３３において、LPF１３１は、ステップＳ３１によるローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS８２のゲートに入力したか否か、すなわち、NMOS８２がオン状態とされたか否かを判定する。
【０１７２】
ステップＳ３３において、LPF１３１は、NMOS８２がオン状態とされていないと判定した場合、処理はステップＳ３４に進められる。
【０１７３】
ステップＳ３４において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が０度付近に存在するか否かを判定する。
【０１７４】
ステップＳ３４において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在すると判定した場合、すなわち、位相差の分布が図１６に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップＳ３２に戻り、以下同様の処理が繰り返される。
【０１７５】
また、ステップＳ３４において、VCO粗調整回路１７１は、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在しない（最頻値が９０度側にずれていたり、−９０度側にずれている）と判定した場合、すなわち、例えば、位相差の分布が図１７に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップＳ３５に進められる。
【０１７６】
そして、VCO粗調整回路１７１は、動作点のロック状態が解除されることを防止するために、LPF１３１を制御して、ステップＳ３２の処理、すなわち、NMOS８２のゲート電圧を上げる処理を、予め決められた期間だけ中断させる。
【０１７７】
ステップＳ３５において、NMOS８２のゲート電圧を上げる処理が、予め決められた期間だけ中断された後、処理はステップＳ３２に進められ、VCO粗調整回路１７１は、LPF１３１を制御して、LPF１３１に、ステップＳ３２の処理を再開させて、以下、同様の処理が繰り返される。
【０１７８】
なお、ステップＳ３３において、LPF１３１は、NMOS８２がオン状態とされたと判定した場合、第２のVCO粗調整処理は終了される。
【０１７９】
以上説明したように、第２のVCO粗調整処理では、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在するか否かを判定し、その判定結果に基づいて、ロック状態を維持していると判断できる場合には、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を継続し、ロック状態が解除されつつあると判断できる場合には、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を予め決められた期間だけ中断し、その後に、NMOS８２のゲート電圧の電位を下げる（又は上げる）処理を再開することとした。
【０１８０】
したがって、第２のVCO粗調整処理では、第１のVCO粗調整処理と比較して、より確実に、ロック状態を維持したまま、動作点を移動させることができる。
【０１８１】
なお、図１５のPLL回路１５１を内蔵し、リファレンス信号として入力されるデータ信号に同期したクロック信号を生成するCDR(clock data recovery、クロックデータリカバリ)回路に対しても、PLL回路１５１と同様に、第２のVCO粗調整処理を行うことが可能である。
【０１８２】
次に、図１９及び図２０を参照して、CDR回路が内蔵するPLL回路１５１において、VCO粗調整回路１７１が、LPF１３１による状態変化電圧の出力を制御する制御方法を説明する。
【０１８３】
図１９及び図２０は、図１６及び図１７と同様に、リファレンス信号の位相を追従しているときに、ある一定期間内において、フェーズディテクタ２１が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
【０１８４】
図１９に示すように、位相差の分布の最頻値が−１８０度（１８０度）付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ逆位相となっていることを示す。
【０１８５】
これに対して、図２０に示すように、位相差の分布の最頻値が−１８０度から−９０度側にずれた場合、クロックの位相とリファレンス信号との位相が、逆位相ではないことを示す。
【０１８６】
VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図１９に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF１３１を制御して、LPF１３１に状態変化電圧を出力させ続ける。なお、図１９及び図２０を参照して説明するCDR回路においては、動作点がロック状態である場合に、クロック信号とリファレンス信号との位相が、逆位相となる。
【０１８７】
また、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号が、図２０に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路１７１は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図１９に示すような分布を示している位相差信号が、フェーズディテクタ２１からVCO粗調整回路１７１に入力されようになるまで、LPF１３１を制御して、LPF１３１に、状態変化電圧を出力することを一時中断させる（VCO制御電圧特性の粗調整を一時中断させる）。
【０１８８】
第２のVCO粗調整処理では、ステップＳ２７において、VCO粗調整回路１７１は、フェーズディテクタ２１からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が、０度付近に存在するか否かを判定し、位相差の最頻値が０度付近に存在しないと判定した場合、ステップＳ２８において、NMOS８２のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断することとしたが、これに限定されない。
【０１８９】
すなわち、例えば、フェーズディテクタ２１からVCO粗調整回路１７１に、位相差信号に代えて、UP信号及びDN信号を入力させるようにして、VCO粗調整回路１７１は、フェーズディテクタ２１から、レベルがHレベルのUP信号が連続して入力された場合、又はレベルがHレベルのDN信号が連続して入力された場合には、粗調整されているVCO制御電圧特性の変化に、VCO制御電圧が追従できずに、動作点のロック状態が解除されつつあると判断できるため、NMOS８２のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断するようにしてもよい。
【０１９０】
これらのことは、第２のVCO粗調整処理におけるステップＳ３４及びステップＳ３５についても同様のことがいえる。
【０１９１】
第２のVCO粗調整処理では、ステップＳ２８において、NMOS８２のゲート電圧を下げる処理が、予め決められた期間だけ中断されることとしたが、これに限定されない。
【０１９２】
すなわち、例えば、ステップＳ２８では、位相差の最頻値が、０度から９０度側（又は−９０度側）にずれたところで検出されるようになったときから、位相差の最頻値が、０度から９０度側（又は−９０度側）にずれたところで連続して所定の回数だけ検出されなくなったときまでの期間だけ、NMOS８２のゲート電圧を低下させる処理が中断されるようにしてもよい。
【０１９３】
この場合、ロック状態が解除されつつある状態から、ロック状態を充分に維持できている状態となるまで、NMOS８２のゲート電圧を下げる処理が中断されることとなるため、予め決められた期間だけ中断する場合と比較して、ロック状態が解除されることを防止する精度をより向上させることが可能となる。
【０１９４】
なお、かかる期間が経過したか否かは、VCO粗調整回路１７１により、フェーズディテクタ２１からの位相差信号に基づいて判定される。これらのことは、第２のVCO粗調整回路のステップＳ３５についても同様のことがいえる。
【０１９５】
本発明の第１の実施の形態であるPLL回路１１１では、LPF１３１a乃至１３１dにより、VCO粗調整回路６２からの図９Aに示したようなオフ状態変化電圧を、図９Bに示したようなオフ状態変化電圧に変換することとしたが、これに限定されない。
【０１９６】
その他、例えば、LPF１３１a乃至１３１dを、それぞれ、デジタル信号をアナログ信号に変換するDAC（Digital to Analog Converter）に置き換えるとともに、VCO粗調整回路６２が、図９Bに示したようなオフ状態変化電圧をデジタル信号として生成し、生成したデジタル信号を、置き換えられたDACにより、図９Bに示したようなアナログ信号のオフ状態変化電圧に変換させるようにしてもよい。
【０１９７】
本明細書において、第１のVCO粗調整処理、及び第２のVCO粗調整処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１９８】
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１９９】
【図１】従来のPLL回路の第１の構成例を示すブロック図である。
【図２】従来のPLL回路の第２の構成例を示すブロック図である。
【図３】VCOの構成例を示すブロック図である。
【図４】バラクタの容量特性の一例を示す図である。
【図５】VCO制御電圧特性の一例を示す図である。
【図６】動作点がロック状態であるときの一例を示す図である。
【図７】動作点のロック状態が解除されるときの一例を示す図である。
【図８】本発明の第１の実施の形態であるPLL回路の構成例を示すブロック図である。
【図９】NMOSトランジスタのゲート電圧の変化について説明する図である。
【図１０】ロック状態を維持したまま、動作点が移動するときの一例を示す図である。
【図１１】NMOSトランジスタのゲート電圧と、ドレインソース間の抵抗値との関係の一例を示す図である。
【図１２】NMOSトランジスタのドレインソース間の抵抗値と、発振周波数との関係の一例を示す図である。
【図１３】NMOSトランジスタのゲート電圧と、発振周波数との関係の一例を示す図である。
【図１４】第１のVCO粗調整処理を説明するフローチャートである。
【図１５】本発明の第２の実施の形態であるPLL回路の構成例を示すブロック図である。
【図１６】クロック信号とリファレンス信号との位相差の分布を示す第１の図である。
【図１７】クロック信号とリファレンス信号との位相差の分布を示す第２の図である。
【図１８】第２のVCO粗調整処理を説明するフローチャートである。
【図１９】クロック信号とデータ信号との位相差の分布を示す第１の図である。
【図２０】クロック信号とデータ信号との位相差の分布を示す第２の図である。
【符号の説明】
【０２００】
２１ フェーズディテクタ， ２２ チャージポンプ， ２３ ループフィルタ， ２５ 1/n分周器， ６１ コンパレータ， ６２ VCO粗調整回路， １３１a乃至１３１d LPF， １３２ バッファ， １７１ VCO粗調整回路
【特許請求の範囲】
【請求項１】
所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成する状態変化電圧生成手段と、
前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換する変換手段と、
制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator）であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する入力手段と
を含む信号処理装置。
【請求項２】
前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第２の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第２の状態変化電圧の入力を再開させる制御手段をさらに含む
請求項１に記載の信号処理装置。
【請求項３】
前記変換手段は、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換する
請求項１に記載の信号処理装置。
【請求項４】
制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに前記状態変化電圧を入力する信号処理装置の信号処理方法において、
前記信号処理装置は、
状態変化電圧生成手段と、
変換手段と、
入力手段と
を含み、
前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成し、
前記変換手段が、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換し、
前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する
ステップを含む信号処理方法。
【請求項１】
所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成する状態変化電圧生成手段と、
前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換する変換手段と、
制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator）であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する入力手段と
を含む信号処理装置。
【請求項２】
前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第２の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第２の状態変化電圧の入力を再開させる制御手段をさらに含む
請求項１に記載の信号処理装置。
【請求項３】
前記変換手段は、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換する
請求項１に記載の信号処理装置。
【請求項４】
制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに前記状態変化電圧を入力する信号処理装置の信号処理方法において、
前記信号処理装置は、
状態変化電圧生成手段と、
変換手段と、
入力手段と
を含み、
前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第１の状態変化電圧を生成し、
前記変換手段が、前記第１の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第２の状態変化電圧に変換し、
前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第２の状態変化電圧を入力する
ステップを含む信号処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−８１５１３（Ｐ２０１０−８１５１３Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２５０２８４（Ｐ２００８−２５０２８４）
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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