【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。
【解決手段】主回路２１７と適応電圧用調整回路を含む半導体集積回路であって、適応電圧調整用回路は、クロック信号を受け取るように構成された整合回路２１１と、整合回路２１１の出力を受け取り、また、クロック信号を受け取るように構成された位相検出器２１３と、電源電圧を増加又は減少させるように構成された電圧レギュレータ２１５とを含み、主回路２１７は電圧レギュレータ２１５から電源電圧を受け取るように構成され、整合回路２１１は電源電圧を受け取って、電源電圧における増加又は減少に基づいて、信号伝搬における遅延を調整するように構成される。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】相補の信号によりプルアップバッファ回路とプルダウンバッファ回路を制御し、レベルシフタ関連回路をコンパクトに構成する。
【解決手段】半導体装置１０は、プルアップバッファ回路１００とプルダウンバッファ回路２００を排他的にオン・オフ制御することによりデータ端子ＤＱからデータを出力する。シリアライザ３００は、相補な内部データ信号ＤＴ１／ＤＣ１を出力する。レベルシフタ３７０は、内部データ信号ＤＴ１／ＤＣ１の電圧レベルを変換し、相補な内部データ信号ＤＴ２／ＤＣ２を同時生成する。プルアップバッファ回路１００とプルダウンバッファ回路２００は、この変換後の内部データ信号ＤＴ２／ＤＣ２により制御される。 （もっと読む）

【課題】ディジタル信号処理回路及び車載用電子機器において、消費電力を低減し、発熱量を低減する。
【解決手段】車載用電子機器に搭載されるディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、クロック信号に同期して、組み合わせ回路毎に、クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う電源供給回路と、を備える。 （もっと読む）

【課題】 差動増幅回路の出力信号の特性を改善する。
【解決手段】入力データ信号が‘Ｌｏｗ’レベルになると、トランジスタ１６に流れる電流Ｉ１の電流が減少し、抵抗１４と抵抗１４ａとの接続部（ノードＤ）の電位が高くなる。この電位は、トランジスタ１８にゲートに入力（負帰還）され、該ゲート電位が高くなることによって、テイル電流量Ｉ＿ＴＡＩＬが増加する方向に調整される。入力データ信号が‘Ｈｉｇｈ’レベルになると、電流Ｉ１の電流が多く流れ、ノードＤの電位が下がる。これによって、トランジスタ１８のゲート電位（負帰還）が下がり、テイル電流量Ｉ＿ＴＡＩＬを絞る方向に調整される、これによって入力波形の立上りと立下りとで、それぞれ出力波形との遅延時間の差が小さくなる。 （もっと読む）

【課題】２つの出力信号間のタイミングのずれを低減すること。
【解決手段】入力信号ＩＮ，ＸＩＮはトランジスタＭ１，Ｍ２のゲートに供給される。トランジスタＭ１のドレインはトランジスタＭ３のドレインとトランジスタＭ４のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ３のゲートとトランジスタＭ４のドレインに接続される。また、トランジスタＭ１，Ｍ２のドレインは差動対のトランジスタＭ１１，Ｍ１２のゲートに接続される。トランジスタＭ３，Ｍ４のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ５が接続される。トランジスタＭ１１，Ｍ１２のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ１３が接続される。 （もっと読む）

【課題】クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりＥＭＩノイズを抑制することが可能なスルーレートコントロール装置、およびスルーレートコントロール方法を提供すること。
【解決手段】変換ゲインＧｉに応じて、入力されるＶＣＯ入力電圧Ｖｉをクロック信号ＣＫｏに変換する電圧制御発振器１５ａを有するＰＬＬ回路２４ａと、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉの各々に対して正の相関関係を有する制御電流Ｉｂを出力する電圧電流変換器１９ａと、制御電流Ｉｂに応じてドライブ電流を設定するバッファ制御回路２１ａと、ドライブ電流で、クロック信号ＣＫｏを出力する出力回路２２ａとを備える。よって、クロック信号ＣＫｏの周波数ｆに比例して出力回路２２ａのドライブ能力が大きくなる関係を有し、周波数ｆに応じて好適なスルーレートが決定することができる。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う断熱的回路１００と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する非断熱的回路１２０と、断熱的回路１００と非断熱的回路１２０との間に設けられるラッチ回路２１０とを含む。ラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。 （もっと読む）

【課題】 本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供する。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧Ｖ_ＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。 （もっと読む）

【課題】電子回路及びそのタイミング調整方法において、フリップフロップのホールドエラーを防止すること。
【解決手段】クロック信号ＣＬＫに同期してテストパターンＴＰを出力する送信側フリップフロップＦＦ_t１〜ＦＦ_t３と、テストパターンＴＰを遅延させる遅延回路４１〜４３と、遅延回路４１〜４３から出力されたテストパターンＴＰをラッチすると共に、テストパターンＴＰを出力する受信側フリップフロップＦＦ_r１〜ＦＦ_r３と、受信側フリップフロップＦＦ_r１〜ＦＦ_r３から出力されたテストパターンＴＰと期待値とを比較して、それらが一致するか否かを示す比較信号Ｓ_p１〜Ｓ_p３を出力する比較器４６と、比較信号Ｓ_p１〜Ｓ_p３によってテストパターンＴＰと期待値とが一致していないときに、遅延回路４１〜４３の遅延時間を調整するタイミング調整器４５とを有する電子回路による。 （もっと読む）

【課題】回路若しくは装置が、仕様或いは規格に適用しない部分があったとしても、使用することに問題がない場合の対応方法のひとつを提供する。
【解決手段】集積回路が入出力回路とタイミング測定回路とを含み、前記入出力回路の第１の入力端子に入力される第１の信号と、前記入出力回路の第１の出力端子から出力される第２の信号とが前記タイミング測定回路に入力され、前記第２の信号は、前記入出力回路の第１の入出力端子における信号が前記第１の出力端子から出力されたものであり、前記タイミング測定回路において、前記第１の信号における第１の変化を検出し、前記第２の信号における前記第１の変化に対応する第２の変化を検出し、前記第１の変化を検出したときと前記第２の変化を検出したときとの間の時間間隔の計測を行うことを特徴とする。 （もっと読む）

【課題】プルアップ電流を増加することなく、オープンドレイン接続の信号ラインのスルーレートを向上させる。
【解決手段】オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする。 （もっと読む）

【課題】従来の半導体装置では、クロックツリーにおける消費電流を削減しながら、同期回路間の同期動作を行うことが難しかった。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。 （もっと読む）

【課題】タイミングマージンの減少を抑制すること。
【解決手段】システム装置２１に形成された制御回路３６は、可変容量３５の容量値を制御し、トレーニング回路４５にタイミングトレーニングを実行させる。トレーニング回路４５は、メモリ１２がデータＤＱに基づく正常なデータを書き込むことができる設定値の最大値と最小値を出力する。制御回路３６は、その最大値及び最小値に基づいてデータＤＱのウインドウ幅を算出し、より大きなウインドウ幅に対応する容量値を可変容量３５に設定する。 （もっと読む）

【課題】小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供すること。
【解決手段】本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。ＬＣタンク部は、ドライバ部１１とクロック出力ＯＵＴ及びＯＵＴＢとの間に配置される。ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。 （もっと読む）

【課題】並列接続された複数の入力回路のうち使用する入力回路を切り替える際に生じる出力ノードの信号ノイズ（ハザード）を防止する。
【解決手段】それぞれが、入力信号ＩＮが供給される一つの入力ノードＮ１０に接続し、出力信号ＯＵＴを供給する一つの内部出力ノードＮ１１に接続し、互いに電気的特性が異なる第１及び第２の入力回路１００Ａ，１００Ｂと、切り替え信号ＳＥＬを生成し、切り替え信号ＳＥＬによって、入力回路１００Ａ，１００Ｂを制御する入力制御回路３００とを備える。入力制御回路３００は、入力回路１００Ａ，１００Ｂのいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、入力回路１００Ａ，１００Ｂが同時に活性状態となる時間を含むように制御する。これにより、入力回路１００Ａ，１００Ｂの切り替えに伴う信号ノイズ（ハザード）の発生が防止される。 （もっと読む）

【課題】出力バッファを制御する制御回路部において発生する電源ノイズを低減する。
【解決手段】データ出力端子１４を駆動する単位バッファ５０１〜５０７と、単位バッファ５０１〜５０７を制御するインピーダンス制御回路５１１〜５１３と、インピーダンス制御回路５１１〜５１３を制御する制御回路部４００とを備える。インピーダンス制御回路５１１〜５１３と制御回路部４００は互いに異なる電源によって動作し、制御回路部４００は、互いに逆相であるプルアップデータ及びプルダウンデータをインピーダンス制御回路５１１〜５１３に供給し、インピーダンス制御回路５１１〜５１３は、逆相であるプルアップデータ及びプルダウンデータを同相に変換して単位バッファ５０１〜５０７に供給する。これにより、制御回路部４００にて使用する電源ＶＤＤにノイズが生じにくくなる。 （もっと読む）

【課題】ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えること。
【解決手段】駆動部１００と出力部１０１は、カレントミラー構成により、プロセス、電圧、温度条件が変動しても共に同一の変動となるため、入力信号ＩＮＴの信号レベルが“Ｈ”から“Ｌ”に切り替わる際、ＭＯＳＦＥＴ３、６がオンしているときに、ＭＯＳＦＥＴ５、４がオフ状態からオン状態に速く切り替わることはない。従って、クロスポイントの変動を抑えることができる。また、この構成により、ゲート電圧ＰＬ、ＰＲ、ＮＬ、ＮＲは、電源電圧ＶＳＳからＶＤＤまでフルスイングされないため、ＭＯＳＦＥＴ３、６をオンさせ、ＭＯＳＦＥＴ５、４をオフさせる場合、ゲート電圧ＰＬの立ち下がりに対してゲート電圧ＮＬの立ち下がりに遅延をもたせたり、ゲート電圧ＮＲの立ち上がりに対してゲート電圧ＰＲの立ち上がりに遅延をもたせたりする必要がない。 （もっと読む）

【課題】データ出力タイミングの設計を簡略化出来る半導体装置を提供すること。
【解決手段】第１クロックＣＬＫに同期してデータを連続的に出力する半導体装置であって、外部から与えられる前記第１クロックＣＬＫから第２クロックＩＣＬＫを生成するクロック生成回路５０、５１と、前記第２クロックＩＣＬＫに同期して動作し、前記データが入力されるフリップフロップ回路５２と、前記フリップフロップ回路５２から出力される前記データを外部へ出力する出力バッファ回路５４と、バンドギャップリファレンス回路２２を含み、該バンドギャップリファレンス回路２２により制御される電圧Ｖ_ＢＧＲを発生し、該電圧Ｖ_ＢＧＲを前記クロック生成回路５０、５１、前記フリップフロップ回路５２及び前記出力バッファ回路５４へ電源電圧として供給する電源回路とを備える。 （もっと読む）