回路装置及び電子機器
【課題】断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う断熱的回路１００と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する非断熱的回路１２０と、断熱的回路１００と非断熱的回路１２０との間に設けられるラッチ回路２１０とを含む。ラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。
【解決手段】回路装置は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う断熱的回路１００と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する非断熱的回路１２０と、断熱的回路１００と非断熱的回路１２０との間に設けられるラッチ回路２１０とを含む。ラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
バッテリーを電源とする携帯情報機器などにおいては、搭載される回路装置の消費電力を低減することが要求されている。回路装置の消費電力を抑制する技術として、例えば特許文献１には断熱的回路動作を行う断熱的回路が開示されている。この断熱的回路では、電源電圧を変化させることでトランジスターのドレイン損失での電力消費を抑制する。しかしながら回路装置において断熱的回路を用いるためには、断熱的回路と非断熱的回路との間の信号の受け渡しのタイミングが難しいなどの課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００５】
本発明の一態様は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記断熱的回路からの出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力する回路装置に関係する。
【０００６】
本発明の一態様によれば、ラッチ回路は、断熱的回路からの出力信号を第１の電源電圧が極大となり第２の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、断熱的回路からの出力信号の信号レベルが確定される期間に信号をラッチすることができるから、非断熱的回路に対して断熱的回路からの出力信号を確実に出力することができる。その結果、断熱的回路の断熱的回路動作を損なうことなく、確実に回路を動作させることができるから、回路装置の消費電力を低く抑えることなどが可能になる。
【０００７】
また本発明の一態様では、第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、前記第１のラッチ期間は、前記第１の電源電圧が、前記第１の電源電圧の極大値から前記第１のしきい値電圧を減算した値よりも大きい値である期間、又は、前記第２の電源電圧が、前記第２の電源電圧の極小値に前記第２のしきい値電圧を加算した値よりも小さい値である期間であってもよい。
【０００８】
このようにすれば、ラッチ回路は、断熱的回路から出力される出力信号を、電圧レベルがＬレベル又はＨレベルに確定される期間にラッチすることができるから、非断熱的回路に対して適正な電圧レベルで信号を出力することができる。
【０００９】
また本発明の一態様では、前記ラッチ回路は、前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含んでもよい。
【００１０】
このようにすれば、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。
【００１１】
また本発明の一態様では、前記クロックドインバーター回路は、信号が入力される入力ノードと、前記ラッチクロック信号に基づいて信号が出力される出力ノードと、ソースに前記第１の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第１のトランジスターと、ソースが前記第１のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第２のトランジスターと、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第３のトランジスターと、ドレインが前記第３のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第２の直流電源電圧が供給される第４のトランジスターとを含んでもよい。
【００１２】
このようにすれば、ラッチクロック信号がＨレベルである期間に、第１、第４のトランジスターがオン状態となるから、クロックドインバーター回路はインバーター動作を行い、断熱的回路からの出力信号に基づいて信号を出力することができる。
【００１３】
また本発明の一態様では、前記ラッチ回路は、前記クロックドインバーター回路として、第１のクロックドインバーター回路及び第２のクロックドインバーター回路と、前記第１のクロックドインバーター回路からの出力信号及び前記第２のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含んでもよい。
【００１４】
このようにすれば、保持回路は、ラッチクロック信号に基づいて動作する第１、第２のクロックドインバーター回路からの出力信号を保持することができるから、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。
【００１５】
また本発明の一態様では、前記保持回路は、前記第１のクロックドインバーター回路からの前記出力信号が入力される第１のノードと、前記第２のクロックドインバーター回路からの前記出力信号が入力される第２のノードと、前記第１の直流電源電圧が一端に供給され、他端が前記第２のノードに接続される第１の抵抗素子と、前記第１の直流電源電圧が一端に供給され、他端が前記第１のノードに接続される第２の抵抗素子と、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースに前記第２の直流電源電圧が供給される第１のトランジスターと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースに前記第２の直流電源電圧が供給される第２のトランジスターとを含んでもよい。
【００１６】
このようにすれば、例えば第１のノードがＬレベルに設定される場合には、第１のトランジスターがオフ状態になり、第２のノードがＨレベルに設定される。そして第２のノードがＨレベルに設定されることで、第２のトランジスターがオン状態になるから、第１のノードがＬレベルに設定される。その結果、保持回路は、断熱的回路からの出力信号を保持することができる。
【００１７】
また本発明の一態様では、前記ラッチ回路は、前記第１のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第１のトランスミッションゲートと、前記第２のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第２のトランスミッションゲートとを含んでもよい。
【００１８】
このようにすれば、ラッチクロック信号がＨレベルである期間に、第１、第２のトランスミッションゲートがオン状態となるから、第１、第２のクロックドインバーター回路からの出力信号が保持回路に入力され、保持回路がその信号を保持することができる。
【００１９】
また本発明の一態様では、前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第１の電源電圧に基づいて生成される第１の電圧と、前記第１の直流電源電圧及び前記第２の直流電源電圧に基づいて生成される第２の電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。
【００２０】
このようにすれば、ラッチクロック生成回路は、第１の電圧と第２の電圧との比較結果に基づいて、ラッチクロック信号を生成することができる。
【００２１】
また本発明の一態様では、前記ラッチ回路の初段の回路は、前記第１の電源電圧がソースに供給され、前記第１の直流電源電圧が基板に供給される第１導電型トランジスターと、前記第２の電源電圧がソースに供給され、前記第２の直流電源電圧が基板に供給される第２導電型トランジスターとを含んでもよい。
【００２２】
このようにすれば、ラッチ回路の初段の回路は、断熱的回路動作を行うインバーター回路を構成することができる。
【００２３】
また本発明の一態様では、前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて動作する第２の非断熱的回路と、前記第２の非断熱的回路と前記断熱的回路との間に設けられる第２のラッチ回路とを含み、前記第２のラッチ回路は、前記第２の非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、前記第２の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、前記ラッチ回路は、前記断熱的回路からの前記出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された前記第１のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力してもよい。
【００２４】
このようにすれば、第２のラッチ回路は、非断熱的回路からの出力信号を、第１の電源電圧が極小となり第２の電源電圧が極大となるタイミングでラッチすることができる。また、ラッチ回路は、断熱的回路からの出力信号を第１の電源電圧が極大となり第２の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、非断熱的回路から断熱的回路へ、そして断熱的回路から非断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。その結果、回路装置の消費電力を低く抑えることなどが可能になる。
【００２５】
本発明の他の態様は、第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力する回路装置に関係する。
【００２６】
本発明の他の態様によれば、第２のラッチ回路は、非断熱的回路からの出力信号を、第１の電源電圧が極小となり第２の電源電圧が極大となるタイミングでラッチすることができる。こうすることで、第１、第２の電源電圧の電圧差が極小となるタイミングで、断熱的回路に信号を入力することができるから、非断熱的回路から断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。
【００２７】
また本発明の他の態様では、第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、前記ラッチ期間は、前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第１のしきい値電圧よりも小さい値である期間、又は、前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第２のしきい値電圧よりも小さい値である期間であってもよい。
【００２８】
このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。
【００２９】
また本発明の他の態様では、前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第１の電源電圧と前記第２の電源電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。
【００３０】
このようにすれば、ラッチクロック生成回路は、第１の電源電圧と第２の電源電圧とに基づいてラッチクロック信号を生成することができる。
【００３１】
また本発明の他の態様では、前記第１の電源電圧及び前記第２の電源電圧は、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、前記第２の電源電圧は、前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となってもよい。
【００３２】
このようにすれば、第１の電源電圧及び前記第２の電源電圧は、電圧差が極大になるタイミングと極小になるタイミングを繰り返すことができるから、第１、第２の電源電圧が供給される回路において、断熱的回路動作が可能になる。
【００３３】
本発明の他の態様は、上記いずれかに記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３４】
【図１】断熱的回路の詳細な構成例。
【図２】図２（Ａ）、図２（Ｂ）は、電源回路の第１、第２の詳細な構成例。
【図３】断熱的回路動作の電圧波形例。
【図４】回路装置の第１の構成例。
【図５】回路装置の第２の構成例。
【図６】回路装置の第３の構成例。
【図７】第１のラッチ回路の詳細な構成例。
【図８】第１のラッチ回路の変形例。
【図９】クロックバッファー回路の変形例。
【図１０】第２のラッチ回路の詳細な構成例。
【図１１】断熱的回路と非断熱的回路との間で信号をやり取りする際のタイミングを説明する図。
【図１２】図１２（Ａ）、図１２（Ｂ）は、第１、第２のラッチクロック生成回路の詳細な構成例。
【図１３】第２のラッチクロック生成回路の信号波形の一例。
【図１４】第１のラッチクロック生成回路の信号波形の一例。
【図１５】回路装置の第３の構成例における信号波形の一例。
【図１６】クロックバッファー回路の変形例を用いる場合の信号波形の一例。
【図１７】回路装置を含む電子機器の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
本実施形態の回路装置は、断熱的回路動作を行う断熱的回路と、非断熱的回路と、ラッチ回路とを含む。このラッチ回路は、断熱的回路と非断熱的回路との間のインターフェースを実現する。以下では、まず断熱的回路動作について説明し、次に本実施形態の回路装置の基本的な構成例及びラッチ回路の詳細な構成例について説明する。
【００３７】
１．断熱的回路動作
断熱的回路とは、電源に周期波を使用し、ＭＯＳトランジスターでのオン抵抗による熱的損失を抑制し、且つ、電源から回路に注入された電荷を再び電源へと回収し、通常ではグランド（接地）に流れてしまう貫通電流による電荷エネルギーの再利用を行う技術である。
【００３８】
図１に、本実施形態の回路装置に用いられる断熱的回路の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭ１、ＰＭ２（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭ１、ＮＭ２（広義には第２導電型トランジスター）を含む。なお、以下では、断熱的回路に含まれることができる論理回路のうち、２段のインバーターを例に説明する。但し、本実施形態では、断熱的回路２００が他の論理回路を含んでもよい。
【００３９】
具体的には、トランジスターＰＭ１とＮＭ１は前段のインバーターを構成し、トランジスターＰＭ２とＮＭ２は後段のインバーターを構成する。すなわち、トランジスターＰＭ１、ＰＭ２のソース端子には、第１の電源供給ノードＮＶＰが接続され、トランジスターＮＭ１、ＮＭ２のソース端子には、第２の電源供給ノードＮＶＭが接続される。トランジスターＰＭ１、ＮＭ１のゲート端子には、入力ノードＮＶＩが接続され、ドレイン端子には、出力ノードＮＱ１が接続される。トランジスターＰＭ２、ＮＭ２のゲート端子には、出力ノードＮＱ１が接続され、ドレイン端子には、出力ノードＮＱ２が接続される。そして、電源供給ノードＮＶＰ、ＮＶＭには、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給される。入力ノードＮＶＩには、入力信号ＶＩＮが供給される。
【００４０】
なお、図１に示すように、トランジスターＰＭ１、ＰＭ２のウェル（又は、サブストレート（基板））には、第１の直流電源電圧ＶＤＤが供給され、トランジスターＮＭ１、ＮＭ２のサブストレート（ウェル）には、第２の直流電源電圧ＶＳＳが供給される。或いは、トランジスターＰＭ１、ＰＭ２のウェル（バックゲート）には、第１の電源電圧ＶＰが供給されてもよく、トランジスターＮＭ１、ＮＭ２のサブストレート（バックゲート）には、第２の電源電圧ＶＭが供給されてもよい。
【００４１】
図２（Ａ）に、第１、第２の電源電圧ＶＰ、ＶＭを生成する電源回路の第１の詳細な構成例を示す。この構成例は、基準電圧生成回路１０、共振回路２０（単共振回路）を含む。
【００４２】
基準電圧生成回路１０は、第１の基準電圧ＶＲ１と、第１の基準電圧ＶＲ１とは電圧の異なる第２の基準電圧ＶＲ２を出力する。この基準電圧ＶＲ１、ＶＲ２は、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭの基準となる電圧である。例えば、基準電圧生成回路１０は、スイッチングレギュレーター（例えば、スイッチドキャパシターレギュレーター）で構成され、そのスイッチングレギュレーターが基準電圧ＶＲ１、ＶＲ２を生成する。或いは、基準電圧生成回路１０は、ハイレベル（Ｈレベル、ＶＤＤ）及びローレベル（Ｌレベル、ＶＳＳ）を出力するドライバーで構成されてもよい。そして、そのドライバーが、基準電圧ＶＲ１、ＶＲ２に対応するデューティーでハイレベルとローレベルを出力することで実効的に（実効値として）基準電圧ＶＲ１、ＶＲ２を生成してもよい。なお、基準電圧生成回路１０は、基準電圧ＶＲ１を共振回路２０に出力する第１の基準電圧生成回路と、基準電圧ＶＲ２を共振回路２０に出力する第２の基準電圧生成回路と、を含むことができる。
【００４３】
共振回路２０は、１つの共振回路の共振（単共振）により第１の電源電圧ＶＰ及び第２の電源電圧ＶＭを出力する。上述のように、共振回路２０が生成する電源電圧ＶＰ、ＶＭは、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧である。具体的には、電源電圧ＶＰ、ＶＭは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形を有する。そして、電源電圧ＶＰ、ＶＭは、第３の基準電圧（例えば（ＶＲ１＋ＶＲ２）／２）を基準として線対称な電圧波形を有する。或いは、電源電圧ＶＰ、ＶＭは、逆相の電圧波形を有してもよい。例えば、共振回路２０は、ＬＣ電流励振回路やＬＣ電圧励振回路、ＬＣ双安定回路、水晶発振回路等によって構成できる。
【００４４】
図２（Ｂ）に、電源回路の第２の詳細な構成例を示す。この構成例は、基準電圧生成回路１０、第１の共振回路３０、第２の共振回路４０を含む。なお、図２（Ａ）で説明した基準電圧生成回路には、同一の符号を付し、適宜説明を省略する。
【００４５】
共振回路３０は、共振により第１の電源電圧ＶＰを出力し、共振回路４０は、共振により第２の電源電圧ＶＭを出力する。すなわち、２つの共振回路（二共振回路）が、それぞれ共振（二共振）により電源電圧を出力する。具体的には、共振回路３０、４０は、上述の共振回路２０と同様に、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧を生成する。例えば、共振回路３０、４０は、ＬＣ電流励振回路やＬＣ電圧励振回路によって構成できる。
【００４６】
なお、共振回路は、その構成要素の全てが電源回路に含まれてもよく、その構成要素の一部が電源回路に含まれてもよい。例えば、共振回路がＬＣ共振回路の場合には、インダクターやキャパシターが電源回路の外部に設けられてもよい。
【００４７】
図３に、本実施形態の断熱的回路動作の電圧波形例を示す。なお以下では、説明を簡単にするために、ＶＳＳ＝０Ｖとし、ＶＲ１＝３／４・ＶＤＤであり、ＶＲ２＝１／４・ＶＤＤであり、ＶＰとＶＭが正弦波であり、図１に示したように断熱的回路が２段のインバーターである場合を例に説明する。
【００４８】
図３のＨ１に示すように、電源電圧ＶＰとして、３／４・ＶＤＤを基準（中心電圧）とする振幅１／４・ＶＤＤの正弦波が供給される。Ｈ２に示すように、電源電圧ＶＭとして、１／４・ＶＤＤを基準とする振幅１／４・ＶＤＤの正弦波が供給される。この電源電圧ＶＰの正弦波とＶＭの正弦波は、位相が１８０°異なっている。そして、Ｈ３に示すように、入力電圧ＶＩＮとしてローレベル（ＶＳＳ）が入力された場合には、Ｈ４に示すように、前段のインバーターの出力電圧ＶＱ１として電源電圧ＶＰが出力され、Ｈ５に示すように、後段のインバーターの出力電圧ＶＱ２として電源電圧ＶＭが出力される。一方、Ｈ６に示すように、入力電圧ＶＩＮとしてハイレベル（ＶＤＤ）が入力された場合には、Ｈ７に示すように、出力電圧ＶＱ１として電源電圧ＶＭが出力され、Ｈ８に示すように、出力電圧ＶＱ２として電源電圧ＶＰが出力される。
【００４９】
本実施形態の断熱的回路は、周期的に変化する第１の電源電圧ＶＰと第２の電源電圧ＶＭが供給されることで断熱的回路動作を行う。第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。具体的には、第１、第２の電源電圧ＶＰ、ＶＭは、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなっていく（小さくなる）第１の期間と、電圧差が大きくなっていく（大きくなる）第２の期間を繰り返す。
【００５０】
例えば、図３に示すように、第１、第２の電源電圧ＶＰ、ＶＭは、それぞれ基準電圧ＶＲ１、ＶＲ２を基準電圧とする正弦波である。そして、図３に示すように、電圧差が小さくなっていく第１の期間Ｔ１と、電圧差が大きくなっていく第２の期間Ｔ２を周期的に繰り返す。この第１の期間Ｔ１は、例えば電源電圧ＶＰとＶＭの差分電圧が最大値（例えばＶＤＤ）から最小値（例えば０Ｖ）まで変化する期間である。また、第２の期間Ｔ２は、例えば電源電圧ＶＰとＶＭの差分電圧が最小値（例えば０Ｖ）から最大値（例えばＶＤＤ）まで変化する期間である。
【００５１】
本実施形態の断熱的回路によれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現できる。また、共振により電源電圧ＶＰ、ＶＭが供給されることで、電源回路による電力回生を行うことができる。
【００５２】
より具体的には、第２の電源電圧ＶＭは、第１の電源電圧ＶＰの第１極大値と第１極大値に続く第２極大値との間の期間に極大値となり、第１の電源電圧ＶＰの第１極小値と第１極小値に続く第２極小値との間の期間に極小値となる。例えば、図３に示すように、ＶＰの第１極大値ＶＤＤから第２極大値ＶＤＤの間の期間Ｔ３にＶＭが極大値１／２・ＶＤＤとなる。また、ＶＰの第１極小値１／２・ＶＤＤと第２極小値１／２・ＶＤＤの間の期間Ｔ４にＶＭが極小値ＶＳＳ（０Ｖ）となる。
【００５３】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを供給できる。これにより、断熱的回路の断熱的回路動作を実現できる。
【００５４】
また、本実施形態では、断熱的回路は、インバーターを含む。そして、そのインバーターの有する第１導電型トランジスターのソース電極には、他の能動素子を介さずに第１の電源電圧ＶＰが供給される。インバーターの有する第２導電型トランジスターのソース電極には、他の能動素子を介さずに第２の電源電圧ＶＭが供給される。
【００５５】
このようにすれば、電源供給ノードのダイオードが省略された断熱的回路を構成できる。また、通常の論理回路（例えばＣＭＯＳ論理回路）を、そのまま断熱的回路に転用することができる。すなわち、インバーター等の論理回路において、通常の直流電源電圧（例えばＶＤＤ、ＶＳＳ）を電源電圧ＶＰ、ＶＭに置き換えることで、断熱的回路を実現できる。
【００５６】
また、本実施形態の断熱的回路では、第１の電源電圧ＶＰと第２の電源電圧ＶＭは、互いに逆相の正弦波である。
【００５７】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを断熱的回路に供給できる。また、ＬＣ共振回路等により容易に正弦波を生成できるため、電源電圧ＶＰ、ＶＭを共振により供給することが容易になる。
【００５８】
また、本実施形態の断熱的回路には、第２の期間（例えば図３に示すＴ２）にエッジを有する入力信号、即ち第２の期間において信号レベル（論理レベル）が変化する入力信号が入力される。このようにすれば、チャージの回収期間（例えば図３に示すＴ１）にエッジが入力されないため、電力ロスを小さくできる。
【００５９】
より具体的には、断熱的回路には、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小となるタイミングにエッジを有する入力信号が入力される。即ち、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小（極小）となるタイミングで信号レベル（論理レベル）が変化する入力信号が入力される。
【００６０】
このようにすれば、入力信号の論理レベルが変化する際のトランジスター（例えば図１のＰＭ１、ＮＭ１）に印加されるドレイン・ソース間電圧が最小（極小）になるから、入力信号レベルの変化に伴うトランジスターのドレイン電流を最小（極小）に抑えることができる。そして第２の期間（例えば図３に示すＴ２）において、ＶＰとＶＭの電圧差が緩やかに増大することで、ドレイン電流を低く抑えながら、インバーターの出力電圧をＨレベル又はＬレベルに設定することができる。このようにして、断熱的回路の断熱的回路動作を実現できる。
【００６１】
例えば、図３に示すように、電源電圧ＶＰはＶＤＤ〜ＶＤＤ／２の電圧範囲の正弦波である。また、電源電圧ＶＭは、ＶＤＤ／２〜ＶＳＳの電圧範囲であり、電源電圧ＶＰと逆相の正弦波である。そして、図３のＨ９に示すように、電源電圧ＶＰとＶＭの電圧差が最小（ＶＰ≒ＶＭ≒ＶＤＤ／２）となるタイミングで、Ｈ１０に示すように、入力電圧ＶＩＮが変化する。そして電源電圧ＶＰとＶＭの電圧差が緩やかに増大すると共に、インバーターの出力電圧ＶＱ１、ＶＱ２が緩やかに変化して、図３のＨ７に示すようにＬレベルが出力され、また図３のＨ８に示すようにＨレベルが出力される。
【００６２】
以上説明したように、本実施形態の断熱的回路によれば、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現することができる。その際に、断熱的回路に入力される入力信号は、ＶＰとＶＭとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はＶＰとＶＭとの電圧差が極大となるタイミングで信号を取り出す必要がある。従って、非断熱的回路から断熱的回路へ信号を受け渡す場合、及び断熱的回路から非断熱的回路へ信号を受け渡す場合には、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭに基づいて、信号の受け渡しのタイミングを適正に設定する必要がある。
【００６３】
この信号の受け渡しのタイミングは、厳密にＶＰとＶＭとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばＶＰとＶＭとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。以下の説明においても、同様である。
【００６４】
２．回路装置
図４に、本実施形態の回路装置の第１の構成例を示す。第１の構成例の回路装置は、断熱的回路１００、非断熱的回路１２０、第１のラッチ回路２１０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第１のラッチクロック生成回路２３０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６５】
断熱的回路１００は、図１〜図３で説明したように、第１の基準電圧ＶＲ１を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧ＶＲ２を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。なお、断熱的回路１００には、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されるが、これらの電圧は図１に示すように各トランジスターの基板（ウェル）に供給される。また断熱的回路１００は、上述したインバーター回路だけではなく、断熱的回路動作を行う他の論理回路（例えばＮＡＮＤゲート、ＮＯＲゲートなど）を含んでもよい。
【００６６】
非断熱的回路１２０は、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する回路（非断熱的回路動作を行う回路）であって、例えばＣＭＯＳトランジスターにより構成することができる。
【００６７】
第１のラッチ回路２１０（広義にはラッチ回路）は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。即ち、第１のラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、非断熱的回路１２０に対して受け渡すための回路である。
【００６８】
上述したように、断熱的回路１００からの出力信号Ｄ２を適正なタイミングで取り出す期間である第１のラッチ期間は、ＶＰが極大となりＶＭが極小となるタイミング、即ちＶＰとＶＭとの電圧差が極大となるタイミングに対して設定される。このように第１のラッチ期間を設定することで、断熱的回路１００からの出力信号Ｄ２がＨレベル又はＬレベルを出力する期間（信号レベルが確定される期間）において、出力信号Ｄ２をラッチすることができる。こうすることで、第１のラッチ回路２１０は、断熱的回路１００からの信号Ｄ２を非断熱的回路１２０への出力信号Ｑ２として、誤りなく出力することができる。
【００６９】
第１のラッチ回路２１０は、非断熱的回路動作を行う部分を含み、さらに断熱的回路動作を行う部分を含んでもよい。具体的には、第１のラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行うインバーター回路を含んでもよい。また、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて、第１のラッチ回路２１０のラッチクロック信号ＣＬＫ２に基づいて動作するクロックドインバーター回路を含む。なお、第１のラッチ回路２１０の詳細な構成については、後述する。
【００７０】
第１のラッチクロック生成回路２３０（広義にはラッチクロック生成回路）は、ラッチクロック信号ＣＬＫ２を生成して第１のラッチ回路２１０に対して出力する。上記の第１のラッチ期間は、ラッチクロック信号ＣＬＫ２に基づいて設定される。なお、第１のラッチクロック生成回路２３０の詳細な構成については、後述する。
【００７１】
図５に、本実施形態の回路装置の第２の構成例を示す。第２の構成例の回路装置は、断熱的回路１００、第２の非断熱的回路１１０（広義には非断熱的回路）、第２のラッチ回路２２０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第２のラッチクロック生成回路２４０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７２】
断熱的回路１００は、上述した第１の構成例（図４）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第２の非断熱的回路１１０は、上述した第１の構成例（図４）の非断熱的回路１２０と同様に、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する。
【００７３】
第２のラッチ回路２２０（広義にはラッチ回路）は、第２の非断熱的回路１１０からの出力信号Ｄ１を、第１の電源電圧ＶＰが極小となり第２の電源電圧ＶＭが極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、出力信号Ｄ１のラッチ信号Ｑ１を断熱的回路１００に対して出力する。即ち、第２のラッチ回路２２０は、第２の非断熱的回路１１０からの出力信号Ｄ１を、断熱的回路１００に対して受け渡すための回路である。
【００７４】
上述したように、第２の非断熱的回路１１０からの出力信号Ｄ１を断熱的回路１００に適正に受け渡すためには、断熱的回路１００に入力される信号Ｑ１が、ＶＰが極小となりＶＭが極大となるタイミング、即ちＶＰとＶＭとの電圧差が極小となるタイミングで変化する必要がある。従って、このタイミングに対して第２のラッチ期間を設定することで、第２のラッチ回路２２０は、第２の非断熱的回路１１０からの信号Ｄ１を断熱的回路１００への出力信号Ｑ１として、誤りなく出力することができる。なお、第２のラッチ回路２２０の詳細な構成については、後述する。
【００７５】
第２のラッチクロック生成回路２４０（広義にはラッチクロック生成回路）は、ラッチクロック信号ＣＬＫ１を生成して第２のラッチ回路２２０に対して出力する。上記の第２のラッチ期間は、ラッチクロック信号ＣＬＫ１に基づいて設定される。なお、第２のラッチクロック生成回路２４０の詳細な構成については、後述する。
【００７６】
図６に、本実施形態の回路装置の第３の構成例を示す。第３の構成例の回路装置は、断熱的回路１００、第１、第２の非断熱的回路１２０、１１０（広義には非断熱的回路）、第１、第２のラッチ回路２１０、２２０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第１、第２のラッチクロック生成回路２３０、２４０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７７】
断熱的回路１００は、上述した第１の構成例（図４）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第１、第２の非断熱的回路１２０、１１０は、上述した第１の構成例（図４）の非断熱的回路１２０と同様に、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する。
【００７８】
第１、第２のラッチ回路２１０、２２０は、それぞれ上述した第１、第２の構成例（図４、図５）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第１、第２のラッチクロック生成回路２３０、２４０についても、それぞれ上述した第１、第２の構成例（図４、図５）で説明したものと同じであるから、詳細な説明を省略する。
【００７９】
以上説明したように、本実施形態の回路装置の第１〜第３の構成例によれば、第２の非断熱的回路１１０からの信号を、第２のラッチ回路２２０を介して断熱的回路１００に適正なタイミングで受け渡すことができる。そして断熱的回路１００からの出力信号を、第１のラッチ回路２１０を介して第１の非断熱的回路１２０に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。
【００８０】
図７に、本実施形態の第１のラッチ回路２１０の詳細な構成例を示す。本構成例の第１のラッチ回路２１０は、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２、保持回路ＨＬＤ、トランスミッションゲートＴＧ３、ＴＧ４、クロックバッファー回路ＣＬＫＢＵＦを含む。なお、本実施形態の第１のラッチ回路２１０は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８１】
インバーター回路ＡＩＮＶ１は、断熱的回路１００からの出力信号Ｄ２が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。また、インバーター回路ＡＩＮＶ２は、インバーター回路ＡＩＮＶ１からの出力信号（Ｄ２の反転信号ＸＤ２）が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。なお、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２は、省略することができる。
【００８２】
インバーター回路ＡＩＮＶ１は、第１の電源電圧ＶＰがソースに供給され、第１の直流電源電圧ＶＤＤが基板に供給される第１導電型（Ｐ型）トランジスターＴＡ１と、第２の電源電圧ＶＭがソースに供給され、第２の直流電源電圧ＶＳＳが基板に供給される第２導電型（Ｎ型）トランジスターＴＡ２とを含む。インバーター回路ＡＩＮＶ２についても同様である。
【００８３】
クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２は、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２の後段に設けられ、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて、第１のラッチ回路２１０のラッチクロック信号ＣＬＫ２に基づいて動作する。
【００８４】
クロックドインバーター回路ＣＫＩＮＶ１は、入力ノードＮＡ１、出力ノードＮＡ２、２つのＰ型トランジスターＴＡ３、ＴＡ４（広義には第１、第２のトランジスター）、２つのＮ型トランジスターＴＡ５、ＴＡ６（広義には第３、第４のトランジスター）を含む。入力ノードＮＡ１にはインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２が入力され、出力ノードＮＡ２からはラッチクロック信号ＣＬＫ２に基づいて信号が出力される。第１のトランジスターＴＡ３は、ソースに第１の直流電源電圧ＶＤＤが供給され、ゲートにラッチクロック信号ＣＬＫ２の反転信号ＸＷ２が入力される。第２のトランジスターＴＡ４は、ソースが第１のトランジスターＴＡ３のドレインに接続され、ゲートが入力ノードＮＡ１に接続され、ドレインが出力ノードＮＡ２に接続される。第３のトランジスターＴＡ５は、ドレインが出力ノードＮＡ２に接続され、ゲートが入力ノードＮＡ１に接続される。第４のトランジスターＴＡ６は、ドレインが第３のトランジスターＴＡ５のソースに接続され、ゲートにラッチクロック信号ＣＬＫ２の非反転信号Ｗ２が入力され、ソースに第２の直流電源電圧ＶＳＳが供給される。なお、クロックドインバーター回路ＣＫＩＮＶ２についても同様の構成である。
【００８５】
クロックドインバーター回路ＣＫＩＮＶ１は、以下の動作を行う。ラッチクロック信号ＣＬＫ２がＬレベルである期間では、ＣＬＫ２の非反転信号Ｗ２はＬレベルであり、ＣＬＫ２の反転信号ＸＷ２はＨレベルである。従って、Ｐ型トランジスターＴＡ３及びＮ型トランジスターＴＡ６は共にオフ状態となるから、出力ノードＮＡ２は高インピーダンス状態に設定される。一方、ラッチクロック信号ＣＬＫ２がＨレベルである期間では、ＣＬＫ２の非反転信号Ｗ２はＨレベルであり、ＣＬＫ２の反転信号ＸＷ２はＬレベルである。従って、Ｐ型トランジスターＴＡ３及びＮ型トランジスターＴＡ６は共にオン状態となるから、トランジスターＴＡ４、ＴＡ５はインバーター回路として動作し、出力ノードＮＡ２から出力信号が出力される。クロックドインバーター回路ＣＫＩＮＶ２についても同様の動作を行う。
【００８６】
第１、第２のトランスミッションゲートＴＧ３、ＴＧ４は、第１、第２のクロックドインバーター回路ＣＬＫＩＮＶ１、ＣＬＫＩＮＶ２と保持回路ＨＬＤとの間にそれぞれ設けられ、ラッチクロック信号ＣＬＫ２に基づいてオン・オフが制御される。トランスミッションゲートＴＧ３は、ＣＬＫ２の反転信号ＸＷ２がゲートに入力するＰ型トランジスターＴＡ７及びＣＬＫ２の非反転信号Ｗ２がゲートに入力するＮ型トランジスターＴＡ８を含む。ラッチクロック信号ＣＬＫ２がＬレベルである期間では、２つのトランジスターＴＡ７、ＴＡ８は共にオフ状態であり、信号は通過しない。一方、ＣＬＫ２がＨレベルである期間では、２つのトランジスターＴＡ７、ＴＡ８は共にオン状態であり、信号が通過できる。
【００８７】
保持回路ＨＬＤは、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号及び第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号を受けて、断熱的回路１００からの出力信号Ｄ２を保持する。具体的には、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号を第１のトランスミッションゲートＴＧ３を介して受け、第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号を第２のトランスミッションゲートＴＧ４を介して受けて、断熱的回路１００からの出力信号Ｄ２を保持する。
【００８８】
保持回路ＨＬＤは、第１のノードＮＡ３、第２のノードＮＡ４、トランジスターＴＡ９（広義には第１の抵抗素子）、トランジスターＴＡ１１（広義には第２の抵抗素子）、第１、第２のトランジスターＴＡ１０、ＴＡ１２を含む。第１のノードＮＡ３には、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号が入力され、第２のノードＮＡ４には、第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号が入力される。
【００８９】
トランジスターＴＡ９は、Ｎ型トランジスターであって、ドレインに第１の直流電源電圧ＶＤＤが供給され、ゲートに第２の直流電源電圧ＶＳＳが供給され、ソースが第２のノードＮＡ４に接続される。即ち、トランジスターＴＡ９は、一端に第１の直流電源電圧ＶＤＤが供給され、他端が第２のノードＮＡ４に接続される第１の抵抗素子を構成する。また、トランジスターＴＡ１１も同様に、一端に第１の直流電源電圧ＶＤＤが供給され、他端が第１のノードＮＡ３に接続される第２の抵抗素子を構成する。この構成では、トランジスターＴＡ９、ＴＡ１１は共にオフ状態であるが、リーク電流（サブスレッシュホールド電流）が流れるから、高抵抗の抵抗素子として動作する。
【００９０】
第１のトランジスターＴＡ１０は、Ｎ型トランジスターであって、ドレインが第２のノードＮＡ４に接続され、ゲートが第１のノードＮＡ３に接続され、ソースに第２の直流電源電圧ＶＳＳが供給される。第２のトランジスターＴＡ１２は、Ｎ型トランジスターであって、ドレインが第１のノードＮＡ３に接続され、ゲートが第２のノードＮＡ４に接続され、ソースに第２の直流電源電圧ＶＳＳが供給される。
【００９１】
このようにすれば、第１のノードＮＡ３がＬレベルに設定される場合には、ＴＡ１０がオフ状態になり、第２のノードＮＡ４がＨレベルに設定される。そして第２のノードＮＡ４がＨレベルに設定されることで、ＴＡ１２がオン状態になるから、第１のノードＮＡ３がＬレベルに設定される。即ち、保持回路ＨＬＤは、ＮＡ３がＬレベル、ＮＡ４がＨレベルである状態を保持することができる。また反対に、ＮＡ３がＨレベル、ＮＡ４がＬレベルである状態を保持することができる。
【００９２】
第１、第２の抵抗素子は、第１、第２のトランジスターＴＡ１０、ＴＡ１２がオフ状態である場合に、第１、第２のノードＮＡ３、ＮＡ４をＨレベルにプルアップするための電流を供給できればよい。従って、消費電力を低減するためには、第１、第２の抵抗素子は高抵抗であることが望ましい。なお、第１、第２の抵抗素子は、トランジスターではなく、例えばポリシリコン薄膜を用いた受動抵抗素子であってもよい。
【００９３】
クロックバッファー回路ＣＬＫＢＵＦは、ラッチクロック信号ＣＬＫ２が入力され、ＣＬＫ２の反転信号ＸＷ２及び非反転信号Ｗ２を生成して、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２及びトランスミッションゲートＴＧ３、ＴＧ４に供給する。クロックバッファー回路ＣＬＫＢＵＦは、２つのインバーター回路ＩＮＶ９、ＩＮＶ１０を含む。これらのインバーター回路ＩＮＶ９、ＩＮＶ１０は、非断熱的回路動作を行うインバーターであり、ＣＭＯＳ回路で構成することができる。
【００９４】
図７に示す第１のラッチ回路２１０は、以下のように動作する。上述したように、断熱的回路１００からの出力信号Ｄ２を適正なタイミングで取り出すために、第１のラッチ期間はＶＰが極大となりＶＭが極小となるタイミング、即ちＶＰとＶＭとの電圧差が極大となるタイミングに対して設定される。即ち、ラッチクロック信号ＣＬＫ２は、上記のタイミング（第１のラッチ期間の開始タイミング）でＬレベルからＨレベルに変化する。ＣＬＫ２がＨレベルに設定されると、反転信号ＸＷ２はＬレベルに、非反転信号Ｗ２はＨレベルに設定され、これによってクロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２がインバーターとして動作し、またトランスミッションゲートＴＧ３、ＴＧ４がオン状態となる。
【００９５】
具体的には、ＣＬＫ２がＨレベルに設定されると、クロックドインバーター回路ＣＫＩＮＶ１はインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２（ノードＮＡ１の信号）を受けて、その反転信号をノードＮＡ２に出力し、トランスミッションゲートＴＧ３はその信号を保持回路ＨＬＤのノードＮＡ３に出力する。また、クロックドインバーター回路ＣＫＩＮＶ２はインバーター回路ＡＩＮＶ２からの出力信号（ノードＮＡ５の信号）を受けて、その反転信号をノードＮＡ６に出力し、トランスミッションゲートＴＧ４はその信号を保持回路ＨＬＤのノードＮＡ４に出力する。このようにすることで、保持回路ＨＬＤは、ＶＰとＶＭとの電圧差が極大となるタイミングで、即ち断熱的回路１００及びインバーター回路ＡＩＮＶ１、ＡＩＮＶ２の出力信号レベルがＨレベル又はＬレベルに確定するタイミングで信号を受け取ることができる。
【００９６】
ラッチクロック信号ＣＬＫ２は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻る。ＣＬＫ２がＬレベルに戻ると、反転信号ＸＷ２はＨレベルに、非反転信号Ｗ２はＬレベルに設定される。これによってクロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２はインバーターとして動作せず、またトランスミッションゲートＴＧ３、ＴＧ４がオフ状態となるが、保持回路ＨＬＤは受け取った信号を保持することができる。そして保持された信号は、ノードＮＡ４に接続されたインバーター回路ＩＮＶ８から出力信号（ラッチ信号）Ｑ２として出力される。出力信号Ｑ２は、次のラッチ期間が来るまでその信号レベルが保持される。なお、上記の所定の時間は、例えばＣＬＫ２がＨレベルに変化してから、保持回路ＨＬＤのノードＮＡ３、ＮＡ４の電圧レベルが確定するまでの時間より長く設定される。
【００９７】
図８に、本実施形態の第１のラッチ回路２１０の変形例を示す。この変形例は、図７に示した構成例においてトランスミッションゲートＴＧ３、ＴＧ４を削除したものである。この変形例では、素子数が少なくなるため、チップ上での回路面積を縮小することが可能になる。
【００９８】
この変形例の動作は、上述した図７の第１のラッチ回路２１０とほとんど同じである。即ち、ラッチクロック信号ＣＬＫ２がＨレベルに設定されると、クロックドインバーター回路ＣＫＩＮＶ１はインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２を受けて、その反転信号を保持回路ＨＬＤのノードＮＡ３に出力する。また、クロックドインバーター回路ＣＫＩＮＶ２はインバーター回路ＡＩＮＶ２からの出力信号を受けて、その反転信号を保持回路ＨＬＤのノードＮＡ４に出力する。ラッチクロック信号ＣＬＫ２は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻るが、保持回路ＨＬＤは受け取った信号を保持することができる。そして保持された信号は、ノードＮＡ４に接続されたインバーター回路ＩＮＶ８から出力信号（ラッチ信号）Ｑ２として出力される。出力信号Ｑ２は、次のラッチ期間が来るまでその信号レベルが保持される。
【００９９】
図９に、クロックバッファー回路ＣＬＫＢＵＦの変形例を示す。この変形例は、５個のインバーター回路ＩＮＶ１１〜ＩＮＶ１５を含む。これらのインバーター回路のうち、ＩＮＶ１１〜ＩＮＶ１３は、ＶＤＤを高電位側電源電圧とし、１／２・（ＶＤＤ−ＶＳＳ）を低電位側電源電圧とする。また、ＩＮＶ１４、ＩＮＶ１５は、１／２・（ＶＤＤ−ＶＳＳ）を高電位側電源電圧とし、ＶＳＳを低電位側電源電圧とする。こうすることで、ラッチクロック信号ＣＬＫ２の非反転信号Ｗ２は、Ｈレベルが１／２・（ＶＤＤ−ＶＳＳ）となり、ＬレベルがＶＳＳとなる。また、ラッチクロック信号ＣＬＫ２の反転信号ＸＷ２は、ＨレベルがＶＤＤとなり、Ｌレベルが１／２・（ＶＤＤ−ＶＳＳ）となる。
【０１００】
また、この変形例では、反転信号ＸＷ２を生成するためには３段のインバーター回路ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３を用いるが、非反転信号Ｗ２を生成するためには２段のインバーター回路ＩＮＶ１４、ＩＮＶ１５を用いる。このためインバーター回路の段数の違いにより、反転信号ＸＷ２がＨレベルからＬレベルに変化するタイミングを、非反転信号Ｗ２がＬレベルからＨレベルに変化するタイミングより遅らせることができる。なお、このタイミングのずれを確保するために、ＩＮＶ１５のＰ型トランジスターのゲート幅をＩＮＶ１３のＰ型トランジスターのゲート幅より大きく（例えば３倍大きく）設定することが望ましい。
【０１０１】
上述した第１のラッチ回路２１０（図７、図８）に、本変形例のクロックバッファー回路ＣＬＫＢＵＦを用いることにより、ＸＷ２がゲートに入力されるＰ型トランジスター（例えばＣＫＩＮＶ１のＴＡ３）のゲート・ソース間電圧の絶対値を１／２・（ＶＤＤ−ＶＳＳ）に抑え、Ｗ２がゲートに入力されるＮ型トランジスター（例えばＣＫＩＮＶ１のＴＡ６）のゲート・ソース間電圧を１／２・（ＶＤＤ−ＶＳＳ）に抑えることができる。また、ＸＷ２がゲートに入力されるＰ型トランジスターがオン状態になるタイミングを、Ｗ２がゲートに入力されるＮ型トランジスターがオン状態になるタイミングより遅らせることができる。こうすることで、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２の貫通電流を低減することができるから、第１のラッチ回路２１０の消費電力を低減することができる。
【０１０２】
図１０に、本実施形態の第２のラッチ回路２２０の詳細な構成例を示す。第２のラッチ回路２２０は、インバーター回路ＩＮＶ１〜ＩＮＶ７、トランスミッションゲートＴＧ１、ＴＧ２を含む。なお、本実施形態の第２のラッチ回路２２０は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０３】
インバーター回路ＩＮＶ１〜ＩＮＶ７は、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給され、非断熱的回路動作を行う。トランスミッションゲートＴＧ１、ＴＧ２は、ラッチクロック信号ＣＬＫ１に基づいてオン・オフが制御される。
【０１０４】
図１０に示す第２のラッチ回路２２０は、以下のように動作する。上述したように、非断熱的回路から断熱的回路へ信号を受け渡す場合には、第２のラッチ期間はＶＰが極小となりＶＭが極大となるタイミング、即ちＶＰとＶＭとの電圧差が極小となるタイミングに対して設定される。ＶＰとＶＭとの電圧差が極小となるタイミングで入力信号を変化させる必要があるからである。
【０１０５】
ラッチクロック信号ＣＬＫ１は、上記のタイミング（第２のラッチ期間の開始タイミング）でＬレベルからＨレベルに変化する。ＣＬＫ１がＨレベルに設定されると、反転信号ＸＷ１はＬレベルに、非反転信号Ｗ１はＨレベルに設定され、トランスミッションゲートＴＧ１はオン状態になり、トランスミッションゲートＴＧ２はオフ状態になる。従って、ノードＮＢ１に入力信号Ｄ１の反転信号が伝達され、続くインバーター回路ＩＮＶ２、ＩＮＶ４、ＩＮＶ５を経て、出力信号Ｑ１が出力される。即ちＣＬＫ１がＬレベルからＨレベルに変化するタイミングで、出力信号Ｑ１の信号レベルが変化する。
【０１０６】
ラッチクロック信号ＣＬＫ１は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻る。ＣＬＫ１がＬレベルに戻ると、反転信号ＸＷ１はＨレベルに、非反転信号Ｗ１はＬレベルに設定され、トランスミッションゲートＴＧ１はオフ状態になり、トランスミッションゲートＴＧ２はオン状態になる。従って、ノードＮＢ１とノードＮＢ３とが電気的に接続状態になり、ＩＮＶ２とＩＮＶ３とにより入力信号Ｄ１が保持される。ＣＬＫ１がＬレベルである期間では、ＴＧ１がオフ状態であるから入力信号Ｄ１が変化しても、保持されている信号レベルは変化しない。即ち、次のラッチ期間が来るまで、出力信号Ｑ１の信号レベルは保持される。なお、上記の所定の時間は、例えばＣＬＫ１がＨレベルに変化してから、ノードＮＢ１、ＮＢ２、ＮＢ３の電圧レベルが確定するまでの時間より長く設定される。
【０１０７】
図１１は、断熱的回路と非断熱的回路との間で信号をやり取りする際のタイミングを説明する図である。上述したように、断熱的回路に入力される入力信号は、ＶＰとＶＭとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はＶＰとＶＭとの電圧差が極大となるタイミングで信号を取り出す必要がある。但し、この信号の受け渡しのタイミングは、厳密にＶＰとＶＭとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばＶＰとＶＭとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。
【０１０８】
例えば図１１に示すように、断熱的回路に入力される入力信号が変化してもよい期間（入力可能期間）ＴＸを、Ｐ型トランジスター（第１導電型トランジスター）のしきい値電圧（第１のしきい値電圧）の絶対値Ｖｔｈ１又はＮ型トランジスター（第２導電型トランジスター）のしきい値電圧（第２のしきい値電圧）Ｖｔｈ２に基づいて設定することができる。具体的には、ＶＰとＶＭの電圧値の差分（ＶＰ−ＶＭ）がＶｔｈ１となるタイミングから、極小値となり、再びＶｔｈ１となるタイミングまでの期間を入力可能期間ＴＸとすることができる。或いは、ＶＰとＶＭの電圧値の差分がＶｔｈ２となるタイミングから、極小値となり、再びＶｔｈ２となるタイミングまでの期間を入力可能期間ＴＸとすることができる。つまり、ＶＰとＶＭとの電圧差がＶｔｈ１又はＶｔｈ２よりも小さい期間をＴＸとする。このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。
【０１０９】
また図１１に示すように、断熱的回路から出力される出力信号が確定される期間、即ち断熱的回路の出力信号をラッチできる期間（出力可能期間）ＴＱを、Ｐ型トランジスターのしきい値電圧の絶対値Ｖｔｈ１又はＮ型トランジスターのしきい値電圧Ｖｔｈ２に基づいて設定することができる。具体的には、ＶＰがＶＰの極大値−Ｖｔｈ１となるタイミングから、ＶＰが極大値となり、再びＶＰの極大値−Ｖｔｈ１となるタイミングまでの期間を出力可能期間ＴＱとすることができる。或いは、ＶＭがＶＭの極小値＋Ｖｔｈ２となるタイミングから、極小値となり、再びＶＭの極小値＋Ｖｔｈ２となるタイミングまでの期間を出力可能期間ＴＱとすることができる。このようにすれば、断熱的回路から出力される出力信号がＬレベル又はＨレベルに確定されるから、非断熱的回路に対して適正な信号レベルで信号を出力することができる。
【０１１０】
最適な実施例では、ＶＰの極大値はＶＤＤであり、ＶＭの極小値は０Ｖであり、ＶＰの極小値とＶＭの極大値は１／２ＶＤＤでタイミングも一致している。しかしながら、ＶＰとＶＭの極大値又は極小値は、これらの最適値と異なる値であってもよい。その場合は、断熱的回路の電荷エネルギーの再利用の効率が低下する。例えば、ＶＰの極小値がＶＭの極大値よりも小さい又は大きい電圧値の場合（ＶＰとＶＭの電圧波形が交差したり交わらない場合）であっても断熱的回路は動作する。
【０１１１】
なお、入力可能期間ＴＸ及び出力可能期間ＴＱは、トランジスターのしきい値電圧の代わりに、例えば１／５・ＶＤＤ、或いは１／１０・ＶＤＤなどを基準として設定することもできる。
【０１１２】
図１２（Ａ）に、本実施形態の第２のラッチクロック生成回路２４０の詳細な構成例を示す。第２のラッチクロック生成回路２４０は、コンパレーター回路ＣＭＰ１、インバーター回路ＩＶＡ１、ＩＶＡ２を含む。なお、本実施形態の第２のラッチクロック生成回路２４０は図１２（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１３】
コンパレーター回路ＣＭＰ１は、オフセットを有するコンパレーター回路であって、Ｐ型トランジスターＴＰ１１、ＴＰ１２及びＮ型トランジスターＴＮ１１、ＴＮ１２、ＴＮ１３を含む。ＴＰ１１、ＴＰ１２はカレントミラー型負荷を構成し、ＴＮ１１のゲート（ノードＮ１１）には第２の電源電圧ＶＭが入力され、ＴＮ１２のゲート（ノードＮ１２）には第１の電源電圧ＶＰが入力される。ＴＮ１３は、ゲートにバイアス電圧ＶＢＩＡＳが印加され、電流源として動作する。コンパレーター回路ＣＭＰ１は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとを比較し、その比較結果に基づいてラッチクロック信号ＣＬＫ１が生成される。
【０１１４】
図１３に、第２のラッチクロック生成回路２４０の信号波形の一例を示す。コンパレーター回路ＣＭＰ１には周期的に変化するＶＰ、ＶＭが入力され、ＣＭＰ１の出力ノードＮ１３にはＶＰとＶＭとの電圧差が極小となる期間にＨレベルとなり、それ以外の期間ではＬレベル（又はＬレベルに近いレベル）となる信号が出力される。これはコンパレーター回路ＣＭＰ１の出力レベルがＶＤＤに相当するオフセットを有するからである。そしてインバーター回路ＩＶＡ１、ＩＶＡ２で波形整形することで、ラッチクロック信号ＣＬＫ１が出力される。
【０１１５】
このようにすることで、例えば図１３のＡ１に示すタイミングで第２のラッチ期間ＴＬ２が開始される。この第２のラッチ期間ＴＬ２は、ラッチクロック信号ＣＬＫ１がＨレベルである期間であって、上述した入力可能期間ＴＸに含まれる期間である。即ち、第２のラッチ期間ＴＬ２は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が、第１のしきい値電圧Ｖｔｈ１よりも小さい値である期間、又は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が、第２のしきい値電圧Ｖｔｈ２よりも小さい値である期間である。また第２のラッチ期間ＴＬ２の長さは、例えばＣＬＫ１がＨレベルに変化してから、第２のラッチ回路２２０のノードＮＢ１、ＮＢ２、ＮＢ３（図１０）の電圧レベルが確定するまでの時間より長く設定される。
【０１１６】
図１２（Ｂ）に、本実施形態の第１のラッチクロック生成回路２３０の詳細な構成例を示す。第１のラッチクロック生成回路２３０は、コンパレーター回路ＣＭＰ２、抵抗素子ＲＢ１、ＲＢ２、インバーター回路ＩＶＢ１、ＩＶＢ２を含む。なお、本実施形態の第１のラッチクロック生成回路２３０は図１２（Ｂ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１７】
コンパレーター回路ＣＭＰ２は、第１の電源電圧ＶＰに基づいて生成される第１の電圧と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳに基づいて生成される第２の電圧とを比較し、その比較結果に基づいてラッチクロック信号ＣＬＫ２が生成される。
【０１１８】
コンパレーター回路ＣＭＰ２は、オフセットを有するコンパレーター回路であって、Ｐ型トランジスターＴＰ２１、ＴＰ２２及びＮ型トランジスターＴＮ２１、ＴＮ２２、ＴＮ２３を含む。ＴＰ２１、ＴＰ２２はカレントミラー型負荷を構成し、ＴＮ２１のゲート（ノードＮ２１）にはＶＰ−ＶＳＳを抵抗素子ＲＢ１、ＲＢ２で分圧した電圧（第１の電圧）が入力され、ＴＮ２２のゲート（ノードＮ２２）には１／２・（ＶＤＤ−ＶＳＳ）（第２の電圧）が入力される。ＴＮ２３は、ゲートにバイアス電圧ＶＢＩＡＳが印加され、電流源として動作する。抵抗素子ＲＢ１とＲＢ２とは、等しい抵抗値を有してもよい。
【０１１９】
図１４に、第１のラッチクロック生成回路２３０の信号波形の一例を示す。図１４では、ＶＳＳ＝０Ｖとし、ＲＢ１、ＲＢ２の抵抗値が等しい場合を示す。コンパレーター回路ＣＭＰ２には１／２ＶＰと１／２ＶＤＤとが入力され、ＣＭＰ２の出力ノードＮ２３にはＶＰとＶＭとの電圧差が極大となる期間にＨレベルとなり、それ以外の期間ではＬレベル（又はＬレベルに近いレベル）となる信号が出力される。これはコンパレーター回路ＣＭＰ２の出力レベルがＶＤＤに相当するオフセットを有するからである。そしてインバーター回路ＩＶＢ１、ＩＶＢ２で波形整形することで、ラッチクロック信号ＣＬＫ２が出力される。
【０１２０】
このようにすることで、例えば図１４のＢ１に示すタイミングで第１のラッチ期間ＴＬ１が開始される。この第１のラッチ期間ＴＬ１は、ラッチクロック信号ＣＬＫ２がＨレベルである期間であって、上述した出力可能期間ＴＱに含まれる期間である。即ち、第１のラッチ期間ＴＬ１は、第１の電源電圧ＶＰが、第１の電源電圧ＶＰの極大値から第１のしきい値電圧Ｖｔｈ１を減算した値よりも大きい値である期間、又は、第２の電源電圧ＶＭが、第２の電源電圧ＶＭの極小値に第２のしきい値電圧Ｖｔｈ２を加算した値よりも小さい値である期間である。また第１のラッチ期間ＴＬ１の長さは、例えばＣＬＫ２がＨレベルに変化してから、第１のラッチ回路２１０のノードＮＡ３、ＮＡ４（図７、図８）の電圧レベルが確定するまでの時間より長く設定される。
【０１２１】
図１５に、本実施形態の回路装置の第３の構成例（図６）における信号波形の一例を示す。図１５では、例として断熱的回路１００が１１段のインバーターチェーン回路である場合を示す。図１５において、１段目、２段目、１１段目のインバーター回路の出力信号をＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ１１（Ｄ２）とする。
【０１２２】
第２のラッチ回路２２０は、ラッチクロック信号ＣＬＫ１がＨレベルに設定される期間（第２のラッチ期間）に、第２の非断熱的回路１１０からの出力信号Ｄ１を取り込み、保持し、ラッチ出力信号Ｑ１の信号レベルを変化させる。そしてＣＬＫ１がＬレベルに戻った後も、次のラッチ期間が開始されるまで、Ｑ１の信号レベルを保持する。例えば、図１５に示すように、ｔ１のタイミングで信号Ｄ１のＬレベルをラッチして、ラッチ出力信号Ｑ１をＨレベルからＬレベルに変化させ、次のラッチ期間が開始されるまでＬレベルを保持する。また、ｔ３のタイミングで信号Ｄ１のＨレベルをラッチして、ラッチ出力信号Ｑ１をＬレベルからＨレベルに変化させ、次のラッチ期間が開始されるまでＨレベルを保持する。
【０１２３】
断熱的回路１００は、ｔ１のタイミング（ＶＰとＶＭとの電圧差が極小となるタイミング、或いは入力可能期間ＴＸに含まれるタイミング）において信号レベルがＨレベルからＬレベルに変化する信号Ｑ１を受け取る。また、ｔ３のタイミングにおいて信号レベルがＬレベルからＨレベルに変化する信号Ｑ１を受け取る。そして１１段のインバーターチェーン回路の出力信号ＶＯＵＴ１１（Ｄ２）を出力する。
【０１２４】
第１のラッチ回路２１０は、ラッチクロック信号ＣＬＫ２がＨレベルに設定される期間（第１のラッチ期間）に、断熱的回路１００からの出力信号Ｄ２を取り込み、保持し、ラッチ出力信号Ｑ２の信号レベルを変化させる。そしてＣＬＫ２がＬレベルに戻った後も、次のラッチ期間が開始されるまで、Ｑ２の信号レベルを保持する。例えば、図１５に示すように、ｔ２のタイミング（ＶＰとＶＭとの電圧差が極大となるタイミング、或いは出力可能期間ＴＱに含まれるタイミング）で信号Ｄ２のＨレベルをラッチして、ラッチ出力信号Ｑ２をＬレベルからＨレベルに変化させ、次のラッチ期間が開始されるまでＨレベルを保持する。また、ｔ４のタイミングで信号Ｄ２のＬレベルをラッチして、ラッチ出力信号Ｑ２をＨレベルからＬレベルに変化させ、次のラッチ期間が開始されるまでＬレベルを保持する。
【０１２５】
図１６に、第１のラッチ回路２１０（図７）において、クロックバッファー回路ＣＬＫＢＵＦの変形例（図９）を用いる場合の信号波形の一例を示す。
【０１２６】
ラッチクロック信号ＣＬＫ２は、例えばｔ１のタイミング及びｔ２のタイミングでＬレベルからＨレベルに変化する。即ち、ＣＬＫ２は、ＶＰとＶＭとの電圧差が極大となるタイミングでＨレベルに設定される。上述したように、クロックバッファー回路ＣＬＫＢＵＦの変形例（図９）を用いることで、反転信号ＸＷ２がＨレベルからＬレベルに変化するタイミングｔ２（又はｔ４）を、非反転信号Ｗ２がＬレベルからＨレベルに変化するタイミングｔ１（又はｔ３）より遅らせることができる。例えば図１６では、ｔ２はｔ１より時間ｔｄ１だけ遅れ、またｔ４はｔ３より時間ｔｄ２だけ遅れる。こうすることで、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２の貫通電流を低減することができる。
【０１２７】
このようにして、保持回路ＨＬＤの第１のノードＮＡ３は、ｔ２のタイミングでＬレベルからＨレベルに変化し、ｔ３のタイミングでＨレベルからＬレベルに変化する。一方、保持回路ＨＬＤの第２のノードＮＡ４は、ｔ１のタイミングでＨレベルからＬレベルに変化し、ｔ４のタイミングでＬレベルからＨレベルに変化する。そして出力信号Ｑ２は、ｔ２のタイミングでＬレベルからＨレベルに変化し、ｔ３のタイミングでＨレベルからＬレベルに変化する。
【０１２８】
以上説明したように、本実施形態の回路装置によれば、第２の非断熱的回路１１０からの信号を、第２のラッチ回路２２０を介して断熱的回路１００に適正なタイミングで受け渡すことができる。そして断熱的回路１００からの出力信号を、第１のラッチ回路２１０を介して第１の非断熱的回路１２０に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。
【０１２９】
３．電子機器
図１７に、本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、集積回路装置４００、マイクロコントローラー４１０（ホスト、回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。
【０１３０】
センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置４００へ出力する。集積回路装置４００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、断熱的回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。
【０１３１】
本実施形態の回路装置を含む電子機器によれば、断熱的回路を含まない電子機器と比べて、消費電力を低く抑えることが可能になるから、電池で駆動される携帯機器などの場合に電池の消耗を低減することなどが可能になる。
【０１３２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の直流電源電圧、第２の直流電源電圧等）と共に記載された用語（ＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３３】
１０ 基準電圧生成回路、２０ 共振回路、３０ 第１の共振回路、
４０ 第２の共振回路、１００ 断熱的回路、１１０ 第２の非断熱的回路、
１２０ 第１の非断熱的回路、２１０ 第１のラッチ回路、２２０ 第２のラッチ回路、
２３０ 第１のラッチクロック生成回路、２４０ 第２のラッチクロック生成回路、
４００ 集積回路装置、４１０ マイクロコントローラー、４３０ アンテナ、
４４０ センサー、４５０ 検出回路、４６０ Ａ／Ｄ変換器、４７０ 記憶部、
４８０ 操作部、
ＶＰ 第１の電源電圧、ＶＭ 第２の電源電圧、ＶＤＤ 第１の直流電源電圧、
ＶＳＳ 第２の直流電源電圧
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
バッテリーを電源とする携帯情報機器などにおいては、搭載される回路装置の消費電力を低減することが要求されている。回路装置の消費電力を抑制する技術として、例えば特許文献１には断熱的回路動作を行う断熱的回路が開示されている。この断熱的回路では、電源電圧を変化させることでトランジスターのドレイン損失での電力消費を抑制する。しかしながら回路装置において断熱的回路を用いるためには、断熱的回路と非断熱的回路との間の信号の受け渡しのタイミングが難しいなどの課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００５】
本発明の一態様は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記断熱的回路からの出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力する回路装置に関係する。
【０００６】
本発明の一態様によれば、ラッチ回路は、断熱的回路からの出力信号を第１の電源電圧が極大となり第２の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、断熱的回路からの出力信号の信号レベルが確定される期間に信号をラッチすることができるから、非断熱的回路に対して断熱的回路からの出力信号を確実に出力することができる。その結果、断熱的回路の断熱的回路動作を損なうことなく、確実に回路を動作させることができるから、回路装置の消費電力を低く抑えることなどが可能になる。
【０００７】
また本発明の一態様では、第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、前記第１のラッチ期間は、前記第１の電源電圧が、前記第１の電源電圧の極大値から前記第１のしきい値電圧を減算した値よりも大きい値である期間、又は、前記第２の電源電圧が、前記第２の電源電圧の極小値に前記第２のしきい値電圧を加算した値よりも小さい値である期間であってもよい。
【０００８】
このようにすれば、ラッチ回路は、断熱的回路から出力される出力信号を、電圧レベルがＬレベル又はＨレベルに確定される期間にラッチすることができるから、非断熱的回路に対して適正な電圧レベルで信号を出力することができる。
【０００９】
また本発明の一態様では、前記ラッチ回路は、前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含んでもよい。
【００１０】
このようにすれば、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。
【００１１】
また本発明の一態様では、前記クロックドインバーター回路は、信号が入力される入力ノードと、前記ラッチクロック信号に基づいて信号が出力される出力ノードと、ソースに前記第１の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第１のトランジスターと、ソースが前記第１のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第２のトランジスターと、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第３のトランジスターと、ドレインが前記第３のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第２の直流電源電圧が供給される第４のトランジスターとを含んでもよい。
【００１２】
このようにすれば、ラッチクロック信号がＨレベルである期間に、第１、第４のトランジスターがオン状態となるから、クロックドインバーター回路はインバーター動作を行い、断熱的回路からの出力信号に基づいて信号を出力することができる。
【００１３】
また本発明の一態様では、前記ラッチ回路は、前記クロックドインバーター回路として、第１のクロックドインバーター回路及び第２のクロックドインバーター回路と、前記第１のクロックドインバーター回路からの出力信号及び前記第２のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含んでもよい。
【００１４】
このようにすれば、保持回路は、ラッチクロック信号に基づいて動作する第１、第２のクロックドインバーター回路からの出力信号を保持することができるから、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。
【００１５】
また本発明の一態様では、前記保持回路は、前記第１のクロックドインバーター回路からの前記出力信号が入力される第１のノードと、前記第２のクロックドインバーター回路からの前記出力信号が入力される第２のノードと、前記第１の直流電源電圧が一端に供給され、他端が前記第２のノードに接続される第１の抵抗素子と、前記第１の直流電源電圧が一端に供給され、他端が前記第１のノードに接続される第２の抵抗素子と、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースに前記第２の直流電源電圧が供給される第１のトランジスターと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースに前記第２の直流電源電圧が供給される第２のトランジスターとを含んでもよい。
【００１６】
このようにすれば、例えば第１のノードがＬレベルに設定される場合には、第１のトランジスターがオフ状態になり、第２のノードがＨレベルに設定される。そして第２のノードがＨレベルに設定されることで、第２のトランジスターがオン状態になるから、第１のノードがＬレベルに設定される。その結果、保持回路は、断熱的回路からの出力信号を保持することができる。
【００１７】
また本発明の一態様では、前記ラッチ回路は、前記第１のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第１のトランスミッションゲートと、前記第２のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第２のトランスミッションゲートとを含んでもよい。
【００１８】
このようにすれば、ラッチクロック信号がＨレベルである期間に、第１、第２のトランスミッションゲートがオン状態となるから、第１、第２のクロックドインバーター回路からの出力信号が保持回路に入力され、保持回路がその信号を保持することができる。
【００１９】
また本発明の一態様では、前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第１の電源電圧に基づいて生成される第１の電圧と、前記第１の直流電源電圧及び前記第２の直流電源電圧に基づいて生成される第２の電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。
【００２０】
このようにすれば、ラッチクロック生成回路は、第１の電圧と第２の電圧との比較結果に基づいて、ラッチクロック信号を生成することができる。
【００２１】
また本発明の一態様では、前記ラッチ回路の初段の回路は、前記第１の電源電圧がソースに供給され、前記第１の直流電源電圧が基板に供給される第１導電型トランジスターと、前記第２の電源電圧がソースに供給され、前記第２の直流電源電圧が基板に供給される第２導電型トランジスターとを含んでもよい。
【００２２】
このようにすれば、ラッチ回路の初段の回路は、断熱的回路動作を行うインバーター回路を構成することができる。
【００２３】
また本発明の一態様では、前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて動作する第２の非断熱的回路と、前記第２の非断熱的回路と前記断熱的回路との間に設けられる第２のラッチ回路とを含み、前記第２のラッチ回路は、前記第２の非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、前記第２の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、前記ラッチ回路は、前記断熱的回路からの前記出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された前記第１のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力してもよい。
【００２４】
このようにすれば、第２のラッチ回路は、非断熱的回路からの出力信号を、第１の電源電圧が極小となり第２の電源電圧が極大となるタイミングでラッチすることができる。また、ラッチ回路は、断熱的回路からの出力信号を第１の電源電圧が極大となり第２の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、非断熱的回路から断熱的回路へ、そして断熱的回路から非断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。その結果、回路装置の消費電力を低く抑えることなどが可能になる。
【００２５】
本発明の他の態様は、第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力する回路装置に関係する。
【００２６】
本発明の他の態様によれば、第２のラッチ回路は、非断熱的回路からの出力信号を、第１の電源電圧が極小となり第２の電源電圧が極大となるタイミングでラッチすることができる。こうすることで、第１、第２の電源電圧の電圧差が極小となるタイミングで、断熱的回路に信号を入力することができるから、非断熱的回路から断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。
【００２７】
また本発明の他の態様では、第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、前記ラッチ期間は、前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第１のしきい値電圧よりも小さい値である期間、又は、前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第２のしきい値電圧よりも小さい値である期間であってもよい。
【００２８】
このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。
【００２９】
また本発明の他の態様では、前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第１の電源電圧と前記第２の電源電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。
【００３０】
このようにすれば、ラッチクロック生成回路は、第１の電源電圧と第２の電源電圧とに基づいてラッチクロック信号を生成することができる。
【００３１】
また本発明の他の態様では、前記第１の電源電圧及び前記第２の電源電圧は、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、前記第２の電源電圧は、前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となってもよい。
【００３２】
このようにすれば、第１の電源電圧及び前記第２の電源電圧は、電圧差が極大になるタイミングと極小になるタイミングを繰り返すことができるから、第１、第２の電源電圧が供給される回路において、断熱的回路動作が可能になる。
【００３３】
本発明の他の態様は、上記いずれかに記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３４】
【図１】断熱的回路の詳細な構成例。
【図２】図２（Ａ）、図２（Ｂ）は、電源回路の第１、第２の詳細な構成例。
【図３】断熱的回路動作の電圧波形例。
【図４】回路装置の第１の構成例。
【図５】回路装置の第２の構成例。
【図６】回路装置の第３の構成例。
【図７】第１のラッチ回路の詳細な構成例。
【図８】第１のラッチ回路の変形例。
【図９】クロックバッファー回路の変形例。
【図１０】第２のラッチ回路の詳細な構成例。
【図１１】断熱的回路と非断熱的回路との間で信号をやり取りする際のタイミングを説明する図。
【図１２】図１２（Ａ）、図１２（Ｂ）は、第１、第２のラッチクロック生成回路の詳細な構成例。
【図１３】第２のラッチクロック生成回路の信号波形の一例。
【図１４】第１のラッチクロック生成回路の信号波形の一例。
【図１５】回路装置の第３の構成例における信号波形の一例。
【図１６】クロックバッファー回路の変形例を用いる場合の信号波形の一例。
【図１７】回路装置を含む電子機器の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
本実施形態の回路装置は、断熱的回路動作を行う断熱的回路と、非断熱的回路と、ラッチ回路とを含む。このラッチ回路は、断熱的回路と非断熱的回路との間のインターフェースを実現する。以下では、まず断熱的回路動作について説明し、次に本実施形態の回路装置の基本的な構成例及びラッチ回路の詳細な構成例について説明する。
【００３７】
１．断熱的回路動作
断熱的回路とは、電源に周期波を使用し、ＭＯＳトランジスターでのオン抵抗による熱的損失を抑制し、且つ、電源から回路に注入された電荷を再び電源へと回収し、通常ではグランド（接地）に流れてしまう貫通電流による電荷エネルギーの再利用を行う技術である。
【００３８】
図１に、本実施形態の回路装置に用いられる断熱的回路の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭ１、ＰＭ２（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭ１、ＮＭ２（広義には第２導電型トランジスター）を含む。なお、以下では、断熱的回路に含まれることができる論理回路のうち、２段のインバーターを例に説明する。但し、本実施形態では、断熱的回路２００が他の論理回路を含んでもよい。
【００３９】
具体的には、トランジスターＰＭ１とＮＭ１は前段のインバーターを構成し、トランジスターＰＭ２とＮＭ２は後段のインバーターを構成する。すなわち、トランジスターＰＭ１、ＰＭ２のソース端子には、第１の電源供給ノードＮＶＰが接続され、トランジスターＮＭ１、ＮＭ２のソース端子には、第２の電源供給ノードＮＶＭが接続される。トランジスターＰＭ１、ＮＭ１のゲート端子には、入力ノードＮＶＩが接続され、ドレイン端子には、出力ノードＮＱ１が接続される。トランジスターＰＭ２、ＮＭ２のゲート端子には、出力ノードＮＱ１が接続され、ドレイン端子には、出力ノードＮＱ２が接続される。そして、電源供給ノードＮＶＰ、ＮＶＭには、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給される。入力ノードＮＶＩには、入力信号ＶＩＮが供給される。
【００４０】
なお、図１に示すように、トランジスターＰＭ１、ＰＭ２のウェル（又は、サブストレート（基板））には、第１の直流電源電圧ＶＤＤが供給され、トランジスターＮＭ１、ＮＭ２のサブストレート（ウェル）には、第２の直流電源電圧ＶＳＳが供給される。或いは、トランジスターＰＭ１、ＰＭ２のウェル（バックゲート）には、第１の電源電圧ＶＰが供給されてもよく、トランジスターＮＭ１、ＮＭ２のサブストレート（バックゲート）には、第２の電源電圧ＶＭが供給されてもよい。
【００４１】
図２（Ａ）に、第１、第２の電源電圧ＶＰ、ＶＭを生成する電源回路の第１の詳細な構成例を示す。この構成例は、基準電圧生成回路１０、共振回路２０（単共振回路）を含む。
【００４２】
基準電圧生成回路１０は、第１の基準電圧ＶＲ１と、第１の基準電圧ＶＲ１とは電圧の異なる第２の基準電圧ＶＲ２を出力する。この基準電圧ＶＲ１、ＶＲ２は、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭの基準となる電圧である。例えば、基準電圧生成回路１０は、スイッチングレギュレーター（例えば、スイッチドキャパシターレギュレーター）で構成され、そのスイッチングレギュレーターが基準電圧ＶＲ１、ＶＲ２を生成する。或いは、基準電圧生成回路１０は、ハイレベル（Ｈレベル、ＶＤＤ）及びローレベル（Ｌレベル、ＶＳＳ）を出力するドライバーで構成されてもよい。そして、そのドライバーが、基準電圧ＶＲ１、ＶＲ２に対応するデューティーでハイレベルとローレベルを出力することで実効的に（実効値として）基準電圧ＶＲ１、ＶＲ２を生成してもよい。なお、基準電圧生成回路１０は、基準電圧ＶＲ１を共振回路２０に出力する第１の基準電圧生成回路と、基準電圧ＶＲ２を共振回路２０に出力する第２の基準電圧生成回路と、を含むことができる。
【００４３】
共振回路２０は、１つの共振回路の共振（単共振）により第１の電源電圧ＶＰ及び第２の電源電圧ＶＭを出力する。上述のように、共振回路２０が生成する電源電圧ＶＰ、ＶＭは、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧である。具体的には、電源電圧ＶＰ、ＶＭは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形を有する。そして、電源電圧ＶＰ、ＶＭは、第３の基準電圧（例えば（ＶＲ１＋ＶＲ２）／２）を基準として線対称な電圧波形を有する。或いは、電源電圧ＶＰ、ＶＭは、逆相の電圧波形を有してもよい。例えば、共振回路２０は、ＬＣ電流励振回路やＬＣ電圧励振回路、ＬＣ双安定回路、水晶発振回路等によって構成できる。
【００４４】
図２（Ｂ）に、電源回路の第２の詳細な構成例を示す。この構成例は、基準電圧生成回路１０、第１の共振回路３０、第２の共振回路４０を含む。なお、図２（Ａ）で説明した基準電圧生成回路には、同一の符号を付し、適宜説明を省略する。
【００４５】
共振回路３０は、共振により第１の電源電圧ＶＰを出力し、共振回路４０は、共振により第２の電源電圧ＶＭを出力する。すなわち、２つの共振回路（二共振回路）が、それぞれ共振（二共振）により電源電圧を出力する。具体的には、共振回路３０、４０は、上述の共振回路２０と同様に、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧を生成する。例えば、共振回路３０、４０は、ＬＣ電流励振回路やＬＣ電圧励振回路によって構成できる。
【００４６】
なお、共振回路は、その構成要素の全てが電源回路に含まれてもよく、その構成要素の一部が電源回路に含まれてもよい。例えば、共振回路がＬＣ共振回路の場合には、インダクターやキャパシターが電源回路の外部に設けられてもよい。
【００４７】
図３に、本実施形態の断熱的回路動作の電圧波形例を示す。なお以下では、説明を簡単にするために、ＶＳＳ＝０Ｖとし、ＶＲ１＝３／４・ＶＤＤであり、ＶＲ２＝１／４・ＶＤＤであり、ＶＰとＶＭが正弦波であり、図１に示したように断熱的回路が２段のインバーターである場合を例に説明する。
【００４８】
図３のＨ１に示すように、電源電圧ＶＰとして、３／４・ＶＤＤを基準（中心電圧）とする振幅１／４・ＶＤＤの正弦波が供給される。Ｈ２に示すように、電源電圧ＶＭとして、１／４・ＶＤＤを基準とする振幅１／４・ＶＤＤの正弦波が供給される。この電源電圧ＶＰの正弦波とＶＭの正弦波は、位相が１８０°異なっている。そして、Ｈ３に示すように、入力電圧ＶＩＮとしてローレベル（ＶＳＳ）が入力された場合には、Ｈ４に示すように、前段のインバーターの出力電圧ＶＱ１として電源電圧ＶＰが出力され、Ｈ５に示すように、後段のインバーターの出力電圧ＶＱ２として電源電圧ＶＭが出力される。一方、Ｈ６に示すように、入力電圧ＶＩＮとしてハイレベル（ＶＤＤ）が入力された場合には、Ｈ７に示すように、出力電圧ＶＱ１として電源電圧ＶＭが出力され、Ｈ８に示すように、出力電圧ＶＱ２として電源電圧ＶＰが出力される。
【００４９】
本実施形態の断熱的回路は、周期的に変化する第１の電源電圧ＶＰと第２の電源電圧ＶＭが供給されることで断熱的回路動作を行う。第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。具体的には、第１、第２の電源電圧ＶＰ、ＶＭは、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなっていく（小さくなる）第１の期間と、電圧差が大きくなっていく（大きくなる）第２の期間を繰り返す。
【００５０】
例えば、図３に示すように、第１、第２の電源電圧ＶＰ、ＶＭは、それぞれ基準電圧ＶＲ１、ＶＲ２を基準電圧とする正弦波である。そして、図３に示すように、電圧差が小さくなっていく第１の期間Ｔ１と、電圧差が大きくなっていく第２の期間Ｔ２を周期的に繰り返す。この第１の期間Ｔ１は、例えば電源電圧ＶＰとＶＭの差分電圧が最大値（例えばＶＤＤ）から最小値（例えば０Ｖ）まで変化する期間である。また、第２の期間Ｔ２は、例えば電源電圧ＶＰとＶＭの差分電圧が最小値（例えば０Ｖ）から最大値（例えばＶＤＤ）まで変化する期間である。
【００５１】
本実施形態の断熱的回路によれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現できる。また、共振により電源電圧ＶＰ、ＶＭが供給されることで、電源回路による電力回生を行うことができる。
【００５２】
より具体的には、第２の電源電圧ＶＭは、第１の電源電圧ＶＰの第１極大値と第１極大値に続く第２極大値との間の期間に極大値となり、第１の電源電圧ＶＰの第１極小値と第１極小値に続く第２極小値との間の期間に極小値となる。例えば、図３に示すように、ＶＰの第１極大値ＶＤＤから第２極大値ＶＤＤの間の期間Ｔ３にＶＭが極大値１／２・ＶＤＤとなる。また、ＶＰの第１極小値１／２・ＶＤＤと第２極小値１／２・ＶＤＤの間の期間Ｔ４にＶＭが極小値ＶＳＳ（０Ｖ）となる。
【００５３】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを供給できる。これにより、断熱的回路の断熱的回路動作を実現できる。
【００５４】
また、本実施形態では、断熱的回路は、インバーターを含む。そして、そのインバーターの有する第１導電型トランジスターのソース電極には、他の能動素子を介さずに第１の電源電圧ＶＰが供給される。インバーターの有する第２導電型トランジスターのソース電極には、他の能動素子を介さずに第２の電源電圧ＶＭが供給される。
【００５５】
このようにすれば、電源供給ノードのダイオードが省略された断熱的回路を構成できる。また、通常の論理回路（例えばＣＭＯＳ論理回路）を、そのまま断熱的回路に転用することができる。すなわち、インバーター等の論理回路において、通常の直流電源電圧（例えばＶＤＤ、ＶＳＳ）を電源電圧ＶＰ、ＶＭに置き換えることで、断熱的回路を実現できる。
【００５６】
また、本実施形態の断熱的回路では、第１の電源電圧ＶＰと第２の電源電圧ＶＭは、互いに逆相の正弦波である。
【００５７】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを断熱的回路に供給できる。また、ＬＣ共振回路等により容易に正弦波を生成できるため、電源電圧ＶＰ、ＶＭを共振により供給することが容易になる。
【００５８】
また、本実施形態の断熱的回路には、第２の期間（例えば図３に示すＴ２）にエッジを有する入力信号、即ち第２の期間において信号レベル（論理レベル）が変化する入力信号が入力される。このようにすれば、チャージの回収期間（例えば図３に示すＴ１）にエッジが入力されないため、電力ロスを小さくできる。
【００５９】
より具体的には、断熱的回路には、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小となるタイミングにエッジを有する入力信号が入力される。即ち、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小（極小）となるタイミングで信号レベル（論理レベル）が変化する入力信号が入力される。
【００６０】
このようにすれば、入力信号の論理レベルが変化する際のトランジスター（例えば図１のＰＭ１、ＮＭ１）に印加されるドレイン・ソース間電圧が最小（極小）になるから、入力信号レベルの変化に伴うトランジスターのドレイン電流を最小（極小）に抑えることができる。そして第２の期間（例えば図３に示すＴ２）において、ＶＰとＶＭの電圧差が緩やかに増大することで、ドレイン電流を低く抑えながら、インバーターの出力電圧をＨレベル又はＬレベルに設定することができる。このようにして、断熱的回路の断熱的回路動作を実現できる。
【００６１】
例えば、図３に示すように、電源電圧ＶＰはＶＤＤ〜ＶＤＤ／２の電圧範囲の正弦波である。また、電源電圧ＶＭは、ＶＤＤ／２〜ＶＳＳの電圧範囲であり、電源電圧ＶＰと逆相の正弦波である。そして、図３のＨ９に示すように、電源電圧ＶＰとＶＭの電圧差が最小（ＶＰ≒ＶＭ≒ＶＤＤ／２）となるタイミングで、Ｈ１０に示すように、入力電圧ＶＩＮが変化する。そして電源電圧ＶＰとＶＭの電圧差が緩やかに増大すると共に、インバーターの出力電圧ＶＱ１、ＶＱ２が緩やかに変化して、図３のＨ７に示すようにＬレベルが出力され、また図３のＨ８に示すようにＨレベルが出力される。
【００６２】
以上説明したように、本実施形態の断熱的回路によれば、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現することができる。その際に、断熱的回路に入力される入力信号は、ＶＰとＶＭとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はＶＰとＶＭとの電圧差が極大となるタイミングで信号を取り出す必要がある。従って、非断熱的回路から断熱的回路へ信号を受け渡す場合、及び断熱的回路から非断熱的回路へ信号を受け渡す場合には、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭに基づいて、信号の受け渡しのタイミングを適正に設定する必要がある。
【００６３】
この信号の受け渡しのタイミングは、厳密にＶＰとＶＭとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばＶＰとＶＭとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。以下の説明においても、同様である。
【００６４】
２．回路装置
図４に、本実施形態の回路装置の第１の構成例を示す。第１の構成例の回路装置は、断熱的回路１００、非断熱的回路１２０、第１のラッチ回路２１０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第１のラッチクロック生成回路２３０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６５】
断熱的回路１００は、図１〜図３で説明したように、第１の基準電圧ＶＲ１を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧ＶＲ２を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。なお、断熱的回路１００には、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されるが、これらの電圧は図１に示すように各トランジスターの基板（ウェル）に供給される。また断熱的回路１００は、上述したインバーター回路だけではなく、断熱的回路動作を行う他の論理回路（例えばＮＡＮＤゲート、ＮＯＲゲートなど）を含んでもよい。
【００６６】
非断熱的回路１２０は、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する回路（非断熱的回路動作を行う回路）であって、例えばＣＭＯＳトランジスターにより構成することができる。
【００６７】
第１のラッチ回路２１０（広義にはラッチ回路）は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。即ち、第１のラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、非断熱的回路１２０に対して受け渡すための回路である。
【００６８】
上述したように、断熱的回路１００からの出力信号Ｄ２を適正なタイミングで取り出す期間である第１のラッチ期間は、ＶＰが極大となりＶＭが極小となるタイミング、即ちＶＰとＶＭとの電圧差が極大となるタイミングに対して設定される。このように第１のラッチ期間を設定することで、断熱的回路１００からの出力信号Ｄ２がＨレベル又はＬレベルを出力する期間（信号レベルが確定される期間）において、出力信号Ｄ２をラッチすることができる。こうすることで、第１のラッチ回路２１０は、断熱的回路１００からの信号Ｄ２を非断熱的回路１２０への出力信号Ｑ２として、誤りなく出力することができる。
【００６９】
第１のラッチ回路２１０は、非断熱的回路動作を行う部分を含み、さらに断熱的回路動作を行う部分を含んでもよい。具体的には、第１のラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行うインバーター回路を含んでもよい。また、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて、第１のラッチ回路２１０のラッチクロック信号ＣＬＫ２に基づいて動作するクロックドインバーター回路を含む。なお、第１のラッチ回路２１０の詳細な構成については、後述する。
【００７０】
第１のラッチクロック生成回路２３０（広義にはラッチクロック生成回路）は、ラッチクロック信号ＣＬＫ２を生成して第１のラッチ回路２１０に対して出力する。上記の第１のラッチ期間は、ラッチクロック信号ＣＬＫ２に基づいて設定される。なお、第１のラッチクロック生成回路２３０の詳細な構成については、後述する。
【００７１】
図５に、本実施形態の回路装置の第２の構成例を示す。第２の構成例の回路装置は、断熱的回路１００、第２の非断熱的回路１１０（広義には非断熱的回路）、第２のラッチ回路２２０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第２のラッチクロック生成回路２４０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７２】
断熱的回路１００は、上述した第１の構成例（図４）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第２の非断熱的回路１１０は、上述した第１の構成例（図４）の非断熱的回路１２０と同様に、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する。
【００７３】
第２のラッチ回路２２０（広義にはラッチ回路）は、第２の非断熱的回路１１０からの出力信号Ｄ１を、第１の電源電圧ＶＰが極小となり第２の電源電圧ＶＭが極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、出力信号Ｄ１のラッチ信号Ｑ１を断熱的回路１００に対して出力する。即ち、第２のラッチ回路２２０は、第２の非断熱的回路１１０からの出力信号Ｄ１を、断熱的回路１００に対して受け渡すための回路である。
【００７４】
上述したように、第２の非断熱的回路１１０からの出力信号Ｄ１を断熱的回路１００に適正に受け渡すためには、断熱的回路１００に入力される信号Ｑ１が、ＶＰが極小となりＶＭが極大となるタイミング、即ちＶＰとＶＭとの電圧差が極小となるタイミングで変化する必要がある。従って、このタイミングに対して第２のラッチ期間を設定することで、第２のラッチ回路２２０は、第２の非断熱的回路１１０からの信号Ｄ１を断熱的回路１００への出力信号Ｑ１として、誤りなく出力することができる。なお、第２のラッチ回路２２０の詳細な構成については、後述する。
【００７５】
第２のラッチクロック生成回路２４０（広義にはラッチクロック生成回路）は、ラッチクロック信号ＣＬＫ１を生成して第２のラッチ回路２２０に対して出力する。上記の第２のラッチ期間は、ラッチクロック信号ＣＬＫ１に基づいて設定される。なお、第２のラッチクロック生成回路２４０の詳細な構成については、後述する。
【００７６】
図６に、本実施形態の回路装置の第３の構成例を示す。第３の構成例の回路装置は、断熱的回路１００、第１、第２の非断熱的回路１２０、１１０（広義には非断熱的回路）、第１、第２のラッチ回路２１０、２２０（広義にはラッチ回路）を含む。また、本構成例の回路装置は、第１、第２のラッチクロック生成回路２３０、２４０（広義にはラッチクロック生成回路）をさらに含んでもよい。なお、本実施形態の回路装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７７】
断熱的回路１００は、上述した第１の構成例（図４）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第１、第２の非断熱的回路１２０、１１０は、上述した第１の構成例（図４）の非断熱的回路１２０と同様に、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する。
【００７８】
第１、第２のラッチ回路２１０、２２０は、それぞれ上述した第１、第２の構成例（図４、図５）で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第１、第２のラッチクロック生成回路２３０、２４０についても、それぞれ上述した第１、第２の構成例（図４、図５）で説明したものと同じであるから、詳細な説明を省略する。
【００７９】
以上説明したように、本実施形態の回路装置の第１〜第３の構成例によれば、第２の非断熱的回路１１０からの信号を、第２のラッチ回路２２０を介して断熱的回路１００に適正なタイミングで受け渡すことができる。そして断熱的回路１００からの出力信号を、第１のラッチ回路２１０を介して第１の非断熱的回路１２０に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。
【００８０】
図７に、本実施形態の第１のラッチ回路２１０の詳細な構成例を示す。本構成例の第１のラッチ回路２１０は、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２、保持回路ＨＬＤ、トランスミッションゲートＴＧ３、ＴＧ４、クロックバッファー回路ＣＬＫＢＵＦを含む。なお、本実施形態の第１のラッチ回路２１０は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８１】
インバーター回路ＡＩＮＶ１は、断熱的回路１００からの出力信号Ｄ２が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。また、インバーター回路ＡＩＮＶ２は、インバーター回路ＡＩＮＶ１からの出力信号（Ｄ２の反転信号ＸＤ２）が入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。なお、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２は、省略することができる。
【００８２】
インバーター回路ＡＩＮＶ１は、第１の電源電圧ＶＰがソースに供給され、第１の直流電源電圧ＶＤＤが基板に供給される第１導電型（Ｐ型）トランジスターＴＡ１と、第２の電源電圧ＶＭがソースに供給され、第２の直流電源電圧ＶＳＳが基板に供給される第２導電型（Ｎ型）トランジスターＴＡ２とを含む。インバーター回路ＡＩＮＶ２についても同様である。
【００８３】
クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２は、インバーター回路ＡＩＮＶ１、ＡＩＮＶ２の後段に設けられ、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて、第１のラッチ回路２１０のラッチクロック信号ＣＬＫ２に基づいて動作する。
【００８４】
クロックドインバーター回路ＣＫＩＮＶ１は、入力ノードＮＡ１、出力ノードＮＡ２、２つのＰ型トランジスターＴＡ３、ＴＡ４（広義には第１、第２のトランジスター）、２つのＮ型トランジスターＴＡ５、ＴＡ６（広義には第３、第４のトランジスター）を含む。入力ノードＮＡ１にはインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２が入力され、出力ノードＮＡ２からはラッチクロック信号ＣＬＫ２に基づいて信号が出力される。第１のトランジスターＴＡ３は、ソースに第１の直流電源電圧ＶＤＤが供給され、ゲートにラッチクロック信号ＣＬＫ２の反転信号ＸＷ２が入力される。第２のトランジスターＴＡ４は、ソースが第１のトランジスターＴＡ３のドレインに接続され、ゲートが入力ノードＮＡ１に接続され、ドレインが出力ノードＮＡ２に接続される。第３のトランジスターＴＡ５は、ドレインが出力ノードＮＡ２に接続され、ゲートが入力ノードＮＡ１に接続される。第４のトランジスターＴＡ６は、ドレインが第３のトランジスターＴＡ５のソースに接続され、ゲートにラッチクロック信号ＣＬＫ２の非反転信号Ｗ２が入力され、ソースに第２の直流電源電圧ＶＳＳが供給される。なお、クロックドインバーター回路ＣＫＩＮＶ２についても同様の構成である。
【００８５】
クロックドインバーター回路ＣＫＩＮＶ１は、以下の動作を行う。ラッチクロック信号ＣＬＫ２がＬレベルである期間では、ＣＬＫ２の非反転信号Ｗ２はＬレベルであり、ＣＬＫ２の反転信号ＸＷ２はＨレベルである。従って、Ｐ型トランジスターＴＡ３及びＮ型トランジスターＴＡ６は共にオフ状態となるから、出力ノードＮＡ２は高インピーダンス状態に設定される。一方、ラッチクロック信号ＣＬＫ２がＨレベルである期間では、ＣＬＫ２の非反転信号Ｗ２はＨレベルであり、ＣＬＫ２の反転信号ＸＷ２はＬレベルである。従って、Ｐ型トランジスターＴＡ３及びＮ型トランジスターＴＡ６は共にオン状態となるから、トランジスターＴＡ４、ＴＡ５はインバーター回路として動作し、出力ノードＮＡ２から出力信号が出力される。クロックドインバーター回路ＣＫＩＮＶ２についても同様の動作を行う。
【００８６】
第１、第２のトランスミッションゲートＴＧ３、ＴＧ４は、第１、第２のクロックドインバーター回路ＣＬＫＩＮＶ１、ＣＬＫＩＮＶ２と保持回路ＨＬＤとの間にそれぞれ設けられ、ラッチクロック信号ＣＬＫ２に基づいてオン・オフが制御される。トランスミッションゲートＴＧ３は、ＣＬＫ２の反転信号ＸＷ２がゲートに入力するＰ型トランジスターＴＡ７及びＣＬＫ２の非反転信号Ｗ２がゲートに入力するＮ型トランジスターＴＡ８を含む。ラッチクロック信号ＣＬＫ２がＬレベルである期間では、２つのトランジスターＴＡ７、ＴＡ８は共にオフ状態であり、信号は通過しない。一方、ＣＬＫ２がＨレベルである期間では、２つのトランジスターＴＡ７、ＴＡ８は共にオン状態であり、信号が通過できる。
【００８７】
保持回路ＨＬＤは、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号及び第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号を受けて、断熱的回路１００からの出力信号Ｄ２を保持する。具体的には、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号を第１のトランスミッションゲートＴＧ３を介して受け、第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号を第２のトランスミッションゲートＴＧ４を介して受けて、断熱的回路１００からの出力信号Ｄ２を保持する。
【００８８】
保持回路ＨＬＤは、第１のノードＮＡ３、第２のノードＮＡ４、トランジスターＴＡ９（広義には第１の抵抗素子）、トランジスターＴＡ１１（広義には第２の抵抗素子）、第１、第２のトランジスターＴＡ１０、ＴＡ１２を含む。第１のノードＮＡ３には、第１のクロックドインバーター回路ＣＬＫＩＮＶ１からの出力信号が入力され、第２のノードＮＡ４には、第２のクロックドインバーター回路ＣＬＫＩＮＶ２からの出力信号が入力される。
【００８９】
トランジスターＴＡ９は、Ｎ型トランジスターであって、ドレインに第１の直流電源電圧ＶＤＤが供給され、ゲートに第２の直流電源電圧ＶＳＳが供給され、ソースが第２のノードＮＡ４に接続される。即ち、トランジスターＴＡ９は、一端に第１の直流電源電圧ＶＤＤが供給され、他端が第２のノードＮＡ４に接続される第１の抵抗素子を構成する。また、トランジスターＴＡ１１も同様に、一端に第１の直流電源電圧ＶＤＤが供給され、他端が第１のノードＮＡ３に接続される第２の抵抗素子を構成する。この構成では、トランジスターＴＡ９、ＴＡ１１は共にオフ状態であるが、リーク電流（サブスレッシュホールド電流）が流れるから、高抵抗の抵抗素子として動作する。
【００９０】
第１のトランジスターＴＡ１０は、Ｎ型トランジスターであって、ドレインが第２のノードＮＡ４に接続され、ゲートが第１のノードＮＡ３に接続され、ソースに第２の直流電源電圧ＶＳＳが供給される。第２のトランジスターＴＡ１２は、Ｎ型トランジスターであって、ドレインが第１のノードＮＡ３に接続され、ゲートが第２のノードＮＡ４に接続され、ソースに第２の直流電源電圧ＶＳＳが供給される。
【００９１】
このようにすれば、第１のノードＮＡ３がＬレベルに設定される場合には、ＴＡ１０がオフ状態になり、第２のノードＮＡ４がＨレベルに設定される。そして第２のノードＮＡ４がＨレベルに設定されることで、ＴＡ１２がオン状態になるから、第１のノードＮＡ３がＬレベルに設定される。即ち、保持回路ＨＬＤは、ＮＡ３がＬレベル、ＮＡ４がＨレベルである状態を保持することができる。また反対に、ＮＡ３がＨレベル、ＮＡ４がＬレベルである状態を保持することができる。
【００９２】
第１、第２の抵抗素子は、第１、第２のトランジスターＴＡ１０、ＴＡ１２がオフ状態である場合に、第１、第２のノードＮＡ３、ＮＡ４をＨレベルにプルアップするための電流を供給できればよい。従って、消費電力を低減するためには、第１、第２の抵抗素子は高抵抗であることが望ましい。なお、第１、第２の抵抗素子は、トランジスターではなく、例えばポリシリコン薄膜を用いた受動抵抗素子であってもよい。
【００９３】
クロックバッファー回路ＣＬＫＢＵＦは、ラッチクロック信号ＣＬＫ２が入力され、ＣＬＫ２の反転信号ＸＷ２及び非反転信号Ｗ２を生成して、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２及びトランスミッションゲートＴＧ３、ＴＧ４に供給する。クロックバッファー回路ＣＬＫＢＵＦは、２つのインバーター回路ＩＮＶ９、ＩＮＶ１０を含む。これらのインバーター回路ＩＮＶ９、ＩＮＶ１０は、非断熱的回路動作を行うインバーターであり、ＣＭＯＳ回路で構成することができる。
【００９４】
図７に示す第１のラッチ回路２１０は、以下のように動作する。上述したように、断熱的回路１００からの出力信号Ｄ２を適正なタイミングで取り出すために、第１のラッチ期間はＶＰが極大となりＶＭが極小となるタイミング、即ちＶＰとＶＭとの電圧差が極大となるタイミングに対して設定される。即ち、ラッチクロック信号ＣＬＫ２は、上記のタイミング（第１のラッチ期間の開始タイミング）でＬレベルからＨレベルに変化する。ＣＬＫ２がＨレベルに設定されると、反転信号ＸＷ２はＬレベルに、非反転信号Ｗ２はＨレベルに設定され、これによってクロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２がインバーターとして動作し、またトランスミッションゲートＴＧ３、ＴＧ４がオン状態となる。
【００９５】
具体的には、ＣＬＫ２がＨレベルに設定されると、クロックドインバーター回路ＣＫＩＮＶ１はインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２（ノードＮＡ１の信号）を受けて、その反転信号をノードＮＡ２に出力し、トランスミッションゲートＴＧ３はその信号を保持回路ＨＬＤのノードＮＡ３に出力する。また、クロックドインバーター回路ＣＫＩＮＶ２はインバーター回路ＡＩＮＶ２からの出力信号（ノードＮＡ５の信号）を受けて、その反転信号をノードＮＡ６に出力し、トランスミッションゲートＴＧ４はその信号を保持回路ＨＬＤのノードＮＡ４に出力する。このようにすることで、保持回路ＨＬＤは、ＶＰとＶＭとの電圧差が極大となるタイミングで、即ち断熱的回路１００及びインバーター回路ＡＩＮＶ１、ＡＩＮＶ２の出力信号レベルがＨレベル又はＬレベルに確定するタイミングで信号を受け取ることができる。
【００９６】
ラッチクロック信号ＣＬＫ２は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻る。ＣＬＫ２がＬレベルに戻ると、反転信号ＸＷ２はＨレベルに、非反転信号Ｗ２はＬレベルに設定される。これによってクロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２はインバーターとして動作せず、またトランスミッションゲートＴＧ３、ＴＧ４がオフ状態となるが、保持回路ＨＬＤは受け取った信号を保持することができる。そして保持された信号は、ノードＮＡ４に接続されたインバーター回路ＩＮＶ８から出力信号（ラッチ信号）Ｑ２として出力される。出力信号Ｑ２は、次のラッチ期間が来るまでその信号レベルが保持される。なお、上記の所定の時間は、例えばＣＬＫ２がＨレベルに変化してから、保持回路ＨＬＤのノードＮＡ３、ＮＡ４の電圧レベルが確定するまでの時間より長く設定される。
【００９７】
図８に、本実施形態の第１のラッチ回路２１０の変形例を示す。この変形例は、図７に示した構成例においてトランスミッションゲートＴＧ３、ＴＧ４を削除したものである。この変形例では、素子数が少なくなるため、チップ上での回路面積を縮小することが可能になる。
【００９８】
この変形例の動作は、上述した図７の第１のラッチ回路２１０とほとんど同じである。即ち、ラッチクロック信号ＣＬＫ２がＨレベルに設定されると、クロックドインバーター回路ＣＫＩＮＶ１はインバーター回路ＡＩＮＶ１からの出力信号ＸＤ２を受けて、その反転信号を保持回路ＨＬＤのノードＮＡ３に出力する。また、クロックドインバーター回路ＣＫＩＮＶ２はインバーター回路ＡＩＮＶ２からの出力信号を受けて、その反転信号を保持回路ＨＬＤのノードＮＡ４に出力する。ラッチクロック信号ＣＬＫ２は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻るが、保持回路ＨＬＤは受け取った信号を保持することができる。そして保持された信号は、ノードＮＡ４に接続されたインバーター回路ＩＮＶ８から出力信号（ラッチ信号）Ｑ２として出力される。出力信号Ｑ２は、次のラッチ期間が来るまでその信号レベルが保持される。
【００９９】
図９に、クロックバッファー回路ＣＬＫＢＵＦの変形例を示す。この変形例は、５個のインバーター回路ＩＮＶ１１〜ＩＮＶ１５を含む。これらのインバーター回路のうち、ＩＮＶ１１〜ＩＮＶ１３は、ＶＤＤを高電位側電源電圧とし、１／２・（ＶＤＤ−ＶＳＳ）を低電位側電源電圧とする。また、ＩＮＶ１４、ＩＮＶ１５は、１／２・（ＶＤＤ−ＶＳＳ）を高電位側電源電圧とし、ＶＳＳを低電位側電源電圧とする。こうすることで、ラッチクロック信号ＣＬＫ２の非反転信号Ｗ２は、Ｈレベルが１／２・（ＶＤＤ−ＶＳＳ）となり、ＬレベルがＶＳＳとなる。また、ラッチクロック信号ＣＬＫ２の反転信号ＸＷ２は、ＨレベルがＶＤＤとなり、Ｌレベルが１／２・（ＶＤＤ−ＶＳＳ）となる。
【０１００】
また、この変形例では、反転信号ＸＷ２を生成するためには３段のインバーター回路ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３を用いるが、非反転信号Ｗ２を生成するためには２段のインバーター回路ＩＮＶ１４、ＩＮＶ１５を用いる。このためインバーター回路の段数の違いにより、反転信号ＸＷ２がＨレベルからＬレベルに変化するタイミングを、非反転信号Ｗ２がＬレベルからＨレベルに変化するタイミングより遅らせることができる。なお、このタイミングのずれを確保するために、ＩＮＶ１５のＰ型トランジスターのゲート幅をＩＮＶ１３のＰ型トランジスターのゲート幅より大きく（例えば３倍大きく）設定することが望ましい。
【０１０１】
上述した第１のラッチ回路２１０（図７、図８）に、本変形例のクロックバッファー回路ＣＬＫＢＵＦを用いることにより、ＸＷ２がゲートに入力されるＰ型トランジスター（例えばＣＫＩＮＶ１のＴＡ３）のゲート・ソース間電圧の絶対値を１／２・（ＶＤＤ−ＶＳＳ）に抑え、Ｗ２がゲートに入力されるＮ型トランジスター（例えばＣＫＩＮＶ１のＴＡ６）のゲート・ソース間電圧を１／２・（ＶＤＤ−ＶＳＳ）に抑えることができる。また、ＸＷ２がゲートに入力されるＰ型トランジスターがオン状態になるタイミングを、Ｗ２がゲートに入力されるＮ型トランジスターがオン状態になるタイミングより遅らせることができる。こうすることで、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２の貫通電流を低減することができるから、第１のラッチ回路２１０の消費電力を低減することができる。
【０１０２】
図１０に、本実施形態の第２のラッチ回路２２０の詳細な構成例を示す。第２のラッチ回路２２０は、インバーター回路ＩＮＶ１〜ＩＮＶ７、トランスミッションゲートＴＧ１、ＴＧ２を含む。なお、本実施形態の第２のラッチ回路２２０は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０３】
インバーター回路ＩＮＶ１〜ＩＮＶ７は、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給され、非断熱的回路動作を行う。トランスミッションゲートＴＧ１、ＴＧ２は、ラッチクロック信号ＣＬＫ１に基づいてオン・オフが制御される。
【０１０４】
図１０に示す第２のラッチ回路２２０は、以下のように動作する。上述したように、非断熱的回路から断熱的回路へ信号を受け渡す場合には、第２のラッチ期間はＶＰが極小となりＶＭが極大となるタイミング、即ちＶＰとＶＭとの電圧差が極小となるタイミングに対して設定される。ＶＰとＶＭとの電圧差が極小となるタイミングで入力信号を変化させる必要があるからである。
【０１０５】
ラッチクロック信号ＣＬＫ１は、上記のタイミング（第２のラッチ期間の開始タイミング）でＬレベルからＨレベルに変化する。ＣＬＫ１がＨレベルに設定されると、反転信号ＸＷ１はＬレベルに、非反転信号Ｗ１はＨレベルに設定され、トランスミッションゲートＴＧ１はオン状態になり、トランスミッションゲートＴＧ２はオフ状態になる。従って、ノードＮＢ１に入力信号Ｄ１の反転信号が伝達され、続くインバーター回路ＩＮＶ２、ＩＮＶ４、ＩＮＶ５を経て、出力信号Ｑ１が出力される。即ちＣＬＫ１がＬレベルからＨレベルに変化するタイミングで、出力信号Ｑ１の信号レベルが変化する。
【０１０６】
ラッチクロック信号ＣＬＫ１は、ＬレベルからＨレベルに変化した後、所定の時間の経過後にＬレベルに戻る。ＣＬＫ１がＬレベルに戻ると、反転信号ＸＷ１はＨレベルに、非反転信号Ｗ１はＬレベルに設定され、トランスミッションゲートＴＧ１はオフ状態になり、トランスミッションゲートＴＧ２はオン状態になる。従って、ノードＮＢ１とノードＮＢ３とが電気的に接続状態になり、ＩＮＶ２とＩＮＶ３とにより入力信号Ｄ１が保持される。ＣＬＫ１がＬレベルである期間では、ＴＧ１がオフ状態であるから入力信号Ｄ１が変化しても、保持されている信号レベルは変化しない。即ち、次のラッチ期間が来るまで、出力信号Ｑ１の信号レベルは保持される。なお、上記の所定の時間は、例えばＣＬＫ１がＨレベルに変化してから、ノードＮＢ１、ＮＢ２、ＮＢ３の電圧レベルが確定するまでの時間より長く設定される。
【０１０７】
図１１は、断熱的回路と非断熱的回路との間で信号をやり取りする際のタイミングを説明する図である。上述したように、断熱的回路に入力される入力信号は、ＶＰとＶＭとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はＶＰとＶＭとの電圧差が極大となるタイミングで信号を取り出す必要がある。但し、この信号の受け渡しのタイミングは、厳密にＶＰとＶＭとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばＶＰとＶＭとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。
【０１０８】
例えば図１１に示すように、断熱的回路に入力される入力信号が変化してもよい期間（入力可能期間）ＴＸを、Ｐ型トランジスター（第１導電型トランジスター）のしきい値電圧（第１のしきい値電圧）の絶対値Ｖｔｈ１又はＮ型トランジスター（第２導電型トランジスター）のしきい値電圧（第２のしきい値電圧）Ｖｔｈ２に基づいて設定することができる。具体的には、ＶＰとＶＭの電圧値の差分（ＶＰ−ＶＭ）がＶｔｈ１となるタイミングから、極小値となり、再びＶｔｈ１となるタイミングまでの期間を入力可能期間ＴＸとすることができる。或いは、ＶＰとＶＭの電圧値の差分がＶｔｈ２となるタイミングから、極小値となり、再びＶｔｈ２となるタイミングまでの期間を入力可能期間ＴＸとすることができる。つまり、ＶＰとＶＭとの電圧差がＶｔｈ１又はＶｔｈ２よりも小さい期間をＴＸとする。このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。
【０１０９】
また図１１に示すように、断熱的回路から出力される出力信号が確定される期間、即ち断熱的回路の出力信号をラッチできる期間（出力可能期間）ＴＱを、Ｐ型トランジスターのしきい値電圧の絶対値Ｖｔｈ１又はＮ型トランジスターのしきい値電圧Ｖｔｈ２に基づいて設定することができる。具体的には、ＶＰがＶＰの極大値−Ｖｔｈ１となるタイミングから、ＶＰが極大値となり、再びＶＰの極大値−Ｖｔｈ１となるタイミングまでの期間を出力可能期間ＴＱとすることができる。或いは、ＶＭがＶＭの極小値＋Ｖｔｈ２となるタイミングから、極小値となり、再びＶＭの極小値＋Ｖｔｈ２となるタイミングまでの期間を出力可能期間ＴＱとすることができる。このようにすれば、断熱的回路から出力される出力信号がＬレベル又はＨレベルに確定されるから、非断熱的回路に対して適正な信号レベルで信号を出力することができる。
【０１１０】
最適な実施例では、ＶＰの極大値はＶＤＤであり、ＶＭの極小値は０Ｖであり、ＶＰの極小値とＶＭの極大値は１／２ＶＤＤでタイミングも一致している。しかしながら、ＶＰとＶＭの極大値又は極小値は、これらの最適値と異なる値であってもよい。その場合は、断熱的回路の電荷エネルギーの再利用の効率が低下する。例えば、ＶＰの極小値がＶＭの極大値よりも小さい又は大きい電圧値の場合（ＶＰとＶＭの電圧波形が交差したり交わらない場合）であっても断熱的回路は動作する。
【０１１１】
なお、入力可能期間ＴＸ及び出力可能期間ＴＱは、トランジスターのしきい値電圧の代わりに、例えば１／５・ＶＤＤ、或いは１／１０・ＶＤＤなどを基準として設定することもできる。
【０１１２】
図１２（Ａ）に、本実施形態の第２のラッチクロック生成回路２４０の詳細な構成例を示す。第２のラッチクロック生成回路２４０は、コンパレーター回路ＣＭＰ１、インバーター回路ＩＶＡ１、ＩＶＡ２を含む。なお、本実施形態の第２のラッチクロック生成回路２４０は図１２（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１３】
コンパレーター回路ＣＭＰ１は、オフセットを有するコンパレーター回路であって、Ｐ型トランジスターＴＰ１１、ＴＰ１２及びＮ型トランジスターＴＮ１１、ＴＮ１２、ＴＮ１３を含む。ＴＰ１１、ＴＰ１２はカレントミラー型負荷を構成し、ＴＮ１１のゲート（ノードＮ１１）には第２の電源電圧ＶＭが入力され、ＴＮ１２のゲート（ノードＮ１２）には第１の電源電圧ＶＰが入力される。ＴＮ１３は、ゲートにバイアス電圧ＶＢＩＡＳが印加され、電流源として動作する。コンパレーター回路ＣＭＰ１は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとを比較し、その比較結果に基づいてラッチクロック信号ＣＬＫ１が生成される。
【０１１４】
図１３に、第２のラッチクロック生成回路２４０の信号波形の一例を示す。コンパレーター回路ＣＭＰ１には周期的に変化するＶＰ、ＶＭが入力され、ＣＭＰ１の出力ノードＮ１３にはＶＰとＶＭとの電圧差が極小となる期間にＨレベルとなり、それ以外の期間ではＬレベル（又はＬレベルに近いレベル）となる信号が出力される。これはコンパレーター回路ＣＭＰ１の出力レベルがＶＤＤに相当するオフセットを有するからである。そしてインバーター回路ＩＶＡ１、ＩＶＡ２で波形整形することで、ラッチクロック信号ＣＬＫ１が出力される。
【０１１５】
このようにすることで、例えば図１３のＡ１に示すタイミングで第２のラッチ期間ＴＬ２が開始される。この第２のラッチ期間ＴＬ２は、ラッチクロック信号ＣＬＫ１がＨレベルである期間であって、上述した入力可能期間ＴＸに含まれる期間である。即ち、第２のラッチ期間ＴＬ２は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が、第１のしきい値電圧Ｖｔｈ１よりも小さい値である期間、又は、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が、第２のしきい値電圧Ｖｔｈ２よりも小さい値である期間である。また第２のラッチ期間ＴＬ２の長さは、例えばＣＬＫ１がＨレベルに変化してから、第２のラッチ回路２２０のノードＮＢ１、ＮＢ２、ＮＢ３（図１０）の電圧レベルが確定するまでの時間より長く設定される。
【０１１６】
図１２（Ｂ）に、本実施形態の第１のラッチクロック生成回路２３０の詳細な構成例を示す。第１のラッチクロック生成回路２３０は、コンパレーター回路ＣＭＰ２、抵抗素子ＲＢ１、ＲＢ２、インバーター回路ＩＶＢ１、ＩＶＢ２を含む。なお、本実施形態の第１のラッチクロック生成回路２３０は図１２（Ｂ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１７】
コンパレーター回路ＣＭＰ２は、第１の電源電圧ＶＰに基づいて生成される第１の電圧と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳに基づいて生成される第２の電圧とを比較し、その比較結果に基づいてラッチクロック信号ＣＬＫ２が生成される。
【０１１８】
コンパレーター回路ＣＭＰ２は、オフセットを有するコンパレーター回路であって、Ｐ型トランジスターＴＰ２１、ＴＰ２２及びＮ型トランジスターＴＮ２１、ＴＮ２２、ＴＮ２３を含む。ＴＰ２１、ＴＰ２２はカレントミラー型負荷を構成し、ＴＮ２１のゲート（ノードＮ２１）にはＶＰ−ＶＳＳを抵抗素子ＲＢ１、ＲＢ２で分圧した電圧（第１の電圧）が入力され、ＴＮ２２のゲート（ノードＮ２２）には１／２・（ＶＤＤ−ＶＳＳ）（第２の電圧）が入力される。ＴＮ２３は、ゲートにバイアス電圧ＶＢＩＡＳが印加され、電流源として動作する。抵抗素子ＲＢ１とＲＢ２とは、等しい抵抗値を有してもよい。
【０１１９】
図１４に、第１のラッチクロック生成回路２３０の信号波形の一例を示す。図１４では、ＶＳＳ＝０Ｖとし、ＲＢ１、ＲＢ２の抵抗値が等しい場合を示す。コンパレーター回路ＣＭＰ２には１／２ＶＰと１／２ＶＤＤとが入力され、ＣＭＰ２の出力ノードＮ２３にはＶＰとＶＭとの電圧差が極大となる期間にＨレベルとなり、それ以外の期間ではＬレベル（又はＬレベルに近いレベル）となる信号が出力される。これはコンパレーター回路ＣＭＰ２の出力レベルがＶＤＤに相当するオフセットを有するからである。そしてインバーター回路ＩＶＢ１、ＩＶＢ２で波形整形することで、ラッチクロック信号ＣＬＫ２が出力される。
【０１２０】
このようにすることで、例えば図１４のＢ１に示すタイミングで第１のラッチ期間ＴＬ１が開始される。この第１のラッチ期間ＴＬ１は、ラッチクロック信号ＣＬＫ２がＨレベルである期間であって、上述した出力可能期間ＴＱに含まれる期間である。即ち、第１のラッチ期間ＴＬ１は、第１の電源電圧ＶＰが、第１の電源電圧ＶＰの極大値から第１のしきい値電圧Ｖｔｈ１を減算した値よりも大きい値である期間、又は、第２の電源電圧ＶＭが、第２の電源電圧ＶＭの極小値に第２のしきい値電圧Ｖｔｈ２を加算した値よりも小さい値である期間である。また第１のラッチ期間ＴＬ１の長さは、例えばＣＬＫ２がＨレベルに変化してから、第１のラッチ回路２１０のノードＮＡ３、ＮＡ４（図７、図８）の電圧レベルが確定するまでの時間より長く設定される。
【０１２１】
図１５に、本実施形態の回路装置の第３の構成例（図６）における信号波形の一例を示す。図１５では、例として断熱的回路１００が１１段のインバーターチェーン回路である場合を示す。図１５において、１段目、２段目、１１段目のインバーター回路の出力信号をＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ１１（Ｄ２）とする。
【０１２２】
第２のラッチ回路２２０は、ラッチクロック信号ＣＬＫ１がＨレベルに設定される期間（第２のラッチ期間）に、第２の非断熱的回路１１０からの出力信号Ｄ１を取り込み、保持し、ラッチ出力信号Ｑ１の信号レベルを変化させる。そしてＣＬＫ１がＬレベルに戻った後も、次のラッチ期間が開始されるまで、Ｑ１の信号レベルを保持する。例えば、図１５に示すように、ｔ１のタイミングで信号Ｄ１のＬレベルをラッチして、ラッチ出力信号Ｑ１をＨレベルからＬレベルに変化させ、次のラッチ期間が開始されるまでＬレベルを保持する。また、ｔ３のタイミングで信号Ｄ１のＨレベルをラッチして、ラッチ出力信号Ｑ１をＬレベルからＨレベルに変化させ、次のラッチ期間が開始されるまでＨレベルを保持する。
【０１２３】
断熱的回路１００は、ｔ１のタイミング（ＶＰとＶＭとの電圧差が極小となるタイミング、或いは入力可能期間ＴＸに含まれるタイミング）において信号レベルがＨレベルからＬレベルに変化する信号Ｑ１を受け取る。また、ｔ３のタイミングにおいて信号レベルがＬレベルからＨレベルに変化する信号Ｑ１を受け取る。そして１１段のインバーターチェーン回路の出力信号ＶＯＵＴ１１（Ｄ２）を出力する。
【０１２４】
第１のラッチ回路２１０は、ラッチクロック信号ＣＬＫ２がＨレベルに設定される期間（第１のラッチ期間）に、断熱的回路１００からの出力信号Ｄ２を取り込み、保持し、ラッチ出力信号Ｑ２の信号レベルを変化させる。そしてＣＬＫ２がＬレベルに戻った後も、次のラッチ期間が開始されるまで、Ｑ２の信号レベルを保持する。例えば、図１５に示すように、ｔ２のタイミング（ＶＰとＶＭとの電圧差が極大となるタイミング、或いは出力可能期間ＴＱに含まれるタイミング）で信号Ｄ２のＨレベルをラッチして、ラッチ出力信号Ｑ２をＬレベルからＨレベルに変化させ、次のラッチ期間が開始されるまでＨレベルを保持する。また、ｔ４のタイミングで信号Ｄ２のＬレベルをラッチして、ラッチ出力信号Ｑ２をＨレベルからＬレベルに変化させ、次のラッチ期間が開始されるまでＬレベルを保持する。
【０１２５】
図１６に、第１のラッチ回路２１０（図７）において、クロックバッファー回路ＣＬＫＢＵＦの変形例（図９）を用いる場合の信号波形の一例を示す。
【０１２６】
ラッチクロック信号ＣＬＫ２は、例えばｔ１のタイミング及びｔ２のタイミングでＬレベルからＨレベルに変化する。即ち、ＣＬＫ２は、ＶＰとＶＭとの電圧差が極大となるタイミングでＨレベルに設定される。上述したように、クロックバッファー回路ＣＬＫＢＵＦの変形例（図９）を用いることで、反転信号ＸＷ２がＨレベルからＬレベルに変化するタイミングｔ２（又はｔ４）を、非反転信号Ｗ２がＬレベルからＨレベルに変化するタイミングｔ１（又はｔ３）より遅らせることができる。例えば図１６では、ｔ２はｔ１より時間ｔｄ１だけ遅れ、またｔ４はｔ３より時間ｔｄ２だけ遅れる。こうすることで、クロックドインバーター回路ＣＫＩＮＶ１、ＣＫＩＮＶ２の貫通電流を低減することができる。
【０１２７】
このようにして、保持回路ＨＬＤの第１のノードＮＡ３は、ｔ２のタイミングでＬレベルからＨレベルに変化し、ｔ３のタイミングでＨレベルからＬレベルに変化する。一方、保持回路ＨＬＤの第２のノードＮＡ４は、ｔ１のタイミングでＨレベルからＬレベルに変化し、ｔ４のタイミングでＬレベルからＨレベルに変化する。そして出力信号Ｑ２は、ｔ２のタイミングでＬレベルからＨレベルに変化し、ｔ３のタイミングでＨレベルからＬレベルに変化する。
【０１２８】
以上説明したように、本実施形態の回路装置によれば、第２の非断熱的回路１１０からの信号を、第２のラッチ回路２２０を介して断熱的回路１００に適正なタイミングで受け渡すことができる。そして断熱的回路１００からの出力信号を、第１のラッチ回路２１０を介して第１の非断熱的回路１２０に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。
【０１２９】
３．電子機器
図１７に、本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、集積回路装置４００、マイクロコントローラー４１０（ホスト、回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。
【０１３０】
センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置４００へ出力する。集積回路装置４００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、断熱的回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。
【０１３１】
本実施形態の回路装置を含む電子機器によれば、断熱的回路を含まない電子機器と比べて、消費電力を低く抑えることが可能になるから、電池で駆動される携帯機器などの場合に電池の消耗を低減することなどが可能になる。
【０１３２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の直流電源電圧、第２の直流電源電圧等）と共に記載された用語（ＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３３】
１０ 基準電圧生成回路、２０ 共振回路、３０ 第１の共振回路、
４０ 第２の共振回路、１００ 断熱的回路、１１０ 第２の非断熱的回路、
１２０ 第１の非断熱的回路、２１０ 第１のラッチ回路、２２０ 第２のラッチ回路、
２３０ 第１のラッチクロック生成回路、２４０ 第２のラッチクロック生成回路、
４００ 集積回路装置、４１０ マイクロコントローラー、４３０ アンテナ、
４４０ センサー、４５０ 検出回路、４６０ Ａ／Ｄ変換器、４７０ 記憶部、
４８０ 操作部、
ＶＰ 第１の電源電圧、ＶＭ 第２の電源電圧、ＶＤＤ 第１の直流電源電圧、
ＶＳＳ 第２の直流電源電圧
【特許請求の範囲】
【請求項１】
第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、
第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、
前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、
前記ラッチ回路は、
前記断熱的回路からの出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。
【請求項２】
請求項１において、
第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、
第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、
前記第１のラッチ期間は、
前記第１の電源電圧が、前記第１の電源電圧の極大値から前記第１のしきい値電圧を減算した値よりも大きい値である期間、又は、
前記第２の電源電圧が、前記第２の電源電圧の極小値に前記第２のしきい値電圧を加算した値よりも小さい値である期間であることを特徴とする回路装置。
【請求項３】
請求項２において、
前記ラッチ回路は、
前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含むことを特徴とする回路装置。
【請求項４】
請求項３において、
前記クロックドインバーター回路は、
信号が入力される入力ノードと、
前記ラッチクロック信号に基づいて信号が出力される出力ノードと、
ソースに前記第１の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第１のトランジスターと、
ソースが前記第１のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第２のトランジスターと、
ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第３のトランジスターと、
ドレインが前記第３のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第２の直流電源電圧が供給される第４のトランジスターとを含むことを特徴とする回路装置。
【請求項５】
請求項３又は４において、
前記ラッチ回路は、
前記クロックドインバーター回路として、第１のクロックドインバーター回路及び第２のクロックドインバーター回路と、
前記第１のクロックドインバーター回路からの出力信号及び前記第２のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含むことを特徴とする回路装置。
【請求項６】
請求項５において、
前記保持回路は、
前記第１のクロックドインバーター回路からの前記出力信号が入力される第１のノードと、
前記第２のクロックドインバーター回路からの前記出力信号が入力される第２のノードと、
前記第１の直流電源電圧が一端に供給され、他端が前記第２のノードに接続される第１の抵抗素子と、
前記第１の直流電源電圧が一端に供給され、他端が前記第１のノードに接続される第２の抵抗素子と、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースに前記第２の直流電源電圧が供給される第１のトランジスターと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースに前記第２の直流電源電圧が供給される第２のトランジスターとを含むことを特徴とする回路装置。
【請求項７】
請求項５又は６において、
前記ラッチ回路は、
前記第１のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第１のトランスミッションゲートと、
前記第２のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第２のトランスミッションゲートとを含むことを特徴とする回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、
前記ラッチクロック生成回路は、
前記第１の電源電圧に基づいて生成される第１の電圧と、前記第１の直流電源電圧及び前記第２の直流電源電圧に基づいて生成される第２の電圧とを比較するコンパレーター回路を含み、
前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記ラッチ回路の初段の回路は、
前記第１の電源電圧がソースに供給され、前記第１の直流電源電圧が基板に供給される第１導電型トランジスターと、
前記第２の電源電圧がソースに供給され、前記第２の直流電源電圧が基板に供給される第２導電型トランジスターとを含むことを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて動作する第２の非断熱的回路と、
前記第２の非断熱的回路と前記断熱的回路との間に設けられる第２のラッチ回路とを含み、
前記第２のラッチ回路は、
前記第２の非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、前記第２の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、
前記ラッチ回路は、
前記断熱的回路からの前記出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された前記第１のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。
【請求項１１】
第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、
第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、
前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、
前記ラッチ回路は、
前記非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力することを特徴とする回路装置。
【請求項１２】
請求項１１において、
第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、
第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、
前記ラッチ期間は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第１のしきい値電圧よりも小さい値である期間、又は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第２のしきい値電圧よりも小さい値である期間であることを特徴とする回路装置。
【請求項１３】
請求項１１又は１２において、
前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、
前記ラッチクロック生成回路は、
前記第１の電源電圧と前記第２の電源電圧とを比較するコンパレーター回路を含み、
前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記第１の電源電圧及び前記第２の電源電圧は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、
前記第２の電源電圧は、
前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、
前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となることを特徴とする回路装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【請求項１】
第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、
第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、
前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、
前記ラッチ回路は、
前記断熱的回路からの出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。
【請求項２】
請求項１において、
第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、
第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、
前記第１のラッチ期間は、
前記第１の電源電圧が、前記第１の電源電圧の極大値から前記第１のしきい値電圧を減算した値よりも大きい値である期間、又は、
前記第２の電源電圧が、前記第２の電源電圧の極小値に前記第２のしきい値電圧を加算した値よりも小さい値である期間であることを特徴とする回路装置。
【請求項３】
請求項２において、
前記ラッチ回路は、
前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含むことを特徴とする回路装置。
【請求項４】
請求項３において、
前記クロックドインバーター回路は、
信号が入力される入力ノードと、
前記ラッチクロック信号に基づいて信号が出力される出力ノードと、
ソースに前記第１の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第１のトランジスターと、
ソースが前記第１のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第２のトランジスターと、
ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第３のトランジスターと、
ドレインが前記第３のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第２の直流電源電圧が供給される第４のトランジスターとを含むことを特徴とする回路装置。
【請求項５】
請求項３又は４において、
前記ラッチ回路は、
前記クロックドインバーター回路として、第１のクロックドインバーター回路及び第２のクロックドインバーター回路と、
前記第１のクロックドインバーター回路からの出力信号及び前記第２のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含むことを特徴とする回路装置。
【請求項６】
請求項５において、
前記保持回路は、
前記第１のクロックドインバーター回路からの前記出力信号が入力される第１のノードと、
前記第２のクロックドインバーター回路からの前記出力信号が入力される第２のノードと、
前記第１の直流電源電圧が一端に供給され、他端が前記第２のノードに接続される第１の抵抗素子と、
前記第１の直流電源電圧が一端に供給され、他端が前記第１のノードに接続される第２の抵抗素子と、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースに前記第２の直流電源電圧が供給される第１のトランジスターと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースに前記第２の直流電源電圧が供給される第２のトランジスターとを含むことを特徴とする回路装置。
【請求項７】
請求項５又は６において、
前記ラッチ回路は、
前記第１のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第１のトランスミッションゲートと、
前記第２のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオン・オフが制御される第２のトランスミッションゲートとを含むことを特徴とする回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、
前記ラッチクロック生成回路は、
前記第１の電源電圧に基づいて生成される第１の電圧と、前記第１の直流電源電圧及び前記第２の直流電源電圧に基づいて生成される第２の電圧とを比較するコンパレーター回路を含み、
前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記ラッチ回路の初段の回路は、
前記第１の電源電圧がソースに供給され、前記第１の直流電源電圧が基板に供給される第１導電型トランジスターと、
前記第２の電源電圧がソースに供給され、前記第２の直流電源電圧が基板に供給される第２導電型トランジスターとを含むことを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１の直流電源電圧及び前記第２の直流電源電圧が供給されて動作する第２の非断熱的回路と、
前記第２の非断熱的回路と前記断熱的回路との間に設けられる第２のラッチ回路とを含み、
前記第２のラッチ回路は、
前記第２の非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定された第２のラッチ期間においてラッチし、前記第２の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、
前記ラッチ回路は、
前記断熱的回路からの前記出力信号を、前記第１の電源電圧が極大となり前記第２の電源電圧が極小となるタイミングに対して設定された前記第１のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。
【請求項１１】
第１の直流電源電圧及び第２の直流電源電圧が供給されて動作する非断熱的回路と、
第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、
前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、
前記ラッチ回路は、
前記非断熱的回路からの出力信号を、前記第１の電源電圧が極小となり前記第２の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力することを特徴とする回路装置。
【請求項１２】
請求項１１において、
第１導電型トランジスターのしきい値電圧を第１のしきい値電圧とし、
第２導電型トランジスターのしきい値電圧を第２のしきい値電圧とした場合に、
前記ラッチ期間は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第１のしきい値電圧よりも小さい値である期間、又は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が、前記第２のしきい値電圧よりも小さい値である期間であることを特徴とする回路装置。
【請求項１３】
請求項１１又は１２において、
前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、
前記ラッチクロック生成回路は、
前記第１の電源電圧と前記第２の電源電圧とを比較するコンパレーター回路を含み、
前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記第１の電源電圧及び前記第２の電源電圧は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、
前記第２の電源電圧は、
前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、
前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となることを特徴とする回路装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−５２４２（Ｐ２０１３−５２４２Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３４６７８（Ｐ２０１１−１３４６７８）
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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