半導体装置
【課題】 本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供する。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧ＶＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧ＶＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、出力ドライバのドライブ能力をキャリブレートすることが可能な半導体装置に関する。
【背景技術】
【０００２】
例えばＤＲＡＭなどのメモリは、アクセス効率を上げるため、クロック信号の立ち上がりと立ち下がりでデータの入出力を行うダブルデータレート（ＤＤＲ）を採用することにより、高速動作を実現している。
【０００３】
ダブルデータレートの出力ドライバは、出力データをプルアップするプルアップドライバユニットと、出力データをプルダウンするプルダウンドライバユニットを有している。プルアップドライバユニットのドライブ能力とプルダウンドライバユニットのドライブ能力は所望の値に等しいことが望ましい。このため、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力を調整するためキャリブレーション回路が開発されている。しかし、キャリブレーション回路を構成する素子のばらつきにより、キャリブレーション精度が劣化していた。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE Journal of Solid State Circuits, vol. 41, pp. 831-838, Apr. 2006.
【非特許文献２】IEEE Journal of Solid Stage Circuits, vol. 42, pp. 201-209, Jan. 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置によれば、第１、第２のプルアップドライバユニットは、出力信号のドライブ能力が調整可能なプルアップドライバを調整する。プルダウンドライバユニットは、出力信号のドライブ能力が調整可能なプルダウンドライバを調整する。キャリブレーション回路は、前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第２のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有している。
【図面の簡単な説明】
【０００７】
【図１】一般的なプルアップドライバユニットのキャリブレーション回路の例を示す回路図。
【図２】一般的なプルダウンドライバユニットのキャリブレーション回路の例を示す回路図。
【図３】第１の実施形態に係る半導体装置を示す回路構成図。
【図４】第１の実施形態に係る半導体装置の出力ドライバの一例を示す回路構成図。
【図５】第２の実施形態に係る半導体装置を示す回路構成図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
本実施形態は、出力ドライバのドライブ能力のキャリブレーション機能を持つ装置において、キャリブレーション動作時に、単一のコンパレータを用いてプルアップドライバユニットとプルダウンドライバユニットのドライブ能力を調整することにより、基準抵抗に対するドライブ能力のずれに起因する出力波形のスルーレートのばらつきを抑制し、出力波形品質の劣化を低減することを特徴とする。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。
【００１０】
上述したように、出力ドライバのプルアップドライバユニットと、プルダウンドライバユニットのドライブ能力の基準値との差により、データを受け取る側において、データをラッチできる有効時間が減少するため、高速動作において深刻な問題となる。
【００１１】
そこで、近時、出力ドライバは、キャリブレーション機能を有し、プルアップドライバユニットと、プルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整可能とされている。
【００１２】
図１は、一般的なプルアップドライバユニットＰＵＤＵａのキャリブレーション回路の構成を示している。プルアップドライバユニットＰＵＤＵａのキャリブレーション回路は、比較器としてのコンパレータＣＯＭＰａ、カウンタＣＮＴａ、レジスタＲＥＧａ、キャリブレーション用パッドＺＱを備え、このパッドＺＱと接地電位（ＶＳＳ）間に基準抵抗ＲＺＱが接続される。この基準抵抗ＲＺＱは、半導体チップの外部に接続される。
【００１３】
コンパレータＣＯＭＰａの反転入力端を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）ＴＮ０Ｌのゲート電極には、基準電圧ＶＲＥＦが供給され、非反転入力端を構成するＮＭＯＳトランジスタＴＮ０Ｒのゲート電極は、パッドＺＱに接続されている。コンパレータＣＯＭＰａの出力ノードＯＵＴには、カウンタＣＮＴａが接続され、カウンタＣＮＴａの出力端にはレジスタＲＥＧａが接続されている。
【００１４】
レジスタＲＥＧａの出力端から例えばｎ＋１（ｎは、自然数）ビットのキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞（ｂはローアクティブであることを示す）が出力される。この複数の信号ｂＥＮＵＰ＜ｎ：０＞は、プルアップドライバユニットＰＵＤＵａを構成する複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。ＰＭＯＳトランジスタＴＰ０〜ＴＰｎは、例えば順次ゲート幅が長く設定され、電流駆動能力が相違されている。各ＰＭＯＳトランジスタのソースは電源ＶＤＤに接続され、ドレインは、それぞれ異なる値を有する複数の抵抗ＲＰ０〜ＲＰｎの一端にそれぞれ接続されている。これら抵抗ＲＲＰ０〜ＲＰｎの他端は、パッドＺＱに接続されている。
【００１５】
上記構成において、キャリブレーションは次のようなシーケンスにより実行される。先ず、コンパレータＣＯＭＰａにより基準電圧ＶＲＥＦとパッドＺＱの電圧が比較され、基準抵抗ＲＺＱに流れる電流と、プルアップドライバユニットＰＵＤＵａに流れる電流がほぼ等しくなるように、プルアップドライバユニットＰＵＤＵａ内の複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎが順次活性化される。
【００１６】
すなわち、コンパレータＣＯＭＰａの出力信号ＯＵＴに応じてカウンタＣＮＴａがカウントアップされ、このカウンタＣＮＴａの出力信号がレジスタＲＥＧａを介してプルアップドライバユニットＰＵＤＵａに供給される。このレジスタＲＥＧａの出力信号ｂＥＮＵＰ＜ｎ：０＞により、サイズの小さいＰＭＯＳトランジスタＴＰ０から順に活性化される。
【００１７】
この動作が繰り返され、コンパレータＣＯＭＰａにより、パッドＺＱの電圧と基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になったこと、すなわち、基準抵抗ＲＺＱと選択されたＰＭＯＳトランジスタに流れる電流が同程度になったことが検知された場合、カウンタＣＮＴａのカウントアップが停止され、ＰＭＯＳトランジスタを選択するキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。この決定された信号ｂＥＮＵＰ＜ｎ：０＞は、レジスタＲＥＧａに保持され、プルアップドライバユニットＰＵＤＵａと同じ構成を持つプルアップドライバユニットＰＵＤＵｂにも供給される。プルアップドライバユニットＰＵＤＵｂについては後述する。
【００１８】
図２は、一般的なプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路の構成を示している。プルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路は、プルアップライバユニットＰＵＤＵｂと、プルダウンドライバユニットＰＤＤＵｂと、コンパレータＣＯＭＰｂ、カウンタＣＮＴｂ、レジスタＲＥＧｂを具備している。
【００１９】
プルアップライバユニットＰＵＤＵｂと、プルダウンドライバユニットＰＤＤＵｂは、ノードＮＤＢにおいて接続されている。プルアップライバユニットＰＵＤＵｂの構成は、プルアップライバユニットＰＵＤＵａと同一である。プルダウンドライバユニットＰＤＤＵｂは、例えばｎ＋１個の抵抗ＲＮ０〜ＲＮｎとｎ＋１個のＮＭＯＳトランジスタＴＮ０〜ＴＮｎにより構成されている。抵抗ＲＮ０〜ＲＮｎの一端は、ノードＮＤＢにそれぞれ接続され、他端は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎのソースは、それぞれ接地されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎは、例えばゲート幅が順次長く設定されている。
【００２０】
コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦとノードＮＤＢの電圧を比較する。このコンパレータＣＯＭＰｂの出力ノードＯＵＴは、カウンタＣＮＴｂに接続され、カウンタＣＮＴｂの出力端はレジスタＲＥＧｂに接続されている。レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、プルダウンドライバユニットＰＤＤＵｂのＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給されている。
【００２１】
上記構成において、プルアップドライバユニットＰＵＤＵｂは、前述したように、プルアップドライバユニットＰＵＤＵａのキャリブレーション回路から供給されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞に従って、複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎから１つまたは複数のＰＭＯＳトランジスタが選択され、活性化されている。
【００２２】
コンパレータＣＯＭＰｂは、プルアップドライバユニットＰＵＤＵｂに流れる電流と、プルダウンドライバユニットＰＤＤＵｂに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦとノードＮＤＢの電圧を比較し、このコンパレータＣＯＭＰｂの出力信号によりカウンタＣＮＴｂがカウントアップされる。このカウンタＣＮＴｂの出力信号はレジスタＲＥＧｂに供給され、レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞により、プルダウンドライバユニットＰＤＤＵｂ内のＮＭＯＳトランジスタＴＮ０〜ＴＮｎがサイズの小さいほうから順に活性化される。
【００２３】
コンパレータＣＯＭＰｂは、ノードＮＤＢの電圧が基準電圧ＶＲＥＦ（ＶＤＤ／２）に同程度になった場合、カウンタＣＮＴｂのカウントアップ動作を停止させる。すなわち、コンパレータＣＯＭＰｂは、プルアップドライバユニットＰＵＤＵｂのＰＭＯＳトランジスタに流れる電流と、プルダウンドライバユニットＰＤＤＵｂのＮＭＯＳトランジスタに流れる電流が同程度になったことを検知した場合、カウンタＣＮＴｂによるカウントアップを停止する。このため、活性化するＮＭＯＳトランジスタを選択するキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定され、この決定された信号がレジスタＲＥＧｂに保持される。このキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、ハイレベルの時にＮＭＯＳトランジスタをオンさせる、所謂ハイアクティブ信号である。
【００２４】
図示せぬ各出力パッドに接続された出力ドライバは、後述するように、キャリブレーション回路中のプルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂと同じ構成を持つ複数のプルアップドライバユニットＰＵＤＵ０、ＰＵＤＵ１、…ＰＵＤＵｍ、及びプルダウンドライバユニットＰＵＤＵｂと同じ構成を持つ複数のプルダウンドライバユニットＰＤＤＵ０、ＰＤＤＵ１、…ＰＤＤＵｍを有し、各ユニットに対してキャリブレーション回路により決定されたビット信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞が供給される。このようにして、キャリブレーションの結果が出力ドライバに反映される。
【００２５】
ところで、図１に示すプルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂのキャリブレーション回路を構成するコンパレータＣＯＭＰａは、イネーブル信号ＥＮがハイレベルの時、動作可能となる。コンパレータＣＯＭＰａは、基準電圧ＶＲＥＦと電圧ＶＩＮ（パッドＺＱの電圧）を比較し、電圧ＶＩＮが基準電圧ＶＲＥＦより高くなると、出力ノードＯＵＴがハイレベルとなる。
【００２６】
上述したように、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作の際、カウンタＣＮＴａによりサイズの小さいＰＭＯＳトランジスタから順番に活性化される。このため、カウンタＣＮＴａがカウントアップするに従い、コンパレータＣＯＭＰａのノードＮＤＣの電圧は次第に低下する。電圧ＶＩＮが基準電圧ＶＲＥＦと同程度になると、出力ノードＯＵＴがハイレベルとなり、カウンタＣＮＴａのカウントアップが停止され、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。
【００２７】
また、図２に示すプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するコンパレータＣＯＭＰｂは、１段のインバータ回路を介して出力ノードＯＵＴに接続されているが、基本的な構成はコンパレータＣＯＭＰａと同じである。
【００２８】
コンパレータＣＯＭＰｂは、イネーブル信号ＥＮがハイレベルの時、動作可能となる。コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦと電圧ＶＩＮ（ノードＮＤＢの電圧）を比較し、電圧ＶＩＮが基準電圧ＶＲＥＦより低下すると出力ノードＯＵＴがハイレベルとなる。
【００２９】
上述したように、プルアップドライバユニットＰＤＤＵｂのキャリブレーション動作において、カウンタＣＮＴｂによりサイズの小さいＮＭＯＳトランジスタから順番に活性化される。このため、カウンタＣＮＴｂがカウントアップするに従い、コンパレータＣＯＭＰｂのノードＮＤＣの電圧が次第に上昇する。電圧ＶＩＮが基準電圧ＶＲＥＦと同程度になると出力ノードＯＵＴがハイレベルとなり、カウンタＣＮＴｂのカウントアップを停止し、キャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定される。
【００３０】
コンパレータＣＯＭＰａ、ＣＯＭＰｂは、差動型のコンパレータであり、差動対を構成するＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性のアンバランスや、カレントミラー回路を構成するＰＭＯＳトランジスタＴＰ０ＬとＴＰ０Ｒの電気的特性のアンバランスにより、電圧ＶＩＮのレベルに対するノードＮＤＣの電圧がばらつく。
【００３１】
さらに、ＰＭＯＳトランジスタＴＰ１、ＮＭＯＳトランジスタＴＮ１の電気的特性もばらつくため、これらのトランジスタから構成され、ノードＮＤＣを入力とするインバータ回路の閾値電圧もばらつく。このため、プルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂ、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションの精度は、コンパレータＣＯＭＰａ、ＣＯＭＰｂを構成する各素子の特性のばらつきにより劣化する。
【００３２】
ここで、コンパレータＣＯＭＰａにおいて、ＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性がアンバランスであり、例えばＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い場合を考える。
【００３３】
初めに、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を行う。理想的な場合、すなわち、ＮＭＯＳトランジスタＴＮ０Ｌ、ＴＮ０Ｒの閾値電圧が完全に等しい場合と比較する。この場合、パッドＺＱの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流が、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流にほぼ等しくなるように活性化されるＰＭＯＳトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバのドライブ能力は理想値よりも小さく設定される。
【００３４】
続いて、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を行う。プルダウンドライバユニットＰＤＤＵｂと接続されるプルアップドライバユニットＰＵＤＵｂには、先に行われたプルアップドライバユニットＰＵＤＵａのキャリブレーション動作で決定されたキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が供給されている。
【００３５】
ここで、最悪の状況を考慮し、コンパレータＣＯＭＰｂは、コンパレータＣＯＭＰａとは逆に、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも高い場合を考える。このため、ノードＮＤＢの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流が、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流にほぼ等しくなったことにより活性化されるＮＭＯＳトランジスタのドライブ能力は、先に決定されるプルアップドライバユニットで活性されるＰＭＯＳトランジスタのドライブ能力よりもさらに小さくなる。したがって、基準抵抗ＲＺＱに対するプルダウンドライバユニットのドライブ能力のずれは大きくなり、ドライブ能力はプルアップドライバよりもさらに小さく設定されることになる。
【００３６】
このように、２つのコンパレータを用いて、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整した場合、２つのコンパレータを構成する素子のばらつきによって、基準抵抗ＲＺＱに対してプルアップ及びプルダウンのドライブ能力のキャリブレーション精度が劣化する。このため、出力データの有効時間が減少し、波形の品質が劣化する可能性がある。
【００３７】
（第１の実施形態）
図３は、第１の実施形態に係る半導体装置のキャリブレーション回路ＣＢＣの構成を示している。第１の実施形態は、単一のコンパレータＣＯＭＰにより、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション可能としている。図３において、図１、図２と同一部分には同一符号を付している。
【００３８】
図３において、コンパレータＣＯＭＰの構成は、例えば図１に示すコンパレータＣＯＭＰａと同様である。コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧａを介してプルアップドライバユニットＰＵＤＵａのキャリブレーション回路を構成し、抵抗ＲＺＱが接続されたパッドＺＱに接続される。さらに、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧｂを介してプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するノードＮＤＢに接続される。
【００３９】
トランスファゲートＴＧａを構成するＮＭＯＳトランジスタのゲート電極には、プルアップドライバユニットＰＵＤＵａのキャリブレーションを許可するイネーブル信号ＣＡＬＰＵＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＵＥＮの反転信号ｂＣＡＬＰＵＥＮが供給されている。
【００４０】
また、トランスファゲートＴＧｂを構成するＮＭＯＳトランジスタのゲート電極には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを許可するイネーブル信号ＣＡＬＰＤＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＤＥＮの反転信号ｂＣＡＬＰＤＥＮが供給されている。
【００４１】
また、コンパレータＣＯＭＰの反転入力端には基準電圧ＶＲＥＦが供給されている。この基準電圧ＶＲＥＦは、例えばＶＤＤ／２の電圧である。
【００４２】
コンパレータＣＯＭＰの出力端は、デマルチプレクサＤＥＭＵＸの入力端に接続されている。デマルチプレクサＤＥＭＵＸは、１つの入力端と２つの出力端を有し、制御信号としてのイネーブル信号ＣＡＬＰＵＥＮ、ＣＡＬＰＤＥＮにより、２つの出力端が切り替えられる。第１の出力端には、プルアップドライバユニットＰＵＤＵａのキャリブレーション回路を構成するカウンタＣＮＴａが接続され、第２の出力端には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するカウンタＣＮＴｂが接続される。
【００４３】
デマルチプレクサＤＥＭＵＸは、イネーブル信号ＣＡＬＰＵＥＮがハイレベルの時、コンパレータＣＯＭＰからの信号をカウンタＣＮＴａに出力し、イネーブル信号ＣＡＬＰＤＥＮがハイレベルの時、コンパレータＣＯＭＰからの信号を反転してカウンタＣＮＴｂに出力する。
【００４４】
カウンタＣＮＴａ、ＣＮＴｂの出力信号は、レジスタＲＥＧａ、ＲＥＧｂにそれぞれ供給される。レジスタＲＥＧａから出力されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞は、プルアップドライバユニットＰＵＤＵａを構成する複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。また、レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、プルダウンドライバユニットＰＤＤＵｂを構成する複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給される。
【００４５】
上記構成において、第１の実施形態のキャリブレーション動作は、次のようなシーケンスにより実行される。
【００４６】
先ず、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作が実行される。この場合、イネーブル信号ＣＡＬＰＵＥＮはハイレベル、イネーブル信号ＣＡＬＰＤＥＮはローレベルに設定される。このため、トランスファゲートＴＧａがオン、トランスファゲートＴＧｂがオフに設定される。したがって、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧａを介してパッドＺＱに電気的に接続される。また、デマルチプレクサＤＥＭＵＸは、イネーブル信号ＣＡＬＰＵＥＮに従ってコンパレータＣＯＭＰａが接続された第１の出力端を選択する。
【００４７】
この状態において、コンパレータＣＯＭＰは、基準抵抗ＲＺＱに流れる電流と、プルアップドライバユニットＰＵＤＵａに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰは、ノードＺＱの電圧と基準電圧ＶＲＥＦとを比較し、ノードＺＱの電圧が基準電圧ＶＲＥＦより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサＤＥＭＵＸの第１の出力端を介してカウンタＣＮＴａに供給される。
【００４８】
カウンタＣＮＴａは、デマルチプレクサＤＥＭＵＸの出力信号に従って、カウントアップされる。このカウンタＣＮＴａの出力信号は、レジスタＲＥＧａに供給され、レジスタＲＥＧａからキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が出力される。
【００４９】
プルアップドライバユニットＰＵＤＵａにおいて、複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎは、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞に従って、サイズが小さい、すなわちゲート幅が短いＰＭＯＳトランジスタから順番に活性化される。
【００５０】
上記動作が繰り返され、パッドＺＱの電圧と、基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になった場合、すなわち、基準抵抗ＲＺＱに流れる電流と、選択されたＰＭＯＳトランジスタに流れる電流が同程度になった場合、コンパレータＣＯＭＰは、カウンタＣＮＴａによるカウントアップを停止させる。これにより、活性化するＰＭＯＳトランジスタを選択するキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。決定された信号ｂＥＮＵＰ＜ｎ：０＞はレジスタＲＥＧａに保持され、プルアップドライバユニットＰＵＤＵａと同じ構成を持つプルアップドライバユニットＰＵＤＵｂにも供給される。
【００５１】
次に、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作が実行される。この場合、イネーブル信号ＣＡＬＰＵＥＮはローレベル、イネーブル信号ＣＡＬＰＤＥＮはハイレベルに設定される。このため、トランスファゲートＴＧｂがオン、トランスファゲートＴＧａがオフに設定される。したがって、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧｂを介してノードＮＤＢに電気的に接続される。また、デマルチプレクサＤＥＭＵＸは、活性化されたイネーブル信号ＣＡＬＰＤＥＮに従って、カウンタＣＮＴｂが接続された第２の出力端を選択する。
【００５２】
この状態において、コンパレータＣＯＭＰは、プルアップドライバユニットＰＵＤＵｂに流れる電流と、プルダウンドライバユニットＰＤＤＵｂに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰは、ノードＮＤＢと基準電圧ＶＲＥＦとを比較し、ノードＮＤＢの電圧が基準電圧ＶＲＥＦより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサＤＥＭＵＸの第２の出力端を介してカウンタＣＮＴｂに供給される。
【００５３】
カウンタＣＮＴｂは、デマルチプレクサＤＥＭＵＸの出力信号に従って、カウントアップされる。このカウンタＣＮＴｂの出力信号は、レジスタＲＥＧｂに供給され、レジスタＲＥＧｂからキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が出力される。
【００５４】
プルダウンドライバユニットＰＤＤＵｂにおいて、複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎは、キャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞に従って、サイズが小さい、すなわちゲート幅が短いＮＭＯＳトランジスタから順番に活性化される。
【００５５】
上記動作が繰り返され、ノードＮＤＢの電圧と、基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になった場合、すなわち、プルアップドライバユニットＰＵＤＵｂの選択されたＰＭＯＳトランジスタに流れる電流と、プルダウンドライバユニットＰＤＤＵｂの選択されたＮＭＯＳトランジスタに流れる電流とが同程度になった場合、コンパレータＣＯＭＰは、カウンタＣＮＴｂによるカウントアップを停止させる。これにより、活性化するＮＭＯＳトランジスタを選択するキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定される。決定された信号ＥＮＤＮ＜ｎ：０＞はレジスタＲＥＧｂに保持される。
【００５６】
以上のように、単一のコンパレータＣＯＭＰを用いたキャリブレーション回路により、プルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂ、及びプルダウンドライバユニットＰＤＤＵｂのキャリブレーションが完了される。
【００５７】
ここで、図１に示すコンパレータＣＯＭＰａを参照して、第１の実施形態のコンパレータＣＯＭＰにおいて、ＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性がアンバランスであり、例えばＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い場合を考える。はじめに、上記のように、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作が行われる。理想的な場合、すなわち、ＮＭＯＳトランジスタＴＮ０Ｌ、ＴＮ０Ｒの閾値電圧が完全に等しい場合と比較すると、パッドＺＱの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流と、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流とがほぼ等しくなるように活性化されるＰＭＯＳトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバユニットＰＵＤＵａのドライブ能力は理想値よりも小さく設定される。
【００５８】
続いて、上記のように、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作が行われる。プルダウンドライバユニットＰＤＤＵｂと接続されるプルアップドライバユニットＰＵＤＵｂには、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作で決定されたキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が供給されている。
【００５９】
第１の実施形態のキャリブレーション回路は、図１、図２に示す場合と異なり、プルアップドライバユニットのキャリブレーションと、プルダウンドライバユニットのキャリブレーションが、同じコンパレータＣＯＭＰを用いて行われている。したがって、プルダウンドライバユニットのキャリブレーションにおいて、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧とＴＮ０Ｌの閾値電圧の関係は、プルアップドライバユニットのキャリブレーション時と同じく、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い。
【００６０】
このため、ノードＮＤＢの電圧がゲート電極に供給されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流と、基準電圧ＶＲＥＦがゲート電極に供給されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流とがほぼ等しくなることにより活性化されるＮＭＯＳトランジスタのドライブ能力は、先に決定されたプルアップドライバユニットで活性されるＰＭＯＳトランジスタのドライブ能力よりも大きくなり、基準抵抗ＲＺＱに近づく。したがって、基準抵抗ＲＺＱに対するプルダウンドライバユニットのドライブ能力のずれは、プルアップドライバのずれよりも大きくならず、抵抗値に近づいて設定されることになる。このため、キャリブレーション回路のトランジスタの電気的特性のばらつきによるプルダウンドライバユニットの基準抵抗に対するドライブ能力のずれを小さくすることができる。
【００６１】
図４は、上記キャリブレーション回路を構成するプルアップドライバユニットＰＵＤＵｂ、及びプルダウンドライバユニットＰＤＤＵｂと、半導体装置の出力端子ＤＱに接続された出力ドライバ、すなわちプルアップドライバユニットＰＵＤＵ０、及びプルダウンドライバユニットＰＤＤＵ０との関係を示している。
【００６２】
プルアップドライバユニットＰＵＤＵ０は、プルアップドライバユニットＰＵＤＵａと同様に複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎと、複数の抵抗ＲＰ０〜ＲＰｎ、及びＮＡＮＤ論理回路Ｎ０〜Ｎｎにより構成されている。プルダウンドライバユニットＰＤＤＵ０は、プルダウンドライバユニットＰＤＤＵｂと同様に複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎと、複数の抵抗ＲＮ０〜ＲＮｎ、及びＡＮＤ論理回路Ａ０〜Ａｎにより構成されている。図４には、ＰＭＯＳトランジスタＴＰ０と、抵抗ＲＰ０と、ＮＡＮＤ論理回路Ｎ０、ＮＭＯＳトランジスタＴＮ０、抵抗ＲＮ０、ＡＮＤ論理回路Ａ０のみを示している。
【００６３】
プルアップドライバユニットＰＵＤＵ０において、ＰＭＯＳトランジスタＴＰ０〜ＴＰｎのソースには電源ＶＤＤが供給され、ドレインはそれぞれ抵抗ＲＰ０〜ＲＰｎを介してノードＮＤＢに接続されている。レジスタＲＥＧａから出力されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞は、ＮＡＮＤ論理回路Ｎ０〜Ｎｎの一方入力端に反転して供給される。半導体装置の内部回路から供給される信号ＤＯＰは、ＮＡＮＤ論理回路Ｎ０〜Ｎｎの他方入力端に供給される。ＮＡＮＤ論理回路Ｎ０〜Ｎｎの出力信号は、ＰＭＯＳトランジスタＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。
【００６４】
プルダウンドライバユニットＰＤＤＵ０において、複数の抵抗ＲＮ０〜ＲＮｎの一端は、出力パッドＤＱに接続され、これら抵抗ＲＮ０〜ＲＮｎの他端は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎのソースは、接地されている。レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、ＡＮＤ論理回路Ａ０〜Ａｎの一方入力端に供給される。半導体装置の内部回路から供給される信号ＤＯＮは、ＡＮＤ論理回路Ａ０〜Ａｎの他方入力端に供給される。ＡＮＤ論理回路Ａ０〜Ａｎの出力信号は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給される。
【００６５】
上記構成により、プルアップドライバユニットＰＵＤＵ０、プルダウンドライバユニットＰＤＤＵ０は、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞によって、プルアップ、プルダウンのドライブ能力がほぼ等しくなるように設定される。
【００６６】
尚、図４に示す出力ドライバは、異なる出力抵抗が設定された複数のプルアップドライバユニットＰＵＤＵ０〜ＰＵＤＵｍと、プルダウンドライバユニットＰＤＤＵ０〜ＰＤＤＵｍとを備えている。プルアップドライバユニットＰＵＤＵｉ（ｉは０〜ｍの自然数）とプルダウンドライバユニットＰＤＤＵｉは基準となるプルアップドライバユニットＰＵＤＵ０とプルダウンユニットＰＤＤＵ０に対して、それぞれ等倍のドライブ能力を持つ。このため、図４に示す出力ドライバは、基準抵抗ＲＺＱと等しいオン抵抗となるように調整されたプルアップドライバユニットＰＵＤＵ０とプルダウンドライバユニットＰＤＤＵ０の対、及びそれらの等倍のドライブ能力を持つ複数のドライバユニット対ＰＵＤＵｍ、ＰＤＤＵｍを選択的に組み合わせて使用することで、複数のドライブ能力を選択可能とする。
【００６７】
上記第１の実施形態によれば、単一のコンパレータＣＯＭＰを用いて、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを行っている。このため、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを別々のコンパレータを用いて行った場合に比べて、基準抵抗ＲＺＱに対するドライブ能力のずれを小さくすることができ、キャリブレーションの精度を向上することが可能である。したがって、出力データの立ち上がり、及び立下りのスルーレートのばらつきを抑制することができる。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。
【００６８】
なお、ここでは、プルアップドライバユニット（プルダウンサブドライバユニット）のキャリブレーション動作において、ＰＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のサイズの小さいものから順番に活性化させてドライブ能力を決定する場合について述べたが、例えば二分探索アルゴリズムを用いて実行することもできる。その場合は、カウントアップ・カウントダウンを繰り返してドライブ能力を決定することになるが、本実施形態において同様の効果を得ることができる。
【００６９】
（第２の実施形態）
図５は、第２の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付し、異なる部分ついてのみ説明する。
【００７０】
図５において、基準抵抗ＲＺＱは、パッドＺＱに接続されている。すなわち、基準抵抗ＲＺＱは、半導体装置の外部に設けられ、寄生抵抗成分Ｒparaを有している。この寄生抵抗成分Ｒparaは、基準抵抗ＲＺＱに対して直列に挿入される。基準抵抗ＲＺＱが寄生抵抗成分Ｒparaを含む場合、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を行う際、基準抵抗ＲＺＱに流れる電流が減少するので、プルアップドライバユニットの出力抵抗は基準抵抗ＲＺＱよりも大きく設定される。
【００７１】
そこで、第２の実施形態は、基準抵抗ＲＺＱに含まれる寄生抵抗成分の影響を除去し、キャリブレーションの精度をより向上可能とする。
【００７２】
このため、第２の実施形態において、コンパレータＣＯＭＰの反転入力端にトランスファゲートＴＧｃ、ＴＧｄの一端がそれぞれ接続されている。トランスファゲートＴＧｃの他端には基準電圧ＶＲＥＦ＋αの電圧が供給され、トランスファゲートＴＧｄの他端には基準電圧ＶＲＥＦが供給されている。電圧αは、寄生抵抗成分Ｒparaの両端間電圧である。
【００７３】
トランスファゲートＴＧｃを構成するＮＭＯＳトランジスタのゲート電極には、プルアップドライバユニットＰＵＤＵａのキャリブレーションを許可するイネーブル信号ＣＡＬＰＵＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＵＥＮの反転信号ｂＣＡＬＰＵＥＮが供給されている。
【００７４】
また、トランスファゲートＴＧｄを構成するＮＭＯＳトランジスタのゲート電極には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを許可するイネーブル信号ＣＡＬＰＤＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＤＥＮの反転信号ｂＣＡＬＰＤＥＮが供給されている。
【００７５】
上記構成において、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を実行する場合、イネーブル信号ＣＡＬＰＵＥＮ、ｂＣＡＬＰＵＥＮが活性化され、イネーブル信号ＣＡＬＰＤＥＮ、ｂＣＡＬＰＤＥＮが非活性とされる。このため、トランスファゲートＴＧｃがオンとされ、トランスファゲートＴＧｄがオフとされる。したがって、トランスファゲートＴＧｃを介して、コンパレータＣＯＭＰの反転入力端に基準電圧ＶＲＥＦ＋αの電圧が供給される。
【００７６】
コンパレータＣＯＭＰは、基準電圧ＶＲＥＦ＋αとパッドＺＱの電圧とを比較する。基準電圧ＶＲＥＦに電圧αのオフセットを設定することで、寄生抵抗成分Ｒparaにより基準抵抗ＲＺＱに流れる電流の減少分を補正し、設定されるプルアップドライバユニットの出力抵抗の基準抵抗ＲＺＱに対するずれを解消することができる。したがって、寄生抵抗成分Ｒparaに基づく基準抵抗ＲＺＱに流れる電流の減少分を除いて、プルアップドライバのキャリブレーションを行うことができる。
【００７７】
次に、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を実行する場合、イネーブル信号ＣＡＬＰＤＥＮ、ｂＣＡＬＰＤＥＮが活性化され、イネーブル信号ＣＡＬＰＵＥＮ、ｂＣＡＬＰＵＥＮが非活性とされる。このため、トランスファゲートＴＧｄがオンとされ、トランスファゲートＴＧｃがオフとされる。したがって、トランスファゲートＴＧｄを介して、コンパレータＣＯＭＰの反転入力端に基準電圧ＶＲＥＦの電圧が供給される。
【００７８】
コンパレータＣＯＭＰは、第１の実施形態と同様にしてノードＮＤＢの電圧と基準電圧ＶＲＥＦとを比較し、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を実行する。
【００７９】
上記第２の実施形態によれば、コンパレータＣＯＭＰの反転入力端にトランスファゲートＴＧｃ、ＴＧｄを介して基準電圧ＶＲＥＦ＋αの電圧、又は基準電圧ＶＲＥＦを供給可能とし、プルアップドライバユニットＰＵＤＵａのキャリブレーションを行う際、トランスファゲートＴＧｃを介して基準電圧ＶＲＥＦ＋αの電圧をコンパレータＣＯＭＰの反転入力端に供給し、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを行う際、トランスファゲートＴＧｄを介して基準電圧ＶＲＥＦをコンパレータＣＯＭＰの反転入力端に供給している。このため、基準抵抗ＲＺＱに含まれる寄生抵抗成分Ｒparaをキャンセルすることができるため、プルアップドライバユニットＰＵＤＵａのキャリブレーションの精度を向上することが可能であり、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションの精度も向上することが可能である。
【００８０】
尚、本実施形態は、ＤＲＡＭの出力ドライバに限定されるものではなく、ＤＲＡＭ以外のメモリやその他の半導体装置に適用可能なことは勿論である。
【００８１】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８２】
ＣＯＭＰ…コンパレータ、ＤＥＭＵＸ…デマルチプレクサ、ＣＮＴａ、ＣＮＴｂ…カウンタ、ＲＥＧａ、ＲＥＧｂ…レジスタ、ＰＵＤＵａ、ＰＵＤＵｂ、ＰＵＤＵ０…プルアップドライバユニット、ＰＤＤＵｂ、ＰＤＤＵ０…プルダウンドライバユニット、ＲＺＱ…基準抵抗、ＶＲＥＦ…基準電圧、ＣＢＣ…キャリブレーション回路。
【技術分野】
【０００１】
本発明の実施形態は、出力ドライバのドライブ能力をキャリブレートすることが可能な半導体装置に関する。
【背景技術】
【０００２】
例えばＤＲＡＭなどのメモリは、アクセス効率を上げるため、クロック信号の立ち上がりと立ち下がりでデータの入出力を行うダブルデータレート（ＤＤＲ）を採用することにより、高速動作を実現している。
【０００３】
ダブルデータレートの出力ドライバは、出力データをプルアップするプルアップドライバユニットと、出力データをプルダウンするプルダウンドライバユニットを有している。プルアップドライバユニットのドライブ能力とプルダウンドライバユニットのドライブ能力は所望の値に等しいことが望ましい。このため、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力を調整するためキャリブレーション回路が開発されている。しかし、キャリブレーション回路を構成する素子のばらつきにより、キャリブレーション精度が劣化していた。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE Journal of Solid State Circuits, vol. 41, pp. 831-838, Apr. 2006.
【非特許文献２】IEEE Journal of Solid Stage Circuits, vol. 42, pp. 201-209, Jan. 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置によれば、第１、第２のプルアップドライバユニットは、出力信号のドライブ能力が調整可能なプルアップドライバを調整する。プルダウンドライバユニットは、出力信号のドライブ能力が調整可能なプルダウンドライバを調整する。キャリブレーション回路は、前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第２のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有している。
【図面の簡単な説明】
【０００７】
【図１】一般的なプルアップドライバユニットのキャリブレーション回路の例を示す回路図。
【図２】一般的なプルダウンドライバユニットのキャリブレーション回路の例を示す回路図。
【図３】第１の実施形態に係る半導体装置を示す回路構成図。
【図４】第１の実施形態に係る半導体装置の出力ドライバの一例を示す回路構成図。
【図５】第２の実施形態に係る半導体装置を示す回路構成図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
本実施形態は、出力ドライバのドライブ能力のキャリブレーション機能を持つ装置において、キャリブレーション動作時に、単一のコンパレータを用いてプルアップドライバユニットとプルダウンドライバユニットのドライブ能力を調整することにより、基準抵抗に対するドライブ能力のずれに起因する出力波形のスルーレートのばらつきを抑制し、出力波形品質の劣化を低減することを特徴とする。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。
【００１０】
上述したように、出力ドライバのプルアップドライバユニットと、プルダウンドライバユニットのドライブ能力の基準値との差により、データを受け取る側において、データをラッチできる有効時間が減少するため、高速動作において深刻な問題となる。
【００１１】
そこで、近時、出力ドライバは、キャリブレーション機能を有し、プルアップドライバユニットと、プルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整可能とされている。
【００１２】
図１は、一般的なプルアップドライバユニットＰＵＤＵａのキャリブレーション回路の構成を示している。プルアップドライバユニットＰＵＤＵａのキャリブレーション回路は、比較器としてのコンパレータＣＯＭＰａ、カウンタＣＮＴａ、レジスタＲＥＧａ、キャリブレーション用パッドＺＱを備え、このパッドＺＱと接地電位（ＶＳＳ）間に基準抵抗ＲＺＱが接続される。この基準抵抗ＲＺＱは、半導体チップの外部に接続される。
【００１３】
コンパレータＣＯＭＰａの反転入力端を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）ＴＮ０Ｌのゲート電極には、基準電圧ＶＲＥＦが供給され、非反転入力端を構成するＮＭＯＳトランジスタＴＮ０Ｒのゲート電極は、パッドＺＱに接続されている。コンパレータＣＯＭＰａの出力ノードＯＵＴには、カウンタＣＮＴａが接続され、カウンタＣＮＴａの出力端にはレジスタＲＥＧａが接続されている。
【００１４】
レジスタＲＥＧａの出力端から例えばｎ＋１（ｎは、自然数）ビットのキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞（ｂはローアクティブであることを示す）が出力される。この複数の信号ｂＥＮＵＰ＜ｎ：０＞は、プルアップドライバユニットＰＵＤＵａを構成する複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。ＰＭＯＳトランジスタＴＰ０〜ＴＰｎは、例えば順次ゲート幅が長く設定され、電流駆動能力が相違されている。各ＰＭＯＳトランジスタのソースは電源ＶＤＤに接続され、ドレインは、それぞれ異なる値を有する複数の抵抗ＲＰ０〜ＲＰｎの一端にそれぞれ接続されている。これら抵抗ＲＲＰ０〜ＲＰｎの他端は、パッドＺＱに接続されている。
【００１５】
上記構成において、キャリブレーションは次のようなシーケンスにより実行される。先ず、コンパレータＣＯＭＰａにより基準電圧ＶＲＥＦとパッドＺＱの電圧が比較され、基準抵抗ＲＺＱに流れる電流と、プルアップドライバユニットＰＵＤＵａに流れる電流がほぼ等しくなるように、プルアップドライバユニットＰＵＤＵａ内の複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎが順次活性化される。
【００１６】
すなわち、コンパレータＣＯＭＰａの出力信号ＯＵＴに応じてカウンタＣＮＴａがカウントアップされ、このカウンタＣＮＴａの出力信号がレジスタＲＥＧａを介してプルアップドライバユニットＰＵＤＵａに供給される。このレジスタＲＥＧａの出力信号ｂＥＮＵＰ＜ｎ：０＞により、サイズの小さいＰＭＯＳトランジスタＴＰ０から順に活性化される。
【００１７】
この動作が繰り返され、コンパレータＣＯＭＰａにより、パッドＺＱの電圧と基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になったこと、すなわち、基準抵抗ＲＺＱと選択されたＰＭＯＳトランジスタに流れる電流が同程度になったことが検知された場合、カウンタＣＮＴａのカウントアップが停止され、ＰＭＯＳトランジスタを選択するキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。この決定された信号ｂＥＮＵＰ＜ｎ：０＞は、レジスタＲＥＧａに保持され、プルアップドライバユニットＰＵＤＵａと同じ構成を持つプルアップドライバユニットＰＵＤＵｂにも供給される。プルアップドライバユニットＰＵＤＵｂについては後述する。
【００１８】
図２は、一般的なプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路の構成を示している。プルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路は、プルアップライバユニットＰＵＤＵｂと、プルダウンドライバユニットＰＤＤＵｂと、コンパレータＣＯＭＰｂ、カウンタＣＮＴｂ、レジスタＲＥＧｂを具備している。
【００１９】
プルアップライバユニットＰＵＤＵｂと、プルダウンドライバユニットＰＤＤＵｂは、ノードＮＤＢにおいて接続されている。プルアップライバユニットＰＵＤＵｂの構成は、プルアップライバユニットＰＵＤＵａと同一である。プルダウンドライバユニットＰＤＤＵｂは、例えばｎ＋１個の抵抗ＲＮ０〜ＲＮｎとｎ＋１個のＮＭＯＳトランジスタＴＮ０〜ＴＮｎにより構成されている。抵抗ＲＮ０〜ＲＮｎの一端は、ノードＮＤＢにそれぞれ接続され、他端は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎのソースは、それぞれ接地されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎは、例えばゲート幅が順次長く設定されている。
【００２０】
コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦとノードＮＤＢの電圧を比較する。このコンパレータＣＯＭＰｂの出力ノードＯＵＴは、カウンタＣＮＴｂに接続され、カウンタＣＮＴｂの出力端はレジスタＲＥＧｂに接続されている。レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、プルダウンドライバユニットＰＤＤＵｂのＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給されている。
【００２１】
上記構成において、プルアップドライバユニットＰＵＤＵｂは、前述したように、プルアップドライバユニットＰＵＤＵａのキャリブレーション回路から供給されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞に従って、複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎから１つまたは複数のＰＭＯＳトランジスタが選択され、活性化されている。
【００２２】
コンパレータＣＯＭＰｂは、プルアップドライバユニットＰＵＤＵｂに流れる電流と、プルダウンドライバユニットＰＤＤＵｂに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦとノードＮＤＢの電圧を比較し、このコンパレータＣＯＭＰｂの出力信号によりカウンタＣＮＴｂがカウントアップされる。このカウンタＣＮＴｂの出力信号はレジスタＲＥＧｂに供給され、レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞により、プルダウンドライバユニットＰＤＤＵｂ内のＮＭＯＳトランジスタＴＮ０〜ＴＮｎがサイズの小さいほうから順に活性化される。
【００２３】
コンパレータＣＯＭＰｂは、ノードＮＤＢの電圧が基準電圧ＶＲＥＦ（ＶＤＤ／２）に同程度になった場合、カウンタＣＮＴｂのカウントアップ動作を停止させる。すなわち、コンパレータＣＯＭＰｂは、プルアップドライバユニットＰＵＤＵｂのＰＭＯＳトランジスタに流れる電流と、プルダウンドライバユニットＰＤＤＵｂのＮＭＯＳトランジスタに流れる電流が同程度になったことを検知した場合、カウンタＣＮＴｂによるカウントアップを停止する。このため、活性化するＮＭＯＳトランジスタを選択するキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定され、この決定された信号がレジスタＲＥＧｂに保持される。このキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、ハイレベルの時にＮＭＯＳトランジスタをオンさせる、所謂ハイアクティブ信号である。
【００２４】
図示せぬ各出力パッドに接続された出力ドライバは、後述するように、キャリブレーション回路中のプルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂと同じ構成を持つ複数のプルアップドライバユニットＰＵＤＵ０、ＰＵＤＵ１、…ＰＵＤＵｍ、及びプルダウンドライバユニットＰＵＤＵｂと同じ構成を持つ複数のプルダウンドライバユニットＰＤＤＵ０、ＰＤＤＵ１、…ＰＤＤＵｍを有し、各ユニットに対してキャリブレーション回路により決定されたビット信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞が供給される。このようにして、キャリブレーションの結果が出力ドライバに反映される。
【００２５】
ところで、図１に示すプルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂのキャリブレーション回路を構成するコンパレータＣＯＭＰａは、イネーブル信号ＥＮがハイレベルの時、動作可能となる。コンパレータＣＯＭＰａは、基準電圧ＶＲＥＦと電圧ＶＩＮ（パッドＺＱの電圧）を比較し、電圧ＶＩＮが基準電圧ＶＲＥＦより高くなると、出力ノードＯＵＴがハイレベルとなる。
【００２６】
上述したように、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作の際、カウンタＣＮＴａによりサイズの小さいＰＭＯＳトランジスタから順番に活性化される。このため、カウンタＣＮＴａがカウントアップするに従い、コンパレータＣＯＭＰａのノードＮＤＣの電圧は次第に低下する。電圧ＶＩＮが基準電圧ＶＲＥＦと同程度になると、出力ノードＯＵＴがハイレベルとなり、カウンタＣＮＴａのカウントアップが停止され、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。
【００２７】
また、図２に示すプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するコンパレータＣＯＭＰｂは、１段のインバータ回路を介して出力ノードＯＵＴに接続されているが、基本的な構成はコンパレータＣＯＭＰａと同じである。
【００２８】
コンパレータＣＯＭＰｂは、イネーブル信号ＥＮがハイレベルの時、動作可能となる。コンパレータＣＯＭＰｂは、基準電圧ＶＲＥＦと電圧ＶＩＮ（ノードＮＤＢの電圧）を比較し、電圧ＶＩＮが基準電圧ＶＲＥＦより低下すると出力ノードＯＵＴがハイレベルとなる。
【００２９】
上述したように、プルアップドライバユニットＰＤＤＵｂのキャリブレーション動作において、カウンタＣＮＴｂによりサイズの小さいＮＭＯＳトランジスタから順番に活性化される。このため、カウンタＣＮＴｂがカウントアップするに従い、コンパレータＣＯＭＰｂのノードＮＤＣの電圧が次第に上昇する。電圧ＶＩＮが基準電圧ＶＲＥＦと同程度になると出力ノードＯＵＴがハイレベルとなり、カウンタＣＮＴｂのカウントアップを停止し、キャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定される。
【００３０】
コンパレータＣＯＭＰａ、ＣＯＭＰｂは、差動型のコンパレータであり、差動対を構成するＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性のアンバランスや、カレントミラー回路を構成するＰＭＯＳトランジスタＴＰ０ＬとＴＰ０Ｒの電気的特性のアンバランスにより、電圧ＶＩＮのレベルに対するノードＮＤＣの電圧がばらつく。
【００３１】
さらに、ＰＭＯＳトランジスタＴＰ１、ＮＭＯＳトランジスタＴＮ１の電気的特性もばらつくため、これらのトランジスタから構成され、ノードＮＤＣを入力とするインバータ回路の閾値電圧もばらつく。このため、プルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂ、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションの精度は、コンパレータＣＯＭＰａ、ＣＯＭＰｂを構成する各素子の特性のばらつきにより劣化する。
【００３２】
ここで、コンパレータＣＯＭＰａにおいて、ＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性がアンバランスであり、例えばＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い場合を考える。
【００３３】
初めに、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を行う。理想的な場合、すなわち、ＮＭＯＳトランジスタＴＮ０Ｌ、ＴＮ０Ｒの閾値電圧が完全に等しい場合と比較する。この場合、パッドＺＱの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流が、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流にほぼ等しくなるように活性化されるＰＭＯＳトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバのドライブ能力は理想値よりも小さく設定される。
【００３４】
続いて、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を行う。プルダウンドライバユニットＰＤＤＵｂと接続されるプルアップドライバユニットＰＵＤＵｂには、先に行われたプルアップドライバユニットＰＵＤＵａのキャリブレーション動作で決定されたキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が供給されている。
【００３５】
ここで、最悪の状況を考慮し、コンパレータＣＯＭＰｂは、コンパレータＣＯＭＰａとは逆に、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも高い場合を考える。このため、ノードＮＤＢの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流が、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流にほぼ等しくなったことにより活性化されるＮＭＯＳトランジスタのドライブ能力は、先に決定されるプルアップドライバユニットで活性されるＰＭＯＳトランジスタのドライブ能力よりもさらに小さくなる。したがって、基準抵抗ＲＺＱに対するプルダウンドライバユニットのドライブ能力のずれは大きくなり、ドライブ能力はプルアップドライバよりもさらに小さく設定されることになる。
【００３６】
このように、２つのコンパレータを用いて、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整した場合、２つのコンパレータを構成する素子のばらつきによって、基準抵抗ＲＺＱに対してプルアップ及びプルダウンのドライブ能力のキャリブレーション精度が劣化する。このため、出力データの有効時間が減少し、波形の品質が劣化する可能性がある。
【００３７】
（第１の実施形態）
図３は、第１の実施形態に係る半導体装置のキャリブレーション回路ＣＢＣの構成を示している。第１の実施形態は、単一のコンパレータＣＯＭＰにより、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション可能としている。図３において、図１、図２と同一部分には同一符号を付している。
【００３８】
図３において、コンパレータＣＯＭＰの構成は、例えば図１に示すコンパレータＣＯＭＰａと同様である。コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧａを介してプルアップドライバユニットＰＵＤＵａのキャリブレーション回路を構成し、抵抗ＲＺＱが接続されたパッドＺＱに接続される。さらに、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧｂを介してプルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するノードＮＤＢに接続される。
【００３９】
トランスファゲートＴＧａを構成するＮＭＯＳトランジスタのゲート電極には、プルアップドライバユニットＰＵＤＵａのキャリブレーションを許可するイネーブル信号ＣＡＬＰＵＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＵＥＮの反転信号ｂＣＡＬＰＵＥＮが供給されている。
【００４０】
また、トランスファゲートＴＧｂを構成するＮＭＯＳトランジスタのゲート電極には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを許可するイネーブル信号ＣＡＬＰＤＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＤＥＮの反転信号ｂＣＡＬＰＤＥＮが供給されている。
【００４１】
また、コンパレータＣＯＭＰの反転入力端には基準電圧ＶＲＥＦが供給されている。この基準電圧ＶＲＥＦは、例えばＶＤＤ／２の電圧である。
【００４２】
コンパレータＣＯＭＰの出力端は、デマルチプレクサＤＥＭＵＸの入力端に接続されている。デマルチプレクサＤＥＭＵＸは、１つの入力端と２つの出力端を有し、制御信号としてのイネーブル信号ＣＡＬＰＵＥＮ、ＣＡＬＰＤＥＮにより、２つの出力端が切り替えられる。第１の出力端には、プルアップドライバユニットＰＵＤＵａのキャリブレーション回路を構成するカウンタＣＮＴａが接続され、第２の出力端には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション回路を構成するカウンタＣＮＴｂが接続される。
【００４３】
デマルチプレクサＤＥＭＵＸは、イネーブル信号ＣＡＬＰＵＥＮがハイレベルの時、コンパレータＣＯＭＰからの信号をカウンタＣＮＴａに出力し、イネーブル信号ＣＡＬＰＤＥＮがハイレベルの時、コンパレータＣＯＭＰからの信号を反転してカウンタＣＮＴｂに出力する。
【００４４】
カウンタＣＮＴａ、ＣＮＴｂの出力信号は、レジスタＲＥＧａ、ＲＥＧｂにそれぞれ供給される。レジスタＲＥＧａから出力されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞は、プルアップドライバユニットＰＵＤＵａを構成する複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。また、レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、プルダウンドライバユニットＰＤＤＵｂを構成する複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給される。
【００４５】
上記構成において、第１の実施形態のキャリブレーション動作は、次のようなシーケンスにより実行される。
【００４６】
先ず、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作が実行される。この場合、イネーブル信号ＣＡＬＰＵＥＮはハイレベル、イネーブル信号ＣＡＬＰＤＥＮはローレベルに設定される。このため、トランスファゲートＴＧａがオン、トランスファゲートＴＧｂがオフに設定される。したがって、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧａを介してパッドＺＱに電気的に接続される。また、デマルチプレクサＤＥＭＵＸは、イネーブル信号ＣＡＬＰＵＥＮに従ってコンパレータＣＯＭＰａが接続された第１の出力端を選択する。
【００４７】
この状態において、コンパレータＣＯＭＰは、基準抵抗ＲＺＱに流れる電流と、プルアップドライバユニットＰＵＤＵａに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰは、ノードＺＱの電圧と基準電圧ＶＲＥＦとを比較し、ノードＺＱの電圧が基準電圧ＶＲＥＦより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサＤＥＭＵＸの第１の出力端を介してカウンタＣＮＴａに供給される。
【００４８】
カウンタＣＮＴａは、デマルチプレクサＤＥＭＵＸの出力信号に従って、カウントアップされる。このカウンタＣＮＴａの出力信号は、レジスタＲＥＧａに供給され、レジスタＲＥＧａからキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が出力される。
【００４９】
プルアップドライバユニットＰＵＤＵａにおいて、複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎは、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞に従って、サイズが小さい、すなわちゲート幅が短いＰＭＯＳトランジスタから順番に活性化される。
【００５０】
上記動作が繰り返され、パッドＺＱの電圧と、基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になった場合、すなわち、基準抵抗ＲＺＱに流れる電流と、選択されたＰＭＯＳトランジスタに流れる電流が同程度になった場合、コンパレータＣＯＭＰは、カウンタＣＮＴａによるカウントアップを停止させる。これにより、活性化するＰＭＯＳトランジスタを選択するキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が決定される。決定された信号ｂＥＮＵＰ＜ｎ：０＞はレジスタＲＥＧａに保持され、プルアップドライバユニットＰＵＤＵａと同じ構成を持つプルアップドライバユニットＰＵＤＵｂにも供給される。
【００５１】
次に、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作が実行される。この場合、イネーブル信号ＣＡＬＰＵＥＮはローレベル、イネーブル信号ＣＡＬＰＤＥＮはハイレベルに設定される。このため、トランスファゲートＴＧｂがオン、トランスファゲートＴＧａがオフに設定される。したがって、コンパレータＣＯＭＰの非反転入力端は、トランスファゲートＴＧｂを介してノードＮＤＢに電気的に接続される。また、デマルチプレクサＤＥＭＵＸは、活性化されたイネーブル信号ＣＡＬＰＤＥＮに従って、カウンタＣＮＴｂが接続された第２の出力端を選択する。
【００５２】
この状態において、コンパレータＣＯＭＰは、プルアップドライバユニットＰＵＤＵｂに流れる電流と、プルダウンドライバユニットＰＤＤＵｂに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータＣＯＭＰは、ノードＮＤＢと基準電圧ＶＲＥＦとを比較し、ノードＮＤＢの電圧が基準電圧ＶＲＥＦより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサＤＥＭＵＸの第２の出力端を介してカウンタＣＮＴｂに供給される。
【００５３】
カウンタＣＮＴｂは、デマルチプレクサＤＥＭＵＸの出力信号に従って、カウントアップされる。このカウンタＣＮＴｂの出力信号は、レジスタＲＥＧｂに供給され、レジスタＲＥＧｂからキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が出力される。
【００５４】
プルダウンドライバユニットＰＤＤＵｂにおいて、複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎは、キャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞に従って、サイズが小さい、すなわちゲート幅が短いＮＭＯＳトランジスタから順番に活性化される。
【００５５】
上記動作が繰り返され、ノードＮＤＢの電圧と、基準電圧ＶＲＥＦ（ＶＤＤ／２）が同程度になった場合、すなわち、プルアップドライバユニットＰＵＤＵｂの選択されたＰＭＯＳトランジスタに流れる電流と、プルダウンドライバユニットＰＤＤＵｂの選択されたＮＭＯＳトランジスタに流れる電流とが同程度になった場合、コンパレータＣＯＭＰは、カウンタＣＮＴｂによるカウントアップを停止させる。これにより、活性化するＮＭＯＳトランジスタを選択するキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞が決定される。決定された信号ＥＮＤＮ＜ｎ：０＞はレジスタＲＥＧｂに保持される。
【００５６】
以上のように、単一のコンパレータＣＯＭＰを用いたキャリブレーション回路により、プルアップドライバユニットＰＵＤＵａ、ＰＵＤＵｂ、及びプルダウンドライバユニットＰＤＤＵｂのキャリブレーションが完了される。
【００５７】
ここで、図１に示すコンパレータＣＯＭＰａを参照して、第１の実施形態のコンパレータＣＯＭＰにおいて、ＮＭＯＳトランジスタＴＮ０ＬとＴＮ０Ｒの電気的特性がアンバランスであり、例えばＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い場合を考える。はじめに、上記のように、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作が行われる。理想的な場合、すなわち、ＮＭＯＳトランジスタＴＮ０Ｌ、ＴＮ０Ｒの閾値電圧が完全に等しい場合と比較すると、パッドＺＱの電圧がゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流と、基準電圧ＶＲＥＦがゲート電極に印加されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流とがほぼ等しくなるように活性化されるＰＭＯＳトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバユニットＰＵＤＵａのドライブ能力は理想値よりも小さく設定される。
【００５８】
続いて、上記のように、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作が行われる。プルダウンドライバユニットＰＤＤＵｂと接続されるプルアップドライバユニットＰＵＤＵｂには、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作で決定されたキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞が供給されている。
【００５９】
第１の実施形態のキャリブレーション回路は、図１、図２に示す場合と異なり、プルアップドライバユニットのキャリブレーションと、プルダウンドライバユニットのキャリブレーションが、同じコンパレータＣＯＭＰを用いて行われている。したがって、プルダウンドライバユニットのキャリブレーションにおいて、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧とＴＮ０Ｌの閾値電圧の関係は、プルアップドライバユニットのキャリブレーション時と同じく、ＮＭＯＳトランジスタＴＮ０Ｒの閾値電圧がＮＭＯＳトランジスタＴＮ０Ｌの閾値電圧よりも低い。
【００６０】
このため、ノードＮＤＢの電圧がゲート電極に供給されるＮＭＯＳトランジスタＴＮ０Ｒに流れる電流と、基準電圧ＶＲＥＦがゲート電極に供給されるＮＭＯＳトランジスタＴＮ０Ｌに流れる電流とがほぼ等しくなることにより活性化されるＮＭＯＳトランジスタのドライブ能力は、先に決定されたプルアップドライバユニットで活性されるＰＭＯＳトランジスタのドライブ能力よりも大きくなり、基準抵抗ＲＺＱに近づく。したがって、基準抵抗ＲＺＱに対するプルダウンドライバユニットのドライブ能力のずれは、プルアップドライバのずれよりも大きくならず、抵抗値に近づいて設定されることになる。このため、キャリブレーション回路のトランジスタの電気的特性のばらつきによるプルダウンドライバユニットの基準抵抗に対するドライブ能力のずれを小さくすることができる。
【００６１】
図４は、上記キャリブレーション回路を構成するプルアップドライバユニットＰＵＤＵｂ、及びプルダウンドライバユニットＰＤＤＵｂと、半導体装置の出力端子ＤＱに接続された出力ドライバ、すなわちプルアップドライバユニットＰＵＤＵ０、及びプルダウンドライバユニットＰＤＤＵ０との関係を示している。
【００６２】
プルアップドライバユニットＰＵＤＵ０は、プルアップドライバユニットＰＵＤＵａと同様に複数のＰＭＯＳトランジスタＴＰ０〜ＴＰｎと、複数の抵抗ＲＰ０〜ＲＰｎ、及びＮＡＮＤ論理回路Ｎ０〜Ｎｎにより構成されている。プルダウンドライバユニットＰＤＤＵ０は、プルダウンドライバユニットＰＤＤＵｂと同様に複数のＮＭＯＳトランジスタＴＮ０〜ＴＮｎと、複数の抵抗ＲＮ０〜ＲＮｎ、及びＡＮＤ論理回路Ａ０〜Ａｎにより構成されている。図４には、ＰＭＯＳトランジスタＴＰ０と、抵抗ＲＰ０と、ＮＡＮＤ論理回路Ｎ０、ＮＭＯＳトランジスタＴＮ０、抵抗ＲＮ０、ＡＮＤ論理回路Ａ０のみを示している。
【００６３】
プルアップドライバユニットＰＵＤＵ０において、ＰＭＯＳトランジスタＴＰ０〜ＴＰｎのソースには電源ＶＤＤが供給され、ドレインはそれぞれ抵抗ＲＰ０〜ＲＰｎを介してノードＮＤＢに接続されている。レジスタＲＥＧａから出力されるキャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞は、ＮＡＮＤ論理回路Ｎ０〜Ｎｎの一方入力端に反転して供給される。半導体装置の内部回路から供給される信号ＤＯＰは、ＮＡＮＤ論理回路Ｎ０〜Ｎｎの他方入力端に供給される。ＮＡＮＤ論理回路Ｎ０〜Ｎｎの出力信号は、ＰＭＯＳトランジスタＴＰ０〜ＴＰｎのゲート電極にそれぞれ供給される。
【００６４】
プルダウンドライバユニットＰＤＤＵ０において、複数の抵抗ＲＮ０〜ＲＮｎの一端は、出力パッドＤＱに接続され、これら抵抗ＲＮ０〜ＲＮｎの他端は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタＴＮ０〜ＴＮｎのソースは、接地されている。レジスタＲＥＧｂから出力されるキャリブレーションビット信号ＥＮＤＮ＜ｎ：０＞は、ＡＮＤ論理回路Ａ０〜Ａｎの一方入力端に供給される。半導体装置の内部回路から供給される信号ＤＯＮは、ＡＮＤ論理回路Ａ０〜Ａｎの他方入力端に供給される。ＡＮＤ論理回路Ａ０〜Ａｎの出力信号は、ＮＭＯＳトランジスタＴＮ０〜ＴＮｎのゲート電極にそれぞれ供給される。
【００６５】
上記構成により、プルアップドライバユニットＰＵＤＵ０、プルダウンドライバユニットＰＤＤＵ０は、キャリブレーションビット信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞によって、プルアップ、プルダウンのドライブ能力がほぼ等しくなるように設定される。
【００６６】
尚、図４に示す出力ドライバは、異なる出力抵抗が設定された複数のプルアップドライバユニットＰＵＤＵ０〜ＰＵＤＵｍと、プルダウンドライバユニットＰＤＤＵ０〜ＰＤＤＵｍとを備えている。プルアップドライバユニットＰＵＤＵｉ（ｉは０〜ｍの自然数）とプルダウンドライバユニットＰＤＤＵｉは基準となるプルアップドライバユニットＰＵＤＵ０とプルダウンユニットＰＤＤＵ０に対して、それぞれ等倍のドライブ能力を持つ。このため、図４に示す出力ドライバは、基準抵抗ＲＺＱと等しいオン抵抗となるように調整されたプルアップドライバユニットＰＵＤＵ０とプルダウンドライバユニットＰＤＤＵ０の対、及びそれらの等倍のドライブ能力を持つ複数のドライバユニット対ＰＵＤＵｍ、ＰＤＤＵｍを選択的に組み合わせて使用することで、複数のドライブ能力を選択可能とする。
【００６７】
上記第１の実施形態によれば、単一のコンパレータＣＯＭＰを用いて、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを行っている。このため、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを別々のコンパレータを用いて行った場合に比べて、基準抵抗ＲＺＱに対するドライブ能力のずれを小さくすることができ、キャリブレーションの精度を向上することが可能である。したがって、出力データの立ち上がり、及び立下りのスルーレートのばらつきを抑制することができる。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。
【００６８】
なお、ここでは、プルアップドライバユニット（プルダウンサブドライバユニット）のキャリブレーション動作において、ＰＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のサイズの小さいものから順番に活性化させてドライブ能力を決定する場合について述べたが、例えば二分探索アルゴリズムを用いて実行することもできる。その場合は、カウントアップ・カウントダウンを繰り返してドライブ能力を決定することになるが、本実施形態において同様の効果を得ることができる。
【００６９】
（第２の実施形態）
図５は、第２の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付し、異なる部分ついてのみ説明する。
【００７０】
図５において、基準抵抗ＲＺＱは、パッドＺＱに接続されている。すなわち、基準抵抗ＲＺＱは、半導体装置の外部に設けられ、寄生抵抗成分Ｒparaを有している。この寄生抵抗成分Ｒparaは、基準抵抗ＲＺＱに対して直列に挿入される。基準抵抗ＲＺＱが寄生抵抗成分Ｒparaを含む場合、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を行う際、基準抵抗ＲＺＱに流れる電流が減少するので、プルアップドライバユニットの出力抵抗は基準抵抗ＲＺＱよりも大きく設定される。
【００７１】
そこで、第２の実施形態は、基準抵抗ＲＺＱに含まれる寄生抵抗成分の影響を除去し、キャリブレーションの精度をより向上可能とする。
【００７２】
このため、第２の実施形態において、コンパレータＣＯＭＰの反転入力端にトランスファゲートＴＧｃ、ＴＧｄの一端がそれぞれ接続されている。トランスファゲートＴＧｃの他端には基準電圧ＶＲＥＦ＋αの電圧が供給され、トランスファゲートＴＧｄの他端には基準電圧ＶＲＥＦが供給されている。電圧αは、寄生抵抗成分Ｒparaの両端間電圧である。
【００７３】
トランスファゲートＴＧｃを構成するＮＭＯＳトランジスタのゲート電極には、プルアップドライバユニットＰＵＤＵａのキャリブレーションを許可するイネーブル信号ＣＡＬＰＵＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＵＥＮの反転信号ｂＣＡＬＰＵＥＮが供給されている。
【００７４】
また、トランスファゲートＴＧｄを構成するＮＭＯＳトランジスタのゲート電極には、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを許可するイネーブル信号ＣＡＬＰＤＥＮが供給され、ＰＭＯＳトランジスタのゲート電極には、イネーブル信号ＣＡＬＰＤＥＮの反転信号ｂＣＡＬＰＤＥＮが供給されている。
【００７５】
上記構成において、プルアップドライバユニットＰＵＤＵａのキャリブレーション動作を実行する場合、イネーブル信号ＣＡＬＰＵＥＮ、ｂＣＡＬＰＵＥＮが活性化され、イネーブル信号ＣＡＬＰＤＥＮ、ｂＣＡＬＰＤＥＮが非活性とされる。このため、トランスファゲートＴＧｃがオンとされ、トランスファゲートＴＧｄがオフとされる。したがって、トランスファゲートＴＧｃを介して、コンパレータＣＯＭＰの反転入力端に基準電圧ＶＲＥＦ＋αの電圧が供給される。
【００７６】
コンパレータＣＯＭＰは、基準電圧ＶＲＥＦ＋αとパッドＺＱの電圧とを比較する。基準電圧ＶＲＥＦに電圧αのオフセットを設定することで、寄生抵抗成分Ｒparaにより基準抵抗ＲＺＱに流れる電流の減少分を補正し、設定されるプルアップドライバユニットの出力抵抗の基準抵抗ＲＺＱに対するずれを解消することができる。したがって、寄生抵抗成分Ｒparaに基づく基準抵抗ＲＺＱに流れる電流の減少分を除いて、プルアップドライバのキャリブレーションを行うことができる。
【００７７】
次に、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を実行する場合、イネーブル信号ＣＡＬＰＤＥＮ、ｂＣＡＬＰＤＥＮが活性化され、イネーブル信号ＣＡＬＰＵＥＮ、ｂＣＡＬＰＵＥＮが非活性とされる。このため、トランスファゲートＴＧｄがオンとされ、トランスファゲートＴＧｃがオフとされる。したがって、トランスファゲートＴＧｄを介して、コンパレータＣＯＭＰの反転入力端に基準電圧ＶＲＥＦの電圧が供給される。
【００７８】
コンパレータＣＯＭＰは、第１の実施形態と同様にしてノードＮＤＢの電圧と基準電圧ＶＲＥＦとを比較し、プルダウンドライバユニットＰＤＤＵｂのキャリブレーション動作を実行する。
【００７９】
上記第２の実施形態によれば、コンパレータＣＯＭＰの反転入力端にトランスファゲートＴＧｃ、ＴＧｄを介して基準電圧ＶＲＥＦ＋αの電圧、又は基準電圧ＶＲＥＦを供給可能とし、プルアップドライバユニットＰＵＤＵａのキャリブレーションを行う際、トランスファゲートＴＧｃを介して基準電圧ＶＲＥＦ＋αの電圧をコンパレータＣＯＭＰの反転入力端に供給し、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションを行う際、トランスファゲートＴＧｄを介して基準電圧ＶＲＥＦをコンパレータＣＯＭＰの反転入力端に供給している。このため、基準抵抗ＲＺＱに含まれる寄生抵抗成分Ｒparaをキャンセルすることができるため、プルアップドライバユニットＰＵＤＵａのキャリブレーションの精度を向上することが可能であり、プルダウンドライバユニットＰＤＤＵｂのキャリブレーションの精度も向上することが可能である。
【００８０】
尚、本実施形態は、ＤＲＡＭの出力ドライバに限定されるものではなく、ＤＲＡＭ以外のメモリやその他の半導体装置に適用可能なことは勿論である。
【００８１】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８２】
ＣＯＭＰ…コンパレータ、ＤＥＭＵＸ…デマルチプレクサ、ＣＮＴａ、ＣＮＴｂ…カウンタ、ＲＥＧａ、ＲＥＧｂ…レジスタ、ＰＵＤＵａ、ＰＵＤＵｂ、ＰＵＤＵ０…プルアップドライバユニット、ＰＤＤＵｂ、ＰＤＤＵ０…プルダウンドライバユニット、ＲＺＱ…基準抵抗、ＶＲＥＦ…基準電圧、ＣＢＣ…キャリブレーション回路。
【特許請求の範囲】
【請求項１】
出力信号のドライブ能力が調整可能なプルアップドライバを調整するための第１、第２のプルアップドライバユニットと、
出力信号のドライブ能力が調整可能なプルダウンドライバを調整するためのプルダウンドライバユニットと、
前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第２のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有するキャリブレーション回路と
を具備することを特徴とする半導体装置。
【請求項２】
前記キャリブレーション回路は、前記第１、第２のプルアップドライバユニットのドライブ能力を調整するための信号を生成する第１の信号生成部と、
前記プルダウンドライバユニットのドライブ能力を調整するための信号を生成する第２の信号生成部と、
前記プルアップドライバのキャリブレーション時、前記基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を前記比較器に供給する第１のトランスファゲートと、
前記プルダウンドライバのキャリブレーション時、前記接続ノードの電圧を前記比較器に供給する第２のトランスファゲートと、
前記プルアップドライバのキャリブレーション時、前記比較器の出力信号を前記第１の信号生成部に供給し、前記プルダウンドライバのキャリブレーション時、前記比較器の出力信号を前記第２の信号生成部に供給するデマルチプレクサと
を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記比較器に一端が接続され、他端に前記基準電圧より前記基準抵抗の寄生抵抗成分による電流減少分を補正する分だけ高い電圧が供給された第３のトランスファゲートと、
前記比較器に一端が接続され、他端に前記基準電圧が供給された第４のトランスファゲートと
をさらに具備し、
前記第３のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされ、前記第４のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第１のカウンタと、
前記第１のカウンタの出力信号を保持する第１のレジスタと、を具備し、
前記第２の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第２のカウンタと、
前記第２のカウンタの出力信号を保持する第２のレジスタと、を具備することを特徴とする請求項２記載の半導体装置。
【請求項１】
出力信号のドライブ能力が調整可能なプルアップドライバを調整するための第１、第２のプルアップドライバユニットと、
出力信号のドライブ能力が調整可能なプルダウンドライバを調整するためのプルダウンドライバユニットと、
前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第２のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有するキャリブレーション回路と
を具備することを特徴とする半導体装置。
【請求項２】
前記キャリブレーション回路は、前記第１、第２のプルアップドライバユニットのドライブ能力を調整するための信号を生成する第１の信号生成部と、
前記プルダウンドライバユニットのドライブ能力を調整するための信号を生成する第２の信号生成部と、
前記プルアップドライバのキャリブレーション時、前記基準抵抗に基づく前記第１のプルアップドライバユニットの出力電圧を前記比較器に供給する第１のトランスファゲートと、
前記プルダウンドライバのキャリブレーション時、前記接続ノードの電圧を前記比較器に供給する第２のトランスファゲートと、
前記プルアップドライバのキャリブレーション時、前記比較器の出力信号を前記第１の信号生成部に供給し、前記プルダウンドライバのキャリブレーション時、前記比較器の出力信号を前記第２の信号生成部に供給するデマルチプレクサと
を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記比較器に一端が接続され、他端に前記基準電圧より前記基準抵抗の寄生抵抗成分による電流減少分を補正する分だけ高い電圧が供給された第３のトランスファゲートと、
前記比較器に一端が接続され、他端に前記基準電圧が供給された第４のトランスファゲートと
をさらに具備し、
前記第３のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされ、前記第４のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第１のカウンタと、
前記第１のカウンタの出力信号を保持する第１のレジスタと、を具備し、
前記第２の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第２のカウンタと、
前記第２のカウンタの出力信号を保持する第２のレジスタと、を具備することを特徴とする請求項２記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２５３４３２（Ｐ２０１２−２５３４３２Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２２４１８（Ｐ２０１１−１２２４１８）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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