ディジタル信号処理回路及び車載用電子機器
【課題】ディジタル信号処理回路及び車載用電子機器において、消費電力を低減し、発熱量を低減する。
【解決手段】車載用電子機器に搭載されるディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、クロック信号に同期して、組み合わせ回路毎に、クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う電源供給回路と、を備える。
【解決手段】車載用電子機器に搭載されるディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、クロック信号に同期して、組み合わせ回路毎に、クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う電源供給回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ディジタル信号処理回路及び車載用電子機器に関する。
【背景技術】
【０００２】
従来、データ保持手段としての入力側のフリップフロップ回路と、同じくデータ保持手段としての出力側のフリップフロップ回路と、の間に複数の組み合わせ回路を直列に接続して、順次組み合わせ回路で信号を処理するディジタル信号処理回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２０５２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記ディジタル信号処理回路を車載用ＥＣＵとして構成することを考えた場合、耐久性の観点等から防塵性、防水性が要求されるため、冷却用のファンを用いないファンレス構成とすることが望まれる。
一方、車両の高性能化、電気自動車への移行に伴う制御対象の増加の観点からは、より高性能な車載用ＥＣＵの実現が望まれるが、処理能力の向上は、消費電力の増加を招き、発熱量が増大することとなり、ファンレス構成とは相反する要求となる。
【０００５】
本発明は、上記に鑑みてなされたものであって、車載用電子機器を構成するディジタル信号処理回路において、消費電力を低減し、発熱量を低減することが可能なディジタル信号処理回路及び車載用電子機器を提供する。
【課題を解決するための手段】
【０００６】
実施形態のディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成された組合せ回路群と、を備えている。
一方、電源供給回路は、クロック信号に同期して、組み合わせ回路毎に、クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う。
この結果、供給期間にある組合せ回路は、駆動用電源が供給されて信号処理を行い、非供給期間にある組合せ回路は駆動用電源が供給されないので、停止状態となるが、組合せ回路群としては、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて出力段のフリップフロップ回路に処理後の信号を出力することとなる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態の車載用電子機器としての電子制御ユニット（ＥＣＵ）の概要構成ブロック図である。
【図２】図２は、ＣＰＵユニットを構成するディジタル信号処理回路の概要構成説明図である。
【図３】図３は、電源供給制御回路の具体例の説明図である。
【図４】図４は、実施形態のタイミングチャートである。
【図５】図５は、第２実施形態における電源供給制御回路の具体例の説明図である。
【図６】図６は、 図６は、第３実施形態における電源供給制御回路の具体例の説明図である。
【図７】図７は、 図７は、第４実施形態における電源供給制御回路の具体例の説明図である。
【発明を実施するための形態】
【０００８】
次に図面を参照して実施形態について詳細に説明する。
［１］第１実施形態
図１は、実施形態の車載用電子機器としての電子制御ユニット（ＥＣＵ）の概要構成ブロック図である。
ＥＣＵ１０は、大別すると、それぞれディジタル信号処理回路を備えた複数のＣＰＵユニット１１Ａ〜１１Ｄと、各ＣＰＵユニットの電力管理を行う電力管理ユニット（ＰＭＵ）１２と、を備えている。
ＣＰＵユニット１１Ａ〜１１Ｄは、同様の構成を有しており、ＣＰＵ１３と、このＣＰＵ１３に電源を供給する電源回路１４と、を備えている。さらに各電源回路１４には、電力管理ユニット１２からオン／オフ制御信号ＣＰＷが入力されて処理を行っていないＣＰＵ１３には電力を供給しないようになっている。
【０００９】
ここで、例えば、ＣＰＵユニット１１ＡのＣＰＵ１３は、車両運動制御処理を行い、ＣＰＵユニット１１ＢのＣＰＵ１３は、ナビゲーション処理を行い、ＣＰＵユニット１１ＣのＣＰＵ１３はパワートレイン処理を行い、ＣＰＵユニット１１ＤのＣＰＵ１３はマルチメディア処理を行う。
これら複数のＣＰＵユニット１１Ａ〜１１Ｄは、独立して動作可能であり、電力管理ユニット１２により個別に電源管理がなされている。
【００１０】
図２は、ＣＰＵユニットを構成するディジタル信号処理回路の概要構成説明図である。
ディジタル信号処理回路ＤＳＣは、クロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期して、図示しない前段の回路からデータを取り込み、保持する入力段のフリップフロップ回路２０と、フリップフロップ回路２０の出力データＤ０を受け取り、信号処理を行って出力データＤ１として出力する第１組合せ回路２１と、第１組合せ回路２１の出力データＤ１の信号処理を行って出力データＤ２として出力する第２組合せ回路２２と、第２組合せ回路２２の出力データＤ２の信号処理を行って出力データＤ３として出力する第３組合せ回路２３と、第３組合せ回路２３の出力データＤ３の信号処理を行って出力データＤ４として出力する第４組合せ回路２４と、第４組合せ回路２４の出力データＤ４を受けて、図示しない次段の回路に出力データＤ５として出力するために保持する出力段のフリップフロップ回路２５と、を備えている。
【００１１】
また、ディジタル信号処理回路ＤＳＣは、クロック信号ＣＬＫが入力され、クロック信号ＣＬＫをラッチするラッチ回路４０、第３組合せ回路２３に対する駆動電源の供給／非供給を制御する第１電源供給制御回路２６、第４組合せ回路２４に対する駆動電源の供給／非供給を制御する第２電源供給制御回路２７、第１組合せ回路２１に対する駆動電源の供給／非供給を制御する第３電源供給制御回路２８、第２組合せ回路２２に対する駆動電源の供給／非供給を制御する第４電源供給制御回路２９、第１組合せ回路２１に駆動電源を供給する第１電源回路３１、第２組合せ回路２２に駆動電源を供給する第２電源回路３２、第３組合せ回路２３に駆動電源を供給する第３電源回路３３及び第４組合せ回路２４に駆動電源を供給する第４電源回路３４を備えている。
【００１２】
ここで、第１電源供給制御回路２６は、入力されたクロック信号ＣＬＫに同期することで、第１組合せ回路２１の処理状態に対応づけて第３組合せ回路２３に駆動電源を供給する第３電源回路３３に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第１切替信号ＳＷ１を出力するとともに、クロック信号ＣＬＫに同期したタイミング制御信号ＴＣ１を出力する。
【００１３】
第２電源供給制御回路２７は、入力されたタイミング制御信号ＴＣ１に同期することで、第２組合せ回路２２の処理状態に対応づけて第４組合せ回路２４に駆動電源を供給する第４電源回路３４に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第２切替信号ＳＷ２を出力するとともに、タイミング制御信号ＴＣ２を出力する。
【００１４】
第３電源供給制御回路２８は、入力されたタイミング制御信号ＴＣ２に同期することで、第３組合せ回路２３の処理状態に対応づけて第１組合せ回路２１に駆動電源を供給する第１電源回路３１に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第３切替信号ＳＷ３を出力するとともに、タイミング制御信号ＴＣ３を出力する。
【００１５】
第４電源供給制御回路２９は、入力されたタイミング制御信号ＴＣ３に同期することで、第４組合せ回路２４の処理状態に対応づけて第２組合せ回路２２に駆動電源を供給する第２電源回路３２に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第４切替信号ＳＷ４を出力する。
【００１６】
図３は、電源供給制御回路の具体例の説明図である。
第１電源供給制御回路２６は、第１組合せ回路２１のクリティカルパス（最大伝送遅延経路）に相当する遅延時間を有し、クロック信号ＣＬＫを所定時間遅延してタイミング制御信号ＴＣ１として出力する遅延信号生成回路４１と、クロック信号ＣＬＫの信号レベルの遷移タイミングでトグルするフリップフロップ回路２０の出力信号と遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第３切替信号ＳＷ３の否定との論理和をとって、第１切替信号ＳＷ１として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１７】
第２電源供給制御回路２７は、第２組合せ回路２２のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１を遅延してタイミング制御信号ＴＣ２として出力する遅延信号生成回路４２と、遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１と遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第４切替信号ＳＷ４の否定との論理和をとって、第２切替信号ＳＷ２として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１８】
第３電源供給制御回路２８は、第３組合せ回路２３のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２を遅延してタイミング制御信号ＴＣ３として出力する遅延信号生成回路４３と、遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２と遅延信号生成回路４３の出力したタイミング制御信号ＴＣ３の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第１切替信号ＳＷ１の否定との論理和をとって、第３切替信号ＳＷ３として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１９】
第４電源供給制御回路２９は、第４組合せ回路２４のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４３の出力信号を遅延して出力する遅延信号生成回路４４と、遅延信号生成回路４３の出力したタイミング制御信号ＴＣ３と遅延信号生成回路４４が出力したタイミング制御信号ＴＣ４の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第２切替信号ＳＷ２の否定との論理和をとって、第４切替信号ＳＷ４として出力する論理和（ＯＲ）回路４９と、を備えている。
【００２０】
上記構成において、遅延信号生成回路４１〜４４は、対応する組合せ回路（第１組合せ回路２１〜第４組合せ回路２４）のクリティカルパスに相当する信号遅延時間となるように、それぞれ複数のバッファ回路ＢＦをシリアルに接続して構成している。すなわち、遅延信号生成回路４１〜４４を構成するバッファ回路ＢＦの個数は、第１組合せ回路２１〜第４組合せ回路２４のクリティカルパスが互いに異なる場合には、互いに異なっている。例えば、全て同一の遅延時間を有するバッファ回路ＢＦを用いた場合、第１組合せ回路２１、第２組合せ回路２２、第３組合せ回路２３及び第４組合せ回路２４のクリティカルパスに相当する信号遅延時間の比が例えば、１２：１４：２３：１８であったとすると、バッファ回路ＢＦ間の配線の遅延を考慮しない場合には、バッファ回路ＢＦの個数の比も１２：１４：２３：１８となる。
【００２１】
次に第１実施形態の動作を説明する。
図４は、実施形態のタイミングチャートである。
初期状態において、第１電源回路は電源供給期間で電源供給状態（駆動電源ＰＷ１供給状態）であり、第２電源回路は電源非供給期間で電源非供給状態（駆動電源ＰＷ２非供給状態）であり、第３電源回路は、電源非供給期間で電源非供給状態（駆動電源ＰＷ３非供給状態）であり、第４電源回路は電源供給期間で電源供給状態（駆動電源ＰＷ４供給状態）にあるものとする。
【００２２】
時刻ｔ１において、クロック信号ＣＬＫが“Ｈ”レベルとなると、時刻ｔ１からクロック信号ＣＬＫの周期の１／４が経過した時刻ｔ２において、タイミング制御信号ＴＣ１が“Ｈ”レベルとなる。
一方、時刻ｔ１のクロック信号ＣＬＫが“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ３には、第１切替信号ＳＷ１が“Ｈ”レベルとなり、第３切替信号ＳＷ３が“Ｌ”レベルとなる。
【００２３】
第３切替信号ＳＷ３が“Ｌ”レベルとなることにより、時刻ｔ４において、第１電源回路３１は、電源非供給状態に移行し、第１組合せ回路２１は、動作停止状態となるが、このタイミングでは、第１組合せ回路２１の出力データＤ１は、第２組合せ回路２２に出力済みとなっており、第２組合せ回路２２は、第１組合せ回路２１の出力データＤ１に基づいて処理を行っていることとなる。なお、時刻ｔ４以降、第１組合せ回路２１の出力は、ハイインピーダンス状態（Ｚ）となるが、第２組合せ回路２２を構成している論理素子の遅延により、第３組合せ回路２３が正常な駆動状態となって第２組合せ回路２２の出力データＤ２が正しく入力されるまで、第１組合せ回路２１の出力データＤ１を入力データとする第２組合せ回路２２の出力データＤ２は保持され続けることとなる。
【００２４】
一方、第１切替信号ＳＷ１が“Ｈ”レベルとなることにより、時刻ｔ５において、第３電源回路３３は、電源供給状態に移行し、第３組合せ回路２３には、駆動電源ＰＷ３の供給が開始される。
また、タイミング制御信号ＴＣ１に同期して、時刻ｔ１からクロック信号ＣＬＫの周期の１／２が経過した時刻ｔ６において、タイミング制御信号ＴＣ２が“Ｈ”レベルとなる。
【００２５】
さらに、時刻ｔ２のタイミング制御信号ＴＣ１が“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ７には、第２切替信号ＳＷ２が“Ｈ”レベルとなり、第４切替信号ＳＷ４が“Ｌ”レベルとなる。
第４切替信号ＳＷ４が“Ｌ”レベルとなることにより、時刻ｔ８において、第２電源回路３２は、電源非供給状態に移行し、第２組合せ回路２２は、動作停止状態となるが、このタイミングでは、第２組合せ回路２２の出力データＤ２は、第３組合せ回路２３に出力済みとなっており、第３組合せ回路２３は、第２組合せ回路２２の出力データＤ２に基づいて処理を行っていることとなる。なお、この場合においても、時刻ｔ８以降、第２組合せ回路２２の出力は、ハイインピーダンス状態（Ｚ）となるが、第３組合せ回路２３を構成している論理素子の遅延により、第４組合せ回路２４が正常な駆動状態となって第３組合せ回路２３の出力データＤ３が正しく入力されるまで、第２組合せ回路２２の出力データＤ２を入力データとする第３組合せ回路２３の出力データＤ３は保持され続けることとなる。
【００２６】
一方、第２切替信号ＳＷ２が“Ｈ”レベルとなることにより、時刻ｔ９において、第４電源回路３４は、電源供給状態に移行し、第４組合せ回路２３には、駆動電源ＰＷ４の供給が開始される。
また、タイミング制御信号ＴＣ１に同期して、時刻ｔ１からクロック信号ＣＬＫの周期の３／４が経過した時刻ｔ１０において、タイミング制御信号ＴＣ３が“Ｈ”レベルとなる。
【００２７】
さらに、時刻ｔ６のタイミング制御信号ＴＣ２が“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ１１には、第３切替信号ＳＷ３が“Ｈ”レベルとなり、第１切替信号ＳＷ１が“Ｌ”レベルとなる。
第１切替信号ＳＷ１が“Ｌ”レベルとなることにより、時刻ｔ１２において、第３電源回路３３は、電源非供給状態に移行し、第３組合せ回路２３は、動作停止状態となるが、このタイミングでは、第３組合せ回路２３の出力データＤ３、第４組合せ回路２４に出力済みとなっており、第４組合せ回路２４は、第３組合せ回路２３の出力データＤ３づいて処理を行っていることとなる。なお、この場合においても、時刻ｔ１２以降、第３組合せ回路２３の出力は、ハイインピーダンス状態（Ｚ）となるが、第４組合せ回路２４を構成している論理素子の遅延により、第１組合せ回路２１が正常な駆動状態となってフリップフロップ回路２０の出力データＤ０が正しく入力されるまで、第３組合せ回路２３の出力データを入力データとする第４組合せ回路２４の出力データは保持され続けることとなる。
【００２８】
一方、第３切替信号ＳＷ３が“Ｈ”レベルとなることにより、時刻ｔ１３において、第１電源回路３１は、電源供給状態に移行し、第１組合せ回路２１には、駆動電源ＰＷ１の供給が開始される。
【００２９】
以上の説明のように、本第１実施形態によれば、クロック信号ＣＬＫの１周期内において、第１組合せ回路２１〜第４組合せ回路２４の４つの組合せ回路の内、最大で二つの組合せ回路にしか駆動電源が供給されないので、第１組合せ回路２１〜第４組合せ回路２４の４つの組合せ回路の駆動電力を、常時全ての組合せ回路２１〜２４に供給する場合と比較して、およそ１／２以下とすることができ大幅な消費電力の低減が図れる。
［２］第２実施形態
上記第１実施形態においては、遅延信号生成回路４１〜４４として、複数のバッファ回路ＢＦをシリアル接続した回路を用いていたが、本第２実施形態は、遅延信号生成回路として対応する組合せ回路と同様の構成を備えた回路（いわゆるレプリカ回路）を用いた場合の実施形態である。
この場合において、遅延信号生成回路として構成するレプリカ回路は、より正確性を考慮する場合、組合せ回路と配線長も同様にする必要がある。
すなわち、理想的には、外観的にも同一の回路を一対設けて、一方を実際の組合せ回路として用い、他方を遅延信号生成回路として用いるのである。
このような構成とすることにより、第１実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。
図５は、第２実施形態における電源供給制御回路の具体例の説明図である。
図５において、図３と同様の部分には同一の符号を付している。
図５の第１電源供給制御回路２６において、図３の第１電源供給制御回路２６と異なる点は、遅延信号生成回路４１に代えて、第１組合せ回路２１のレプリカ回路２１Ｒを備えた遅延信号生成回路４１Ａを備えた点である。
同様に、図５の第２電源供給制御回路２７において、図３の第２電源供給制御回路２７と異なる点は、遅延信号生成回路４２に代えて、第２組合せ回路２２のレプリカ回路２２Ｒを備えた遅延信号生成回路４２Ａを備えた点である。
同様に、図５の第３電源供給制御回路２８において、図３の第３電源供給制御回路２８と異なる点は、遅延信号生成回路４３に代えて、第３組合せ回路２３のレプリカ回路２３Ｒを備えた遅延信号生成回路４３Ａを備えた点である。
同様に、図５の第４電源供給制御回路２９において、図３の第４電源供給制御回路２９と異なる点は、遅延信号生成回路４４に代えて、第４組合せ回路２４のレプリカ回路２４Ｒを備えた遅延信号生成回路４４Ａを備えた点である。
上記のように、遅延信号生成回路として、各組合せ回路２１〜２４のレプリカ回路２１Ｒ〜２４Ｒを備えることにより、遅延時間をより正確に把握することができ、第１実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。
【００３０】
［３］第３実施形態
以上の各実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転しない場合について説明したが、組合せ回路によっては、位相が反転することとなる。
そこで、本第３実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合に、インバータを挿入して、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転しないように構成した実施形態である。
【００３１】
図６は、第３実施形態における電源供給制御回路の具体例の説明図である。
図６において、図３と同様の部分には同一の符号を付している。
図６においては、第２組合せ回路２２（ひいては、レプリカ回路２２Ｒ）及び第３組合せ回路２３（ひいてはレプリカ回路２３Ｒ）の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合のものであり、遅延信号生成回路４２Ａに代えて、第２組合せ回路２２のレプリカ回路２２Ｒ及びレプリカ回路２２Ｒの出力を反転するインバータ回路ＩＮＶを備えた遅延信号生成回路４２Ｂを備えている。
【００３２】
同様に遅延信号生成回路４３Ａに代えて、第３組合せ回路２３のレプリカ回路２３Ｒ及びレプリカ回路２３Ｒの出力を反転するインバータ回路ＩＮＶを備えた遅延信号生成回路４３Ｂを備えている。
この構成によれば、各遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合であっても、問題なく電源供給タイミングを設定することが可能となる。
【００３３】
［４］第４実施形態
以上の各実施形態においては、第１電源供給制御回路２６の前段にクロック信号ＣＬＫをラッチするラッチ回路４０を設けていたが、本第４実施形態は、クロック信号ＣＬＫを直接第１電源供給制御回路２６に入力する構成を採り、ひいては、第１電源供給制御回路２６〜第４電源供給制御回路２９の構成を簡略化した実施形態である。
【００３４】
図７は、第４実施形態における電源供給制御回路の具体例の説明図である。
図７において、図６と同様の部分には同一の符号を付している。
ここで、第１電源供給制御回路２６は、第１組合せ回路２１のクリティカルパス（最大伝送遅延経路）に相当する遅延時間を有し、クロック信号ＣＬＫを所定時間遅延してタイミング制御信号ＴＣ１として出力する遅延信号生成回路４１Ａと、クロック信号ＣＬＫと遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第３切替信号ＳＷ３の否定との論理和をとって、第１切替信号ＳＷ１として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３５】
第２電源供給制御回路２７は、第２組合せ回路２２のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１を遅延してタイミング制御信号ＴＣ２として出力する遅延信号生成回路４２Ｂと、遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１と遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第４切替信号ＳＷ４の否定との論理和をとって、第２切替信号ＳＷ２として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３６】
第３電源供給制御回路２８は、第３組合せ回路２３のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２を遅延してタイミング制御信号ＴＣ３として出力する遅延信号生成回路４３Ｂと、遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２と遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第１切替信号ＳＷ１の否定との論理和をとって、第３切替信号ＳＷ３として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３７】
第４電源供給制御回路２９は、第４組合せ回路２４のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３を遅延してタイミング制御信号ＴＣ４として出力する遅延信号生成回路４４Ａと、遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３と遅延信号生成回路４４Ａが出力したタイミング制御信号ＴＣ４の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路４８の出力信号と第２切替信号ＳＷ２の否定との論理和をとって、第４切替信号ＳＷ４として出力する論理和（ＯＲ）回路５２と、を備えている。
上記構成によれば、第１電源供給制御回路２６〜第４電源供給制御回路２９の構成を簡略化でき、より一層の省エネルギーを図ることが可能となる。
【００３８】
上述して実施形態のＣＰＵユニット１１Ａ〜１１Ｄは、ハードウェア的には、ＣＰＵなどの制御装置と、ＲＯＭやＲＡＭなどの記憶装置と、を備えており、通常のコンピュータを利用したハードウェア構成となっている。
【００３９】
また、本実施形態のＣＰＵユニット１１Ａ〜１１Ｄで実行される制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の負荷調整装置で実行される制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
また、本実施形態のＣＰＵユニット１１Ａ〜１１Ｄの制御プログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
１０ ＥＣＵ
１１Ａ〜１１Ｄ ＣＰＵユニット
１２ 電力管理ユニット
１３ ＣＰＵ
１４ 電源回路
２０ フリップフロップ回路（入力段）
２１〜２４ 組合せ回路
２１Ｒ〜２４Ｒ レプリカ回路
２５ フリップフロップ回路（出力段）
２６ 第１電源供給制御回路
２７ 第２電源供給制御回路
２８ 第３電源供給制御回路
２９ 第４電源供給制御回路
３１ 第１電源回路
３２ 第２電源回路
３３ 第３電源回路
３４ 第４電源回路
４０ ラッチ回路
４１、４１Ａ 遅延信号生成回路
４２、４２Ａ、４２Ｂ 遅延信号生成回路
４３、４３Ａ、４３Ｂ 遅延信号生成回路
４４、４４Ａ 遅延信号生成回路
ＣＬＫ クロック信号
ＤＳＣ ディジタル信号処理回路
ＥＣＵ 車載用
ＩＮＶ インバータ回路
ＳＷ１ 第１切替信号
ＳＷ２ 第２切替信号
ＳＷ３ 第３切替信号
ＳＷ４ 第４切替信号
ＴＣ１〜ＴＣ４ タイミング制御信号
【技術分野】
【０００１】
本発明の実施形態は、ディジタル信号処理回路及び車載用電子機器に関する。
【背景技術】
【０００２】
従来、データ保持手段としての入力側のフリップフロップ回路と、同じくデータ保持手段としての出力側のフリップフロップ回路と、の間に複数の組み合わせ回路を直列に接続して、順次組み合わせ回路で信号を処理するディジタル信号処理回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２０５２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記ディジタル信号処理回路を車載用ＥＣＵとして構成することを考えた場合、耐久性の観点等から防塵性、防水性が要求されるため、冷却用のファンを用いないファンレス構成とすることが望まれる。
一方、車両の高性能化、電気自動車への移行に伴う制御対象の増加の観点からは、より高性能な車載用ＥＣＵの実現が望まれるが、処理能力の向上は、消費電力の増加を招き、発熱量が増大することとなり、ファンレス構成とは相反する要求となる。
【０００５】
本発明は、上記に鑑みてなされたものであって、車載用電子機器を構成するディジタル信号処理回路において、消費電力を低減し、発熱量を低減することが可能なディジタル信号処理回路及び車載用電子機器を提供する。
【課題を解決するための手段】
【０００６】
実施形態のディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成された組合せ回路群と、を備えている。
一方、電源供給回路は、クロック信号に同期して、組み合わせ回路毎に、クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う。
この結果、供給期間にある組合せ回路は、駆動用電源が供給されて信号処理を行い、非供給期間にある組合せ回路は駆動用電源が供給されないので、停止状態となるが、組合せ回路群としては、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて出力段のフリップフロップ回路に処理後の信号を出力することとなる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態の車載用電子機器としての電子制御ユニット（ＥＣＵ）の概要構成ブロック図である。
【図２】図２は、ＣＰＵユニットを構成するディジタル信号処理回路の概要構成説明図である。
【図３】図３は、電源供給制御回路の具体例の説明図である。
【図４】図４は、実施形態のタイミングチャートである。
【図５】図５は、第２実施形態における電源供給制御回路の具体例の説明図である。
【図６】図６は、 図６は、第３実施形態における電源供給制御回路の具体例の説明図である。
【図７】図７は、 図７は、第４実施形態における電源供給制御回路の具体例の説明図である。
【発明を実施するための形態】
【０００８】
次に図面を参照して実施形態について詳細に説明する。
［１］第１実施形態
図１は、実施形態の車載用電子機器としての電子制御ユニット（ＥＣＵ）の概要構成ブロック図である。
ＥＣＵ１０は、大別すると、それぞれディジタル信号処理回路を備えた複数のＣＰＵユニット１１Ａ〜１１Ｄと、各ＣＰＵユニットの電力管理を行う電力管理ユニット（ＰＭＵ）１２と、を備えている。
ＣＰＵユニット１１Ａ〜１１Ｄは、同様の構成を有しており、ＣＰＵ１３と、このＣＰＵ１３に電源を供給する電源回路１４と、を備えている。さらに各電源回路１４には、電力管理ユニット１２からオン／オフ制御信号ＣＰＷが入力されて処理を行っていないＣＰＵ１３には電力を供給しないようになっている。
【０００９】
ここで、例えば、ＣＰＵユニット１１ＡのＣＰＵ１３は、車両運動制御処理を行い、ＣＰＵユニット１１ＢのＣＰＵ１３は、ナビゲーション処理を行い、ＣＰＵユニット１１ＣのＣＰＵ１３はパワートレイン処理を行い、ＣＰＵユニット１１ＤのＣＰＵ１３はマルチメディア処理を行う。
これら複数のＣＰＵユニット１１Ａ〜１１Ｄは、独立して動作可能であり、電力管理ユニット１２により個別に電源管理がなされている。
【００１０】
図２は、ＣＰＵユニットを構成するディジタル信号処理回路の概要構成説明図である。
ディジタル信号処理回路ＤＳＣは、クロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期して、図示しない前段の回路からデータを取り込み、保持する入力段のフリップフロップ回路２０と、フリップフロップ回路２０の出力データＤ０を受け取り、信号処理を行って出力データＤ１として出力する第１組合せ回路２１と、第１組合せ回路２１の出力データＤ１の信号処理を行って出力データＤ２として出力する第２組合せ回路２２と、第２組合せ回路２２の出力データＤ２の信号処理を行って出力データＤ３として出力する第３組合せ回路２３と、第３組合せ回路２３の出力データＤ３の信号処理を行って出力データＤ４として出力する第４組合せ回路２４と、第４組合せ回路２４の出力データＤ４を受けて、図示しない次段の回路に出力データＤ５として出力するために保持する出力段のフリップフロップ回路２５と、を備えている。
【００１１】
また、ディジタル信号処理回路ＤＳＣは、クロック信号ＣＬＫが入力され、クロック信号ＣＬＫをラッチするラッチ回路４０、第３組合せ回路２３に対する駆動電源の供給／非供給を制御する第１電源供給制御回路２６、第４組合せ回路２４に対する駆動電源の供給／非供給を制御する第２電源供給制御回路２７、第１組合せ回路２１に対する駆動電源の供給／非供給を制御する第３電源供給制御回路２８、第２組合せ回路２２に対する駆動電源の供給／非供給を制御する第４電源供給制御回路２９、第１組合せ回路２１に駆動電源を供給する第１電源回路３１、第２組合せ回路２２に駆動電源を供給する第２電源回路３２、第３組合せ回路２３に駆動電源を供給する第３電源回路３３及び第４組合せ回路２４に駆動電源を供給する第４電源回路３４を備えている。
【００１２】
ここで、第１電源供給制御回路２６は、入力されたクロック信号ＣＬＫに同期することで、第１組合せ回路２１の処理状態に対応づけて第３組合せ回路２３に駆動電源を供給する第３電源回路３３に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第１切替信号ＳＷ１を出力するとともに、クロック信号ＣＬＫに同期したタイミング制御信号ＴＣ１を出力する。
【００１３】
第２電源供給制御回路２７は、入力されたタイミング制御信号ＴＣ１に同期することで、第２組合せ回路２２の処理状態に対応づけて第４組合せ回路２４に駆動電源を供給する第４電源回路３４に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第２切替信号ＳＷ２を出力するとともに、タイミング制御信号ＴＣ２を出力する。
【００１４】
第３電源供給制御回路２８は、入力されたタイミング制御信号ＴＣ２に同期することで、第３組合せ回路２３の処理状態に対応づけて第１組合せ回路２１に駆動電源を供給する第１電源回路３１に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第３切替信号ＳＷ３を出力するとともに、タイミング制御信号ＴＣ３を出力する。
【００１５】
第４電源供給制御回路２９は、入力されたタイミング制御信号ＴＣ３に同期することで、第４組合せ回路２４の処理状態に対応づけて第２組合せ回路２２に駆動電源を供給する第２電源回路３２に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第４切替信号ＳＷ４を出力する。
【００１６】
図３は、電源供給制御回路の具体例の説明図である。
第１電源供給制御回路２６は、第１組合せ回路２１のクリティカルパス（最大伝送遅延経路）に相当する遅延時間を有し、クロック信号ＣＬＫを所定時間遅延してタイミング制御信号ＴＣ１として出力する遅延信号生成回路４１と、クロック信号ＣＬＫの信号レベルの遷移タイミングでトグルするフリップフロップ回路２０の出力信号と遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第３切替信号ＳＷ３の否定との論理和をとって、第１切替信号ＳＷ１として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１７】
第２電源供給制御回路２７は、第２組合せ回路２２のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１を遅延してタイミング制御信号ＴＣ２として出力する遅延信号生成回路４２と、遅延信号生成回路４１が出力したタイミング制御信号ＴＣ１と遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第４切替信号ＳＷ４の否定との論理和をとって、第２切替信号ＳＷ２として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１８】
第３電源供給制御回路２８は、第３組合せ回路２３のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２を遅延してタイミング制御信号ＴＣ３として出力する遅延信号生成回路４３と、遅延信号生成回路４２が出力したタイミング制御信号ＴＣ２と遅延信号生成回路４３の出力したタイミング制御信号ＴＣ３の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第１切替信号ＳＷ１の否定との論理和をとって、第３切替信号ＳＷ３として出力する論理和（ＯＲ）回路４９と、を備えている。
【００１９】
第４電源供給制御回路２９は、第４組合せ回路２４のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４３の出力信号を遅延して出力する遅延信号生成回路４４と、遅延信号生成回路４３の出力したタイミング制御信号ＴＣ３と遅延信号生成回路４４が出力したタイミング制御信号ＴＣ４の排他的論理和の否定をとって出力する否定排他的論理和（ＥＸＮＯＲ）回路４６と、否定排他的論理和回路４６の出力信号を所定時間遅延させて出力する遅延回路４７と、否定排他的論理和回路４６の出力信号と遅延回路４７の出力信号の論理積をとって出力する論理積（ＡＮＤ）回路４８と、論理積回路４８の出力信号と第２切替信号ＳＷ２の否定との論理和をとって、第４切替信号ＳＷ４として出力する論理和（ＯＲ）回路４９と、を備えている。
【００２０】
上記構成において、遅延信号生成回路４１〜４４は、対応する組合せ回路（第１組合せ回路２１〜第４組合せ回路２４）のクリティカルパスに相当する信号遅延時間となるように、それぞれ複数のバッファ回路ＢＦをシリアルに接続して構成している。すなわち、遅延信号生成回路４１〜４４を構成するバッファ回路ＢＦの個数は、第１組合せ回路２１〜第４組合せ回路２４のクリティカルパスが互いに異なる場合には、互いに異なっている。例えば、全て同一の遅延時間を有するバッファ回路ＢＦを用いた場合、第１組合せ回路２１、第２組合せ回路２２、第３組合せ回路２３及び第４組合せ回路２４のクリティカルパスに相当する信号遅延時間の比が例えば、１２：１４：２３：１８であったとすると、バッファ回路ＢＦ間の配線の遅延を考慮しない場合には、バッファ回路ＢＦの個数の比も１２：１４：２３：１８となる。
【００２１】
次に第１実施形態の動作を説明する。
図４は、実施形態のタイミングチャートである。
初期状態において、第１電源回路は電源供給期間で電源供給状態（駆動電源ＰＷ１供給状態）であり、第２電源回路は電源非供給期間で電源非供給状態（駆動電源ＰＷ２非供給状態）であり、第３電源回路は、電源非供給期間で電源非供給状態（駆動電源ＰＷ３非供給状態）であり、第４電源回路は電源供給期間で電源供給状態（駆動電源ＰＷ４供給状態）にあるものとする。
【００２２】
時刻ｔ１において、クロック信号ＣＬＫが“Ｈ”レベルとなると、時刻ｔ１からクロック信号ＣＬＫの周期の１／４が経過した時刻ｔ２において、タイミング制御信号ＴＣ１が“Ｈ”レベルとなる。
一方、時刻ｔ１のクロック信号ＣＬＫが“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ３には、第１切替信号ＳＷ１が“Ｈ”レベルとなり、第３切替信号ＳＷ３が“Ｌ”レベルとなる。
【００２３】
第３切替信号ＳＷ３が“Ｌ”レベルとなることにより、時刻ｔ４において、第１電源回路３１は、電源非供給状態に移行し、第１組合せ回路２１は、動作停止状態となるが、このタイミングでは、第１組合せ回路２１の出力データＤ１は、第２組合せ回路２２に出力済みとなっており、第２組合せ回路２２は、第１組合せ回路２１の出力データＤ１に基づいて処理を行っていることとなる。なお、時刻ｔ４以降、第１組合せ回路２１の出力は、ハイインピーダンス状態（Ｚ）となるが、第２組合せ回路２２を構成している論理素子の遅延により、第３組合せ回路２３が正常な駆動状態となって第２組合せ回路２２の出力データＤ２が正しく入力されるまで、第１組合せ回路２１の出力データＤ１を入力データとする第２組合せ回路２２の出力データＤ２は保持され続けることとなる。
【００２４】
一方、第１切替信号ＳＷ１が“Ｈ”レベルとなることにより、時刻ｔ５において、第３電源回路３３は、電源供給状態に移行し、第３組合せ回路２３には、駆動電源ＰＷ３の供給が開始される。
また、タイミング制御信号ＴＣ１に同期して、時刻ｔ１からクロック信号ＣＬＫの周期の１／２が経過した時刻ｔ６において、タイミング制御信号ＴＣ２が“Ｈ”レベルとなる。
【００２５】
さらに、時刻ｔ２のタイミング制御信号ＴＣ１が“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ７には、第２切替信号ＳＷ２が“Ｈ”レベルとなり、第４切替信号ＳＷ４が“Ｌ”レベルとなる。
第４切替信号ＳＷ４が“Ｌ”レベルとなることにより、時刻ｔ８において、第２電源回路３２は、電源非供給状態に移行し、第２組合せ回路２２は、動作停止状態となるが、このタイミングでは、第２組合せ回路２２の出力データＤ２は、第３組合せ回路２３に出力済みとなっており、第３組合せ回路２３は、第２組合せ回路２２の出力データＤ２に基づいて処理を行っていることとなる。なお、この場合においても、時刻ｔ８以降、第２組合せ回路２２の出力は、ハイインピーダンス状態（Ｚ）となるが、第３組合せ回路２３を構成している論理素子の遅延により、第４組合せ回路２４が正常な駆動状態となって第３組合せ回路２３の出力データＤ３が正しく入力されるまで、第２組合せ回路２２の出力データＤ２を入力データとする第３組合せ回路２３の出力データＤ３は保持され続けることとなる。
【００２６】
一方、第２切替信号ＳＷ２が“Ｈ”レベルとなることにより、時刻ｔ９において、第４電源回路３４は、電源供給状態に移行し、第４組合せ回路２３には、駆動電源ＰＷ４の供給が開始される。
また、タイミング制御信号ＴＣ１に同期して、時刻ｔ１からクロック信号ＣＬＫの周期の３／４が経過した時刻ｔ１０において、タイミング制御信号ＴＣ３が“Ｈ”レベルとなる。
【００２７】
さらに、時刻ｔ６のタイミング制御信号ＴＣ２が“Ｈ”レベルに遷移したタイミングに同期して、時刻ｔ１１には、第３切替信号ＳＷ３が“Ｈ”レベルとなり、第１切替信号ＳＷ１が“Ｌ”レベルとなる。
第１切替信号ＳＷ１が“Ｌ”レベルとなることにより、時刻ｔ１２において、第３電源回路３３は、電源非供給状態に移行し、第３組合せ回路２３は、動作停止状態となるが、このタイミングでは、第３組合せ回路２３の出力データＤ３、第４組合せ回路２４に出力済みとなっており、第４組合せ回路２４は、第３組合せ回路２３の出力データＤ３づいて処理を行っていることとなる。なお、この場合においても、時刻ｔ１２以降、第３組合せ回路２３の出力は、ハイインピーダンス状態（Ｚ）となるが、第４組合せ回路２４を構成している論理素子の遅延により、第１組合せ回路２１が正常な駆動状態となってフリップフロップ回路２０の出力データＤ０が正しく入力されるまで、第３組合せ回路２３の出力データを入力データとする第４組合せ回路２４の出力データは保持され続けることとなる。
【００２８】
一方、第３切替信号ＳＷ３が“Ｈ”レベルとなることにより、時刻ｔ１３において、第１電源回路３１は、電源供給状態に移行し、第１組合せ回路２１には、駆動電源ＰＷ１の供給が開始される。
【００２９】
以上の説明のように、本第１実施形態によれば、クロック信号ＣＬＫの１周期内において、第１組合せ回路２１〜第４組合せ回路２４の４つの組合せ回路の内、最大で二つの組合せ回路にしか駆動電源が供給されないので、第１組合せ回路２１〜第４組合せ回路２４の４つの組合せ回路の駆動電力を、常時全ての組合せ回路２１〜２４に供給する場合と比較して、およそ１／２以下とすることができ大幅な消費電力の低減が図れる。
［２］第２実施形態
上記第１実施形態においては、遅延信号生成回路４１〜４４として、複数のバッファ回路ＢＦをシリアル接続した回路を用いていたが、本第２実施形態は、遅延信号生成回路として対応する組合せ回路と同様の構成を備えた回路（いわゆるレプリカ回路）を用いた場合の実施形態である。
この場合において、遅延信号生成回路として構成するレプリカ回路は、より正確性を考慮する場合、組合せ回路と配線長も同様にする必要がある。
すなわち、理想的には、外観的にも同一の回路を一対設けて、一方を実際の組合せ回路として用い、他方を遅延信号生成回路として用いるのである。
このような構成とすることにより、第１実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。
図５は、第２実施形態における電源供給制御回路の具体例の説明図である。
図５において、図３と同様の部分には同一の符号を付している。
図５の第１電源供給制御回路２６において、図３の第１電源供給制御回路２６と異なる点は、遅延信号生成回路４１に代えて、第１組合せ回路２１のレプリカ回路２１Ｒを備えた遅延信号生成回路４１Ａを備えた点である。
同様に、図５の第２電源供給制御回路２７において、図３の第２電源供給制御回路２７と異なる点は、遅延信号生成回路４２に代えて、第２組合せ回路２２のレプリカ回路２２Ｒを備えた遅延信号生成回路４２Ａを備えた点である。
同様に、図５の第３電源供給制御回路２８において、図３の第３電源供給制御回路２８と異なる点は、遅延信号生成回路４３に代えて、第３組合せ回路２３のレプリカ回路２３Ｒを備えた遅延信号生成回路４３Ａを備えた点である。
同様に、図５の第４電源供給制御回路２９において、図３の第４電源供給制御回路２９と異なる点は、遅延信号生成回路４４に代えて、第４組合せ回路２４のレプリカ回路２４Ｒを備えた遅延信号生成回路４４Ａを備えた点である。
上記のように、遅延信号生成回路として、各組合せ回路２１〜２４のレプリカ回路２１Ｒ〜２４Ｒを備えることにより、遅延時間をより正確に把握することができ、第１実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。
【００３０】
［３］第３実施形態
以上の各実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転しない場合について説明したが、組合せ回路によっては、位相が反転することとなる。
そこで、本第３実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合に、インバータを挿入して、遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転しないように構成した実施形態である。
【００３１】
図６は、第３実施形態における電源供給制御回路の具体例の説明図である。
図６において、図３と同様の部分には同一の符号を付している。
図６においては、第２組合せ回路２２（ひいては、レプリカ回路２２Ｒ）及び第３組合せ回路２３（ひいてはレプリカ回路２３Ｒ）の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合のものであり、遅延信号生成回路４２Ａに代えて、第２組合せ回路２２のレプリカ回路２２Ｒ及びレプリカ回路２２Ｒの出力を反転するインバータ回路ＩＮＶを備えた遅延信号生成回路４２Ｂを備えている。
【００３２】
同様に遅延信号生成回路４３Ａに代えて、第３組合せ回路２３のレプリカ回路２３Ｒ及びレプリカ回路２３Ｒの出力を反転するインバータ回路ＩＮＶを備えた遅延信号生成回路４３Ｂを備えている。
この構成によれば、各遅延信号生成回路の出力信号の論理がクロック信号ＣＬＫの位相に対して反転する場合であっても、問題なく電源供給タイミングを設定することが可能となる。
【００３３】
［４］第４実施形態
以上の各実施形態においては、第１電源供給制御回路２６の前段にクロック信号ＣＬＫをラッチするラッチ回路４０を設けていたが、本第４実施形態は、クロック信号ＣＬＫを直接第１電源供給制御回路２６に入力する構成を採り、ひいては、第１電源供給制御回路２６〜第４電源供給制御回路２９の構成を簡略化した実施形態である。
【００３４】
図７は、第４実施形態における電源供給制御回路の具体例の説明図である。
図７において、図６と同様の部分には同一の符号を付している。
ここで、第１電源供給制御回路２６は、第１組合せ回路２１のクリティカルパス（最大伝送遅延経路）に相当する遅延時間を有し、クロック信号ＣＬＫを所定時間遅延してタイミング制御信号ＴＣ１として出力する遅延信号生成回路４１Ａと、クロック信号ＣＬＫと遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第３切替信号ＳＷ３の否定との論理和をとって、第１切替信号ＳＷ１として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３５】
第２電源供給制御回路２７は、第２組合せ回路２２のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１を遅延してタイミング制御信号ＴＣ２として出力する遅延信号生成回路４２Ｂと、遅延信号生成回路４１Ａが出力したタイミング制御信号ＴＣ１と遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第４切替信号ＳＷ４の否定との論理和をとって、第２切替信号ＳＷ２として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３６】
第３電源供給制御回路２８は、第３組合せ回路２３のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２を遅延してタイミング制御信号ＴＣ３として出力する遅延信号生成回路４３Ｂと、遅延信号生成回路４２Ｂが出力したタイミング制御信号ＴＣ２と遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路５１の出力信号と第１切替信号ＳＷ１の否定との論理和をとって、第３切替信号ＳＷ３として出力する論理和（ＯＲ）回路５２と、を備えている。
【００３７】
第４電源供給制御回路２９は、第４組合せ回路２４のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３を遅延してタイミング制御信号ＴＣ４として出力する遅延信号生成回路４４Ａと、遅延信号生成回路４３Ｂが出力したタイミング制御信号ＴＣ３と遅延信号生成回路４４Ａが出力したタイミング制御信号ＴＣ４の論理積をとって出力する論理積（ＡＮＤ）回路５１と、論理積回路４８の出力信号と第２切替信号ＳＷ２の否定との論理和をとって、第４切替信号ＳＷ４として出力する論理和（ＯＲ）回路５２と、を備えている。
上記構成によれば、第１電源供給制御回路２６〜第４電源供給制御回路２９の構成を簡略化でき、より一層の省エネルギーを図ることが可能となる。
【００３８】
上述して実施形態のＣＰＵユニット１１Ａ〜１１Ｄは、ハードウェア的には、ＣＰＵなどの制御装置と、ＲＯＭやＲＡＭなどの記憶装置と、を備えており、通常のコンピュータを利用したハードウェア構成となっている。
【００３９】
また、本実施形態のＣＰＵユニット１１Ａ〜１１Ｄで実行される制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の負荷調整装置で実行される制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
また、本実施形態のＣＰＵユニット１１Ａ〜１１Ｄの制御プログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
１０ ＥＣＵ
１１Ａ〜１１Ｄ ＣＰＵユニット
１２ 電力管理ユニット
１３ ＣＰＵ
１４ 電源回路
２０ フリップフロップ回路（入力段）
２１〜２４ 組合せ回路
２１Ｒ〜２４Ｒ レプリカ回路
２５ フリップフロップ回路（出力段）
２６ 第１電源供給制御回路
２７ 第２電源供給制御回路
２８ 第３電源供給制御回路
２９ 第４電源供給制御回路
３１ 第１電源回路
３２ 第２電源回路
３３ 第３電源回路
３４ 第４電源回路
４０ ラッチ回路
４１、４１Ａ 遅延信号生成回路
４２、４２Ａ、４２Ｂ 遅延信号生成回路
４３、４３Ａ、４３Ｂ 遅延信号生成回路
４４、４４Ａ 遅延信号生成回路
ＣＬＫ クロック信号
ＤＳＣ ディジタル信号処理回路
ＥＣＵ 車載用
ＩＮＶ インバータ回路
ＳＷ１ 第１切替信号
ＳＷ２ 第２切替信号
ＳＷ３ 第３切替信号
ＳＷ４ 第４切替信号
ＴＣ１〜ＴＣ４ タイミング制御信号
【特許請求の範囲】
【請求項１】
クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、
前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、
順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、
前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて前記駆動用電源の供給を行う電源供給回路と、
を備えたディジタル信号処理回路。
【請求項２】
前記電源供給回路は、前記クロック信号に同期して、前記組合せ回路毎に前記信号処理に必要な期間を含む期間を前記駆動用電源の供給期間として前記駆動用電源の供給を行う請求項１記載のディジタル信号処理回路。
【請求項３】
前記電源供給回路は、前記組合せ回路毎の信号処理遅延時間を考慮して前記駆動用電源の供給期間を設定する請求項２記載のディジタル信号処理回路。
【請求項４】
前記電源供給回路は、前記信号処理遅延時間に相当するタイミング制御信号を出力する遅延信号生成回路を前記組合せ回路毎に備え、前記タイミング制御信号に基づいて前記供給期間を設定する請求項３記載のディジタル信号処理回路。
【請求項５】
前記遅延信号生成回路は、対応する前記組合せ回路のクリティカルパスに相当する信号処理遅延時間を有する論理回路として構成されている請求項４記載のディジタル信号処理回路。
【請求項６】
前記遅延信号生成回路は、対応する前記組合せ回路のレプリカ回路を有する論理回路として構成されている請求項４記載のディジタル信号処理回路。
【請求項７】
クロック信号生成回路と、
前記クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、
前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、
順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、
前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて外部電源から供給された電力により前記駆動用電源の供給を行う電源供給回路と、
前記出力段のフリップフロップ回路の出力信号に基づいて、車両制御あるいは車載用機器制御を行う制御回路と、
を備えた車載用電子機器。
【請求項１】
クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、
前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、
順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、
前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて前記駆動用電源の供給を行う電源供給回路と、
を備えたディジタル信号処理回路。
【請求項２】
前記電源供給回路は、前記クロック信号に同期して、前記組合せ回路毎に前記信号処理に必要な期間を含む期間を前記駆動用電源の供給期間として前記駆動用電源の供給を行う請求項１記載のディジタル信号処理回路。
【請求項３】
前記電源供給回路は、前記組合せ回路毎の信号処理遅延時間を考慮して前記駆動用電源の供給期間を設定する請求項２記載のディジタル信号処理回路。
【請求項４】
前記電源供給回路は、前記信号処理遅延時間に相当するタイミング制御信号を出力する遅延信号生成回路を前記組合せ回路毎に備え、前記タイミング制御信号に基づいて前記供給期間を設定する請求項３記載のディジタル信号処理回路。
【請求項５】
前記遅延信号生成回路は、対応する前記組合せ回路のクリティカルパスに相当する信号処理遅延時間を有する論理回路として構成されている請求項４記載のディジタル信号処理回路。
【請求項６】
前記遅延信号生成回路は、対応する前記組合せ回路のレプリカ回路を有する論理回路として構成されている請求項４記載のディジタル信号処理回路。
【請求項７】
クロック信号生成回路と、
前記クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、
前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、
順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、
前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の１周期内において、駆動用電源の供給期間及び非供給期間を設けて外部電源から供給された電力により前記駆動用電源の供給を行う電源供給回路と、
前記出力段のフリップフロップ回路の出力信号に基づいて、車両制御あるいは車載用機器制御を行う制御回路と、
を備えた車載用電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５４６４６（Ｐ２０１３−５４６４６Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９３７３１（Ｐ２０１１−１９３７３１）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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