クロックバッファ回路及びクロック分配回路
【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックバッファ回路及びクロック分配回路に関し、特に駆動能力可変クロックバッファ回路及びクロック分配回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）では、例えば水晶発振子から発振される参照クロックをＰＬＬ（Phase-Locked Loop）回路などにより逓倍することにより動作クロックを生成している。ここで、動作クロック周波数は高いほど消費電力が大きくなる。そのため、最近のＬＳＩには、この動作クロック周波数を例えばアプリケーションにより切り替え、低消費電力化しているものがある。
【０００３】
また、動作クロック周波数が高い程、この動作クロックを伝送するクロックバッファ回路の駆動能力も高くする必要がある。上述の動作クロックを変化させることができるＬＳＩにおいても、クロックバッファ回路は高い動作クロック周波数に合わせて設計されており、動作クロック周波数に応じて駆動能力を変化させることはできなかった。例えば、特許文献１には、駆動能力可変クロックバッファ回路が開示されているものの、動作クロック周波数に応じて駆動能力を変化させるものではない。また、駆動能力可変クロックバッファ回路の詳細な構成については、何ら開示されていない。
【０００４】
これに対し、特許文献２、特許文献３には、駆動能力が異なる複数のクロックバッファ回路を並列に接続し、動作クロック周波数に応じて適切な駆動能力のクロックバッファ回路を選択する手法が開示されている。また、特許文献４には、動作クロック周波数に応じて出力バッファ回路を構成するトランジスタの並列個数を調整することにより、その駆動能力を制御する手法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１９２５０号公報
【特許文献２】特平６−２１６７２９号公報
【特許文献３】特開２００４−０８６５３１号公報
【特許文献４】特開２００８−２１９２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２〜４では、例えばＰＬＬ回路などのクロック源に対し、並列接続された駆動能力が異なる複数のクロックバッファ回路もしくは並列接続されたトランジスタが、直接接続されている。そのため、クロック源に接続されたクロックバッファ回路の入力容量が大きくなり、クロック源の消費電力も増大してしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係るクロックバッファ回路は、
クロック信号を伝達するバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記バッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記バッファ部は、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるものである。
【０００８】
本発明に係るクロック分配回路は、
クロック信号を伝達する複数のバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記複数のバッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記複数のバッファ部のそれぞれは、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロック分配回路
【０００９】
本発明では、バッファ部の入力に接続された入力インバータを備え、当該入力インバータが１個のＣＭＯＳインバータからなる。そのため、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることができる。
【発明の効果】
【００１０】
本発明によれば、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路１００の構成図である。
【図２】入力インバータ７の構成を示す回路図である。
【図３】中継インバータ８の構成を示す回路図である。
【図４】中継インバータ９の構成を示す回路図である。
【図５】出力インバータ１３〜１６の構成を示す回路図である。
【図６】出力インバータ２５〜２８の構成を示す回路図である。
【図７】駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。
【図８】駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。
【図９】デコーダ６が備える真理値表の一例である。
【図１０】本発明の第２の実施の形態に係るクロック分配回路の構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路について説明する。図１は、本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路の構成図である。本駆動能力可変クロックバッファ回路１００は、駆動能力切替部１０１、バッファ部１０２を備えている。
【００１４】
駆動能力切替部１０１は、フリップフロップ（ＦＦ：Flip Flop）１、２、ＮＡＮＤゲート３、アップカウンタ（Up Counter）４、フリップフロップ群５、デコーダ（Decoder）６を備えている。
バッファ部１０２は、１個の入力インバータ７、５個の中継インバータ８〜１２、１６個の出力インバータ１３〜２８を備えている。入力インバータ７、出力インバータ１３〜２８は１個のＣＭＯＳインバータから構成されている。他方、中継インバータ８〜１２は、４個のＣＭＯＳインバータが並列接続された構成である。
【００１５】
フリップフロップ１は、例えばＤ−フリップフロップである。フリップフロップ１のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫが入力される。フリップフロップ１のディレイ入力には、ＰＬＬ回路２００に入力される参照クロックＣＬＫｒｅｆが入力される。
フリップフロップ２も、例えばＤ−フリップフロップである。フリップフロップ２のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫの反転信号が入力される。フリップフロップ２のディレイ入力には、フリップフロップ１から出力された非反転出力信号Ｑ＿ＦＦ１が入力される。
【００１６】
ＮＡＮＤゲート３には、フリップフロップ１から出力された非反転出力信号Ｑ＿ＦＦ１及びフリップフロップ２から出力された反転出力信号ＱＢ＿ＦＦ２が入力される。ＮＡＮＤゲート３から出力された信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４及びフリップフロップ群５に入力される。
アップカウンタ４のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫが入力され、この動作クロックＣＬＫをカウントする。また、アップカウンタ４のリセット入力ＲＳＴには、ＮＡＮＤゲート３から出力された信号ＯＵＴ＿ＮＡＮＤがリセット信号として入力される。
【００１７】
フリップフロップ群５は、例えば複数のＤ−フリップフロップから構成される。フリップフロップ群５を構成するＤ−フリップフロップの個数は、当該駆動能力可変クロックバッファ回路１００の駆動能力切替段数に基づいて適宜決定すればよい。フリップフロップ群５を構成する各Ｄ−フリップフロップのクロック入力には、ＮＡＮＤゲート３から出力されたリセット信号が入力される。各Ｄ−フリップフロップのディレイ入力には、アップカウンタ４から出力されたカウント値が入力される。
【００１８】
デコーダ６には、フリップフロップ群５を構成する各Ｄ−フリップフロップから出力された非反転出力信号Ｑ＿ＦＦ５が入力される。具体的には、この非反転出力信号Ｑ＿ＦＦ５は、ＮＡＮＤゲート３から出力されたリセット信号が入力されたタイミングでの、カウント値である。つまり、常に最大カウント値となる。デコーダ６はフリップフロップ群５を介して入力された最大カウント値に基づいてバイナリ信号ｂ０〜ｂ１０を生成する。
【００１９】
バッファ部１０２では、当該バッファ部１０２の入力に入力インバータ７が設けられている。入力インバータ７の出力には、中継インバータ８が接続されている。中継インバータ８の出力には、４つの中継インバータ９〜１２が並列接続されている。中継インバータ９の出力には、出力インバータ１３〜１６が並列接続されている。同様に、中継インバータ１０の出力には、出力インバータ１７〜２０が並列接続されている。同様に、中継インバータ１１の出力には、出力インバータ２１〜２４が並列接続されている。同様に、中継インバータ１２の出力には、出力インバータ２５〜２８が並列接続されている。そして、１６個の出力インバータ１３〜２８の出力が、バッファ部１０２の出力ＯＵＴに共通に接続されている。ここで、中継インバータ９〜１２、出力インバータ１３〜２８は、イネーブル信号によるオンオフが可能である。
【００２０】
駆動能力切替部１０１のデコーダ６から出力されたバイナリ信号ｂ０〜ｂ１０が、イネーブル信号としてバッファ部１０２に入力される。入力されたバイナリ信号ｂ０〜ｂ１０に基づいて、バッファ部１０２の駆動能力が決定される。図１の例では、バイナリ信号ｂ０は、中継インバータ１２に入力される。バイナリ信号ｂ１、ｂ２、ｂ３、ｂ４は、それぞれ出力インバータ２８、２７、２６、２５に入力される。バイナリ信号ｂ５は、出力インバータ２１〜２４に共通に入力される。バイナリ信号ｂ６は、中継インバータ１１に入力される。バイナリ信号ｂ７は、出力インバータ１７〜２０に共通に入力される。バイナリ信号ｂ８は、中継インバータ１０に入力される。バイナリ信号ｂ９は、出力インバータ１３〜１６に共通に入力される。バイナリ信号ｂ１０は、中継インバータ９に入力される。
【００２１】
中継インバータ９は、後段に接続された出力インバータ１３〜１６がオンとなる場合にオンとなり、出力インバータ１３〜１６がオフとなる場合にオフとなる。同様に、中継インバータ１０は、後段に接続された出力インバータ１７〜２０がオンとなる場合にオンとなり、出力インバータ１７〜２０がオフとなる場合にオフとなる。同様に、中継インバータ１１は、後段に接続された出力インバータ２１〜２４がオンとなる場合にオンとなり、出力インバータ２１〜２４がオフとなる場合にオフとなる。同様に、中継インバータ１２は、後段に接続された出力インバータ２５〜２８のいずれかがオンとなる場合にオンとなり、出力インバータ２５〜２８の全てがオフとなる場合にオフとなる。
【００２２】
ここで、バッファ部１０２の駆動能力は、並列接続された１６個の出力インバータ１３〜２８のオン状態の個数によって決定される。図１の例では、バッファ部１０２の駆動能力は、出力インバータ１３〜２８の１個のみをオンとする場合から１６個全てをオンとする場合まで、最大１６段階変化させることができる。この出力インバータの個数は、４個以上であることが好適であり、８個以上であることがより好適である。
【００２３】
図２は、入力インバータ７の構成を示す回路図である。入力インバータ７は、ＣＭＯＳインバータであって、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。ＰＭＯＳトランジスタＰ１のソースが電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースはグランドＧＮＤに接続されている。ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートが接続されたノードに入力信号ＩＮ（動作クロックＣＬＫ）が入力される。そして、ＰＭＯＳトランジスタＰ１のドレインと、ＮＭＯＳトランジスタＮ１のドレインとが接続されたノードから出力信号ＯＵＴが出力される。
【００２４】
図３は、中継インバータ８の構成を示す回路図である。中継インバータ８は、４個のＰＭＯＳトランジスタＰ２〜Ｐ５と４個のＮＭＯＳトランジスタＮ２〜Ｎ５とを備えている。そして、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とから構成されるＣＭＯＳインバータを備えている。この４個のＣＭＯＳインバータが並列接続されている。そのため、４個のＣＭＯＳインバータの入力が共通に接続されたノードに入力信号ＩＮ（入力インバータ７の出力信号）が入力される。また、４個のＣＭＯＳインバータの出力が共通に接続されたノードから出力信号ＯＵＴが出力される。
【００２５】
図４は、中継インバータ９の構成を示す回路図である。中継インバータ９も、中継インバータ８と同様に、４個のＣＭＯＳインバータが並列接続されている。中継インバータ８との相違点は、各ＣＭＯＳインバータのＮＭＯＳトランジスタが共通に接続されたノードとグランドＧＮＤとの間にスイッチＳＷ１が設けられている点である。スイッチＳＷ１のオンオフは、バイナリ信号ｂ１０により制御される。この場合、スイッチＳＷ１は、例えばＮＭＯＳトランジスタとすることができる。このＮＭＯＳトランジスタのゲートにバイナリ信号ｂ１０が入力される。バイナリ信号ｂ１０が１（Ｈｉｇｈ）の場合、スイッチＳＷ１がオンとなり、中継インバータ９が駆動する。一方、バイナリ信号ｂ１０が０（Ｌｏｗ）の場合、スイッチＳＷ１がオフとなり、中継インバータ９は駆動しない。
【００２６】
中継インバータ１０〜１２も、中継インバータ９と同様の構成を有する。
なお、スイッチＳＷ１は、各ＣＭＯＳインバータのＰＭＯＳトランジスタが共通に接続されたノードと電源ＶＤＤとの間に設けてもよい。この場合、スイッチＳＷ１は、例えばＰＭＯＳトランジスタとすることができる。
【００２７】
図５は、出力インバータ１３〜１６の構成を示す回路図である。中継インバータ９と同様に、４個のＣＭＯＳインバータである出力インバータ１３〜１６が、並列接続されている。そして、各ＣＭＯＳインバータのＮＭＯＳトランジスタが共通に接続されたノードとグランドＧＮＤとの間にスイッチＳＷ２が設けられている。この場合、スイッチＳＷ２は、例えばＮＭＯＳトランジスタとすることができる。このＮＭＯＳトランジスタのゲートにバイナリ信号ｂ９が入力される。バイナリ信号ｂ９が１（Ｈｉｇｈ）の場合、スイッチＳＷ２がオンとなり、全ての出力インバータ１３〜１６が駆動する。一方、バイナリ信号ｂ９が０（Ｌｏｗ）の場合、スイッチＳＷ２がオフとなり、全ての出力インバータ１３〜１６が駆動しない。
【００２８】
出力インバータ１７〜２０及び出力インバータ２１〜２４も、出力インバータ１３〜１６と同様の構成を有する。
なお、スイッチＳＷ２は、各出力インバータ１３〜１６のＰＭＯＳトランジスタが共通に接続されたノードと電源ＶＤＤとの間に設けてもよい。この場合、スイッチＳＷ２は、例えばＰＭＯＳトランジスタとすることができる。
【００２９】
図６は、出力インバータ２５〜２８の構成を示す回路図である。出力インバータ１３〜１６と同様に、４個のＣＭＯＳインバータである出力インバータ２５〜２８が、並列接続されている。出力インバータ１３〜１６と異なる点は、各ＣＭＯＳインバータのＮＭＯＳトランジスタとグランドＧＮＤとの間にスイッチＳＷ３〜ＳＷ６がそれぞれ設けられている点である。この場合、スイッチＳＷ３〜ＳＷ６は、例えばＮＭＯＳトランジスタとすることができる。この各ＮＭＯＳトランジスタのゲートにバイナリ信号ｂ１〜ｂ４が入力され、各出力インバータ２５〜２８の駆動状態が個別に制御される。
【００３０】
バイナリ信号ｂ１が１（Ｈｉｇｈ）の場合、スイッチＳＷ６がオンとなり、出力インバータ２８が駆動する。一方、バイナリ信号ｂ１が０（Ｌｏｗ）の場合、スイッチＳＷ６がオフとなり、出力インバータ２８が駆動しない。同様に、バイナリ信号ｂ２が１（Ｈｉｇｈ）の場合、スイッチＳＷ５がオンとなり、出力インバータ２７が駆動する。一方、バイナリ信号ｂ２が０（Ｌｏｗ）の場合、スイッチＳＷ５がオフとなり、出力インバータ２７が駆動しない。同様に、バイナリ信号ｂ３が１（Ｈｉｇｈ）の場合、スイッチＳＷ４がオンとなり、出力インバータ２６が駆動する。一方、バイナリ信号ｂ３が０（Ｌｏｗ）の場合、スイッチＳＷ４がオフとなり、出力インバータ２６が駆動しない。同様に、バイナリ信号ｂ４が１（Ｈｉｇｈ）の場合、スイッチＳＷ３がオンとなり、出力インバータ２５が駆動する。一方、バイナリ信号ｂ４が０（Ｌｏｗ）の場合、スイッチＳＷ３がオフとなり、出力インバータ２５が駆動しない。
【００３１】
なお、スイッチＳＷ３〜ＳＷ６は、各出力インバータ１３〜１６のＰＭＯＳトランジスタと電源との間に設けてもよい。この場合、スイッチＳＷ３〜ＳＷ６は、例えばＰＭＯＳトランジスタとすることができる。
【００３２】
次に、図７、図８を用いて、図１に係る駆動能力可変クロックバッファ回路１００の動作について説明する。図７、８は、駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。図７、８では、上段から動作クロックＣＬＫ、参照クロックＣＬＫｒｅｆ、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤ、アップカウンタ４のカウント値ＣＮＴ、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５が示されている。
【００３３】
まず、図７の例について説明する。図７の場合、動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの２逓倍となっている。フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１は、参照クロックＣＬＫｒｅｆを動作クロックＣＬＫによりリタイミングした信号である。つまり、参照クロックＣＬＫｒｅｆから動作クロックＣＬＫの１周期分右にシフトした信号となる。
【００３４】
フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２は、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を動作クロックＣＬＫの反転信号によりリタイミングした信号である。つまり、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を反転し、動作クロックＣＬＫの半周期分右にシフトした信号となる。
【００３５】
フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１と、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２とを入力とするＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４のリセット信号である。そのため、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がりの次の動作クロックＣＬＫの立ち上がり時にアップカウンタ４はカウントをリセットする。つまり、０からカウントを開始する。
【００３６】
図７の場合、動作クロックＣＬＫは、参照クロックＣＬＫｒｅｆの２逓倍である。そのため、図７に示すように、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がり時におけるアップカウンタ４のカウント値ＣＮＴは常に１である。つまり、アップカウンタ４のカウント値ＣＮＴをＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤによりリタイミングしたフリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は、常に最終カウント値１となる。この値に基づいて、デコーダ６はバイナリ信号ｂ０〜ｂ１０を生成する。これにより、出力インバータ１３〜２８のうち、駆動するインバータが決定される。
【００３７】
次に、図８の例について説明する。図８の場合、動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの８逓倍となっている。フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１は、図７の場合と同様に、参照クロックＣＬＫｒｅｆを動作クロックＣＬＫによりリタイミングした信号である。つまり、参照クロックＣＬＫｒｅｆから動作クロックＣＬＫの１周期分右にシフトした信号となる。
【００３８】
フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２も、図７の場合と同様に、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を動作クロックＣＬＫの反転信号によりリタイミングした信号である。つまり、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を反転し、動作クロックＣＬＫの半周期分右にシフトした信号となる。
【００３９】
フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１と、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２とを入力とするＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４のリセット信号である。そのため、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がりの次の動作クロックＣＬＫの立ち上がり時にアップカウンタ４はカウントをリセットする。つまり、０からカウントを開始する。
【００４０】
図８の場合、動作クロックＣＬＫは、参照クロックＣＬＫｒｅｆの８逓倍である。そのため、図８に示すように、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がり時におけるアップカウンタ４のカウント値ＣＮＴは常に７である。つまり、アップカウンタ４のカウント値ＣＮＴをＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤによりリタイミングしたフリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は、常に最終カウント値７となる。この値に基づいて、デコーダ６はバイナリ信号ｂ０〜ｂ１０を生成する。これにより、出力インバータ１３〜２８のうち、駆動するインバータが決定される。
【００４１】
図９はデコーダ６が備える真理値表の一例である。上述の通り、図７に示したように動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの２逓倍である場合、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は１である。そのため、図９の例では、バイナリ信号［ｂ１０：ｂ０］＝００００００００１１１となり、イネーブル信号によるオンオフが可能な中継インバータ９〜１２、出力インバータ１３〜２８のうち、駆動するのは中継インバータ１２、出力インバータ２７、２８のみとなる。これ以外に、入力インバータ７、中継インバータ８が駆動している。従って、入力インバータ７の消費電力をＰ７、中継インバータ８の消費電力をＰ８などとすると、駆動能力可変クロックバッファ回路１００の消費電力Ｐ＝Ｐ７＋Ｐ８＋Ｐ１２＋Ｐ２７＋Ｐ２８となる。
【００４２】
他方、図８に示したように動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの８逓倍である場合、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は７である。そのため、図９の例では、バイナリ信号［ｂ１０：ｂ０］＝１１１１１１１１１１１となり、イネーブル信号によるオンオフが可能な中継インバータ９〜１２、出力インバータ１３〜２８の全てが駆動する。これ以外に、入力インバータ７、中継インバータ８が駆動している。
【００４３】
従って、駆動能力可変クロックバッファ回路１００の消費電力Ｐ＝Ｐ７＋Ｐ８＋Ｐ９＋Ｐ１０＋Ｐ１１＋Ｐ１２＋Ｐ１３＋Ｐ１４＋Ｐ１５＋Ｐ１６＋Ｐ１７＋Ｐ１８＋Ｐ１９＋Ｐ２０＋Ｐ２１＋Ｐ２２＋Ｐ２３＋Ｐ２４＋Ｐ２５＋Ｐ２６＋Ｐ２７＋Ｐ２８となる。
なお、図９の真理値表はこれに限定されるものではなく、あくまで一例である。
【００４４】
従って、駆動能力を切り替えることにより、消費電力も切り替えることができる。
なお、各インバータの消費電力は以下の式で与えられる。
Ｐ７＝ｆ×（Ｃｇ８＋Ｃｗ）×ＶＤＤ２／２
Ｐ８＝ｆ×（Ｃｇ９〜１２＋Ｃｗ）×ＶＤＤ２／２
Ｐ９＝ｆ×（Ｃｇ１３〜１６＋Ｃｗ）×ＶＤＤ２／２
Ｐ１０＝ｆ×（Ｃｇ１７〜２０＋Ｃｗ）×ＶＤＤ２／２
Ｐ１１＝ｆ×（Ｃｇ２１〜２４＋Ｃｗ）×ＶＤＤ２／２
Ｐ１２＝ｆ×（Ｃｇ２５〜２８＋Ｃｗ）×ＶＤＤ２／２
Ｐ１３〜Ｐ２８＝ｆ×（Ｃｇ＋Ｃｗ）×ＶＤＤ２／２
【００４５】
ここで、ｆ：動作クロック周波数、Ｃｗ：配線容量、Ｃｇ：出力インバータ１３〜２８の接続先のゲート容量、Ｃｇ８：中継インバータ８のゲート容量、Ｃｇ９〜１２：中継インバータ９〜１２のゲート容量、Ｃｇ１３〜１６：出力インバータ１３〜１６のゲート容量、Ｃｇ１７〜２０：出力インバータ１７〜２０のゲート容量、Ｃｇ２１〜２４：出力インバータ２１〜２４のゲート容量、Ｃｇ２５〜２８：出力インバータ２５〜２８のゲート容量、である。
【００４６】
以上説明したように、本実施の形態に係る駆動能力可変クロックバッファ回路１００では、参照クロックＣＬＫｒｅｆに対する動作クロックＣＬＫの逓倍値をカウントし、このカウント値に基づいて、駆動能力を切り替えるためのイネーブル信号を自動的に生成する。そのため、動作クロック周波数に応じて適切な駆動能力に切り替え、消費電力を低減することができる。
【００４７】
ここで、クロック源の消費電力ＰＣＬＫは、次式で与えられる。
ＰＣＬＫ＝ｆ×（Ｃｇ７＋Ｃｗ）×ＶＤＤ２／２
つまり、出力インバータ１３〜２８の駆動数によらず、一定である。これは、クロック源が、１個のＣＭＯＳインバータからなる入力インバータ７に接続されているためである。なお、上記したクロック源の消費電力が出力インバータの駆動数によらず一定となる技術的効果を得るためには、最低限、クロック信号が入力される第１入力ノードを有する第１のインバータ回路と、前記第１のインバータ回路の第１出力ノードと接続される第２の入力ノードを有し、前記クロック信号の周波数に応じて駆動能力が変化する第２のインバータ回路と、を有し、前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第２のインバータ回路の前記第２入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことが担保されていればよい。すなわち、図１の回路構成と具体的に対応付けて説明すれば、インバータ回路７と、出力インバータ回路１３〜１６の少なくとも二つのインバータで構成される最小限のクロックバッファ回路であれば、クロック源の消費電力をバッファ駆動数によらず一定にする効果が得られる。つまり上述した第１のインバータ回路が図１の入力インバータ回路７であり、第２のインバータ回路が図１における出力インバータ回路１３ないし１６の内の少なくとも二つを含んでいるということである。そして、駆動能力の変化をより細かく制御できるようにするために、図１のそのほかのインバータ回路、例えばインバータ回路９や、インバータ回路１７〜２０等が設けられているに過ぎない。すなわち、本発明の解決しようとする課題を解決するための最低限の構成は上記の構成となる。
【００４８】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係るクロック分配回路について説明する。図１０は、本発明の第２の実施の形態に係るクロック分配回路の構成図である。本クロック分配回路は、実施の形態１に係る駆動能力可変クロックバッファ回路をクロック分配回路に適用したものである。
【００４９】
本クロック分配回路は、１つの駆動能力切替部１０１に対し、複数のバッファ部１０２ａ〜１０２ｆを備えている。ここで、駆動能力切替部１０１の構成は、実施の形態１に係る駆動能力切替部１０１と同一であるため、説明を省略する。また、各バッファ部１０２ａ〜１０２ｆの構成も、実施の形態１に係るバッファ部１０２と同一であるため、説明を省略する。なお、各バッファ部１０２ａ〜１０２ｆには、駆動能力切替部１０１のデコーダ６から出力されたイネーブル信号（バイナリ信号）が入力される。図１０では、このイネーブル信号線の束を太線で示している。
【００５０】
バッファ部１０２ａの入力には、ＰＬＬ２００から出力された動作クロックＣＬＫが入力される。バッファ部１０２ａの出力には、複数のバッファ部１０２ｂ、１０２ｇの入力が接続されている（一部不図示）。
【００５１】
バッファ部１０２ｂの出力には、４個のバッファ部１０２ｃ〜１０２ｆの入力が共通に接続されている。１０２ｇの出力についても同様に複数のバッファ部の入力が接続されている（不図示）。そして、バッファ部１０２ｃ〜１０２ｆのそれぞれから出力された動作クロックＣＬＫが、機能ブロックへ入力される。なお、本実施の形態では、全てのバッファ部１０２ｃ〜１０２ｆが駆動能力切替可能であるが、全てのバッファ部１０２ｃ〜１０２ｆのうち少なくとも１個のバッファ部を駆動能力切替可能としてもよい。
【００５２】
本実施の形態でも、実施の形態１と同様に、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて適切な駆動能力に切り替え、消費電力を低減することができる。
【００５３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５４】
１ フリップフロップ
２ フリップフロップ
３ ＮＡＮＤゲート
４ アップカウンタ
５ フリップフロップ群
６ デコーダ
７ 入力インバータ
８−１２ 中継インバータ
１３−２８ 出力インバータ
１００ 駆動能力可変クロックバッファ回路
１０１ 駆動能力切替部
１０２ バッファ部
１０２ａ−１０２ｆ バッファ部
２００ ＰＬＬ回路
Ｎ１−Ｎ５ ＮＭＯＳトランジスタ
Ｐ１−Ｐ５ ＰＭＯＳトランジスタ
ＳＷ１−ＳＷ６ スイッチ
【技術分野】
【０００１】
本発明は、クロックバッファ回路及びクロック分配回路に関し、特に駆動能力可変クロックバッファ回路及びクロック分配回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）では、例えば水晶発振子から発振される参照クロックをＰＬＬ（Phase-Locked Loop）回路などにより逓倍することにより動作クロックを生成している。ここで、動作クロック周波数は高いほど消費電力が大きくなる。そのため、最近のＬＳＩには、この動作クロック周波数を例えばアプリケーションにより切り替え、低消費電力化しているものがある。
【０００３】
また、動作クロック周波数が高い程、この動作クロックを伝送するクロックバッファ回路の駆動能力も高くする必要がある。上述の動作クロックを変化させることができるＬＳＩにおいても、クロックバッファ回路は高い動作クロック周波数に合わせて設計されており、動作クロック周波数に応じて駆動能力を変化させることはできなかった。例えば、特許文献１には、駆動能力可変クロックバッファ回路が開示されているものの、動作クロック周波数に応じて駆動能力を変化させるものではない。また、駆動能力可変クロックバッファ回路の詳細な構成については、何ら開示されていない。
【０００４】
これに対し、特許文献２、特許文献３には、駆動能力が異なる複数のクロックバッファ回路を並列に接続し、動作クロック周波数に応じて適切な駆動能力のクロックバッファ回路を選択する手法が開示されている。また、特許文献４には、動作クロック周波数に応じて出力バッファ回路を構成するトランジスタの並列個数を調整することにより、その駆動能力を制御する手法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１９２５０号公報
【特許文献２】特平６−２１６７２９号公報
【特許文献３】特開２００４−０８６５３１号公報
【特許文献４】特開２００８−２１９２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２〜４では、例えばＰＬＬ回路などのクロック源に対し、並列接続された駆動能力が異なる複数のクロックバッファ回路もしくは並列接続されたトランジスタが、直接接続されている。そのため、クロック源に接続されたクロックバッファ回路の入力容量が大きくなり、クロック源の消費電力も増大してしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係るクロックバッファ回路は、
クロック信号を伝達するバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記バッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記バッファ部は、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるものである。
【０００８】
本発明に係るクロック分配回路は、
クロック信号を伝達する複数のバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記複数のバッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記複数のバッファ部のそれぞれは、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロック分配回路
【０００９】
本発明では、バッファ部の入力に接続された入力インバータを備え、当該入力インバータが１個のＣＭＯＳインバータからなる。そのため、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることができる。
【発明の効果】
【００１０】
本発明によれば、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路１００の構成図である。
【図２】入力インバータ７の構成を示す回路図である。
【図３】中継インバータ８の構成を示す回路図である。
【図４】中継インバータ９の構成を示す回路図である。
【図５】出力インバータ１３〜１６の構成を示す回路図である。
【図６】出力インバータ２５〜２８の構成を示す回路図である。
【図７】駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。
【図８】駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。
【図９】デコーダ６が備える真理値表の一例である。
【図１０】本発明の第２の実施の形態に係るクロック分配回路の構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路について説明する。図１は、本発明の第１の実施の形態に係る駆動能力可変クロックバッファ回路の構成図である。本駆動能力可変クロックバッファ回路１００は、駆動能力切替部１０１、バッファ部１０２を備えている。
【００１４】
駆動能力切替部１０１は、フリップフロップ（ＦＦ：Flip Flop）１、２、ＮＡＮＤゲート３、アップカウンタ（Up Counter）４、フリップフロップ群５、デコーダ（Decoder）６を備えている。
バッファ部１０２は、１個の入力インバータ７、５個の中継インバータ８〜１２、１６個の出力インバータ１３〜２８を備えている。入力インバータ７、出力インバータ１３〜２８は１個のＣＭＯＳインバータから構成されている。他方、中継インバータ８〜１２は、４個のＣＭＯＳインバータが並列接続された構成である。
【００１５】
フリップフロップ１は、例えばＤ−フリップフロップである。フリップフロップ１のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫが入力される。フリップフロップ１のディレイ入力には、ＰＬＬ回路２００に入力される参照クロックＣＬＫｒｅｆが入力される。
フリップフロップ２も、例えばＤ−フリップフロップである。フリップフロップ２のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫの反転信号が入力される。フリップフロップ２のディレイ入力には、フリップフロップ１から出力された非反転出力信号Ｑ＿ＦＦ１が入力される。
【００１６】
ＮＡＮＤゲート３には、フリップフロップ１から出力された非反転出力信号Ｑ＿ＦＦ１及びフリップフロップ２から出力された反転出力信号ＱＢ＿ＦＦ２が入力される。ＮＡＮＤゲート３から出力された信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４及びフリップフロップ群５に入力される。
アップカウンタ４のクロック入力には、ＰＬＬ回路２００から出力された動作クロックＣＬＫが入力され、この動作クロックＣＬＫをカウントする。また、アップカウンタ４のリセット入力ＲＳＴには、ＮＡＮＤゲート３から出力された信号ＯＵＴ＿ＮＡＮＤがリセット信号として入力される。
【００１７】
フリップフロップ群５は、例えば複数のＤ−フリップフロップから構成される。フリップフロップ群５を構成するＤ−フリップフロップの個数は、当該駆動能力可変クロックバッファ回路１００の駆動能力切替段数に基づいて適宜決定すればよい。フリップフロップ群５を構成する各Ｄ−フリップフロップのクロック入力には、ＮＡＮＤゲート３から出力されたリセット信号が入力される。各Ｄ−フリップフロップのディレイ入力には、アップカウンタ４から出力されたカウント値が入力される。
【００１８】
デコーダ６には、フリップフロップ群５を構成する各Ｄ−フリップフロップから出力された非反転出力信号Ｑ＿ＦＦ５が入力される。具体的には、この非反転出力信号Ｑ＿ＦＦ５は、ＮＡＮＤゲート３から出力されたリセット信号が入力されたタイミングでの、カウント値である。つまり、常に最大カウント値となる。デコーダ６はフリップフロップ群５を介して入力された最大カウント値に基づいてバイナリ信号ｂ０〜ｂ１０を生成する。
【００１９】
バッファ部１０２では、当該バッファ部１０２の入力に入力インバータ７が設けられている。入力インバータ７の出力には、中継インバータ８が接続されている。中継インバータ８の出力には、４つの中継インバータ９〜１２が並列接続されている。中継インバータ９の出力には、出力インバータ１３〜１６が並列接続されている。同様に、中継インバータ１０の出力には、出力インバータ１７〜２０が並列接続されている。同様に、中継インバータ１１の出力には、出力インバータ２１〜２４が並列接続されている。同様に、中継インバータ１２の出力には、出力インバータ２５〜２８が並列接続されている。そして、１６個の出力インバータ１３〜２８の出力が、バッファ部１０２の出力ＯＵＴに共通に接続されている。ここで、中継インバータ９〜１２、出力インバータ１３〜２８は、イネーブル信号によるオンオフが可能である。
【００２０】
駆動能力切替部１０１のデコーダ６から出力されたバイナリ信号ｂ０〜ｂ１０が、イネーブル信号としてバッファ部１０２に入力される。入力されたバイナリ信号ｂ０〜ｂ１０に基づいて、バッファ部１０２の駆動能力が決定される。図１の例では、バイナリ信号ｂ０は、中継インバータ１２に入力される。バイナリ信号ｂ１、ｂ２、ｂ３、ｂ４は、それぞれ出力インバータ２８、２７、２６、２５に入力される。バイナリ信号ｂ５は、出力インバータ２１〜２４に共通に入力される。バイナリ信号ｂ６は、中継インバータ１１に入力される。バイナリ信号ｂ７は、出力インバータ１７〜２０に共通に入力される。バイナリ信号ｂ８は、中継インバータ１０に入力される。バイナリ信号ｂ９は、出力インバータ１３〜１６に共通に入力される。バイナリ信号ｂ１０は、中継インバータ９に入力される。
【００２１】
中継インバータ９は、後段に接続された出力インバータ１３〜１６がオンとなる場合にオンとなり、出力インバータ１３〜１６がオフとなる場合にオフとなる。同様に、中継インバータ１０は、後段に接続された出力インバータ１７〜２０がオンとなる場合にオンとなり、出力インバータ１７〜２０がオフとなる場合にオフとなる。同様に、中継インバータ１１は、後段に接続された出力インバータ２１〜２４がオンとなる場合にオンとなり、出力インバータ２１〜２４がオフとなる場合にオフとなる。同様に、中継インバータ１２は、後段に接続された出力インバータ２５〜２８のいずれかがオンとなる場合にオンとなり、出力インバータ２５〜２８の全てがオフとなる場合にオフとなる。
【００２２】
ここで、バッファ部１０２の駆動能力は、並列接続された１６個の出力インバータ１３〜２８のオン状態の個数によって決定される。図１の例では、バッファ部１０２の駆動能力は、出力インバータ１３〜２８の１個のみをオンとする場合から１６個全てをオンとする場合まで、最大１６段階変化させることができる。この出力インバータの個数は、４個以上であることが好適であり、８個以上であることがより好適である。
【００２３】
図２は、入力インバータ７の構成を示す回路図である。入力インバータ７は、ＣＭＯＳインバータであって、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。ＰＭＯＳトランジスタＰ１のソースが電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースはグランドＧＮＤに接続されている。ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートが接続されたノードに入力信号ＩＮ（動作クロックＣＬＫ）が入力される。そして、ＰＭＯＳトランジスタＰ１のドレインと、ＮＭＯＳトランジスタＮ１のドレインとが接続されたノードから出力信号ＯＵＴが出力される。
【００２４】
図３は、中継インバータ８の構成を示す回路図である。中継インバータ８は、４個のＰＭＯＳトランジスタＰ２〜Ｐ５と４個のＮＭＯＳトランジスタＮ２〜Ｎ５とを備えている。そして、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とから構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とから構成されるＣＭＯＳインバータを備えている。この４個のＣＭＯＳインバータが並列接続されている。そのため、４個のＣＭＯＳインバータの入力が共通に接続されたノードに入力信号ＩＮ（入力インバータ７の出力信号）が入力される。また、４個のＣＭＯＳインバータの出力が共通に接続されたノードから出力信号ＯＵＴが出力される。
【００２５】
図４は、中継インバータ９の構成を示す回路図である。中継インバータ９も、中継インバータ８と同様に、４個のＣＭＯＳインバータが並列接続されている。中継インバータ８との相違点は、各ＣＭＯＳインバータのＮＭＯＳトランジスタが共通に接続されたノードとグランドＧＮＤとの間にスイッチＳＷ１が設けられている点である。スイッチＳＷ１のオンオフは、バイナリ信号ｂ１０により制御される。この場合、スイッチＳＷ１は、例えばＮＭＯＳトランジスタとすることができる。このＮＭＯＳトランジスタのゲートにバイナリ信号ｂ１０が入力される。バイナリ信号ｂ１０が１（Ｈｉｇｈ）の場合、スイッチＳＷ１がオンとなり、中継インバータ９が駆動する。一方、バイナリ信号ｂ１０が０（Ｌｏｗ）の場合、スイッチＳＷ１がオフとなり、中継インバータ９は駆動しない。
【００２６】
中継インバータ１０〜１２も、中継インバータ９と同様の構成を有する。
なお、スイッチＳＷ１は、各ＣＭＯＳインバータのＰＭＯＳトランジスタが共通に接続されたノードと電源ＶＤＤとの間に設けてもよい。この場合、スイッチＳＷ１は、例えばＰＭＯＳトランジスタとすることができる。
【００２７】
図５は、出力インバータ１３〜１６の構成を示す回路図である。中継インバータ９と同様に、４個のＣＭＯＳインバータである出力インバータ１３〜１６が、並列接続されている。そして、各ＣＭＯＳインバータのＮＭＯＳトランジスタが共通に接続されたノードとグランドＧＮＤとの間にスイッチＳＷ２が設けられている。この場合、スイッチＳＷ２は、例えばＮＭＯＳトランジスタとすることができる。このＮＭＯＳトランジスタのゲートにバイナリ信号ｂ９が入力される。バイナリ信号ｂ９が１（Ｈｉｇｈ）の場合、スイッチＳＷ２がオンとなり、全ての出力インバータ１３〜１６が駆動する。一方、バイナリ信号ｂ９が０（Ｌｏｗ）の場合、スイッチＳＷ２がオフとなり、全ての出力インバータ１３〜１６が駆動しない。
【００２８】
出力インバータ１７〜２０及び出力インバータ２１〜２４も、出力インバータ１３〜１６と同様の構成を有する。
なお、スイッチＳＷ２は、各出力インバータ１３〜１６のＰＭＯＳトランジスタが共通に接続されたノードと電源ＶＤＤとの間に設けてもよい。この場合、スイッチＳＷ２は、例えばＰＭＯＳトランジスタとすることができる。
【００２９】
図６は、出力インバータ２５〜２８の構成を示す回路図である。出力インバータ１３〜１６と同様に、４個のＣＭＯＳインバータである出力インバータ２５〜２８が、並列接続されている。出力インバータ１３〜１６と異なる点は、各ＣＭＯＳインバータのＮＭＯＳトランジスタとグランドＧＮＤとの間にスイッチＳＷ３〜ＳＷ６がそれぞれ設けられている点である。この場合、スイッチＳＷ３〜ＳＷ６は、例えばＮＭＯＳトランジスタとすることができる。この各ＮＭＯＳトランジスタのゲートにバイナリ信号ｂ１〜ｂ４が入力され、各出力インバータ２５〜２８の駆動状態が個別に制御される。
【００３０】
バイナリ信号ｂ１が１（Ｈｉｇｈ）の場合、スイッチＳＷ６がオンとなり、出力インバータ２８が駆動する。一方、バイナリ信号ｂ１が０（Ｌｏｗ）の場合、スイッチＳＷ６がオフとなり、出力インバータ２８が駆動しない。同様に、バイナリ信号ｂ２が１（Ｈｉｇｈ）の場合、スイッチＳＷ５がオンとなり、出力インバータ２７が駆動する。一方、バイナリ信号ｂ２が０（Ｌｏｗ）の場合、スイッチＳＷ５がオフとなり、出力インバータ２７が駆動しない。同様に、バイナリ信号ｂ３が１（Ｈｉｇｈ）の場合、スイッチＳＷ４がオンとなり、出力インバータ２６が駆動する。一方、バイナリ信号ｂ３が０（Ｌｏｗ）の場合、スイッチＳＷ４がオフとなり、出力インバータ２６が駆動しない。同様に、バイナリ信号ｂ４が１（Ｈｉｇｈ）の場合、スイッチＳＷ３がオンとなり、出力インバータ２５が駆動する。一方、バイナリ信号ｂ４が０（Ｌｏｗ）の場合、スイッチＳＷ３がオフとなり、出力インバータ２５が駆動しない。
【００３１】
なお、スイッチＳＷ３〜ＳＷ６は、各出力インバータ１３〜１６のＰＭＯＳトランジスタと電源との間に設けてもよい。この場合、スイッチＳＷ３〜ＳＷ６は、例えばＰＭＯＳトランジスタとすることができる。
【００３２】
次に、図７、図８を用いて、図１に係る駆動能力可変クロックバッファ回路１００の動作について説明する。図７、８は、駆動能力可変クロックバッファ回路１００の動作を説明するためのタイミングチャートである。図７、８では、上段から動作クロックＣＬＫ、参照クロックＣＬＫｒｅｆ、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤ、アップカウンタ４のカウント値ＣＮＴ、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５が示されている。
【００３３】
まず、図７の例について説明する。図７の場合、動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの２逓倍となっている。フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１は、参照クロックＣＬＫｒｅｆを動作クロックＣＬＫによりリタイミングした信号である。つまり、参照クロックＣＬＫｒｅｆから動作クロックＣＬＫの１周期分右にシフトした信号となる。
【００３４】
フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２は、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を動作クロックＣＬＫの反転信号によりリタイミングした信号である。つまり、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を反転し、動作クロックＣＬＫの半周期分右にシフトした信号となる。
【００３５】
フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１と、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２とを入力とするＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４のリセット信号である。そのため、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がりの次の動作クロックＣＬＫの立ち上がり時にアップカウンタ４はカウントをリセットする。つまり、０からカウントを開始する。
【００３６】
図７の場合、動作クロックＣＬＫは、参照クロックＣＬＫｒｅｆの２逓倍である。そのため、図７に示すように、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がり時におけるアップカウンタ４のカウント値ＣＮＴは常に１である。つまり、アップカウンタ４のカウント値ＣＮＴをＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤによりリタイミングしたフリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は、常に最終カウント値１となる。この値に基づいて、デコーダ６はバイナリ信号ｂ０〜ｂ１０を生成する。これにより、出力インバータ１３〜２８のうち、駆動するインバータが決定される。
【００３７】
次に、図８の例について説明する。図８の場合、動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの８逓倍となっている。フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１は、図７の場合と同様に、参照クロックＣＬＫｒｅｆを動作クロックＣＬＫによりリタイミングした信号である。つまり、参照クロックＣＬＫｒｅｆから動作クロックＣＬＫの１周期分右にシフトした信号となる。
【００３８】
フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２も、図７の場合と同様に、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を動作クロックＣＬＫの反転信号によりリタイミングした信号である。つまり、フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１を反転し、動作クロックＣＬＫの半周期分右にシフトした信号となる。
【００３９】
フリップフロップ１の非反転出力信号Ｑ＿ＦＦ１と、フリップフロップ２の反転出力信号ＱＢ＿ＦＦ２とを入力とするＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤは、アップカウンタ４のリセット信号である。そのため、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がりの次の動作クロックＣＬＫの立ち上がり時にアップカウンタ４はカウントをリセットする。つまり、０からカウントを開始する。
【００４０】
図８の場合、動作クロックＣＬＫは、参照クロックＣＬＫｒｅｆの８逓倍である。そのため、図８に示すように、ＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤの立ち上がり時におけるアップカウンタ４のカウント値ＣＮＴは常に７である。つまり、アップカウンタ４のカウント値ＣＮＴをＮＡＮＤゲートの出力信号ＯＵＴ＿ＮＡＮＤによりリタイミングしたフリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は、常に最終カウント値７となる。この値に基づいて、デコーダ６はバイナリ信号ｂ０〜ｂ１０を生成する。これにより、出力インバータ１３〜２８のうち、駆動するインバータが決定される。
【００４１】
図９はデコーダ６が備える真理値表の一例である。上述の通り、図７に示したように動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの２逓倍である場合、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は１である。そのため、図９の例では、バイナリ信号［ｂ１０：ｂ０］＝００００００００１１１となり、イネーブル信号によるオンオフが可能な中継インバータ９〜１２、出力インバータ１３〜２８のうち、駆動するのは中継インバータ１２、出力インバータ２７、２８のみとなる。これ以外に、入力インバータ７、中継インバータ８が駆動している。従って、入力インバータ７の消費電力をＰ７、中継インバータ８の消費電力をＰ８などとすると、駆動能力可変クロックバッファ回路１００の消費電力Ｐ＝Ｐ７＋Ｐ８＋Ｐ１２＋Ｐ２７＋Ｐ２８となる。
【００４２】
他方、図８に示したように動作クロックＣＬＫが参照クロックＣＬＫｒｅｆの８逓倍である場合、フリップフロップ群５の非反転出力信号Ｑ＿ＦＦ５は７である。そのため、図９の例では、バイナリ信号［ｂ１０：ｂ０］＝１１１１１１１１１１１となり、イネーブル信号によるオンオフが可能な中継インバータ９〜１２、出力インバータ１３〜２８の全てが駆動する。これ以外に、入力インバータ７、中継インバータ８が駆動している。
【００４３】
従って、駆動能力可変クロックバッファ回路１００の消費電力Ｐ＝Ｐ７＋Ｐ８＋Ｐ９＋Ｐ１０＋Ｐ１１＋Ｐ１２＋Ｐ１３＋Ｐ１４＋Ｐ１５＋Ｐ１６＋Ｐ１７＋Ｐ１８＋Ｐ１９＋Ｐ２０＋Ｐ２１＋Ｐ２２＋Ｐ２３＋Ｐ２４＋Ｐ２５＋Ｐ２６＋Ｐ２７＋Ｐ２８となる。
なお、図９の真理値表はこれに限定されるものではなく、あくまで一例である。
【００４４】
従って、駆動能力を切り替えることにより、消費電力も切り替えることができる。
なお、各インバータの消費電力は以下の式で与えられる。
Ｐ７＝ｆ×（Ｃｇ８＋Ｃｗ）×ＶＤＤ２／２
Ｐ８＝ｆ×（Ｃｇ９〜１２＋Ｃｗ）×ＶＤＤ２／２
Ｐ９＝ｆ×（Ｃｇ１３〜１６＋Ｃｗ）×ＶＤＤ２／２
Ｐ１０＝ｆ×（Ｃｇ１７〜２０＋Ｃｗ）×ＶＤＤ２／２
Ｐ１１＝ｆ×（Ｃｇ２１〜２４＋Ｃｗ）×ＶＤＤ２／２
Ｐ１２＝ｆ×（Ｃｇ２５〜２８＋Ｃｗ）×ＶＤＤ２／２
Ｐ１３〜Ｐ２８＝ｆ×（Ｃｇ＋Ｃｗ）×ＶＤＤ２／２
【００４５】
ここで、ｆ：動作クロック周波数、Ｃｗ：配線容量、Ｃｇ：出力インバータ１３〜２８の接続先のゲート容量、Ｃｇ８：中継インバータ８のゲート容量、Ｃｇ９〜１２：中継インバータ９〜１２のゲート容量、Ｃｇ１３〜１６：出力インバータ１３〜１６のゲート容量、Ｃｇ１７〜２０：出力インバータ１７〜２０のゲート容量、Ｃｇ２１〜２４：出力インバータ２１〜２４のゲート容量、Ｃｇ２５〜２８：出力インバータ２５〜２８のゲート容量、である。
【００４６】
以上説明したように、本実施の形態に係る駆動能力可変クロックバッファ回路１００では、参照クロックＣＬＫｒｅｆに対する動作クロックＣＬＫの逓倍値をカウントし、このカウント値に基づいて、駆動能力を切り替えるためのイネーブル信号を自動的に生成する。そのため、動作クロック周波数に応じて適切な駆動能力に切り替え、消費電力を低減することができる。
【００４７】
ここで、クロック源の消費電力ＰＣＬＫは、次式で与えられる。
ＰＣＬＫ＝ｆ×（Ｃｇ７＋Ｃｗ）×ＶＤＤ２／２
つまり、出力インバータ１３〜２８の駆動数によらず、一定である。これは、クロック源が、１個のＣＭＯＳインバータからなる入力インバータ７に接続されているためである。なお、上記したクロック源の消費電力が出力インバータの駆動数によらず一定となる技術的効果を得るためには、最低限、クロック信号が入力される第１入力ノードを有する第１のインバータ回路と、前記第１のインバータ回路の第１出力ノードと接続される第２の入力ノードを有し、前記クロック信号の周波数に応じて駆動能力が変化する第２のインバータ回路と、を有し、前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第２のインバータ回路の前記第２入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことが担保されていればよい。すなわち、図１の回路構成と具体的に対応付けて説明すれば、インバータ回路７と、出力インバータ回路１３〜１６の少なくとも二つのインバータで構成される最小限のクロックバッファ回路であれば、クロック源の消費電力をバッファ駆動数によらず一定にする効果が得られる。つまり上述した第１のインバータ回路が図１の入力インバータ回路７であり、第２のインバータ回路が図１における出力インバータ回路１３ないし１６の内の少なくとも二つを含んでいるということである。そして、駆動能力の変化をより細かく制御できるようにするために、図１のそのほかのインバータ回路、例えばインバータ回路９や、インバータ回路１７〜２０等が設けられているに過ぎない。すなわち、本発明の解決しようとする課題を解決するための最低限の構成は上記の構成となる。
【００４８】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係るクロック分配回路について説明する。図１０は、本発明の第２の実施の形態に係るクロック分配回路の構成図である。本クロック分配回路は、実施の形態１に係る駆動能力可変クロックバッファ回路をクロック分配回路に適用したものである。
【００４９】
本クロック分配回路は、１つの駆動能力切替部１０１に対し、複数のバッファ部１０２ａ〜１０２ｆを備えている。ここで、駆動能力切替部１０１の構成は、実施の形態１に係る駆動能力切替部１０１と同一であるため、説明を省略する。また、各バッファ部１０２ａ〜１０２ｆの構成も、実施の形態１に係るバッファ部１０２と同一であるため、説明を省略する。なお、各バッファ部１０２ａ〜１０２ｆには、駆動能力切替部１０１のデコーダ６から出力されたイネーブル信号（バイナリ信号）が入力される。図１０では、このイネーブル信号線の束を太線で示している。
【００５０】
バッファ部１０２ａの入力には、ＰＬＬ２００から出力された動作クロックＣＬＫが入力される。バッファ部１０２ａの出力には、複数のバッファ部１０２ｂ、１０２ｇの入力が接続されている（一部不図示）。
【００５１】
バッファ部１０２ｂの出力には、４個のバッファ部１０２ｃ〜１０２ｆの入力が共通に接続されている。１０２ｇの出力についても同様に複数のバッファ部の入力が接続されている（不図示）。そして、バッファ部１０２ｃ〜１０２ｆのそれぞれから出力された動作クロックＣＬＫが、機能ブロックへ入力される。なお、本実施の形態では、全てのバッファ部１０２ｃ〜１０２ｆが駆動能力切替可能であるが、全てのバッファ部１０２ｃ〜１０２ｆのうち少なくとも１個のバッファ部を駆動能力切替可能としてもよい。
【００５２】
本実施の形態でも、実施の形態１と同様に、クロック源の消費電力を増大させることなく、動作クロック周波数に応じて適切な駆動能力に切り替え、消費電力を低減することができる。
【００５３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５４】
１ フリップフロップ
２ フリップフロップ
３ ＮＡＮＤゲート
４ アップカウンタ
５ フリップフロップ群
６ デコーダ
７ 入力インバータ
８−１２ 中継インバータ
１３−２８ 出力インバータ
１００ 駆動能力可変クロックバッファ回路
１０１ 駆動能力切替部
１０２ バッファ部
１０２ａ−１０２ｆ バッファ部
２００ ＰＬＬ回路
Ｎ１−Ｎ５ ＮＭＯＳトランジスタ
Ｐ１−Ｐ５ ＰＭＯＳトランジスタ
ＳＷ１−ＳＷ６ スイッチ
【特許請求の範囲】
【請求項１】
クロック信号を伝達するバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記バッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記バッファ部は、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロックバッファ回路。
【請求項２】
前記駆動能力切替部は、
前記参照クロック信号の１サイクル毎に前記クロック信号のサイクル数をカウントするアップカウンタと、
前記アップカウンタがカウントした最大カウント値から前記イネーブル信号を生成するデコーダと、を備えることを特徴とする請求項１に記載のクロックバッファ回路。
【請求項３】
前記入力インバータと前記出力インバータとの間に設けられた中継インバータを更に備えることを特徴とする請求項１又は２に記載のクロックバッファ回路。
【請求項４】
前記中継インバータは、互いに並列接続された複数個のＣＭＯＳインバータからなることを特徴とする請求項３に記載のクロックバッファ回路。
【請求項５】
前記複数の出力インバータのそれぞれは、１個のＣＭＯＳインバータからなり、前記複数の出力インバータの数が４個以上であることを特徴とする請求項１〜４のいずれか一項に記載のクロックバッファ回路。
【請求項６】
クロック信号を伝達する複数のバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記複数のバッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記複数のバッファ部のそれぞれは、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロック分配回路。
【請求項７】
クロック信号が入力される第１入力ノードを有する第１のインバータ回路と、
前記第１のインバータ回路の第１出力ノードと接続される第２の入力ノードを有し、前記クロック信号の周波数に応じて駆動能力が変化する第２のインバータ回路と、を備え、
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第２のインバータ回路の前記第２入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことを特徴とするクロックバッファ回路。
【請求項８】
前記第１のインバータ回路と前記第２のインバータ回路の間に、前記第１のインバータ回路の前記第１出力ノードに接続される第３入力ノードと、前記第２のインバータの第２入力ノードと接続されている第３出力ノードを有する第３のインバータ回路をさらに備え、
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第３のインバータ回路の前記第３入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことを特徴とする請求項７に記載のクロックバッファ回路。
【請求項９】
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数は、２個であることを特徴とする請求項７に記載のクロックバッファ回路。
【請求項１０】
前記第３のインバータ回路の駆動能力は、前記クロック信号の周波数に応じて変化しないことを特徴とする請求項８に記載のクロックバッファ回路。
【請求項１】
クロック信号を伝達するバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記バッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記バッファ部は、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロックバッファ回路。
【請求項２】
前記駆動能力切替部は、
前記参照クロック信号の１サイクル毎に前記クロック信号のサイクル数をカウントするアップカウンタと、
前記アップカウンタがカウントした最大カウント値から前記イネーブル信号を生成するデコーダと、を備えることを特徴とする請求項１に記載のクロックバッファ回路。
【請求項３】
前記入力インバータと前記出力インバータとの間に設けられた中継インバータを更に備えることを特徴とする請求項１又は２に記載のクロックバッファ回路。
【請求項４】
前記中継インバータは、互いに並列接続された複数個のＣＭＯＳインバータからなることを特徴とする請求項３に記載のクロックバッファ回路。
【請求項５】
前記複数の出力インバータのそれぞれは、１個のＣＭＯＳインバータからなり、前記複数の出力インバータの数が４個以上であることを特徴とする請求項１〜４のいずれか一項に記載のクロックバッファ回路。
【請求項６】
クロック信号を伝達する複数のバッファ部と、
前記クロック信号の参照クロック信号に対する逓倍数をカウントし、前記複数のバッファ部に対して前記逓倍数に基づいたイネーブル信号を出力する駆動能力切替部と、を備え、
前記複数のバッファ部のそれぞれは、
当該バッファ部の入力に接続された入力インバータと、
前記イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータと、を備え、
前記入力インバータが１個のＣＭＯＳインバータからなるクロック分配回路。
【請求項７】
クロック信号が入力される第１入力ノードを有する第１のインバータ回路と、
前記第１のインバータ回路の第１出力ノードと接続される第２の入力ノードを有し、前記クロック信号の周波数に応じて駆動能力が変化する第２のインバータ回路と、を備え、
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第２のインバータ回路の前記第２入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことを特徴とするクロックバッファ回路。
【請求項８】
前記第１のインバータ回路と前記第２のインバータ回路の間に、前記第１のインバータ回路の前記第１出力ノードに接続される第３入力ノードと、前記第２のインバータの第２入力ノードと接続されている第３出力ノードを有する第３のインバータ回路をさらに備え、
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数が、前記第３のインバータ回路の前記第３入力ノードに共通に接続されているＭＯＳトランジスタの個数より少ないことを特徴とする請求項７に記載のクロックバッファ回路。
【請求項９】
前記第１のインバータ回路の前記第１入力ノードに共通に接続されているＭＯＳトランジスタの個数は、２個であることを特徴とする請求項７に記載のクロックバッファ回路。
【請求項１０】
前記第３のインバータ回路の駆動能力は、前記クロック信号の周波数に応じて変化しないことを特徴とする請求項８に記載のクロックバッファ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１３８７６７（Ｐ２０１２−１３８７６７Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２８９８６１（Ｐ２０１０−２８９８６１）
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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