論理回路(14)とストレージ素子(12)とを備える連鎖状の処理素子(10a,10,10b)が与えられる。連鎖における末端の処理素子(10b)を除くすべてのストレージ素子(12)は、連鎖における次の処理素子(10a,10,10b)の論理回路(14)に結合される１つ又は複数の出力を持つ。タイミング回路(16)は、処理素子(10a,10,10b)の個別の１つにおいてストレージ素子(12)が論理回路(14)からデータをロードする個別のローディングの時間点を制御する。データは、連鎖において連続的に互いに先行する処理素子(10a,10,10b)で連続的に遅れてロードされる。末端の処理素子(10b)における連続的なローディングの時間点間の時間間隔は、末端の処理素子(10)以外のすべての処理素子(10a,10)をロードするローディングの時間点を含む。
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