【課題】
出力電圧が可変な電源を適用していない場合や電源を複数部品で共有している場合においても、PLDの消費電力を低減することが出来る情報処理回路を提供する。
【解決手段】
再構成可能な論理回路と、回路データを格納する記憶素子とから成る情報処理回路であって、記憶素子に格納された前記回路データは、前記再構成可能な論理回路の製造プロセスを検出するプロセス検出回路データと、前記検出された製造プロセスに応じたタイミング対策を施した複数の再構成用回路データであること特徴とする情報処理回路。 （もっと読む）

【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】メモリの冗長化を行ってＦＰＧＡの起動を保障する
【解決手段】ＦＰＧＡ周辺回路は、論理回路データが格納されたメインメモリ２１及びサブメモリ２２と、ＦＰＧＡ１０と、異常監視回路４０と、メモリ切替回路３０とを有している。ＦＰＧＡ１０は、電源投入後の起動時に初期化を行った後、メインメモリ２１に格納された論理回路データを読み出し、コンフィグレーションを行う。異常監視回路４０は、ＦＰＧＡ１０における初期化完了からコンフィグレーション完了までの経過時間を監視し、その経過時間が設定時間を超えると、メインメモリ２１が異常であると判断して異常通知信号Ｓ４０ａを発生する。メモリ切替回路３０は、異常通知信号Ｓ４０ａを受信すると、メインメモリ２１をサブメモリ２２に切り替え、再度ＦＰＧＡ１０に対してコンフィグレーションを行わせる。 （もっと読む）

【課題】 高速シリアルデータ受信回路のアイ開口マージン評価として、クロック相を固定せず、クロックデータリカバリー回路の動作を含んだアイ開口マージン評価回路を提供する。また、位相情報にオフセットを与えることでジッタ成分を付加し、受信データエラー加速試験を可能にする。
【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201（SerDes）と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202（Ref_SerDes）とを有し、シリアライザ・デシリアライザ回路201（SerDes）は、参照シリアライザ・デシリアライザ回路202（SerDes）の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】３値入力回路の消費電流を低減する。
【解決手段】入力端子１０２は、ハイレベル、ローレベルまたはハイインピーダンス状態のいずれかをとる制御信号Ｓｃｎｔが印加される。ハイサイドスイッチＳＷ１およびプルアップ抵抗Ｒ１は、入力端子１０２と電源端子１０４の間に直列に設けられる。ローサイドスイッチＳＷ２およびプルダウン抵抗Ｒ２は、入力端子１０２と接地端子１０６の間に直列に設けられる。電圧比較部１０は、入力端子１０２の電圧Ｖｃｎｔを、電源電圧Ｖｄｄより低く中点電圧Ｖｄｄ／２より高い第１しきい値電圧Ｖｔｈ１、および中点電圧Ｖｄｄ／２より低く接地電圧より高い第２しきい値電圧Ｖｔｈ２と、それぞれ比較する。ラッチ回路３０は、電圧比較部１０による比較結果に応じたデジタル信号Ｄ１〜Ｄ３をラッチする。 （もっと読む）

【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 （もっと読む）

【課題】安全性と高速性を両立できるステートマシンを提供する。
【解決手段】状態保持部２は、動作開始トリガ信号「IO_RD」が入力されていない場合には第１の状態に、動作開始トリガ信号「IO_RD」が入力されている場合には第２の状態に、それぞれ状態を設定する。制御信号出力部３は、設定されている状態が現在まで第１の状態にあり、かつ動作開始トリガ信号「IO_RD」が現在入力されているという条件が成立している場合に限り、出力信号「RD_ENB1」を出力する。状態保持部２は、クロックをトリガとして状態を設定し、制御信号出力部３は、当該クロックをトリガとして上記条件を判定する。 （もっと読む）

【課題】本発明は、動的に回路構造を変更できるプロセッシングエレメント及びそれを備えたリコンフィギャラブル回路に関し、半導体チップ内の占有面積を低減できるプロセッシングエレメントと、チップサイズの小型化を図ることができ、高速動作が可能なリコンフィギャラブル回路とを提供することを目的とする。
【解決手段】プロセッシングエレメント７は、直列に接続されたｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの最終段レジスタ３Ｒｎの出力端子が初段レジスタ３Ｒ１の入力端子に接続されて、クロック信号に同期してｎ段のレジスタ３Ｒ１〜３Ｒｎ間で保持データとしての係数ａ０１〜ａ０ｎをローテーションするシフトレジスタ３と、ｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの使用段数を決定する段数決定回路４とを有している。 （もっと読む）

【課題】特別の休止相を設けることなく、各回路ブロックの演算終了後、初期状態に復帰することにより、高速化、低消費電力化を実現する非同期式回路の制御回路を提供する。
【解決手段】複数の回路ブロックが互いに他の回路ブロックと制御信号をやり取りすることにより一連の演算を実行する、非同期式回路において、入力制御信号が“１”から“０”に遷移したことをトリガとして演算を実施し、演算中、出力制御信号として“１”を出力し、演算が終了した後、出力制御信号を“０”に復帰するようにする。ここで、“０”とは、各回路ブロックの待機状態に対応する制御信号のステートを表したものであり、具体的な電圧等を表しているものではない。 （もっと読む）

【課題】
面積の増大及び動作回路の低下を防止することができるエラートレラント方法及びそれを使用可能な半導体集積回路を提供すること。
【解決手段】
第一の組み合せ回路部と、第一の組み合わせ回路部に接続される第一の遅延回路部と、第二の組み合わせ回路部と、第一の組み合わせ回路部、第二の組み合わせ回路部、及び、第一の遅延回路部のそれぞれに接続される多数決回路部とを有する半導体集積回路とする。 （もっと読む）

【課題】 スイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。
【解決手段】 エーシック内部のクロックのスキュー調整を分散化させそのエーシックを用いたシステムでエーシックで不要輻射が生じないようにする。特に同一のクロック端子に接続されてその端子からのクロックスキューが互いに異なるブロックを少なくとも２つ以上形成させ互いにクロックオンするタイミングがことならせ少なくとも同じ電源ライン間に複数のブロックにまたがって配置してコンタクトで電源接続されていることを特徴とする。 （もっと読む）

【課題】高速マルチデータレートメモリインターフェース回路を提供すること。
【解決手段】メモリインターフェースであって、第１の信号を出力するための第１のピンと、第１のクロック信号を受信し、該第１のクロック信号の複数の位相シフトされたバージョンを出力するための第１の遅延回路と、該第１のピンに接続され、該第１のクロック信号の該複数の位相シフトされたバージョンを受信するように接続された第１の出力回路であって、該第１の出力回路は、該第１のクロック信号の該複数の位相シフトされたバージョンのうちの第１のものを選択するための第１のマルチプレクサを含み、該第１の出力回路は、該第１の信号と該第１のクロック信号の第１の複数の位相シフトされたバージョンのうちの該選択された第１のものとを同期化させる、第１の出力回路と、を備える、メモリインターフェース。 （もっと読む）

【課題】無効なデータを含むデータ列に対して精度の高い演算を行なうことができる集積回路装置を提供する。
【解決手段】データセット１を順番に、クロックに同期して遅延させた後に出力するための遅延回路６２と、遅延回路６２から出力されるデータセットをクロックに同期してセットするための遅延出力レジスタ６５と、遅延回路６２に入力されるデータセット１のトークン５が無効なときは遅延回路６２の遅延を停止し、入力されるデータセット１のトークン５を遅延出力レジスタ６５にセットするための遅延制御回路７０とを含む遅延エレメント６０を含む集積回路装置を提供する。 （もっと読む）

【課題】半導体チップが製造された後において、制御信号により遅延時間を調整することができるプログラム可能時間遅延装置とその方法を提供する。
【解決手段】本発明によるプログラム可能時間遅延装置は複数個の同等の部品１０を有し、これらの部品により全時間遅延が決定される。これらの部品はそれらに接続されたゲート装置３１、３２、３３、３４を有する。これらのゲート装置はそのおのおのに加えられる制御信号に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかを決定する。電気的に接続された部品の時間遅延の合計が、このプログラム可能時間遅延装置の全時間遅延である。 （もっと読む）

【課題】 多レベルの振幅（多ビットの情報）の出力信号（多値信号）の立ち上がり，立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置を提供する。
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部１と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、前記スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有している。 （もっと読む）