電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置
【課題】 多レベルの振幅（多ビットの情報）の出力信号（多値信号）の立ち上がり，立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置を提供する。
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部１と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、前記スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有している。
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部１と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、前記スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置に関する。
【背景技術】
【０００２】
集積回路の出力ドライバ等の電気信号出力装置の出力信号帯域は、集積回路の微細化による高速化、及び信号伝送方式のシリアル化などに伴い、劇的に高速になってきている。出力信号帯域の高速化に伴って、出力ドライバ等の電気信号出力装置には多くの要求事項が求められてきている。
【０００３】
すなわち、１つのデータパルス幅（１ＵＩ）が短くなる場合、信号波形の立ち上がり、立ち下がりが遅いと、また、基準クロックのジッタが大きくなると、データを正確に転送することが困難になってくる。そのため、出力ドライバ等の電気信号出力装置としては、出力信号の立ち上がり、立ち下がりをなるべく速くし、出力信号の波形を方形波に近づける必要がある。ただし、出力信号の含む周波数成分が速くなる場合、出力側の出力インピーダンスと伝送路のインピーダンス（厳密には、受信側の入力インピーダンス及び伝送路の特性インピーダンス）とが整合していないと、反射が起こり信号波形が歪むことで、データ転送に支障をきたす。よって、出力ドライバ等の電気信号出力装置は、その出力インピーダンスを伝送路のインピーダンスとインピーダンス整合をとった上で、信号出力を高速に変化させる必要がある。
【０００４】
しかし、たとえインピーダンス整合がとれていたとしても、出力信号帯域が高速になると、誘電損失などによりエネルギーロスが起こる。それを前もって考慮して出力がスイッチングした時のデータの出力電圧振幅をあらかじめ強調しておくエンファシスという手法が用いられる。特許文献１には、エンファシス回路の構成が示されている。
【特許文献１】特開２００２−３２５０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、信号伝送速度のより一層の高速化にともない、静電保護用のトランジスタもしくはダイオードなどの容量や出力ノードの寄生容量などの充放電にかかる時間の影響により、出力信号の立ち上がり，立ち下がりを速めることは困難になってきている。また、特許文献１に記載のエンファシスは、高周波損失を補償するという目的で用いられ、信号の立ち上がり，立ち下がりを速くするという目的で用いられるわけではなく、実際、特許文献１に記載のエンファシスでは、出力信号の立ち上がり，立ち下がりをより一層速めるには限界がある。
【０００６】
本発明は、多レベルの振幅（多ビットの情報）の出力信号（多値信号）の立ち上がり，立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の発明は、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴としている。
【０００８】
また、請求項２記載の発明は、請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴としている。
【０００９】
また、請求項３記載の発明は、請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴としている。
【００１０】
また、請求項４記載の発明は、請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴としている。
【００１１】
また、請求項５記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴としている。
【００１２】
また、請求項６記載の発明は、請求項５記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴としている。
【００１３】
また、請求項７記載の発明は、請求項６記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成されていることを特徴としている。
【００１４】
また、請求項８記載の発明は、請求項５記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むｐ型電流源と、出力ノードからＧＮＤへ電流を吸い出すｎ型電流源と、ｐ型電流源と出力ノードとの間の補助スイッチングｐｃｈトランジスタと、ｎ型電流源と出力ノードとの間の補助スイッチングｎｃｈトランジスタとから構成されていることを特徴としている。
【００１５】
また、請求項９記載の発明は、請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴としている。
【００１６】
また、請求項１０記載の発明は、請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴としている。
【００１７】
また、請求項１１記載の発明は、請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴としている。
【００１８】
また、請求項１２記載の発明は、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられることを特徴としている。
【００１９】
また、請求項１３記載の発明は、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられることを特徴としている。
【発明の効果】
【００２０】
請求項１乃至請求項１１記載の発明によれば、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されているので、簡易な構成で多値信号伝送における出力信号（多値信号）の立ち上がり，立ち下がりを速くすることができ、高速に多値信号伝送を行うことが可能となる。
【００２１】
特に、請求項２記載の発明によれば、請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来る。
【００２２】
また、請求項３記載の発明によれば、請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有しているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来、出力に大きな容量を負荷することなく高速動作が可能となる。
【００２３】
また、請求項４記載の発明によれば、請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっており、この場合、例えば、ダミー回路部の合成抵抗値を大きくすることにより、ダミー回路部の消費電流を小さくすることが出来る。
【００２４】
また、請求項９記載の発明によれば、請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせるので、微小な（微細な）パルスを生成することなく、電気信号伝送における出力信号の立ち上がり，立ち下がりを速くすることができ、高速に信号伝送を行うことが可能となる。
【００２５】
また、請求項１０記載の発明によれば、請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されるので、簡易な構成で振幅方向に多値の信号を出力する出力装置を構成することが出来る。
【００２６】
また、請求項１１記載の発明によれば、請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、ＥＭＩ対策に効果がある。
【００２７】
また、請求項１２記載の発明によれば、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な半導体レーザ変調駆動装置を提供することが出来る。
【００２８】
また、請求項１３記載の発明によれば、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な画像形成装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。図１は本発明に係る電気信号出力装置の構成例を示す図である。図１を参照すると、この電気信号出力装置は、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号（すなわち、振幅方向に多値の信号（多値信号））を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し伝送路（出力ノード）に出力するスイッチング部１と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、前記スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有し、前記スイッチング補助部４は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されている。
【００３０】
ここで、伝送路のインピーダンスとは、厳密には、送信側から見込んだ伝送路及び受信側の入力インピーダンスを意味し、以下では、これを伝送路のインピーダンスと称す。
【００３１】
また、図１において、スイッチング補助部４は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部５と、電流スイッチング部５に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部６とを有している。
【００３２】
また、スイッチング補助データ生成部６は、ディレイ制御電圧を生成するディレイ制御電圧生成部７と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部８とを有している。
【００３３】
図２はスイッチング補助データ生成部６の具体的な構成例を示す図である。図２において、スイッチング補助データ生成部６は、ＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒと、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒ２とにより構成されている。
【００３４】
ここで、スイッチング補助データ生成部６のディレイ制御電圧生成部７は、ＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒと、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）とによって、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）として構成されている。
【００３５】
図３はＤＬＬの動作を説明するための図である。図３を参照すると、ＤＬＬでは、基本となるクロックをＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）の片方の入力に入力する。またその基本クロックよりも１／２周期遅れたクロックをＤｅｌａｙ Ｂｕｆｆｅｒに入力しその出力をＰＤのもう片方の入力に入力する。ここで、Ｄｅｌａｙ Ｂｕｆｆｅｒは、後述のディレイ制御電圧ｖｃｏｎｔの値により、遅延を制御することができるバッファである。また、ＰＤでは、入力された２入力の位相を比較し、片方が速ければｕｐ信号を出力し、もう片方が速ければｄｏｗｎ信号を出力する。そして、このｕｐ信号およびｄｏｗｎ信号をＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）に入力し、Ｄｅｌａｙ Ｂｕｆｆｅｒを制御するためのディレイ制御電圧ｖｃｏｎｔを出力する。ＣＰは、入力されたｕｐ信号およびｄｏｗｍ信号により、ディレイ制御電圧ｖｃｏｎｔを変化させる機能をもつ。よって、ＤＬＬでは、ＰＤへの入力クロックの位相が一致するような制御、つまりＤｅｌａｙ Ｂｕｆｆｅｒによって入力されたクロックを１／２周期だけ遅らせるような制御がなされる。
【００３６】
図４はＤｅｌａｙ Ｂｕｆｆｅｒの具体的な構成例を示す図であり、また、図５は図４で用いているディレイコントロールインバータの構成を示す図である。図４の例では、ディレイコントロールインバータを６段構成にした場合が示されている。また、図５を参照すると、ディレイコントロールインバータは、通常のインバータ構成にｎｃｈＴｒ，ｐｃｈＴｒをそれぞれ２段構成にし外側のトランジスタのゲートをディレイ制御電圧ｖｃｏｎｔでコントロールすることにより、電流源として用いている。電流源に流れる電流を多くすれば遅延時間は小さくなり、電流を少なくすれば遅延時間は大きくなる。このように、ディレイコントロールインバータでは、ディレイ制御電圧ｖｃｏｎｔを変化させることにより、ディレイコントロールインバータに流れる電流を変化させ、ｉｎからｏｕｔまでの遅延を変化させることが出来る。
【００３７】
また、スイッチング補助データ生成部６のディレイデータ生成部８は、図２において、Ｄｅｌａｙ Ｂｕｆｆｅｒ２で構成されている。
【００３８】
図６には、図４のＤｅｌａｙ Ｂｕｆｆｅｒに対するＤｅｌａｙ Ｂｕｆｆｅｒ２の具体的な構成例が示されている。図６のＤｅｌａｙ Ｂｕｆｆｅｒ２では、図５のディレイコントロールインバータを３段構成にしている。ここで、Ｄｅｌａｙ Ｂｕｆｆｅｒ２には、ディレイ制御電圧ｖｃｏｎｔとして、図２，図３のＤＬＬにおいて生成されたディレイ制御電圧ｖｃｏｎｔ（Ｄｅｌａｙ Ｂｕｆｆｅｒで１／２周期クロックを遅らせるｖｃｏｎｔ）を入力する。すると、Ｄｅｌａｙ Ｂｕｆｆｅｒ２におけるｉｎからｏｕｔへの遅延時間は、Ｄｅｌａｙ Ｂｕｆｆｅｒにおけるそれの半分の時間つまりクロックの１／４周期の遅延となる。また、ディレイコントロールインバータの段数を変えることで、遅延時間を変えることができる。Ｄｅｌａｙ Ｂｕｆｆｅｒ２における遅延時間をΔｄとして、後述の図７におけるスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータ、または、後述の図８におけるスイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータをＤｅｌａｙ Ｂｕｆｆｅｒ２を通すことにより、基準に対してΔｄ遅延したデータとして生成することが可能となる。
【００３９】
このようにして、最速クロックパルス幅よりも短いΔｄだけずれたデータ信号を生成することができる。
【００４０】
また、図７または図８は、電流スイッチング部５の具体的な構成例を示す図である。図７を参照すると、電流スイッチング部５は、出力ノードに補助的に電流を流し込むために、ｐ型電流源Ｉ５０と、図２のディレイデータ生成部８からのデータＤ１が入力するスイッチ用ｐｃｈトランジスタＴ５０とを備え、また、出力ノードから補助的に電流を吸い出すために、ｎ型電流源Ｉ５１と、図２のディレイデータ生成部８（Ｄｅｌａｙ Ｂｕｆｆｅｒ２）からのデータＤ２が入力するスイッチ用ｎｃｈトランジスタＴ５１とを備えている。
【００４１】
ここで、図７の構成では、スイッチ用ｎｃｈトランジスタＴ５１のゲートの方に、Ｄｅｌａｙ Ｂｕｆｆｅｒ２からのデータＤ１（反転データ）に対してΔｄだけ遅延したデータＤ２を入力させている。すなわち、スイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータＤ１よりもスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータＤ２をΔｄ遅らせている。この場合、スイッチ用ｐｃｈトランジスタＴ５０は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の流す電流は等しいとする。このようにするとき、図７において、期間ａでは、データＤ１がロウでｐｃｈトランジスタＴ５０がオンし、データＤ２がロウでｎｃｈトランジスタＴ５１はオフしているため、ｐ型電流源Ｉ５０が電流を流し込む（出力信号の立ち上がり期間）。また、期間ｂでは、データＤ１がロウでｐｃｈトランジスタＴ５０がオンし、データＤ２がハイでｎｃｈトランジスタＴ５１もオンしている。この場合、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の電流量は等しいため、電源電圧からＧＮＤへ電流が抜けて出力ノードに対する電荷の充放電はない（出力信号がハイ期間）。また期間ｃでは、データＤ１がハイでｐｃｈトランジスタＴ５０がオフし、データＤ２がハイでｎｃｈＴｒはオンしているため、ｎ型電流源Ｉ５１が電流を吸い出す（出力信号の立ち下がり期間）。また、期間ｄでは、データＤ１がハイ，データＤ２がロウで、ｐｃｈトランジスタＴ５０，ｎｃｈトランジスタＴ５１共にオフしているため、出力ノードに対する電荷の充放電はない（出力信号がロウ期間）。このようにすることにより、Δｄの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
【００４２】
また、図８を参照すると、電流スイッチング部５は、出力ノードに補助的に電流を流し込むために、ｐ型電流源Ｉ５０と、図２のディレイデータ生成部８（Ｄｅｌａｙ Ｂｕｆｆｅｒ２）からのデータＤ２が入力するスイッチ用ｐｃｈトランジスタＴ５０とを備え、また、出力ノードから補助的に電流を吸い出すために、ｎ型電流源Ｉ５１と、図２のディレイデータ生成部８からのデータＤ１が入力するスイッチ用ｎｃｈトランジスタＴ５１とを備えている。
【００４３】
ここで、図８の構成では、スイッチ用ｐｃｈトランジスタＴ５０のゲートの方に、Ｄｅｌａｙ Ｂｕｆｆｅｒ２からのデータＤ１に対してΔｄだけ遅延したデータＤ２（反転データ）を入力させている。すなわち、スイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータＤ１よりもスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータＤ２をΔｄ遅らせている。この場合は、スイッチ用ｐｃｈトランジスタＴ５０は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の流す電流は等しいとする。このようにするとき、図８において、期間ａでは、データＤ１がハイでｎｃｈトランジスタＴ５１がオンし、データＤ２がハイでｐｃｈトランジスタＴ５０はオフしているため、ｎ型電流源Ｉ５１が電流を吸い出す（出力信号の立ち下がり期間）。また、期間ｂでは、データＤ２がロウでｐｃｈトランジスタＴ５０がオンし、データＤ１がハイでｎｃｈトランジスタＴ５１もオンしている。この場合、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の電流量は等しいため、電源電圧からＧＮＤへ電流が抜けて出力ノードに対する電荷の充放電はない（出力信号がロウ期間）。また、期間ｃでは、データＤ１がロウでｎｃｈトランジスタＴ５１がオフし、データＤ２がロウでｐｃｈトランジスタＴ５０はオンしているため、ｐ型電流源Ｉ５０が電流を流し込む（出力信号の立ち上がり期間）。また、期間ｄでは、データＤ２がハイ，データＤ１がロウで、ｐｃｈトランジスタＴ５０，ｎｃｈトランジスタＴ５１共にオフしているため、出力ノードに対する電荷の充放電はない（出力信号がハイ期間）。このようにすることにより、Δｄの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
【００４４】
なお、図７と図８の違いは、出力信号がハイとロウのどちらの期間で、電源電圧からＧＮＤへの貫通電流を流すかの違いだけである。また、上記の例では、出力データは、１データパルス幅（１ＵＩ）ごとにデータ１，０が切り替わる場合について説明したが、図３乃至図６に示す仕方によって、あらゆるデータパターンにおいてそれ相応のスイッチ用トランジスタへの入力パターンを生成することができ、従って、あらゆるデータパターンに適応できる。
【００４５】
図９は、電流スイッチング部５が図７の構成となっている場合の動作（すなわち、出力信号波形がどのように改善するか）を説明するための図である。図９（ａ）はスイッチング補助部４が設けられていないときの（すなわち、出力ドライバのみを用いた時の）出力信号の波形である。この状態では、１つのデータパルス幅（１ＵＩ）で出力信号が完全にハイレベルもしくはロウレベルの電位までいききっておらず、ジッタが大きくなった場合に受信側で正確にデータを検出することが困難になってくる。そこで、図９（ｂ）のようにスイッチングし始めた時から時間Δｄの間だけ電流源Ｉ５０，Ｉ５１により補助電流を流したとすると、図９（ｃ）のように方形波に近い出力信号波形が得られることとなる。Δｄ期間の斜線の部分に対応する電荷量を補助電流が流すということである。ここで注意しなければいけないのは、Δｄが１つのデータパルス幅（１ＵＩ）と同じくらいの時間になった場合には、出力信号の振幅自体が大きくなってしまう可能性があるということである。Δｄが１ＵＩとなったときはエンファシス機能をもたせたことと同等ということになる。よって、Δｄはスイッチング時に出力信号が所望の電圧（振幅）に行ききるまでの時間よりも短くしておく必要がある。
【００４６】
通常そのシステムで最速のクロックのパルス幅よりもΔｄを短くすることはできず、また仮にできたとしてもそれだけΔｄが短いとスイッチや電流源が十分に応答できない可能性がある。すなわち、基本的にトランジスタのオンオフにはクロックを基準にしたパルスが用いられ、システム内で最速のクロックよりも細かい分解能でトランジスタを制御することは困難である。また、出力装置が単純なスイッチ回路である場合、出力インピーダンスＲと出力の付加容量Ｃとの積であるＣＲ時定数によってスイッチングスピードが決まってしまい、それ以上の高速化は出来ない。これらの解決方法として、本発明は極めて有用である。
【００４７】
すなわち、本発明によれば、上記の解決方法として、上述したように、ＤＬＬによって決まるディレイ制御電圧ｖｃｏｎｔをＤｅｌａｙ Ｂｕｆｆｅｒ２に入力することによりΔｄ遅延を生成し、スイッチ用トランジスタへ入力するデータＤ１，Ｄ２に遅延を持たせている。このデータＤ１，Ｄ２でスイッチ用トランジスタをオンオフさせることにより、出力信号の立ち上がり，立ち下がりを高速にすることが可能となる。
【００４８】
換言すれば、本発明では、基本的なデータによるスイッチングは出力ドライバで行い、出力ドライバだけでは負荷容量の影響で１データパルス幅（１ＵＩ）に対して十分速い立ち上がり，立ち下がり時間を達成できない場合に、補助的にスイッチング補助部４によりスイッチングの瞬間に電流を流し込んだり吸出したりする。こうすることにより、出力信号の高速化に対応している。
【００４９】
すなわち、本発明では、図１０の基本概念図に示すように、基本的には、出力ドライバと、電流源Ｐと、スイッチｐと、電流源Ｎと、スイッチｎとから構成されている。ここで、出力ドライバは、伝送路とのインピーダンス整合がとれたドライバであり、スイッチｐがオンすると電流源Ｐから出力ノードに電流を流し込み、スイッチｎがオンすると電流源Ｎで出力ノードから電流を吸い出す。この場合、データが変化する瞬間に電流を流し込んだり吸い出したりすることにより、高速なスイッチングが可能となり、出力信号の高速化が可能となる。また、電流の流し込み，吸い出しを電流源で行っていることにより、出力インピーダンスを変化させることなく補助電流を流すことが出来る（電流源の出力インピーダンスはハイインピーダンスである）。
【００５０】
また、図１１は図１のインピーダンス整合部２の構成を示す図である。なお、以下の説明（図１１，図１２の説明）では、インピーダンス整合部は、ＧＮＤに対して終端しているが、電源電圧Ｖｃｃに対して終端しても同様の効果が得られる。
【００５１】
図１１を参照すると、インピーダンス整合部２は、リファレンス電圧生成部１０と、リファレンス電圧生成部１０で生成された電圧によって制御される終端部１１とにより構成されている。
【００５２】
具体的に、終端部１１は、リファレンス電圧生成部１０によって生成された電圧に応じて抵抗値が可変となるように構成されている。
【００５３】
より具体的に、図１１のインピーダンス整合部２において、終端部１１は、抵抗及びインピーダンス整合用トランジスタを有し、また、リファレンス電圧生成部１０は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっている。
【００５４】
図１２は終端部１１およびリファレンス電圧生成部１０の具体的な構成例を示す図である。図１２を参照すると、終端部１１は、抵抗Ｒ３０とインピーダンス整合用トランジスタ（ＭＯＳトランジスタ）Ｔ３０とを直列に接続して構成されている。ここで、インピーダンス整合用トランジスタＴ３０は、ゲート電圧をＶｇｓ、ドレイン−ソース間電圧をＶｄｓ、閾値電圧をＶｔｈとするとき、Ｖｄｓ＜Ｖｇｓ−Ｖｔｈの範囲（トランジスタの線形領域）で動作させる。これにより、このトランジスタＴ３０を可変抵抗と見なすことが出来、このトランジスタＴ３０のゲート電圧をリファレンス電圧生成部１０で制御することにより、抵抗Ｒ３０とトランジスタＴ３０の合成抵抗を伝送路のインピーダンスと合うように設定することが出来る。
【００５５】
また、図１２において、リファレンス電圧生成部１０は、終端部１１と同じ構成のダミー回路部（ダミー抵抗Ｒ３１とダミートランジスタ（ＭＯＳトランジスタ）Ｔ３１とを直列接続した部分）と、ダミー回路部に電流源から基準電流を流したときの出力電圧が基準電圧に一致するように、ダミートランジスタＴ３１のゲート電圧を制御するオペアンプＯＰとにより構成されている。
【００５６】
ここで、ダミートランジスタＴ３１のゲート電圧は、インピーダンス整合用トランジスタＴ３０のゲートにも加わるようになっており、例えば、ダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズとを、終端部１１の抵抗Ｒ３０の抵抗値とインピーダンス整合用トランジスタＴ３０のサイズとに一致させることにより、インピーダンス整合用トランジスタＴ３０のゲート電圧を所定の値（すなわち、基準電流と基準電圧とによって決まる値）に設定することができる。換言すれば、リファレンス電圧生成部１０では、インピーダンス整合用トランジスタＴ３０のゲート電圧が所定の値となるように、基準電流，基準電圧を設定する。
【００５７】
なお、後述のように、ダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズとを、終端部１１の抵抗Ｒ３０とインピーダンス整合用トランジスタＴ３０のサイズとを異なるものにすることも可能である。
【００５８】
このような構成のインピーダンス整合部２の動作を説明する。リファレンス電圧生成部１０のダミー回路部に基準電流を流す。その時の出力電圧が、伝送路のインピーダンスと電流源の電流値とで決定される基準電圧に一致するように、オペアンプＯＰで制御している。すなわち、オペアンプＯＰの制御によってインピーダンス整合用トランジスタＴ３０のゲート電圧が所定の値となるように基準電流と基準電圧を設定するとき、この出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。実際の回路レイアウトにおいて、終端部１１とダミー回路部とをより近くに対称に配置することにより、終端部１１とダミー回路部との間のデバイスばらつきを抑制することが出来、実際の出力インピーダンスもしくは入力インピーダンスを伝送路のインピーダンスに合致させることが出来る。
【００５９】
なお、図１２において、ダミー回路部のダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズを終端部１１のそれとは変えて、ダミー回路部の合成抵抗値を終端部１１の合成抵抗値よりも大きくすることにより、電流源の電流値（すなわち、基準電流）を少なくすることが可能となる。ただし、この時、ダミー回路部のダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のソース・ドレイン間抵抗値との比率を終端部１１の抵抗Ｒ３０の抵抗値とトランジスタＴ３０のソース・ドレイン間抵抗値との比率と同じになるようにしなければならない。
【００６０】
図１３は、本発明のインピーダンス整合部を適用した出力ドライバの具体的な構成例を示す図である。図１３において、スイッチング部１は、インバータの構成になっており、また、上述した本発明のインピーダンス整合部２は、スイッチング部１のｐｃｈ側，ｎｃｈ側のそれぞれに設けられている。すなわち、スイッチング部１は、ｐｃｈスイッチング用トランジスタＴ２０とｎｃｈスイッチング用トランジスタＴ２１とが接続されて構成されている。そして、ｐｃｈスイッチング用トランジスタＴ２０に上述したようなインピーダンス整合部がｐｃｈ側のインピーダンス整合部として接続され、また、ｎｃｈスイッチング用トランジスタＴ２１に上述したようなインピーダンス整合部がｐｃｈ側のインピーダンス整合部として接続されている。なお、図１２では、インピーダンス整合部２の終端部１１に抵抗Ｒ３０を含ませているが、この抵抗Ｒ３０は、スイッチング部１を図１３の構成のものにするときに、ｐｃｈスイッチング用トランジスタＴ２０あるいはｎｃｈスイッチング用トランジスタＴ２１と直列に接続されてインバータとしての機能を有している。従って、抵抗Ｒ３０は、厳密には、インピーダンス整合部２ではなく、スイッチング部１に属するものである。すなわち、インピーダンス整合部２としての機能は、主にインピーダンス整合用トランジスタＴ３０が備えており、これが図１３において、ｐｃｈ側，ｎｃｈ側のそれぞれに設けられていることによって、出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。
【００６１】
ところで、本発明では、インピーダンス整合部２が具体的には図１１の構成となっていることによって（すなわち、インピーダンス整合部２が、リファレンス電圧生成部１０と、リファレンス電圧生成部１０で生成された電圧によって制御される終端部１１とにより構成され、終端部１１が抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部１０がオペアンプを有し、該オペアンプによってリファレンス電圧を生成してインピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることによって）、コントローラが不要であり、また、トランジスタの温度変化等に追従してリアルタイムにインピーダンス整合をとることができる。すなわち、初期設定時などにおいてキャリブレーション（較正）期間にのみインピーダンス整合をとるときには、その後のトランジスタの温度変化等によってインピーダンス整合がとれなくなる状態となることがあるが、本発明では、リアルタイムにインピーダンス整合をとることができるので、初期設定時などにおいてキャリブレーション（較正）期間にのみインピーダンス整合をとる場合の問題を克服できる。
【００６２】
なお、図１３の例では、スイッチング部１はインバータの構成になっているが、これのかわりに、スイッチング部１を、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものにすることもできる。
【００６３】
図１４はスイッチング部１が正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている場合の構成例を示す図である。
【００６４】
図１４を参照すると、スイッチング部１は、ｐｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ１，Ｔ２と、ｐｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ１，Ｔ２側の抵抗Ｒ１，Ｒ２と、ｎｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ３，Ｔ４と、ｎｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ３，Ｔ４側の抵抗Ｒ３，Ｒ４と、出力端子Ｔｘｐ，Ｔｘｍとにより構成されており、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている。
【００６５】
ここで、ｐｃｈトランジスタＴ１，Ｔ２，ｎｃｈトランジスタＴ３，Ｔ４は、スイッチトランジスタとして機能し、データ１を入力してｐｃｈトランジスタＴ１，ｎｃｈトランジスタＴ４だけをオンすることで、図１５に示すような回路となり、図１７に示すようなデータ１の正転出力及び反転出力を出力信号として生成，出力することができ、また、データ０を入力してｐｃｈトランジスタＴ２，ｎｃｈトランジスタＴ３だけをオンすることで、図１６に示すような回路となり、図１７に示すようなデータ０の正転出力及び反転出力を出力信号として生成，出力することが可能になっている。
【００６６】
このように、スイッチング部１は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、ＥＭＩ対策に効果がある。
【００６７】
以上の説明は、出力がハイかロウかだけの１ビット出力（２値レベル）の出力部についての説明である。本発明の電気信号出力装置は、具体的には、図１８に示すような構成とすることによって、出力振幅を変化させその振幅値に情報を持たせることにより、多ビットの情報を一度に伝送することが可能となる。
【００６８】
すなわち、図１８は本発明の電気信号出力装置の具体的な構成例を示す図である。また、図１９は、図１８のあるビット（ｍビット）の出力部の概略を示す図である。図１９において、ｍビット用出力ドライバに上述したような（図２のような）スイッチング部１，インピーダンス整合部２，制御手段３が含まれている。図１８のようにｎビット出力では、ｎ個の出力部を並列に接続することにより構成される。ここで、このｎ個の出力部の合成インピーダンスを伝送路のインピーダンスと一致するようにする。また、それぞれの出力部の内部のスイッチング部は常に図１０におけるｎｃｈトランジスタ側かｐｃｈトランジスタ側のいずれか一方がオンしており、その時の出力インピーダンスは、１ビット目をＲとすると、２ビット目は２Ｒとし、ｎビット目は２（ｎ−１）×Ｒとなる。こうして出力部によって重み付けすることにより、データに対応してハイにするビット，ロウにするビットを選択して、振幅方向に多値の出力を得ることが出来る。
【００６９】
図２０は、図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。なお、図２０では、ｎが２であるとしている。すなわち、説明を簡単にするため、１ビット目，２ビット目の２個の出力部が設けられているとしている。また、図２０では、簡単のため、２個の各出力部について、スイッチング部１およびインピーダンス整合部２の概略構成が図示されている。
【００７０】
図２０を参照すると、１ビット目の出力部は、ｐｃｈトランジスタ側に、スイッチトランジスタとして機能するｐｃｈトランジスタと、抵抗値がＲのインピーダンスとが接続され、また、ｎｃｈトランジスタ側に、スイッチトランジスタとして機能するｎｃｈトランジスタと、抵抗値がＲのインピーダンスとが接続されており、ｐｃｈトランジスタのゲートとｎｃｈトランジスタのゲートとにスイッチデータＩ０が加わるようになっている。
【００７１】
また、２ビット目の出力部は、ｐｃｈトランジスタ側に、スイッチトランジスタとして機能するｐｃｈトランジスタと、抵抗値が２Ｒのインピーダンスとが接続され、また、ｎｃｈトランジスタ側に、スイッチトランジスタとして機能するｎｃｈトランジスタと、抵抗値が２Ｒのインピーダンスとが接続されており、ｐｃｈトランジスタのゲートとｎｃｈトランジスタのゲートとにスイッチデータＩ１が加わるようになっている。そして、１ビット目の出力部の出力端子，２ビット目の出力部の出力端子は伝送路に接続されている。
【００７２】
いま、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，０）が加わったとき、また、（０，１）が加わったとき、また、（１，０）が加わったとき、また、（１，１）が加わったときの１ビット目の出力部と２ビット目の出力部との合成インピーダンスＲＲを考える。
【００７３】
図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，０）が加わったときには、１ビット目の出力部，２ビット目の出力部の両方においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになるので、図２０は実質的に図２１に示すような回路となる。すなわち、１ビット目の出力部のｐｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｐｃｈトランジスタ側の抵抗２Ｒとが並列に接続されたものとなる。
【００７４】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，１）が加わったときには、１ビット目の出力部においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになり、２ビット目の出力部においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになるので、図２０は実質的に図２２に示すような回路となる。すなわち、１ビット目の出力部のｐｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｎｃｈトランジスタ側の抵抗２Ｒとが接続されたものとなる。
【００７５】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（１，０）が加わったときには、１ビット目の出力部においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになり、２ビット目の出力部においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになるので、図２０は実質的に図２３に示すような回路となる。すなわち、１ビット目の出力部のｎｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｐｃｈトランジスタ側の抵抗２Ｒとが接続されたものとなる。
【００７６】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（１，１）が加わったときには、１ビット目の出力部，２ビット目の出力部の両方においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになるので、図２０は実質的に図２４に示すような回路となる。すなわち、１ビット目の出力部のｎｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｎｃｈトランジスタ側の抵抗２Ｒとが並列に接続されたものとなる。
【００７７】
図２１，図２２，図２３，図２４から、１ビット目の出力部と２ビット目の出力部との合成インピーダンスＲＲは、スイッチデータＩ０，Ｉ１が（０，０），（０，１），（１，０），（１，１）のように変化するとき、段階的に徐々に変化することがわかる。
【００７８】
従って、図２０のように１ビット目，２ビット目の２個の出力部が設けられており、それぞれの抵抗がＲ，２Ｒである場合、伝送路への出力信号は、図２５に示すように、スイッチデータＩ０，Ｉ１が（０，０），（０，１），（１，０），（１，１）のように変化するとき、振幅方向に多値（図２０の場合には、４値）のものとなる。
【００７９】
このように、１ビット目，２ビット目の２個の出力部が設けられている場合、振幅方向に４値の出力を得ることができ、また、図１８のように、１ビット目〜ｎビット目の出力部が設けられている場合には、振幅方向に２ｎ値の出力信号を得ることができる。
【００８０】
このようにして、本発明では、振幅方向に多値の出力信号を得ることが出来る。すなわち、時間方向に高速化するだけではなく、振幅方向に情報を持たせ一度に多ビットの情報を出力することができる。
【００８１】
また、本発明では、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、上述した電気信号出力装置を用いることができる。
【００８２】
図２６は本発明の電気信号出力装置を半導体レーザ駆動変調装置に適用した場合の構成例を示す図である。半導体レーザ駆動部と半導体レーザ変調部とを別々の集積回路で構成した場合、その集積回路間での信号伝送が必要となる。この時、半導体レーザ制御部の出力部に上述した本発明の電気信号出力装置を適用することにより、反射の少ない信号を正確に高速に伝送することが可能となる。
【００８３】
また、本発明では、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、上述した電気信号出力装置、または、半導体レーザ変調駆動装置を用いることができる。
【００８４】
図２７は、ラスター走査型画像形成装置のシステム構成例を示す図である。図２７において、ＬＤ変調信号生成部で生成されたＬＤ変調信号は、半導体レーザ駆動回路に入力され，半導体レーザの光を変調する。変調されたレーザ光は、コリメータレンズ，シリンダーレンズを介してポリゴンミラーに入力され、ポリゴンミラーにより偏向され、ｆθレンズを介して感光体に入射される。書き込み開始位置は、水平同期センサにより検出され、画像処理及びＬＤ変調信号生成部に入力され、水平同期信号と画像信号に従い、ＬＤ変調信号が出力される。なお、図２７において、書込み制御信号生成部は、単に画像データを生成するだけでなく、書込み制御信号、例えば主走査方向や副走査方向のカウンタ等の機能も有している為、画像データ生成部ではなく、書込み制御信号生成部としている。
【００８５】
図２７の画像形成装置において、例えば画像クロック生成部及びパルス生成部からＬＤ駆動部への変調信号の伝送に本発明の電気信号出力装置を適用することが出来る。これにより、変調信号を反射を少なく正確に高速に伝送することが可能となる。
【００８６】
このように、本発明は、集積回路間もしくはＰＣＢボード間の伝送において、信号の立ち上がり立ち下がり時間を速くし高速化に対応した電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することができる。
【００８７】
また、一例として、図２８に示すように、伝送路において、送信側と受信側は、ＤＣカットコンデンサでＤＣカットされている構成にすることもできる。ただし、ＤＣカットコンデンサは信号成分は通過するのに十分大きな容量とする。また、図２８ではＧＮＤに対して終端しているが、電源電圧に対して終端しても同様の効果が得られる。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る電気信号出力装置の構成例を示す図である。
【図２】図１のスイッチング補助データ生成部の具体的な構成例を示す図である。
【図３】ＤＬＬの動作を説明するための図である。
【図４】Ｄｅｌａｙ Ｂｕｆｆｅｒの具体的な構成例を示す図である。
【図５】図４で用いているディレイコントロールインバータの構成を示す図である。
【図６】図４のＤｅｌａｙ Ｂｕｆｆｅｒに対するＤｅｌａｙ Ｂｕｆｆｅｒ２の具体的な構成例を示す図である。
【図７】電流スイッチング部５の具体的な構成例を示す図である。
【図８】電流スイッチング部５の具体的な構成例を示す図である。
【図９】電流スイッチング部５が図７の構成となっている場合の動作を説明するための図である。
【図１０】本発明の基本概念を示す図である。
【図１１】図１のインピーダンス整合部２の構成を示す図である。
【図１２】終端部１１およびリファレンス電圧生成部１０の具体的な構成例を示す図である。
【図１３】本発明のインピーダンス整合部を適用した出力ドライバの具体的な構成例を示す図である。
【図１４】スイッチング部１が正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている場合の構成例を示す図である。
【図１５】図１４のスイッチング部を説明するための図である。
【図１６】図４のスイッチング部を説明するための図である。
【図１７】図１４のスイッチング部を説明するための図である。
【図１８】本発明の電気信号出力装置の具体的な構成例を示す図である。
【図１９】図１８のあるビット（ｍビット）の出力部の概略を示す図である。
【図２０】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２１】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２２】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２３】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２４】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２５】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２６】本発明の電気信号出力装置を半導体レーザ駆動変調装置に適用した場合の構成例を示す図である。
【図２７】ラスター走査型画像形成装置のシステム構成例を示す図である。
【図２８】伝送路にＤＣカットコンデンサを設ける一例を示す図である。
【符号の説明】
【００８９】
１ スイッチング部
２ インピーダンス整合部
４ スイッチング補助部
５ 電流スイッチング部
６ スイッチング補助データ生成部
７ ディレイ制御電圧生成部
８ ディレイデータ生成部
【技術分野】
【０００１】
本発明は、電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置に関する。
【背景技術】
【０００２】
集積回路の出力ドライバ等の電気信号出力装置の出力信号帯域は、集積回路の微細化による高速化、及び信号伝送方式のシリアル化などに伴い、劇的に高速になってきている。出力信号帯域の高速化に伴って、出力ドライバ等の電気信号出力装置には多くの要求事項が求められてきている。
【０００３】
すなわち、１つのデータパルス幅（１ＵＩ）が短くなる場合、信号波形の立ち上がり、立ち下がりが遅いと、また、基準クロックのジッタが大きくなると、データを正確に転送することが困難になってくる。そのため、出力ドライバ等の電気信号出力装置としては、出力信号の立ち上がり、立ち下がりをなるべく速くし、出力信号の波形を方形波に近づける必要がある。ただし、出力信号の含む周波数成分が速くなる場合、出力側の出力インピーダンスと伝送路のインピーダンス（厳密には、受信側の入力インピーダンス及び伝送路の特性インピーダンス）とが整合していないと、反射が起こり信号波形が歪むことで、データ転送に支障をきたす。よって、出力ドライバ等の電気信号出力装置は、その出力インピーダンスを伝送路のインピーダンスとインピーダンス整合をとった上で、信号出力を高速に変化させる必要がある。
【０００４】
しかし、たとえインピーダンス整合がとれていたとしても、出力信号帯域が高速になると、誘電損失などによりエネルギーロスが起こる。それを前もって考慮して出力がスイッチングした時のデータの出力電圧振幅をあらかじめ強調しておくエンファシスという手法が用いられる。特許文献１には、エンファシス回路の構成が示されている。
【特許文献１】特開２００２−３２５０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、信号伝送速度のより一層の高速化にともない、静電保護用のトランジスタもしくはダイオードなどの容量や出力ノードの寄生容量などの充放電にかかる時間の影響により、出力信号の立ち上がり，立ち下がりを速めることは困難になってきている。また、特許文献１に記載のエンファシスは、高周波損失を補償するという目的で用いられ、信号の立ち上がり，立ち下がりを速くするという目的で用いられるわけではなく、実際、特許文献１に記載のエンファシスでは、出力信号の立ち上がり，立ち下がりをより一層速めるには限界がある。
【０００６】
本発明は、多レベルの振幅（多ビットの情報）の出力信号（多値信号）の立ち上がり，立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の発明は、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴としている。
【０００８】
また、請求項２記載の発明は、請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴としている。
【０００９】
また、請求項３記載の発明は、請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴としている。
【００１０】
また、請求項４記載の発明は、請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴としている。
【００１１】
また、請求項５記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴としている。
【００１２】
また、請求項６記載の発明は、請求項５記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴としている。
【００１３】
また、請求項７記載の発明は、請求項６記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成されていることを特徴としている。
【００１４】
また、請求項８記載の発明は、請求項５記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むｐ型電流源と、出力ノードからＧＮＤへ電流を吸い出すｎ型電流源と、ｐ型電流源と出力ノードとの間の補助スイッチングｐｃｈトランジスタと、ｎ型電流源と出力ノードとの間の補助スイッチングｎｃｈトランジスタとから構成されていることを特徴としている。
【００１５】
また、請求項９記載の発明は、請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴としている。
【００１６】
また、請求項１０記載の発明は、請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴としている。
【００１７】
また、請求項１１記載の発明は、請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴としている。
【００１８】
また、請求項１２記載の発明は、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられることを特徴としている。
【００１９】
また、請求項１３記載の発明は、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられることを特徴としている。
【発明の効果】
【００２０】
請求項１乃至請求項１１記載の発明によれば、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されているので、簡易な構成で多値信号伝送における出力信号（多値信号）の立ち上がり，立ち下がりを速くすることができ、高速に多値信号伝送を行うことが可能となる。
【００２１】
特に、請求項２記載の発明によれば、請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来る。
【００２２】
また、請求項３記載の発明によれば、請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有しているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来、出力に大きな容量を負荷することなく高速動作が可能となる。
【００２３】
また、請求項４記載の発明によれば、請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっており、この場合、例えば、ダミー回路部の合成抵抗値を大きくすることにより、ダミー回路部の消費電流を小さくすることが出来る。
【００２４】
また、請求項９記載の発明によれば、請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせるので、微小な（微細な）パルスを生成することなく、電気信号伝送における出力信号の立ち上がり，立ち下がりを速くすることができ、高速に信号伝送を行うことが可能となる。
【００２５】
また、請求項１０記載の発明によれば、請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されるので、簡易な構成で振幅方向に多値の信号を出力する出力装置を構成することが出来る。
【００２６】
また、請求項１１記載の発明によれば、請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、ＥＭＩ対策に効果がある。
【００２７】
また、請求項１２記載の発明によれば、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な半導体レーザ変調駆動装置を提供することが出来る。
【００２８】
また、請求項１３記載の発明によれば、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な画像形成装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。図１は本発明に係る電気信号出力装置の構成例を示す図である。図１を参照すると、この電気信号出力装置は、シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号（すなわち、振幅方向に多値の信号（多値信号））を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し伝送路（出力ノード）に出力するスイッチング部１と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、前記スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有し、前記スイッチング補助部４は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されている。
【００３０】
ここで、伝送路のインピーダンスとは、厳密には、送信側から見込んだ伝送路及び受信側の入力インピーダンスを意味し、以下では、これを伝送路のインピーダンスと称す。
【００３１】
また、図１において、スイッチング補助部４は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部５と、電流スイッチング部５に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部６とを有している。
【００３２】
また、スイッチング補助データ生成部６は、ディレイ制御電圧を生成するディレイ制御電圧生成部７と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部８とを有している。
【００３３】
図２はスイッチング補助データ生成部６の具体的な構成例を示す図である。図２において、スイッチング補助データ生成部６は、ＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒと、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒ２とにより構成されている。
【００３４】
ここで、スイッチング補助データ生成部６のディレイ制御電圧生成部７は、ＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）と、Ｄｅｌａｙ Ｂｕｆｆｅｒと、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）とによって、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）として構成されている。
【００３５】
図３はＤＬＬの動作を説明するための図である。図３を参照すると、ＤＬＬでは、基本となるクロックをＰＤ（Ｐｈａｓｅ Ｄｉｔｅｃｔｅｒ）の片方の入力に入力する。またその基本クロックよりも１／２周期遅れたクロックをＤｅｌａｙ Ｂｕｆｆｅｒに入力しその出力をＰＤのもう片方の入力に入力する。ここで、Ｄｅｌａｙ Ｂｕｆｆｅｒは、後述のディレイ制御電圧ｖｃｏｎｔの値により、遅延を制御することができるバッファである。また、ＰＤでは、入力された２入力の位相を比較し、片方が速ければｕｐ信号を出力し、もう片方が速ければｄｏｗｎ信号を出力する。そして、このｕｐ信号およびｄｏｗｎ信号をＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）に入力し、Ｄｅｌａｙ Ｂｕｆｆｅｒを制御するためのディレイ制御電圧ｖｃｏｎｔを出力する。ＣＰは、入力されたｕｐ信号およびｄｏｗｍ信号により、ディレイ制御電圧ｖｃｏｎｔを変化させる機能をもつ。よって、ＤＬＬでは、ＰＤへの入力クロックの位相が一致するような制御、つまりＤｅｌａｙ Ｂｕｆｆｅｒによって入力されたクロックを１／２周期だけ遅らせるような制御がなされる。
【００３６】
図４はＤｅｌａｙ Ｂｕｆｆｅｒの具体的な構成例を示す図であり、また、図５は図４で用いているディレイコントロールインバータの構成を示す図である。図４の例では、ディレイコントロールインバータを６段構成にした場合が示されている。また、図５を参照すると、ディレイコントロールインバータは、通常のインバータ構成にｎｃｈＴｒ，ｐｃｈＴｒをそれぞれ２段構成にし外側のトランジスタのゲートをディレイ制御電圧ｖｃｏｎｔでコントロールすることにより、電流源として用いている。電流源に流れる電流を多くすれば遅延時間は小さくなり、電流を少なくすれば遅延時間は大きくなる。このように、ディレイコントロールインバータでは、ディレイ制御電圧ｖｃｏｎｔを変化させることにより、ディレイコントロールインバータに流れる電流を変化させ、ｉｎからｏｕｔまでの遅延を変化させることが出来る。
【００３７】
また、スイッチング補助データ生成部６のディレイデータ生成部８は、図２において、Ｄｅｌａｙ Ｂｕｆｆｅｒ２で構成されている。
【００３８】
図６には、図４のＤｅｌａｙ Ｂｕｆｆｅｒに対するＤｅｌａｙ Ｂｕｆｆｅｒ２の具体的な構成例が示されている。図６のＤｅｌａｙ Ｂｕｆｆｅｒ２では、図５のディレイコントロールインバータを３段構成にしている。ここで、Ｄｅｌａｙ Ｂｕｆｆｅｒ２には、ディレイ制御電圧ｖｃｏｎｔとして、図２，図３のＤＬＬにおいて生成されたディレイ制御電圧ｖｃｏｎｔ（Ｄｅｌａｙ Ｂｕｆｆｅｒで１／２周期クロックを遅らせるｖｃｏｎｔ）を入力する。すると、Ｄｅｌａｙ Ｂｕｆｆｅｒ２におけるｉｎからｏｕｔへの遅延時間は、Ｄｅｌａｙ Ｂｕｆｆｅｒにおけるそれの半分の時間つまりクロックの１／４周期の遅延となる。また、ディレイコントロールインバータの段数を変えることで、遅延時間を変えることができる。Ｄｅｌａｙ Ｂｕｆｆｅｒ２における遅延時間をΔｄとして、後述の図７におけるスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータ、または、後述の図８におけるスイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータをＤｅｌａｙ Ｂｕｆｆｅｒ２を通すことにより、基準に対してΔｄ遅延したデータとして生成することが可能となる。
【００３９】
このようにして、最速クロックパルス幅よりも短いΔｄだけずれたデータ信号を生成することができる。
【００４０】
また、図７または図８は、電流スイッチング部５の具体的な構成例を示す図である。図７を参照すると、電流スイッチング部５は、出力ノードに補助的に電流を流し込むために、ｐ型電流源Ｉ５０と、図２のディレイデータ生成部８からのデータＤ１が入力するスイッチ用ｐｃｈトランジスタＴ５０とを備え、また、出力ノードから補助的に電流を吸い出すために、ｎ型電流源Ｉ５１と、図２のディレイデータ生成部８（Ｄｅｌａｙ Ｂｕｆｆｅｒ２）からのデータＤ２が入力するスイッチ用ｎｃｈトランジスタＴ５１とを備えている。
【００４１】
ここで、図７の構成では、スイッチ用ｎｃｈトランジスタＴ５１のゲートの方に、Ｄｅｌａｙ Ｂｕｆｆｅｒ２からのデータＤ１（反転データ）に対してΔｄだけ遅延したデータＤ２を入力させている。すなわち、スイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータＤ１よりもスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータＤ２をΔｄ遅らせている。この場合、スイッチ用ｐｃｈトランジスタＴ５０は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の流す電流は等しいとする。このようにするとき、図７において、期間ａでは、データＤ１がロウでｐｃｈトランジスタＴ５０がオンし、データＤ２がロウでｎｃｈトランジスタＴ５１はオフしているため、ｐ型電流源Ｉ５０が電流を流し込む（出力信号の立ち上がり期間）。また、期間ｂでは、データＤ１がロウでｐｃｈトランジスタＴ５０がオンし、データＤ２がハイでｎｃｈトランジスタＴ５１もオンしている。この場合、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の電流量は等しいため、電源電圧からＧＮＤへ電流が抜けて出力ノードに対する電荷の充放電はない（出力信号がハイ期間）。また期間ｃでは、データＤ１がハイでｐｃｈトランジスタＴ５０がオフし、データＤ２がハイでｎｃｈＴｒはオンしているため、ｎ型電流源Ｉ５１が電流を吸い出す（出力信号の立ち下がり期間）。また、期間ｄでは、データＤ１がハイ，データＤ２がロウで、ｐｃｈトランジスタＴ５０，ｎｃｈトランジスタＴ５１共にオフしているため、出力ノードに対する電荷の充放電はない（出力信号がロウ期間）。このようにすることにより、Δｄの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
【００４２】
また、図８を参照すると、電流スイッチング部５は、出力ノードに補助的に電流を流し込むために、ｐ型電流源Ｉ５０と、図２のディレイデータ生成部８（Ｄｅｌａｙ Ｂｕｆｆｅｒ２）からのデータＤ２が入力するスイッチ用ｐｃｈトランジスタＴ５０とを備え、また、出力ノードから補助的に電流を吸い出すために、ｎ型電流源Ｉ５１と、図２のディレイデータ生成部８からのデータＤ１が入力するスイッチ用ｎｃｈトランジスタＴ５１とを備えている。
【００４３】
ここで、図８の構成では、スイッチ用ｐｃｈトランジスタＴ５０のゲートの方に、Ｄｅｌａｙ Ｂｕｆｆｅｒ２からのデータＤ１に対してΔｄだけ遅延したデータＤ２（反転データ）を入力させている。すなわち、スイッチ用ｐｃｈトランジスタＴ５０のゲートに入力するデータＤ１よりもスイッチ用ｎｃｈトランジスタＴ５１のゲートに入力するデータＤ２をΔｄ遅らせている。この場合は、スイッチ用ｐｃｈトランジスタＴ５０は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の流す電流は等しいとする。このようにするとき、図８において、期間ａでは、データＤ１がハイでｎｃｈトランジスタＴ５１がオンし、データＤ２がハイでｐｃｈトランジスタＴ５０はオフしているため、ｎ型電流源Ｉ５１が電流を吸い出す（出力信号の立ち下がり期間）。また、期間ｂでは、データＤ２がロウでｐｃｈトランジスタＴ５０がオンし、データＤ１がハイでｎｃｈトランジスタＴ５１もオンしている。この場合、ｐ型電流源Ｉ５０とｎ型電流源Ｉ５１の電流量は等しいため、電源電圧からＧＮＤへ電流が抜けて出力ノードに対する電荷の充放電はない（出力信号がロウ期間）。また、期間ｃでは、データＤ１がロウでｎｃｈトランジスタＴ５１がオフし、データＤ２がロウでｐｃｈトランジスタＴ５０はオンしているため、ｐ型電流源Ｉ５０が電流を流し込む（出力信号の立ち上がり期間）。また、期間ｄでは、データＤ２がハイ，データＤ１がロウで、ｐｃｈトランジスタＴ５０，ｎｃｈトランジスタＴ５１共にオフしているため、出力ノードに対する電荷の充放電はない（出力信号がハイ期間）。このようにすることにより、Δｄの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
【００４４】
なお、図７と図８の違いは、出力信号がハイとロウのどちらの期間で、電源電圧からＧＮＤへの貫通電流を流すかの違いだけである。また、上記の例では、出力データは、１データパルス幅（１ＵＩ）ごとにデータ１，０が切り替わる場合について説明したが、図３乃至図６に示す仕方によって、あらゆるデータパターンにおいてそれ相応のスイッチ用トランジスタへの入力パターンを生成することができ、従って、あらゆるデータパターンに適応できる。
【００４５】
図９は、電流スイッチング部５が図７の構成となっている場合の動作（すなわち、出力信号波形がどのように改善するか）を説明するための図である。図９（ａ）はスイッチング補助部４が設けられていないときの（すなわち、出力ドライバのみを用いた時の）出力信号の波形である。この状態では、１つのデータパルス幅（１ＵＩ）で出力信号が完全にハイレベルもしくはロウレベルの電位までいききっておらず、ジッタが大きくなった場合に受信側で正確にデータを検出することが困難になってくる。そこで、図９（ｂ）のようにスイッチングし始めた時から時間Δｄの間だけ電流源Ｉ５０，Ｉ５１により補助電流を流したとすると、図９（ｃ）のように方形波に近い出力信号波形が得られることとなる。Δｄ期間の斜線の部分に対応する電荷量を補助電流が流すということである。ここで注意しなければいけないのは、Δｄが１つのデータパルス幅（１ＵＩ）と同じくらいの時間になった場合には、出力信号の振幅自体が大きくなってしまう可能性があるということである。Δｄが１ＵＩとなったときはエンファシス機能をもたせたことと同等ということになる。よって、Δｄはスイッチング時に出力信号が所望の電圧（振幅）に行ききるまでの時間よりも短くしておく必要がある。
【００４６】
通常そのシステムで最速のクロックのパルス幅よりもΔｄを短くすることはできず、また仮にできたとしてもそれだけΔｄが短いとスイッチや電流源が十分に応答できない可能性がある。すなわち、基本的にトランジスタのオンオフにはクロックを基準にしたパルスが用いられ、システム内で最速のクロックよりも細かい分解能でトランジスタを制御することは困難である。また、出力装置が単純なスイッチ回路である場合、出力インピーダンスＲと出力の付加容量Ｃとの積であるＣＲ時定数によってスイッチングスピードが決まってしまい、それ以上の高速化は出来ない。これらの解決方法として、本発明は極めて有用である。
【００４７】
すなわち、本発明によれば、上記の解決方法として、上述したように、ＤＬＬによって決まるディレイ制御電圧ｖｃｏｎｔをＤｅｌａｙ Ｂｕｆｆｅｒ２に入力することによりΔｄ遅延を生成し、スイッチ用トランジスタへ入力するデータＤ１，Ｄ２に遅延を持たせている。このデータＤ１，Ｄ２でスイッチ用トランジスタをオンオフさせることにより、出力信号の立ち上がり，立ち下がりを高速にすることが可能となる。
【００４８】
換言すれば、本発明では、基本的なデータによるスイッチングは出力ドライバで行い、出力ドライバだけでは負荷容量の影響で１データパルス幅（１ＵＩ）に対して十分速い立ち上がり，立ち下がり時間を達成できない場合に、補助的にスイッチング補助部４によりスイッチングの瞬間に電流を流し込んだり吸出したりする。こうすることにより、出力信号の高速化に対応している。
【００４９】
すなわち、本発明では、図１０の基本概念図に示すように、基本的には、出力ドライバと、電流源Ｐと、スイッチｐと、電流源Ｎと、スイッチｎとから構成されている。ここで、出力ドライバは、伝送路とのインピーダンス整合がとれたドライバであり、スイッチｐがオンすると電流源Ｐから出力ノードに電流を流し込み、スイッチｎがオンすると電流源Ｎで出力ノードから電流を吸い出す。この場合、データが変化する瞬間に電流を流し込んだり吸い出したりすることにより、高速なスイッチングが可能となり、出力信号の高速化が可能となる。また、電流の流し込み，吸い出しを電流源で行っていることにより、出力インピーダンスを変化させることなく補助電流を流すことが出来る（電流源の出力インピーダンスはハイインピーダンスである）。
【００５０】
また、図１１は図１のインピーダンス整合部２の構成を示す図である。なお、以下の説明（図１１，図１２の説明）では、インピーダンス整合部は、ＧＮＤに対して終端しているが、電源電圧Ｖｃｃに対して終端しても同様の効果が得られる。
【００５１】
図１１を参照すると、インピーダンス整合部２は、リファレンス電圧生成部１０と、リファレンス電圧生成部１０で生成された電圧によって制御される終端部１１とにより構成されている。
【００５２】
具体的に、終端部１１は、リファレンス電圧生成部１０によって生成された電圧に応じて抵抗値が可変となるように構成されている。
【００５３】
より具体的に、図１１のインピーダンス整合部２において、終端部１１は、抵抗及びインピーダンス整合用トランジスタを有し、また、リファレンス電圧生成部１０は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっている。
【００５４】
図１２は終端部１１およびリファレンス電圧生成部１０の具体的な構成例を示す図である。図１２を参照すると、終端部１１は、抵抗Ｒ３０とインピーダンス整合用トランジスタ（ＭＯＳトランジスタ）Ｔ３０とを直列に接続して構成されている。ここで、インピーダンス整合用トランジスタＴ３０は、ゲート電圧をＶｇｓ、ドレイン−ソース間電圧をＶｄｓ、閾値電圧をＶｔｈとするとき、Ｖｄｓ＜Ｖｇｓ−Ｖｔｈの範囲（トランジスタの線形領域）で動作させる。これにより、このトランジスタＴ３０を可変抵抗と見なすことが出来、このトランジスタＴ３０のゲート電圧をリファレンス電圧生成部１０で制御することにより、抵抗Ｒ３０とトランジスタＴ３０の合成抵抗を伝送路のインピーダンスと合うように設定することが出来る。
【００５５】
また、図１２において、リファレンス電圧生成部１０は、終端部１１と同じ構成のダミー回路部（ダミー抵抗Ｒ３１とダミートランジスタ（ＭＯＳトランジスタ）Ｔ３１とを直列接続した部分）と、ダミー回路部に電流源から基準電流を流したときの出力電圧が基準電圧に一致するように、ダミートランジスタＴ３１のゲート電圧を制御するオペアンプＯＰとにより構成されている。
【００５６】
ここで、ダミートランジスタＴ３１のゲート電圧は、インピーダンス整合用トランジスタＴ３０のゲートにも加わるようになっており、例えば、ダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズとを、終端部１１の抵抗Ｒ３０の抵抗値とインピーダンス整合用トランジスタＴ３０のサイズとに一致させることにより、インピーダンス整合用トランジスタＴ３０のゲート電圧を所定の値（すなわち、基準電流と基準電圧とによって決まる値）に設定することができる。換言すれば、リファレンス電圧生成部１０では、インピーダンス整合用トランジスタＴ３０のゲート電圧が所定の値となるように、基準電流，基準電圧を設定する。
【００５７】
なお、後述のように、ダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズとを、終端部１１の抵抗Ｒ３０とインピーダンス整合用トランジスタＴ３０のサイズとを異なるものにすることも可能である。
【００５８】
このような構成のインピーダンス整合部２の動作を説明する。リファレンス電圧生成部１０のダミー回路部に基準電流を流す。その時の出力電圧が、伝送路のインピーダンスと電流源の電流値とで決定される基準電圧に一致するように、オペアンプＯＰで制御している。すなわち、オペアンプＯＰの制御によってインピーダンス整合用トランジスタＴ３０のゲート電圧が所定の値となるように基準電流と基準電圧を設定するとき、この出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。実際の回路レイアウトにおいて、終端部１１とダミー回路部とをより近くに対称に配置することにより、終端部１１とダミー回路部との間のデバイスばらつきを抑制することが出来、実際の出力インピーダンスもしくは入力インピーダンスを伝送路のインピーダンスに合致させることが出来る。
【００５９】
なお、図１２において、ダミー回路部のダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のサイズを終端部１１のそれとは変えて、ダミー回路部の合成抵抗値を終端部１１の合成抵抗値よりも大きくすることにより、電流源の電流値（すなわち、基準電流）を少なくすることが可能となる。ただし、この時、ダミー回路部のダミー抵抗Ｒ３１の抵抗値とダミートランジスタＴ３１のソース・ドレイン間抵抗値との比率を終端部１１の抵抗Ｒ３０の抵抗値とトランジスタＴ３０のソース・ドレイン間抵抗値との比率と同じになるようにしなければならない。
【００６０】
図１３は、本発明のインピーダンス整合部を適用した出力ドライバの具体的な構成例を示す図である。図１３において、スイッチング部１は、インバータの構成になっており、また、上述した本発明のインピーダンス整合部２は、スイッチング部１のｐｃｈ側，ｎｃｈ側のそれぞれに設けられている。すなわち、スイッチング部１は、ｐｃｈスイッチング用トランジスタＴ２０とｎｃｈスイッチング用トランジスタＴ２１とが接続されて構成されている。そして、ｐｃｈスイッチング用トランジスタＴ２０に上述したようなインピーダンス整合部がｐｃｈ側のインピーダンス整合部として接続され、また、ｎｃｈスイッチング用トランジスタＴ２１に上述したようなインピーダンス整合部がｐｃｈ側のインピーダンス整合部として接続されている。なお、図１２では、インピーダンス整合部２の終端部１１に抵抗Ｒ３０を含ませているが、この抵抗Ｒ３０は、スイッチング部１を図１３の構成のものにするときに、ｐｃｈスイッチング用トランジスタＴ２０あるいはｎｃｈスイッチング用トランジスタＴ２１と直列に接続されてインバータとしての機能を有している。従って、抵抗Ｒ３０は、厳密には、インピーダンス整合部２ではなく、スイッチング部１に属するものである。すなわち、インピーダンス整合部２としての機能は、主にインピーダンス整合用トランジスタＴ３０が備えており、これが図１３において、ｐｃｈ側，ｎｃｈ側のそれぞれに設けられていることによって、出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。
【００６１】
ところで、本発明では、インピーダンス整合部２が具体的には図１１の構成となっていることによって（すなわち、インピーダンス整合部２が、リファレンス電圧生成部１０と、リファレンス電圧生成部１０で生成された電圧によって制御される終端部１１とにより構成され、終端部１１が抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部１０がオペアンプを有し、該オペアンプによってリファレンス電圧を生成してインピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることによって）、コントローラが不要であり、また、トランジスタの温度変化等に追従してリアルタイムにインピーダンス整合をとることができる。すなわち、初期設定時などにおいてキャリブレーション（較正）期間にのみインピーダンス整合をとるときには、その後のトランジスタの温度変化等によってインピーダンス整合がとれなくなる状態となることがあるが、本発明では、リアルタイムにインピーダンス整合をとることができるので、初期設定時などにおいてキャリブレーション（較正）期間にのみインピーダンス整合をとる場合の問題を克服できる。
【００６２】
なお、図１３の例では、スイッチング部１はインバータの構成になっているが、これのかわりに、スイッチング部１を、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものにすることもできる。
【００６３】
図１４はスイッチング部１が正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている場合の構成例を示す図である。
【００６４】
図１４を参照すると、スイッチング部１は、ｐｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ１，Ｔ２と、ｐｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ１，Ｔ２側の抵抗Ｒ１，Ｒ２と、ｎｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ３，Ｔ４と、ｎｃｈトランジスタ（ＭＯＳトランジスタ）Ｔ３，Ｔ４側の抵抗Ｒ３，Ｒ４と、出力端子Ｔｘｐ，Ｔｘｍとにより構成されており、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている。
【００６５】
ここで、ｐｃｈトランジスタＴ１，Ｔ２，ｎｃｈトランジスタＴ３，Ｔ４は、スイッチトランジスタとして機能し、データ１を入力してｐｃｈトランジスタＴ１，ｎｃｈトランジスタＴ４だけをオンすることで、図１５に示すような回路となり、図１７に示すようなデータ１の正転出力及び反転出力を出力信号として生成，出力することができ、また、データ０を入力してｐｃｈトランジスタＴ２，ｎｃｈトランジスタＴ３だけをオンすることで、図１６に示すような回路となり、図１７に示すようなデータ０の正転出力及び反転出力を出力信号として生成，出力することが可能になっている。
【００６６】
このように、スイッチング部１は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、ＥＭＩ対策に効果がある。
【００６７】
以上の説明は、出力がハイかロウかだけの１ビット出力（２値レベル）の出力部についての説明である。本発明の電気信号出力装置は、具体的には、図１８に示すような構成とすることによって、出力振幅を変化させその振幅値に情報を持たせることにより、多ビットの情報を一度に伝送することが可能となる。
【００６８】
すなわち、図１８は本発明の電気信号出力装置の具体的な構成例を示す図である。また、図１９は、図１８のあるビット（ｍビット）の出力部の概略を示す図である。図１９において、ｍビット用出力ドライバに上述したような（図２のような）スイッチング部１，インピーダンス整合部２，制御手段３が含まれている。図１８のようにｎビット出力では、ｎ個の出力部を並列に接続することにより構成される。ここで、このｎ個の出力部の合成インピーダンスを伝送路のインピーダンスと一致するようにする。また、それぞれの出力部の内部のスイッチング部は常に図１０におけるｎｃｈトランジスタ側かｐｃｈトランジスタ側のいずれか一方がオンしており、その時の出力インピーダンスは、１ビット目をＲとすると、２ビット目は２Ｒとし、ｎビット目は２（ｎ−１）×Ｒとなる。こうして出力部によって重み付けすることにより、データに対応してハイにするビット，ロウにするビットを選択して、振幅方向に多値の出力を得ることが出来る。
【００６９】
図２０は、図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。なお、図２０では、ｎが２であるとしている。すなわち、説明を簡単にするため、１ビット目，２ビット目の２個の出力部が設けられているとしている。また、図２０では、簡単のため、２個の各出力部について、スイッチング部１およびインピーダンス整合部２の概略構成が図示されている。
【００７０】
図２０を参照すると、１ビット目の出力部は、ｐｃｈトランジスタ側に、スイッチトランジスタとして機能するｐｃｈトランジスタと、抵抗値がＲのインピーダンスとが接続され、また、ｎｃｈトランジスタ側に、スイッチトランジスタとして機能するｎｃｈトランジスタと、抵抗値がＲのインピーダンスとが接続されており、ｐｃｈトランジスタのゲートとｎｃｈトランジスタのゲートとにスイッチデータＩ０が加わるようになっている。
【００７１】
また、２ビット目の出力部は、ｐｃｈトランジスタ側に、スイッチトランジスタとして機能するｐｃｈトランジスタと、抵抗値が２Ｒのインピーダンスとが接続され、また、ｎｃｈトランジスタ側に、スイッチトランジスタとして機能するｎｃｈトランジスタと、抵抗値が２Ｒのインピーダンスとが接続されており、ｐｃｈトランジスタのゲートとｎｃｈトランジスタのゲートとにスイッチデータＩ１が加わるようになっている。そして、１ビット目の出力部の出力端子，２ビット目の出力部の出力端子は伝送路に接続されている。
【００７２】
いま、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，０）が加わったとき、また、（０，１）が加わったとき、また、（１，０）が加わったとき、また、（１，１）が加わったときの１ビット目の出力部と２ビット目の出力部との合成インピーダンスＲＲを考える。
【００７３】
図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，０）が加わったときには、１ビット目の出力部，２ビット目の出力部の両方においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになるので、図２０は実質的に図２１に示すような回路となる。すなわち、１ビット目の出力部のｐｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｐｃｈトランジスタ側の抵抗２Ｒとが並列に接続されたものとなる。
【００７４】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（０，１）が加わったときには、１ビット目の出力部においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになり、２ビット目の出力部においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになるので、図２０は実質的に図２２に示すような回路となる。すなわち、１ビット目の出力部のｐｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｎｃｈトランジスタ側の抵抗２Ｒとが接続されたものとなる。
【００７５】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（１，０）が加わったときには、１ビット目の出力部においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになり、２ビット目の出力部においてｐｃｈトランジスタがオンでｎｃｈトランジスタがオフになるので、図２０は実質的に図２３に示すような回路となる。すなわち、１ビット目の出力部のｎｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｐｃｈトランジスタ側の抵抗２Ｒとが接続されたものとなる。
【００７６】
また、図２０の１ビット目の出力部，２ビット目の出力部に、スイッチデータＩ０，Ｉ１として、（１，１）が加わったときには、１ビット目の出力部，２ビット目の出力部の両方においてｐｃｈトランジスタがオフでｎｃｈトランジスタがオンになるので、図２０は実質的に図２４に示すような回路となる。すなわち、１ビット目の出力部のｎｃｈトランジスタ側の抵抗Ｒと２ビット目の出力部のｎｃｈトランジスタ側の抵抗２Ｒとが並列に接続されたものとなる。
【００７７】
図２１，図２２，図２３，図２４から、１ビット目の出力部と２ビット目の出力部との合成インピーダンスＲＲは、スイッチデータＩ０，Ｉ１が（０，０），（０，１），（１，０），（１，１）のように変化するとき、段階的に徐々に変化することがわかる。
【００７８】
従って、図２０のように１ビット目，２ビット目の２個の出力部が設けられており、それぞれの抵抗がＲ，２Ｒである場合、伝送路への出力信号は、図２５に示すように、スイッチデータＩ０，Ｉ１が（０，０），（０，１），（１，０），（１，１）のように変化するとき、振幅方向に多値（図２０の場合には、４値）のものとなる。
【００７９】
このように、１ビット目，２ビット目の２個の出力部が設けられている場合、振幅方向に４値の出力を得ることができ、また、図１８のように、１ビット目〜ｎビット目の出力部が設けられている場合には、振幅方向に２ｎ値の出力信号を得ることができる。
【００８０】
このようにして、本発明では、振幅方向に多値の出力信号を得ることが出来る。すなわち、時間方向に高速化するだけではなく、振幅方向に情報を持たせ一度に多ビットの情報を出力することができる。
【００８１】
また、本発明では、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、上述した電気信号出力装置を用いることができる。
【００８２】
図２６は本発明の電気信号出力装置を半導体レーザ駆動変調装置に適用した場合の構成例を示す図である。半導体レーザ駆動部と半導体レーザ変調部とを別々の集積回路で構成した場合、その集積回路間での信号伝送が必要となる。この時、半導体レーザ制御部の出力部に上述した本発明の電気信号出力装置を適用することにより、反射の少ない信号を正確に高速に伝送することが可能となる。
【００８３】
また、本発明では、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、上述した電気信号出力装置、または、半導体レーザ変調駆動装置を用いることができる。
【００８４】
図２７は、ラスター走査型画像形成装置のシステム構成例を示す図である。図２７において、ＬＤ変調信号生成部で生成されたＬＤ変調信号は、半導体レーザ駆動回路に入力され，半導体レーザの光を変調する。変調されたレーザ光は、コリメータレンズ，シリンダーレンズを介してポリゴンミラーに入力され、ポリゴンミラーにより偏向され、ｆθレンズを介して感光体に入射される。書き込み開始位置は、水平同期センサにより検出され、画像処理及びＬＤ変調信号生成部に入力され、水平同期信号と画像信号に従い、ＬＤ変調信号が出力される。なお、図２７において、書込み制御信号生成部は、単に画像データを生成するだけでなく、書込み制御信号、例えば主走査方向や副走査方向のカウンタ等の機能も有している為、画像データ生成部ではなく、書込み制御信号生成部としている。
【００８５】
図２７の画像形成装置において、例えば画像クロック生成部及びパルス生成部からＬＤ駆動部への変調信号の伝送に本発明の電気信号出力装置を適用することが出来る。これにより、変調信号を反射を少なく正確に高速に伝送することが可能となる。
【００８６】
このように、本発明は、集積回路間もしくはＰＣＢボード間の伝送において、信号の立ち上がり立ち下がり時間を速くし高速化に対応した電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することができる。
【００８７】
また、一例として、図２８に示すように、伝送路において、送信側と受信側は、ＤＣカットコンデンサでＤＣカットされている構成にすることもできる。ただし、ＤＣカットコンデンサは信号成分は通過するのに十分大きな容量とする。また、図２８ではＧＮＤに対して終端しているが、電源電圧に対して終端しても同様の効果が得られる。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る電気信号出力装置の構成例を示す図である。
【図２】図１のスイッチング補助データ生成部の具体的な構成例を示す図である。
【図３】ＤＬＬの動作を説明するための図である。
【図４】Ｄｅｌａｙ Ｂｕｆｆｅｒの具体的な構成例を示す図である。
【図５】図４で用いているディレイコントロールインバータの構成を示す図である。
【図６】図４のＤｅｌａｙ Ｂｕｆｆｅｒに対するＤｅｌａｙ Ｂｕｆｆｅｒ２の具体的な構成例を示す図である。
【図７】電流スイッチング部５の具体的な構成例を示す図である。
【図８】電流スイッチング部５の具体的な構成例を示す図である。
【図９】電流スイッチング部５が図７の構成となっている場合の動作を説明するための図である。
【図１０】本発明の基本概念を示す図である。
【図１１】図１のインピーダンス整合部２の構成を示す図である。
【図１２】終端部１１およびリファレンス電圧生成部１０の具体的な構成例を示す図である。
【図１３】本発明のインピーダンス整合部を適用した出力ドライバの具体的な構成例を示す図である。
【図１４】スイッチング部１が正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっている場合の構成例を示す図である。
【図１５】図１４のスイッチング部を説明するための図である。
【図１６】図４のスイッチング部を説明するための図である。
【図１７】図１４のスイッチング部を説明するための図である。
【図１８】本発明の電気信号出力装置の具体的な構成例を示す図である。
【図１９】図１８のあるビット（ｍビット）の出力部の概略を示す図である。
【図２０】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２１】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２２】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２３】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２４】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２５】図１８の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。
【図２６】本発明の電気信号出力装置を半導体レーザ駆動変調装置に適用した場合の構成例を示す図である。
【図２７】ラスター走査型画像形成装置のシステム構成例を示す図である。
【図２８】伝送路にＤＣカットコンデンサを設ける一例を示す図である。
【符号の説明】
【００８９】
１ スイッチング部
２ インピーダンス整合部
４ スイッチング補助部
５ 電流スイッチング部
６ スイッチング補助データ生成部
７ ディレイ制御電圧生成部
８ ディレイデータ生成部
【特許請求の範囲】
【請求項１】
シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴とする電気信号出力装置。
【請求項２】
請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴とする電気信号出力装置。
【請求項３】
請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴とする電気信号出力装置。
【請求項４】
請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴とする電気信号出力装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴とする電気信号出力装置。
【請求項６】
請求項５記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴とする電気信号出力装置。
【請求項７】
請求項６記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成されていることを特徴とする電気信号出力装置。
【請求項８】
請求項５記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むｐ型電流源と、出力ノードからＧＮＤへ電流を吸い出すｎ型電流源と、ｐ型電流源と出力ノードとの間の補助スイッチングｐｃｈトランジスタと、ｎ型電流源と出力ノードとの間の補助スイッチングｎｃｈトランジスタとから構成されていることを特徴とする電気信号出力装置。
【請求項９】
請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴とする電気信号出力装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴とする電気信号出力装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴とする電気信号出力装置。
【請求項１２】
半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられることを特徴とする半導体レーザ変調駆動装置。
【請求項１３】
チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられることを特徴とする画像形成装置。
【請求項１】
シリアル電気伝送システムにおける多レベルの振幅（多ビットの情報）の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路（出力ノード）に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴とする電気信号出力装置。
【請求項２】
請求項１記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴とする電気信号出力装置。
【請求項３】
請求項２記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴とする電気信号出力装置。
【請求項４】
請求項３記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴とする電気信号出力装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴とする電気信号出力装置。
【請求項６】
請求項５記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴とする電気信号出力装置。
【請求項７】
請求項６記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成されていることを特徴とする電気信号出力装置。
【請求項８】
請求項５記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むｐ型電流源と、出力ノードからＧＮＤへ電流を吸い出すｎ型電流源と、ｐ型電流源と出力ノードとの間の補助スイッチングｐｃｈトランジスタと、ｎ型電流源と出力ノードとの間の補助スイッチングｎｃｈトランジスタとから構成されていることを特徴とする電気信号出力装置。
【請求項９】
請求項８記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングｐｃｈトランジスタと前記補助スイッチングｎｃｈトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴とする電気信号出力装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載の電気信号出力装置において、ｎビット（ｎ≧２）のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、ｍ＋１ビット（ｍ＜ｎ）目の出力インピーダンスはｍビット目の出力インピーダンスの２倍になっており、ｎビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴とする電気信号出力装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の２つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴とする電気信号出力装置。
【請求項１２】
半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置が用いられることを特徴とする半導体レーザ変調駆動装置。
【請求項１３】
チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項１乃至請求項１１のいずれか一項に記載の電気信号出力装置、または、請求項１２記載の半導体レーザ変調駆動装置が用いられることを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００７−１６６０５９（Ｐ２００７−１６６０５９Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００５−３５７３８１（Ｐ２００５−３５７３８１）
【出願日】平成１７年１２月１２日（２００５．１２．１２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１７年１２月１２日（２００５．１２．１２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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