【課題】半導体装置におけるクロックジッタの低減ができる半導体設計支援装置を提供することを目的とする。
【解決手段】半導体設計支援装置１００は、クロック信号が伝播する伝播遅延時間の調整対象となるクロック分配回路と、クロック分配回路に周期的なノイズの影響を与えるノイズ源のノイズ周期を特定する。そして、クロック分配回路のクロック信号の伝播遅延時間を特定する。そして、クロック信号の伝播遅延時間に調整時間を加えた調整後伝播遅延時間がノイズ周期の自然数倍となるように調整時間を決定する。クロック分配回路のクロック信号の伝播遅延時間を調整時間を加えた値とすることで、半導体装置におけるクロックジッタの低減ができる。 （もっと読む）

【課題】様々な分周比の分周クロックを位相関係がずれることなく生成することができるクロック分周回路を提供する。
【解決手段】各分周クロックの分周比の最小公倍数をカウントする最小公倍数カウンタ１２で定期的に各分周カウンタ１０−ａ〜１０−ｃにクリアをかけることにより、各分周クロック同士の位相ずれを防ぐ。また、非同期リセットの解除タイミングずれに起因する位相ずれに関しては、非同期リセットの同期化によっても防ぐことができる。これにより、多彩な分周比のクロックが必要なシステムを高信頼性の元で構築が可能となり、機器の高機能化、省電力化が可能となる。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定及び補正する。
【解決手段】 半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられている。デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。このとき、デューティ測定回路部２の遅延回路と対をなすデューティ補正回路部３の遅延回路が選択されて、補正前クロック信号ＣＬＫＡのデューティがデューティ補正回路部３で補正される。 （もっと読む）

【課題】実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くする。
【解決手段】所定数のフリップ・フロップ（FF）を含む領域G1〜G8を２つの群に群分けする。このとき、境界線の横切るデータ接続経路の数が最小となるようにする。ここでは、データ接続経路A1、A2を横切るようにすると、境界線が横切るデータ接続経路数が２で最小となる。さらに、領域G1〜G4、領域G5〜G8を群分けした後に、クロックツリー合成（CTS）を行う。このようにしてクロック構成を行うことにより、実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くすることができる。 （もっと読む）

【課題】テスト回路を内蔵したＬＳＩのクロック制御回路において、クロックツリーを最適化することで、遅延時間の調整作業を簡単にする。
【解決手段】クロック制御回路は、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４を備える。これらのレジスタ等に供給されるクロックは、１つのマルチプレクサ１１で選択される。また、これらのクロックを各レジスタ等に伝達するクロックラインは、１本のクロックライン３０にまとめられる。マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の端子Ｐ２を備える。ＢＩＳＴモード信号及びスキャンモード信号が入力されたＯＲ回路１２の出力によって、マルチプレクサ１１が制御される。 （もっと読む）

【課題】設計が容易で、なおかつプロファイルの変更も簡単に行うことができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、所定の単一周波数のクロックを発生するクロック源と、所定周波数の三角波を発生する三角波発生源と、三角波発生源から入力される三角波の電圧に応じて、所定の２次関数に従う２次電流を発生し、切替信号に応じて、２次電流の方向を決定する２次電流発生源と、２次電流発生源から出力される２次電流を所定のコントロール電圧に変換する電流電圧変換回路と、電流電圧変換回路によって変換されたコントロール電圧に応じて、クロック源から入力されるクロックの遅延を変え、クロック周波数がクロック毎に変動するスペクトラム拡散クロックとして出力する電圧制御ディレイラインとを備えている。 （もっと読む）

【課題】低コストでありながら、システムクロックと同期信号のスキュウを低減するシステムクロック分配装置、システムクロック分配方法を提供する。
【解決手段】同期信号を用いてデータのタイミングを合わせるシステムクロック分配装置であって、周期的な同期信号を生成する発振部１およびＰＬＬ２と、データを格納するメモリと、メモリに格納されたデータを用いる演算処理を行う少なくとも１つのＣＰＵと、ＣＰＵからメモリへのアクセスを制御する少なくとも１つのメモリアクセスコントローラを有し、同期信号の整数倍の周波数を持つシステムクロックを生成し、システムクロックによる動作に基づいてＣＰＵとメモリアクセスコントローラの制御を行う。 （もっと読む）

【課題】 初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施すること。
【解決手段】 ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。これにより、検査初期におけるＢＩＳＴ回路１０７による外部デバイス１０２の的確な検査を可能にする。
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【課題】 基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供する。
【解決手段】 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロック(clka,clkb)をそれぞれ分周して出力クロックを生成する第１及び第２の分周回路（diva,divb）と、第１及び第２の分周回路の所定のノード（divbx_qx,divax_qx）間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡する。具体的には、スイッチは、第１、第２の基準クロックのいずれかまたは両方により短絡制御される。独立して動作する分周回路が、位相が異なる基準クロックを分周して、位相が異なる出力クロックを生成し、短絡スイッチにより両分周回路の動作を整合させて、分周回路が生成するそれぞれの分周クロックの位相ずれを整合させる。 （もっと読む）