【課題】入力クロックから異なる分周比の複数の出力クロック信号を出力するとき、出力クロック信号全てが変化しない期間を無くす。
【解決手段】クロック生成回路は、半導体集積回路のエミュレーション用である。クロック生成回路は、同じ入力クロック信号を異なる分周比で分周する複数のクロック分周回路２７０〜２９０と、複数のクロック分周回路２７０〜２９０に接続された最小値選択部２３６とを具備する。複数のクロック分周回路２７０〜２９０の各々は、クロック間隔取得部２３５とスキップ部２３７とを備える。クロック間隔取得部２３５は、分周後の出力クロック信号における現在の状態から次の状態変化までの状態変化間隔を求める。最小値選択部２３６は、複数のクロック分周回路２７０〜２９０で求められた複数の状態変化間隔のうちから最小値を選択する。スキップ部２３７は、選択された最小値の分だけ出力クロック信号を進ませる。 （もっと読む）

【課題】緩い制約条件の下で、複数の分周回路の分周動作開始タイミングを揃える。
【解決手段】ゲート信号生成回路１４は、分周回路１１及び１２のリセット信号入力点Ｂ及びＣに入力されるべきリセット信号を入力点Ｆにて受け、入力点Ｆでのリセット信号を数クロックサイクルだけ遅延させた信号をゲート信号として出力する。ゲート回路１３は、自身に入力されるソースクロックを出力点ｈから出力するか否かをゲート信号に応じて制御する。出力点ｈから出力されたソースクロックは、ゲーテッドクロックとして分周回路１１及び１２のクロック入力点ｂ及びｃに入力される。入力点Ｂ及びＣへのリセット信号によって各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、ソースクロック（ゲーテッドクロック）が入力点ｂ及びｃに入力されるよう、リセット信号の遅延によるゲート信号生成及びゲート回路制御が成される。 （もっと読む）

【課題】トランジスタのばらつきによる影響を抑制し、位相歪みを解消する位相補間回路を提供する。
【解決手段】位相補間回路は、位相の異なる入力波形を受け付ける複数の差動対を含み、複数の差動対のうち、第１の差動対及び第２の差動対の出力波形を合成する位相補間回路である。さらに、複数の差動対にバイアス電流を供給する電流源をｎ個含み、第１の差動対に供給するバイアス電流を、ｎ個の電流源のうち、ｍ個の電流源から供給可能であると共に、第２の差動対に供給するバイアス電流をｎ個の電流源のうち、ｎ−ｍ個の電流源から供給可能であって、ｎ個の電流源が供給する電流は、予め定められた単位電流値を基準として、それぞれ重み付けがされている可変電流源と、出力波形の位相シフト量に基づいて、可変電流源のｍ個の電流源の数を変更する制御回路と、を備えている。 （もっと読む）

【課題】 プロセッサクロックの切替によって不具合が生じることを防いで、実行中の動作を正常に継続させることが可能なマイコンのクロック制御回路を提供する。
【解決手段】 本発明の代表的な構成は、プロセッサ１０２のプロセッサクロック１３２を変更可能なマイコンのクロック制御回路１１０において、入力クロック（ＰＬＬクロック１３０）を分周してプロセッサクロック１３２を生成する分周器１１４と、プロセッサクロック１３２と他の回路のクロック（周辺クロック１３４、通信クロック１３６）との同期タイミングを検出して分周器１１４に対し分周比の変更を指示する変更イネーブル信号１４０を出力する変更イネーブル回路１２２と、を備えることを特徴とする。 （もっと読む）

【課題】クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現すること。
【解決手段】逆相関係のクロック信号対CKq,CKqxを含むクロック信号群を生成する送信クロック生成回路21と、クロック信号群の送信経路22と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路23-0,23-1,23-nと、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路24を有するクロック動作システム。 （もっと読む）

【課題】デバイスをデイジーチェーンカスケード配列でシリアルに連結する。
【解決手段】デバイスはデイジーチェーンカスケード配列で連結され、第1デバイスの出力部は、データ、アドレス及びコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】平均値計算器に演算能力が比較的低い計算器を用いることが可能な技術を提供することを目的とする。
【解決手段】ＰＬＬ回路は、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を基準クロック信号ｆｒの周期毎に実行し、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、前記第１及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する位相比較器２と、位相比較器２が生成した信号の電圧を基準クロック信号ｆｒの周期毎に平均化する平均値計算器３とを備える。そして、平均値計算器３からの出力を基準クロック信号ｆｒの１周期分よりも長く遅延させるｍ周期遅延器５を備える。 （もっと読む）

【課題】フレーム同期式のＤＳＰにおいて、動作クロックの異なる信号処理回路間のデータの受け渡しを簡便に実現する。
【解決手段】各々の動作クロックの異なる複数の信号処理回路のうちから送信側回路と受信側回路を定め、各信号処理回路の動作クロックの全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとする。送信側回路には、当該送信側回路に与えられるタイミング信号がアクティブレベルであることを条件にデータを出力させる一方、受信側回路には、各動作クロックの周波数の約数を周波数とし、かつデータ受け渡しタイミングを跨ぐ所定期間に亘ってアクティブレベルとなるフレーム同期信号がアクティブレベルであることを条件に、送信側回路から出力されるデータを取り込む処理を実行させる。 （もっと読む）

【課題】クロック線上における消費電力を効果的に抑えることが可能な集積回路を設計する集積回路設計装置を提供する。
【解決手段】開示の装置は、消費電力算出手段と、消費電力比較手段と、クロックツリー生成手段とを備える。消費電力算出手段は、クロック線上における、クロックゲーティングセルをクロックソース側及びクロックシンク側に配置した場合の第１及び第２の消費電力を算出する。クロックツリー生成手段は、第１及び第２の消費電力の比較により、消費電力が小さいと判定された方の配置の仕方で、クロックゲーティングセルをクロック線上に配置する。ここで、消費電力算出手段は、クロックゲーティングセルのイネーブル率と、クロック線上における消費電力のダイナミック電力成分とスタティック電力成分との比率と、に基づいて、第１及び第２の消費電力を算出する。 （もっと読む）

【課題】クロック信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを備えた半導体装置において遅延量がクロック信号の周期的なジッタの影響を受けないようにする半導体装置及び遅延量調整方法を提供する。
【解決手段】第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、タイミング信号発生回路は連続してタイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。 （もっと読む）

【課題】セットアップタイム及びホールドタイムのマージンを十分に確保することが可能なデジタル信号処理回路を提供すること。
【解決手段】回路は第１の遅延量を複数の判定用遅延量のそれぞれに設定する。回路は入力データ信号を、第１の遅延量だけ遅延させた第１の遅延データ信号と第２の遅延量だけ遅延させた第２の遅延データ信号とを出力する。回路は、第１の遅延データ信号をラッチすることにより第１のラッチデータを取得し、第２の遅延データ信号をラッチすることにより第２のラッチデータを取得する。回路は、複数の判定用遅延量のそれぞれに対して、第１のラッチデータと第２のラッチデータとが一致しているか否かを判定し、当該判定結果に基づいて第１のラッチデータと第２のラッチデータとを一致させるように、第１の遅延量を第１の制御遅延量に設定し且つ上記第２の遅延量を第２の制御遅延量に設定する。 （もっと読む）

【課題】互いに独立した非同期のクロックパルスで動作する前段フリップおよび後段フリップフロップを含むデータ保持回路において、クロックパルス同士が競合する場合でも、後段のフリップフロップにおける出力間の不整合を防止する。
【解決手段】データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。パルス生成手段は、第１のクロックパルスのエッジと第２のクロックパルスのエッジが異なるタイミングで生じている場合には、第２のクロックパルスに同期したパルスを生成し、二つのクロックパルスのエッジが同一のタイミングの場合には、第２のクロックパルスに生じているエッジを除去したパルスを生成する。後段のデータ保持回路は、パルス生成手段のパルスに同期して前段の出力データを保持する。 （もっと読む）

【課題】従来技術の半導体集積回路では、タイミング調整に工数がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。そして、論理セル群１１〜１５と対応するＩＯバッファ２１〜２６とを結合する配線のそれぞれが略同じ長さを有することを特徴とする。 （もっと読む）

【課題】高精度な高速クロック信号で動作する主制御回路部との間で相互交信する監視制御回路部を安価低精度な中速クロック信号で動作させ、相互に独立して動作可能な電子制御装置を得る。
【解決手段】高精度な高速クロック信号ＣＬＫ０によって動作する主制御回路部２０Ａは、分周された中速の通信同期信号ＣＬＫ１を監視制御回路部３０Ａに供給する。監視制御回路部３０Ａは、中速クロック信号ＣＬＫ２によって動作して主制御回路部２０Ａの制御動作を監視する。監視制御回路部３０Ａ内の誤差測定回路３００Ａは、通信同期信号ＣＬＫ１の信号周期Ｔ１と中速クロック信号ＣＬＫ２の通信周期Ｔ２との比率である誤差補正係数Ｋｎを算出する。算出された誤差補正係数Ｋｎの値は、主制御回路部２０Ａによって逆監視されている。これにより、主制御回路部２０Ａの応答遅延異常の判定精度を向上させることができる。 （もっと読む）

【課題】多相クロックを使用してデジタル信号処理を行なう場合に、クロック信号の各位相関係を正しく保ったまま高速動作が要求される各デジタル信号処理部まで多相クロックを分配できるようにする。
【解決手段】基準タイミング生成部１１０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低い基準タイミング信号Ｊ０を生成して局所タイミング再生部１２０に供給する。局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。高速信号処理部１４０と局所タイミング再生部１２０を１対１で設け、１つの局所タイミング再生部１２０から複数の高速信号処理部１４０へ多相タイミング信号Ｊ２を分配しないようにする。 （もっと読む）

【課題】広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供すること。
【解決手段】遅延制御コードＯＮＣ＿ＰＵＢに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部２００と、遅延制御コードＣＯＮ＿１に応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部２２０と、遅延制御コードＣＯＮ＿２に応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部２４０とを備え、共通遅延部から伝達される第１の遅延入力信号が第１の遅延部中を通過する長さである第１の遅延経路と、共通遅延部から伝達される第２の遅延入力信号が第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする。 （もっと読む）

【課題】特にメモリカードとホスト側間の全体的なデータの転送速度を向上させることができる情報処理装置およびその制御方法を提供する。
【解決手段】位相が異なる複数のサンプリングクロックを生成するクロック生成手段と、複数のサンプリングクロックの各々で入力データをサンプリングする複数のデータ入力手段と、データ入力手段がサンプリングした複数のデータ値をサンプリング単位で比較するデータ比較手段と、データ比較手段による比較結果を基に、位相ずれに関する情報を集める位相ずれ集計手段と、位相ずれ集計手段が集めた位相ずれに関する情報に基づいてサンプリングクロックの位相シフトの要／不要を判定し、位相ずれをなくすようにサンプリングクロックの位相を調整する位相シフト判定手段とを備える。 （もっと読む）

【課題】本発明は動的バスクロックを制御するための装置及び方法に関する。
【解決手段】本発明による動作バスクロックを制御するための装置は、少なくとも一つのマスターモジュールと、少なくとも一つのスレーブモジュールと、前記少なくとも一つのマスターモジュールと前記少なくとも一つのスレーブモジュールが送受信するデータを媒介するバスと、前記少なくとも一つのマスターモジュールの動作情報（Ａｃｔｉｖｉｔｙ）を考慮してバスクロックの周波数を決定するバス周波数制御機と、前記バス周波数制御機で決定した周波数を発生させて生成したクロックを前記少なくとも一つのマスターモジュールと前記少なくとも一つのスレーブモジュール及び前記バスに提供するクロック発生器と、を含む。 （もっと読む）

【課題】 デジタル回路間におけるクロックスキューを調整することができる電子機器を安価に提供することを目的とする。
【解決手段】 第１クロック信号ＣＫ１を遅延させて第２クロック信号を生成する位相調整回路１２と、第１クロック信号ＣＫ１に同期して動作する制御回路１５と、第２クロック信号ＣＫ２に同期して動作し、制御回路１５との間でデータ入出力を行う制御回路２５と、制御回路１５，２５間の同期を判定する同期判定部１５３と、この判定結果に基づいて第２クロック信号ＣＫ２の遅延量を決定する遅延量制御部１４１とを備えている。位相調整回路１２は、第１クロック信号ＣＫ１を遅延させるゲート回路１２０と、上記遅延量に基づく電源電圧をゲート回路１２０に供給する電源供給回路１２１とを備え、ゲート回路１２０の電源電圧を変化させることにより、制御回路１５，２５間のクロックスキューを抑制する。 （もっと読む）