半導体装置
【課題】広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供すること。
【解決手段】遅延制御コードＯＮＣ＿ＰＵＢに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部２００と、遅延制御コードＣＯＮ＿１に応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部２２０と、遅延制御コードＣＯＮ＿２に応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部２４０とを備え、共通遅延部から伝達される第１の遅延入力信号が第１の遅延部中を通過する長さである第１の遅延経路と、共通遅延部から伝達される第２の遅延入力信号が第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする。
【解決手段】遅延制御コードＯＮＣ＿ＰＵＢに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部２００と、遅延制御コードＣＯＮ＿１に応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部２２０と、遅延制御コードＣＯＮ＿２に応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部２４０とを備え、共通遅延部から伝達される第１の遅延入力信号が第１の遅延部中を通過する長さである第１の遅延経路と、共通遅延部から伝達される第２の遅延入力信号が第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、入力される信号を遅延させて出力する遅延ラインを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラ（ＣＴＲＬ）のような外部装置から入力される外部クロックに同期した内部クロックを用いて外部装置とデータの伝送を行う。
【０００３】
これは、メモリとメモリコントローラとの間に安定的にデータを伝送するためには、メモリコントローラからメモリに印加される外部クロックとメモリから出力されるデータとの間の時間的同期が極めて重要なためである。
【０００４】
このとき、メモリから出力されるデータは、内部クロックに同期して出力される。内部クロックは、最初にメモリに印加されるときには外部クロックと同期した状態で印加されるが、メモリ内の各構成要素を通過することによって、遅延され、メモリの外部に出力されるときには外部クロックと同期されていない状態で出力される。
【０００５】
したがって、メモリから出力されるデータの安定した伝送のためには、データを伝送するメモリ内の各構成要素を通過することによって遅延された内部クロックを、メモリコントローラから印加される外部クロックのエッジ（ｅｄｇｅ）または中心（ｃｅｎｔｅｒ）に正確に合わせるために、データがバスに出力される時間を内部クロックに逆補償して内部クロックと外部クロックとが同期するようにしなければならない。
【０００６】
このように、内部クロックと外部クロックとを同期させるために、データがバスに出力される時間を内部クロックに逆補償しなければならない。このとき、内部クロックは、メモリコントローラから印加される外部クロックがデータを伝送するメモリ内の各構成要素をモデリングした遅延回路を通過することによって遅延されたクロックであり、データを伝送するメモリ内の各構成要素をモデリングした遅延回路の遅延量は変動され得る値ではないので、内部クロックと外部クロックとの位相が同期するまで内部クロックの位相をさらに遅延させる方法が、従来では使用されていた。
【０００７】
ところが、内部クロックと外部クロックとの位相差がどれくらいになるかは予め計算できないだけでなく、メモリの駆動環境によって、その値がいくらでも変動し得るため、内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて、その遅延量が自由に変動する遅延回路によって内部クロックを遅延させなければならない。
【０００８】
また、メモリの駆動環境が最悪（ｗｏｒｓｔ）である場合、内部クロックと外部クロックとの位相差がほとんど１回のクロックサイクル（１ｔｃｋ）になり得るため、これを満足しつつ、内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて変動可能な遅延量が非常に大きい遅延回路によって内部クロックを遅延させなければならない。
【０００９】
したがって、従来では、前述した遅延回路の条件を全て満足する次のような遅延ライン（ｄｅｌａｙ ｌｉｎｅ）を用いて内部回路と外部クロックとの位相を同期化させていた。
【００１０】
図１は、従来技術に係る遅延ラインを備える半導体装置を示したブロック図である。
【００１１】
同図に示すように、従来技術に係る半導体装置の遅延ラインは、入力信号ＩＮ＿ＳＩＧを遅延させる上側遅延ライン１０と、入力信号ＩＮ＿ＳＩＧを遅延させる下側遅延ライン１２と、上側遅延ライン１０及び下側遅延ライン１２の遅延量を制御する遅延制御部１４とを備える。また、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２との位相を混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成する位相混合部１６をさらに備える。
【００１２】
ここで、上側遅延ライン１０及び下側遅延ライン１２の構成を説明すると、複数のＮＡＮＤゲートが直列に接続されており、直列接続された複数のＮＡＮＤゲートのうち、所定間隔のＮＡＮＤゲートごとに入力信号ＩＮ＿ＳＩＧが（上側制御ライン１０及び下側制御ライン１２を構成するＮＡＮＤゲートとは別のＮＡＮＤゲートを介して）印加され得るようになっている。いずれのＮＡＮＤゲートに入力信号ＩＮ＿ＳＩＧが印加されるかは、遅延制御部１４から出力される遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞によって決定される構造であることが分かる。
【００１３】
前述した構成に基づいて、その動作を説明すれば、次のとおりである。
【００１４】
まず、図１に示されている上側遅延ライン１０と下側遅延ライン１２とを構成する各々直列接続された複数のＮＡＮＤゲートのうち、４の倍数に該当する位置（例えば、左端を先頭とし、先頭を０番とした順番）のＮＡＮＤゲートが入力信号ＩＮ＿ＳＩＧを印加され得るＮＡＮＤゲートとして決定されている。これは、図１に示されている２個のＮＡＮＤゲートに対応する遅延量が単位遅延量（ｕｎｉｔ ｄｅｌａｙ）に該当すると仮定しているためである。
【００１５】
すなわち、入力信号ＩＮ＿ＳＩＧを遅延させて最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成する過程では、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２との位相を位相混合部１６で混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆとして出力する過程が含まれているので、最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆの遅延量を２個のＮＡＮＤゲートに該当する単位遅延量の分だけ変化させようとすれば、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１であろうと下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２であろうと、いずれか１つの信号が４個のＮＡＮＤゲートに該当する２単位遅延量（２×ｕｎｉｔ ｄｅｌａｙ）の分だけ変化しなければならないということが分かる。
【００１６】
もちろん、これは、位相混合部１６において、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２とを同じ加重値で混合すると仮定したときに可能である。位相混合部１６の加重値を変化させて最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆの遅延量を単位遅延量より小さい遅延量の分だけ変化させる動作は、上側遅延ライン１０と下側遅延ライン１２との動作が終了した後に発生する動作であるから、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１の遅延量と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２の遅延量とが変化する過程では、位相混合部１６が上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２とを同じ加重値で混合すると仮定しても全く関係ない。
【００１７】
前述したように、従来技術に係る半導体装置の遅延ラインは、上側遅延ライン１０と下側遅延ライン１２とに各々入力信号ＩＮ＿ＳＩＧを提供し、それに対応して出力される２つの信号ＯＵＴ＿ＳＩＧ１、ＯＵＴ＿ＳＩＧ２の位相を混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することにより、最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを遅延させる量を単位遅延量の自然数倍だけ変化させることができるだけでなく、単位遅延量より小さい単位の遅延量の分だけ変化させることもできる。
【００１８】
これにより、従来技術に係る半導体装置の遅延ラインには、上側遅延ライン１０と下側遅延ライン１２という２個の遅延ラインが必要であり、上側遅延ライン１０と下側遅延ライン１２とに各々入力信号ＩＮ＿ＳＩＧを提供しなければならない。
【００１９】
すなわち、入力信号ＩＮ＿ＳＩＧを２個の遅延ライン１０、１２に同時に供給しなければならない。したがって、入力信号ＩＮ＿ＳＩＧを２個の遅延ライン１０、１２に供給する入力ドライバ１８は、そのサイズが非常に大きくなければならないという問題がある。
【００２０】
また、図１に示された２個の遅延ライン１０、１２の構成を説明すると、ＭＩＳＯ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｓｉｎｇｌｅ Ｏｕｔｐｕｔ）方式で動作する遅延ラインであることが分かる。
【００２１】
すなわち、２個の遅延ライン１０、１２は、２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートが選択的に入力信号ＩＮ＿ＳＩＧを受信することができ、最前方にある１個のＮＡＮＤゲート（最後のＮＡＮＤゲート）によって出力され得る形態であることが分かる。なお、遅延ライン１０、１２を構成する各ＮＡＮＤゲートの一方の端子はハイレベル（ＶＤＤＬ）に設定されている。
【００２２】
したがって、２個の遅延ライン１０、１２の長さが長ければ長いほど、入力信号ＩＮ＿ＳＩＧを２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートに安定的に伝達するために、入力ドライバ１８のサイズが大きくなければならないという問題がある。
【００２３】
このとき、入力ドライバ１８は、２個の遅延ライン１０、１２が入力信号ＩＮ＿ＳＩＧを遅延させる動作を行う間には常にオンされていなければならない回路であるため、そのサイズが大きければ大きいほど、それだけ消費する電流の大きさも増加するという問題がある。
【００２４】
そして、２個の遅延ライン１０、１２の長さが増加するということは、それだけ入力信号ＩＮ＿ＳＩＧが通過しなければならないラインの長さが長くなるということを意味し、それだけ入力信号ＩＮ＿ＳＩＧに適用されるローディング（負荷）が増加するという問題が生じる。
【００２５】
また、２個の遅延ライン１０、１２は、２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートに並列に接続されている形態であるため、複数個のＮＡＮＤゲートに含まれたトランジスタのゲートキャパシタンス（ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）が全てローディングとして扱われるという問題がある。
【００２６】
したがって、２個の遅延ライン１０、１２の長さが増加することにより、入力信号ＩＮ＿ＳＩＧに適用されるローディングの大きさは非常に大きい状態になり、入力信号ＩＮ＿ＳＩＧが速い速度で伝達されることを妨害するのみならず、入力信号ＩＮ＿ＳＩＧの信号品質によくない影響を及ぼすという問題を引き起こす。
【００２７】
このため、従来技術に係る遅延ラインは、速い反応速度を有した状態で動作できないようになるだけでなく、その正確度が極めて低い状態になり得るし、これは、従来技術に係る遅延ラインがさらに高速で動作する半導体装置に適用され得ないことになるという問題を発生させる。
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
そこで、上記の目的を達成するための本発明に係る第１の半導体装置は、遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部と、前記遅延制御コードに応じて、前記第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部と、前記遅延制御コードに応じて、前記第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部とを備え、前記共通遅延部から伝達される前記第１の遅延入力信号が前記第１の遅延部中を通過する長さである第１の遅延経路と、前記共通遅延部から伝達される前記第２の遅延入力信号が前記第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴としている。
【００３０】
また、上記の目的を達成するための本発明に係る第２の半導体装置は、遅延制御コードに応じて、その長さが決定される共通遅延経路を介して入力信号を遅延させて第１の遅延信号を生成した後、前記遅延制御コードに応じて、その長さが決定される追加遅延経路を介して前記第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部と、前記遅延制御コードに応じて、その長さが決定される第１の遅延経路を介して前記第１の遅延信号を遅延させて出力する第１の出力遅延部と、前記遅延制御コードに応じて、その長さが決定される第２の遅延経路を介して前記第１の遅延信号及び前記第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部とを備えることを特徴としている。
【００３１】
さらに、上記の目的を達成するための本発明に係る第３の半導体装置は、チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、各々の単位遅延ブロックが、遅延制御コードに応じて共通入力端に入力される信号を遅延させて共通出力端に出力する共通遅延部と、前記遅延制御コードに応じて前記共通入力端及び第１の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第１の出力端に出力する第１の遅延部と、前記遅延制御コードに応じて前記共通出力端及び第２の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第２の出力端に出力する第２の遅延部とを備えることを特徴としている。
【００３２】
さらに、上記の目的を達成するための本発明に係る第４の半導体装置は、チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、各々の単位遅延ブロックが、第１の遅延制御信号に応じて第１の信号入力端に出力された信号を受信し、受信した信号を遅延して第１の信号出力端または信号伝達ノードに出力する第１の遅延論理部と、第２の遅延制御信号に応じて前記第１の信号入力端に出力された信号を受信するか、または前記第２の遅延制御信号の反転信号に応じて第２の信号入力端に出力された信号を受信し、受信した信号を遅延して第２の信号出力端に出力する第２の遅延論理部と、第３の遅延制御信号に応じて前記信号伝達ノードに出力された信号を受信するか、または前記第３の遅延制御信号の反転信号に応じて第３の信号入力端に出力された信号を受信し、受信した信号を遅延して第３の信号出力端に出力する第３の遅延論理部とを備えることを特徴としている。
【発明の効果】
【００３３】
本発明は、信号入力端には共通遅延ラインのみが接続され、共通遅延ラインを通過した信号が上側遅延ラインと下側遅延ラインとを通過して２つの出力端に出力され得るようにすることによって、入力信号を駆動するための入力ドライバのサイズを最小限にすることができるという効果がある。
【００３４】
このとき、共通遅延ラインは、遅延ユニット単位に分離される構成であるため、入力ドライバで駆動する信号入力端のローディングの大きさが非常に小さいだけでなく、入力信号に適用されるローディングの大きさを非常に小さくすることができるので、入力信号が高い正確度及び速い反応速度で遅延ラインを通過できるようにするという効果がある。
【００３５】
これにより、本発明に係る遅延ラインがさらに高速で動作する半導体装置に適用され得るようなるという効果がある。
【図面の簡単な説明】
【００３６】
【図１】従来技術に係る遅延ラインを備える半導体装置を示したブロック図である。
【図２】本発明の第１の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図３】本発明の第２の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図４】本発明の第３の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図５】本発明の第４の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図６】本発明の第１の実施形態ないし第４の実施形態に係る遅延ラインを備えた半導体装置を示した概略ブロック図である。
【発明を実施するための形態】
【００３７】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、以下に示す実施形態は、本発明の開示が完全なようにし、通常の知識を有した者に本発明の範疇を完全に知らせるために提供されるものである。
【００３８】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【００３９】
同図に示すように、本発明の第１の実施形態に係る半導体装置の遅延ラインは、入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する共通遅延経路の長さが遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて決定される共通遅延部２００と、共通遅延部２００から出力され伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する第１の遅延経路の長さが遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて決定される第１の遅延部２２０と、共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する第２の遅延経路の長さ（第１の遅延経路の長さに比べて所定の長さ分だけの差（正又は負の値）があるように決定される）が遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて決定される第２の遅延部２４０とを備える。また、第１の遅延部２２０から出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと、第２の遅延部２４０から出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部２６０をさらに備える。さらに、外部からの入力信号ＩＮ＿ＳＩＧを、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤに駆動（供給）する入力ドライバ２８０をさらに備える。
【００４０】
ここで、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部２９０で生成され、共通遅延部２００の動作を制御する共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延部２２０の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第２の遅延部２４０の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【００４１】
そして、共通遅延部２００は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位で遅延する複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞を備える。
【００４２】
ここで、各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞に印加される共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１は、遅延ユニット単位の分だけ遅延されて、後段の各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞に印加される。共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１は、後段の共通遅延ユニットによって受信されない。
【００４３】
そして、第１の遅延部２２０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位で遅延する複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞を備える。
【００４４】
ここで、各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つの第１の遅延制御コードＣＯＮ＿１＜ｉ＞（ｉ＝１〜Ｎ）が活性化される場合、活性化された第１の遅延制御コードＣＯＮ＿１＜ｉ＞に対応する第１の遅延ユニット２２０＜ｉ＞は、前段の第１の遅延ユニット２２０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させて出力する。各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、活性化されていない残りの第１の遅延制御コードＣＯＮ＿ｊ（ｊ≠ｉ）に対応する第１の遅延ユニット２２０＜ｊ＞は、共通遅延部２００に備えられたいずれか１つの共通遅延ユニットから伝達される入力信号または信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位の分だけ遅延させて出力する。
【００４５】
そして、第２の遅延部２４０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を２倍の遅延ユニット単位で遅延する１個の第２の遅延ユニット２４０＜１＞と、遅延ユニット単位で遅延する複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞とを備える。
【００４６】
ここで、１個の第２の遅延ユニット２４０＜１＞と複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞とは、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その動作が決定される。すなわち、１個の第２の遅延ユニット２４０＜１＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞が活性化される場合、１個の第２の遅延ユニット２４０＜１＞の前段の第２の遅延ユニット２４０＜２＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１を２倍の遅延ユニット単位の分だけ遅延させ、１個の第２の遅延ユニット２４０＜１＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを２倍の遅延ユニット単位の分だけ遅延させる。また、複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つの第２の遅延制御コードＣＯＮ＿２＜ｉ＞（ｉ＝２〜Ｎ）が活性化される場合、活性化された第２の遅延制御コードＣＯＮ＿２＜ｉ＞に対応する第２の遅延ユニット２４０＜ｉ＞は、前段の第２の遅延ユニット２４０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞、・・・、ＣＯＮ２＜Ｎ＞のうち、活性化されていない残りの第２の遅延制御コードＣＯＮ＿２＜ｊ＞（ｊ≠ｉ）に対応する第２の遅延ユニット２４０＜ｊ＞は、共通遅延部２００に備えられたいずれか１つの共通遅延ユニットから伝達される入力信号を遅延ユニット単位の分だけ遅延させて出力する。
【００４７】
前述した構成に基づいて、本発明の第１の実施形態に係る半導体装置の遅延回路の動作を説明すれば、次のとおりである。
【００４８】
まず、共通遅延部２００の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受信して、遅延ユニット単位の分だけ遅延させて出力する動作を行い、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを全く受信しないため、遅延させる動作を行わないようになる。
【００４９】
すなわち、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞における共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の活性化の有無は、印加される信号を受信するか否かを決定する要素となる。したがって、複数のビットからなる共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、いずれか１つのビットが活性化されると、その活性化されたビットより低い単位のビット（活性化されたビットの下位ビット）は全て活性化されなければならず、その活性化されたビットより高い単位のビット（活性化されたビットの上位ビット）は全て非活性化されなければならない。
【００５０】
例えば、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞も活性化されなければならず、それより高い単位である４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は非活性化されなければならない。
【００５１】
上記の例のように、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態で共通遅延部２００の動作を説明すると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓは、１番目及び３番目の共通遅延ユニット２００＜１＞、２００＜２＞、２００＜３＞によって遅延ユニット単位で３段階遅延されて出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、ＩＮ＿ＳＩＧ＿３として出力する動作を行う。
【００５２】
それに対し、４番目ないしＮ番目の共通遅延ユニット２００＜４＞、２００＜５＞、・・・、２００＜Ｎ＞は、遅延動作を行わない状態になるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」（Ｌｏｗ）を意味する）に固定された、意味のない信号になる。
【００５３】
前述した共通遅延部２００の動作を一般化すると、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の初期値（全ての共通遅延制御コードが非活性化された状態を意味する）に対応して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力し、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が１単位ずつ増加すること（１番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞から順に活性化されることを意味する）に対応して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００５４】
参考までに、図２に示された共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞のうち、最後段にあるＮ番目の共通遅延ユニット２００＜Ｎ＞から出力される信号ＩＮ＿ＳＩＧ＿Ｎは、第１の遅延部２２０及び第２の遅延部２４０に入力されずに、そのまま切れている状態になっており、実質的に何らの役割もしない信号である。設計者の意図によって、この信号ＩＮ＿ＳＩＧ＿Ｎは第１の遅延部２２０と第２の遅延部２４０とに同時に入力されることもでき、この信号ＩＮ＿ＳＩＧ＿Ｎを生成するＮ番目の共通遅延ユニット２００＜Ｎ＞自体が存在しないようにすることもできるなど、本発明で直接的に提示された形態とは異なる方式で使用されることもできる。
【００５５】
そして、第１の遅延部２２０の動作を説明すると、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が活性化されると、当該第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ−１＞の前段の第１の遅延ユニット２２０＜２＞、２２０＜３＞、・・・、２２０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【００５６】
すなわち、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞における第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【００５７】
例えば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、３番目の第１の遅延制御コードＣＯＮ＿１＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞は非活性化されなければならない。
【００５８】
上記の例のように、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態で第１の遅延部２２０の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞のうち、３番目の共通遅延ユニット２００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、４番目の第１の遅延ユニット２２０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、１番目ないし３番目の第１の遅延ユニット２２０＜１＞、２２０＜２＞、２２０＜３＞は、前段の第１の遅延ユニットである２番目ないし４番目の第１の遅延ユニット２２０＜２＞、２２０＜３＞、２２０＜４＞に印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行う。すなわち、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、４番目の第１の遅延ユニット２２０＜４＞に伝達された共通遅延部２００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし１番目の第１の遅延ユニット２２０＜４＞、２２０＜３＞、２２０＜２＞、２２０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。
【００５９】
それに対し、５番目ないしＮ番目の第１の遅延ユニット２２０＜５＞、２２０＜６＞、・・・、２２０＜Ｎ＞は、それに該当する第１の遅延制御コードＣＯＮ＿１＜５＞、ＣＯＮ＿１＜６＞、・・・、ＣＯＮ＿１＜Ｎ＞が共通遅延部２００を介して信号を受ける状態ではあるが、共通遅延部２００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）で固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行う。
【００６０】
前述した第１の遅延部２２０の動作を一般化すると、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の初期値（全ての第１の遅延制御コードが非活性化された状態を意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（遅延させずにそのまま出力された信号を意味する）を遅延ユニット単位の分だけ遅延させ、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の値が１単位ずつ増加すること（１番目の第１の遅延制御コードＣＯＮ＿１＜１＞から順に活性化されることを意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００６１】
ここで、第１の遅延部２２０は、前述した構成の説明により、全ての第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということがわかるが、一般化過程において、「共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した共通遅延部２００の動作を一般化する説明において、「全ての共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【００６２】
そして、第２の遅延部２４０の動作を説明すると、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されると、当該第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ−１＞の前段の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを受信して、２倍の遅延ユニット単位または一倍の遅延ユニット単位で遅延させて出力する動作を行い、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを２倍の遅延ユニット単位で遅延させて出力するか、または、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【００６３】
すなわち、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞における第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ２＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【００６４】
例えば、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ２＜Ｎ＞のうち、３番目の第２の遅延制御コードＣＯＮ＿２＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞は非活性化されなければならない。
【００６５】
上記の例のように、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される状態で第２の遅延部２４０の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞のうち、３番目の共通遅延ユニット２００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、４番目の第２の遅延ユニット２４０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿３として出力し、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、２番目及び３番目の第２の遅延ユニット２４０＜２＞、２４０＜３＞は、前段の第２の遅延ユニットである３番目及び４番目の第２の遅延ユニット２４０＜３＞、２４０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿２、ＯＵＴ＿ＳＩＧ２＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２として出力し、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、１番目の第２の遅延ユニット２４０＜１＞は、前段の第２の遅延ユニットである２番目の第２の遅延ユニット２４０＜２＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１を受信して、２倍の遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとして出力する動作を行なう。
【００６６】
すなわち、第２の遅延部２２０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、４番目の第１の遅延ユニット２４０＜４＞に伝達された共通遅延部２００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし２番目の第２の遅延ユニット２４０＜４＞、２４０＜３＞、２４０＜２＞によって遅延ユニット単位で３段階遅延された後、１番目の第２の遅延ユニット２４０＜１＞によって遅延ユニット単位で２段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行う。
【００６７】
それに対し、５番目ないしＮ番目の第２の遅延ユニット２４０＜５＞、２４０＜６＞、・・・、２４０＜Ｎ＞は、それに該当する第２の遅延制御コードＣＯＮ＿２＜５＞、ＣＯＮ＿２＜６＞、・・・、ＣＯＮ＿２＜Ｎ＞が共通遅延部２００を介して信号を受ける状態ではあるが、共通遅延部２００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【００６８】
前述した第２の遅延部２４０の動作を一般化すると、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の初期値（全ての第２の遅延制御コードが非活性化された状態を意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（遅延させずにそのまま出力された信号を意味する）を２倍の遅延ユニット単位の分だけ遅延させ、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が１単位ずつ増加すること（１番目の第２の遅延制御コードＣＯＮ＿２＜１＞から順に活性化されることを意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００６９】
このとき、第２の遅延部２４０は、前述した構成の説明により、全ての第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということが分かるが、一般化過程において、「共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した共通遅延部２００の動作を一般化する説明において、「全ての共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【００７０】
上記の例のように、共通遅延部２００と、第１の遅延部２２０と、第２の遅延部２４０とが動作を行うことになったとき、最終的に出力される信号間の関係をまとめると、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第１の遅延部２２０を介して遅延ユニット単位で４段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で７段階遅延された信号となる。
【００７１】
そして、第２の遅延部２４０から最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと同様に、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第２の遅延部２４０を介して遅延ユニット単位で５段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で８段階遅延された信号となる。
【００７２】
前述した本発明の第１の実施形態に係る半導体装置の遅延ラインを説明するときには、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に含まれた共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とが全て同じ値（同じ位置の値まで活性化され、残りの値は非活性化されることを意味する）を有すると仮定した。すなわち、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態であるとすれば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態になり、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ２＜Ｎ＞が非活性化される状態になることを仮定した。
【００７３】
しかし、このような状態では、第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆより第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆが常に１段階の遅延ユニットの分だけさらに遅延された状態となる。
【００７４】
したがって、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と同じ値を有し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位の分だけ大きい状態になることができなければならない。すなわち、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態であるとすれば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態になり、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化され、残りの３番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜３＞、ＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ２＜Ｎ＞が非活性化される状態になることができなければならない。
【００７５】
このように、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値を変更すると、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第１の遅延部２２０を介して遅延ユニット単位で４段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で７段階遅延された信号となる。
【００７６】
そして、第２の遅延部２４０から最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと異なり、共通遅延部２００を介して遅延ユニット単位で２段階のみ遅延された後、第２の遅延部２４０を介して遅延ユニット単位で４段階遅延されるので、最終に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で６段階遅延された信号となる。
【００７７】
すなわち、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値を変更する動作を介して第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆより第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆが常に１段階の遅延ユニットの分だけ少なく遅延された状態になることもできる。
【００７８】
そして、位相混合部２６０は、従来技術と同様に、互いに１段階の遅延ユニット単位差がある第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合して１段階の遅延ユニット単位より小さい遅延量の差を有する出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することができる。
【００７９】
以上で説明したように、本発明の第１の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、共通遅延部２００を設定された分だけ通過して所定時間遅延された後、第１の遅延部２２０及び第２の遅延部２４０を通過しつつ、改めて設定された分だけ遅延されて２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力される。
【００８０】
そのため、入力ドライバ２８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、共通遅延部２００のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ２８０のサイズを最小限に維持することもできる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ、遅延されることができる。
【００８１】
このように、本発明の第１の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用することが可能である。
【００８２】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【００８３】
同図に示すように、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その長さが決定される共通遅延経路を介して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させて第１の遅延信号を生成した後、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その長さが決定される追加遅延経路を介して、共通遅延経路で生成された第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部３００と、遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて、その長さが決定される第１の遅延経路を介して、入力遅延部３００に備えられた共通遅延経路で生成された第１の遅延信号を遅延させて出力する第１の出力遅延部３２０と、遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その長さが決定される第２の遅延経路を介して、入力遅延部３００に備えられた共通遅延経路で生成された第１の遅延信号及び追加遅延経路で生成された第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部３４０とを備える。
【００８４】
また、第１の出力遅延部３２０から出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の出力遅延部３４０から出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部３６０をさらに備える。そして、外部からの入力信号ＩＮ＿ＳＩＧを、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤに供給する信号ＩＮ＿ＳＩＧ＿Ｓとして出力する入力ドライバ３８０をさらに備える。
【００８５】
ここで、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部３９０で生成され、入力遅延部３００の動作を制御する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の出力遅延部３２０の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と、第２の出力遅延部３４０の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【００８６】
そして、入力遅延部３００は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位で遅延する複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞を備える。すなわち、各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させ、各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信しない。
【００８７】
そして、第１の出力遅延部３２０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位で遅延する複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞を備える。
【００８８】
ここで、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、いずれか１つの第１の遅延制御コードＣＯＮ＿１＜ｉ＞（ｉ＝１〜Ｎ）が活性化される場合、活性化された第１の遅延制御コードＣＯＮ＿１＜ｉ＞に対応する第１の出力遅延ユニット３２０＜ｉ＞は、前段の第１の出力遅延ユニット３２０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、活性化されていない残りの第１の遅延制御コードＣＯＮ＿ｊ（ｊ≠ｉ）に対応する第１の出力遅延ユニット３２０＜ｊ＞は、入力遅延部３００に備えられたいずれか１つの入力遅延ユニットから伝達される入力信号または信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位の分だけ遅延させて出力する。
【００８９】
そして、第２の出力遅延部３４０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位で遅延する複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞を備える。
【００９０】
ここで、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つの第２の遅延制御コードＣＯＮ＿２＜ｉ＞（ｉ＝２〜Ｎ）が活性化される場合、活性化された第２の遅延制御コードＣＯＮ＿２＜ｉ＞に対応する第２の出力遅延ユニット３４０＜ｉ＞は、前段の第２の出力遅延ユニット２４０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、活性化されていない残りの第２の遅延制御コードＣＯＮ＿２＜ｊ＞（ｊ≠ｉ）に対応する第２の出力遅延ユニット３４０＜ｊ＞は、入力遅延部３００に備えられたいずれか１つの入力遅延ユニットから伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて出力する。
【００９１】
ここで、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞は、第１の出力遅延部３２０と第２の出力遅延部３４０との接続関係及び入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて決定される動作によって、柔軟性のあるように共通遅延経路と追加遅延経路とに分けられ、その基準を説明すれば、次のとおりである。
【００９２】
まず、第１の出力遅延部及び第２の出力遅延部３２０、３４０と入力遅延部３００との接続関係を説明すれば、第１の出力遅延部３２０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受けて遅延動作を行い、第２の出力遅延部３４０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から出力される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受けて遅延動作を行うことが分かる。すなわち、入力遅延部３００を通過して第１の出力遅延部３２０に備えられた各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に伝達される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１が、第２の出力遅延部３４０に備えられた各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎより遅延ユニット単位で１段階少なく遅延された信号であることが分かる。
【００９３】
したがって、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値ＭＡＸ（自然数）より１単位の分だけ小さい入力遅延制御コード値に対応する入力遅延ユニット３００＜ＭＡＸ−１＞の遅延量までが、入力遅延部３００から第１の出力遅延部３２０及び第２の出力遅延部３４０に伝達される入力信号に、入力遅延部３００の遅延量が共通に適用される部分になり、入力遅延ユニット３００＜１＞〜３００＜ＭＡＸ−１＞が共通遅延経路となる。このとき、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値は、予め決定されていないため、共通遅延経路の長さは、予め決定されることができないということが分かる。
【００９４】
そして、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞において、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値ＭＡＸに対応する入力遅延ユニット３００＜ＭＡＸ＞の遅延量が、入力遅延部３００から第１の出力遅延部３２０に伝達される入力信号には適用されず、入力遅延部３００から第２の出力遅延部３４０に伝達される入力信号には適用される遅延量になり、入力遅延ユニット３００＜ＭＡＸ＞が追加遅延経路となる。このとき、追加遅延経路は、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値に対応する１個の入力遅延ユニットの遅延量を有する状態になるため、１段階の遅延ユニット単位に対応する遅延量で固定された状態になることが分かる。
【００９５】
このような方法で、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞を共通遅延経路と追加遅延経路とに分けることができる。これは、第１の出力遅延部３２０と第２の出力遅延部３４０とが互いに同じ長さを有する（同じ数の遅延ユニットを有する）と仮定して分けられたものである。一方、第１の出力遅延部３２０の長さが第２の出力遅延部３４０の長さより１段階の単位遅延ユニットの分だけ長いと、入力遅延部３００全体が共通遅延経路になることができる。すなわち、追加遅延経路は、場合によって１段階の遅延ユニット単位に対応する遅延量に固定されることができるが、何らの遅延量も有していない状態にすることもできるということが分かる。
【００９６】
したがって、第１の出力遅延部３２０と第２の出力遅延部３４０とが互いに同じ長さを有する場合、第２の出力遅延部３４０は、入力遅延部３００の追加遅延経路を介して生成された第２の遅延信号を遅延させて出力する動作を行う。それに対し、第１の出力遅延部３２０が第２の出力遅延部３４０より１段階の単位遅延ユニットの長さ分だけ長い場合、第２の出力遅延部３４０は、第１の出力遅延部３２０と同様に、入力遅延部３００の共通遅延経路を介して生成された第１の遅延信号を遅延させて出力する動作を行う。参考までに、第１の出力遅延部３２０が第２の出力遅延部３４０より１段階の単位遅延ユニットの長さ分だけ長い場合には、入力遅延部３００の追加遅延経路が存在しないことと同じ形態になるため、第２の遅延信号が存在しないとみることができる。
【００９７】
前述した構成に基づいて、本発明の第２の実施形態に係る半導体装置の遅延回路の動作を説明すれば、次のとおりである。
【００９８】
まず、入力遅延部３００の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞は、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位の分だけ遅延させて出力する動作を行い、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を全く受信しないため、遅延させる動作を行わないようになる。すなわち、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞における入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の活性化の有無は、印加される信号を受信するか否かを決定する要素となる。したがって、複数のビットからなる入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、いずれか１つのビットが活性化されると、その活性化されたビットより低い単位のビット（活性化されたビットの下位ビット）は全て活性化されなければならず、その活性化されたビットより高い単位のビット（活性化されたビットの上位ビット）は全て非活性化されなければならない。
【００９９】
例えば、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞も活性化されなければならず、それより高い単位である４番目ないしＮ番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は非活性化されなければならない。
【０１００】
上記の例のような状態で、入力遅延部３００に備えられる共通遅延経路と追加遅延経路とがどのように区分されるのかを説明すれば、次のとおりである。
【０１０１】
まず、第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値とが互いに同じであり、第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値より１単位小さい値を有する場合、追加遅延経路の長さが「０」になり、入力遅延部３００の共通遅延経路を介して出力される入力信号を第１の出力遅延部３２０と第２の出力遅延部３４０とが共に受けて遅延動作を行うようになる。
【０１０２】
すなわち、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化されることと同様に、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ１＜３＞が活性化され、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化される場合、入力遅延部３００に備えられた入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞のうち、１番目及び３番目の入力遅延ユニット３００＜１＞、３００＜２＞、３００＜３＞が共通遅延経路に属する状態となる。同時に、追加遅延経路は存在しない状態となる。したがって、第１の出力遅延部３２０と第２の出力遅延部３４０とが全て入力遅延部３００の共通遅延経路を介して遅延ユニット単位で３段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿３を受けて遅延動作を行うようになる。
【０１０３】
それに対し、入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値よりも、第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値とが１単位小さい値を有する場合、追加遅延経路の長さが１段階の遅延ユニット単位に対応する長さを有するようになり、入力遅延部３００の共通遅延経路を介して出力される入力信号を第１の出力遅延部３２０が受けて遅延動作を行い、共通遅延経路を介して出力される入力信号より１段階の遅延ユニット単位の分だけさらに遅延された入力信号を、追加遅延経路を介して第２の出力遅延部３４０が受けて遅延動作を行うようになる。
【０１０４】
すなわち、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化されることに対し、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、１番目ないし２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞が活性化され、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化される場合、入力遅延部３００に備えられた入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞のうち、１番目及び２番目の入力遅延ユニット３００＜１＞、３００＜２＞が共通遅延経路に属する状態になり、３番目の入力遅延ユニット３００＜３＞が追加遅延経路に属する状態になる。したがって、第１の出力遅延部３２０は、入力遅延部３００の共通遅延経路を介して遅延ユニット単位で２段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿２を受けて遅延動作を行うようになり、第２の出力遅延部３４０は、入力遅延部３００の共通遅延経路及び追加遅延経路を介して遅延ユニット単位で３段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿３を受けて遅延動作を行うようになる。
【０１０５】
そして、入力遅延部３００で共通遅延経路及び追加遅延経路の何れにも属していない４番目ないしＮ番目の入力遅延ユニット３００＜４＞、３００＜５＞、・・・、３００＜Ｎ＞は遅延動作を行わない状態になるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号になるだけである。
【０１０６】
前述した入力遅延部３００に備えられた共通遅延経路の動作を一般化すると、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の初期値（全ての入力遅延制御コードが非活性化される状態を意味する）に対応して、その長さが「０」に設定（入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力させる）され、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が１単位ずつ増加すること（１番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞から順に活性化されることを意味する）に対応して、その長さが遅延ユニット単位に対応する分だけ増加する長さで、入力される信号を遅延させる動作を行う構成要素であると表現することができる。
【０１０７】
また、入力遅延部３００に備えられた追加遅延経路の動作を一般化すると、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と同じ値を有し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞より１単位大きい値を有する場合に、その長さが「０」に設定（共通遅延経路から出力される入力信号を遅延させずにそのまま出力させる）され、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞及び第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞より１単位大きい値を有する場合に、遅延ユニット単位に対応する長さに設定される構成要素であると表現することができる。
【０１０８】
そして、第１の出力遅延部３２０の動作を説明すると、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が活性化されると、当該第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ−１＞の前段の第１の出力遅延ユニット３２０＜２＞、３２０＜３＞、・・・、３２０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【０１０９】
すなわち、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞における第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【０１１０】
例えば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、３番目の第１の遅延制御コードＣＯＮ＿１＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞は非活性化されなければならない。
【０１１１】
上記の例のように、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態で第１の出力遅延部３２０の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞のうち、３番目の入力遅延ユニット３００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、４番目の第１の出力遅延ユニット３２０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、１番目ないし３番目の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、３２０＜３＞は、前段の第１の出力遅延ユニットである２番目ないし４番目の第１の出力遅延ユニット３２０＜２＞、３２０＜３＞、３２０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行うようになる。
【０１１２】
すなわち、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、４番目の第１の出力遅延ユニット３２０＜４＞に伝達された入力遅延部３００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし１番目の第１の出力遅延ユニット３２０＜４＞、３２０＜３＞、３２０＜２＞、３２０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。したがって、第１の出力遅延部３２０の第１の遅延経路の長さは、４段階の遅延ユニット単位に該当する長さになるであろう。
【０１１３】
それに対し、５番目ないしＮ番目の第１の出力遅延ユニット３２０＜５＞、３２０＜６＞、・・・、３２０＜Ｎ＞は、それに該当する第１の遅延制御コードＣＯＮ＿１＜５＞、ＣＯＮ＿１＜６＞、・・・、ＣＯＮ＿１＜Ｎ＞が入力遅延部３００を介して信号を受ける状態ではあるが、入力遅延部３００から伝達される信号が、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【０１１４】
前述した第１の出力遅延部３２０の第１の遅延経路の長さが決定される動作を一般化すると、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の初期値（全ての第１の遅延制御コードが非活性化された状態を意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（入力遅延部３００の共通遅延経路の長さが「０」である場合）を遅延ユニット単位の分だけ遅延させ、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の値が１単位ずつ増加すること（１番目の第１の遅延制御コードＣＯＮ＿１＜１＞から順に活性化されることを意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【０１１５】
ここで、第１の出力遅延部３２０は、前述した構成の説明により、全ての第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということが分かる。一般化過程において、「入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した入力遅延部３００の動作を一般化する説明において、「全ての入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で共通遅延経路の長さが「０」になり、入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずに、そのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【０１１６】
そして、第２の出力遅延部３４０の動作を説明すると、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されると、当該第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ−１＞の前段の第２の出力遅延ユニット３４０＜２＞、３４０＜３＞、・・・、３４０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【０１１７】
すなわち、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞における第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。
【０１１８】
したがって、複数のビットからなる第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【０１１９】
例えば、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、３番目の第２の遅延制御コードＣＯＮ＿２＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞は非活性化されなければならない。
【０１２０】
上記の例のように、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される状態で第２の出力遅延部３４０の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞のうち、４番目の入力遅延ユニット３００＜４＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿４を第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、４番目の第２の出力遅延ユニット３４０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、１番目ないし３番目の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、３４０＜３＞は、前段の第２の出力遅延ユニットである２番目ないし４番目の第２の出力遅延ユニット３４０＜２＞、３４０＜３＞、３４０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行うようになる。
【０１２１】
すなわち、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、４番目の第２の出力遅延ユニット３４０＜４＞に伝達された入力遅延部３００を通過した入力信号ＩＮ＿ＳＩＧ＿４は、４番目ないし１番目の第２の出力遅延ユニット３４０＜４＞、３４０＜３＞、３４０＜２＞、３４０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。
【０１２２】
したがって、第２の出力遅延部３４０の第２の遅延経路の長さは、４段階の遅延ユニット単位に該当する長さになるであろう。
【０１２３】
それに対し、５番目ないしＮ番目の第２の出力遅延ユニット３４０＜５＞、３４０＜６＞、・・・、３４０＜Ｎ＞は、それに該当する第２の遅延制御コードＣＯＮ＿２＜５＞、ＣＯＮ＿２＜６＞、・・・、ＣＯＮ＿２＜Ｎ＞が入力遅延部３００を介して信号を受ける状態ではあるが、入力遅延部３００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【０１２４】
前述した第２の出力遅延部３４０の第２の遅延経路の長さが決定される動作を一般化すると、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の初期値（全ての第２の遅延制御コードが非活性化される状態を意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１（入力遅延部３００の共通遅延経路の長さが「０」であり、追加遅延経路の長さが１段階の遅延ユニット単位に該当する場合である）を遅延ユニット単位の分だけ遅延させ、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が１単位ずつ増加すること（１番目の第２の遅延制御コードＣＯＮ＿２＜１＞から順に活性化されることを意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【０１２５】
上述したことに基づいて、入力遅延部３００と第１の出力遅延部３２０と第２の出力遅延部３４０とが動作を行うとき、各構成要素から最終的に出力される信号の間の関係をまとめると、次のとおりである。
【０１２６】
まず、入力遅延部３００の長さを決定する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値及び第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位さらに大きい状態であると仮定した場合を説明すると、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有するとき、入力遅延部３００は、２段階の遅延ユニット単位の分だけの長さを有する共通遅延経路と１段階の遅延ユニット単位の分だけの長さを有する追加遅延経路とに分けられるということが分かる。
【０１２７】
また、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有する状態であるため、第１の出力遅延部３２０及び第２の出力遅延部３４０の長さも全て３段階の遅延ユニット単位の分だけの長さを有する状態となる。
【０１２８】
このような状態で第１の出力遅延部３２０を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する２段階の遅延ユニット単位の分だけ遅延され、第１の出力遅延部３２０の第１の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計５段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１２９】
それに対し、第２の出力遅延部３４０を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、入力遅延部３００の共通遅延経路及び追加遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第２の出力遅延部３４０の第２の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計６段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３０】
そして、入力遅延部３００の長さを決定する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と同じであり、第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位さらに大きい状態であると仮定した場合を説明すると、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有するとき、入力遅延部３００は、３段階の遅延ユニット単位の分だけの長さを有する共通遅延経路のみを有し、追加遅延経路が存在しなくなるということが分かる。
【０１３１】
また、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有する状態であるため、第１の出力遅延部３２０の長さは、４段階の遅延ユニット単位の分だけの長さを有する状態になり、第２の出力遅延部３４０の長さは、３段階の遅延ユニット単位の分だけの長さを有する状態になる。
【０１３２】
このような状態で第１の出力遅延部３２０を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第１の出力遅延部３２０の第１の遅延経路の長さに該当する４段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計７段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３３】
それに対し、第２の出力遅延部３４０を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第２の出力遅延部３４０の第２の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計６段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３４】
そして、位相混合部３６０は、従来技術と同様に、互いに１段階の遅延ユニット単位差がある第１の出力遅延部３２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の出力遅延部３４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合して、１段階の遅延ユニット単位より小さい遅延量の差を有する出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することができる。
【０１３５】
以上で説明したように、本発明の第２の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、入力遅延部３００により設定された分だけ遅延された後、第１の出力遅延部３２０と第２の出力遅延部３４０とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力するようになる。
【０１３６】
そのため、入力ドライバ３８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、入力遅延部３００のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ３８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ遅延されることができる。
【０１３７】
このように、本発明の第２の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１３８】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【０１３９】
同図に示すように、チェーン接続された複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞からなる遅延ライン４００を備える半導体装置において、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞は、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号を遅延させて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに出力する共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞と、遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮと第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎとのうち、いずれか一方の入力端を介して入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１、又は、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力する第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞と、遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮと第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎとのうち、いずれか一方の入力端を介して入力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ、又は、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに出力する第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞とを備える。また、遅延ライン４００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと遅延ライン４００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部４６０をさらに備える。
【０１４０】
このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最前段に位置した単位遅延ブロック４００＜１＞である場合、当該単位遅延ブロック４００＜１＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１は、遅延ライン４００の信号入力端ＩＮ＿ＳＩＧ＿ＮＤに接続され、当該単位遅延ブロック４００＜１＞の第１の出力端ＯＵＴ＿ＮＤ１＿１は、遅延ライン４００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１に接続され、当該単位遅延ブロック４００＜１＞の第２の出力端ＯＵＴ＿ＮＤ２＿１は、遅延ライン４００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２に接続される。
【０１４１】
また、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最前段に位置した単位遅延ブロック４００＜１＞ではない場合、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１に接続され、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第１の出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１に接続され、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第２の出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１に接続される。
【０１４２】
そして、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最後段に位置した単位遅延ブロック４００＜Ｎ＞である場合、当該単位遅延ブロック４００＜Ｎ＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮは、当該単位遅延ブロック４００＜Ｎ＞の第２の入力端ＩＮ＿ＮＤ２＿Ｎに接続され、当該単位遅延ブロック４００＜Ｎ＞の第１の入力端ＩＮ＿ＮＤ１＿Ｎは、当該単位遅延ブロック４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック４００＜Ｎ＞の第２の入力端ＩＮ＿ＮＤ２＿Ｎは、当該単位遅延ブロック４００＜Ｎ＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮに接続される。
【０１４３】
また、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最後段に位置した単位遅延ブロック４００＜Ｎ＞ではない場合、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１は、後段の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１は、後方の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第１の出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎに接続され、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１は、後段の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第２の出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎに接続される。
【０１４４】
そして、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部５９０で生成され、共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞の動作を制御する共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と、第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【０１４５】
このとき、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力し、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を無視する動作を行う。
【０１４６】
そして、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞が活性化されることに応じて第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎを介して入力される信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延ユニット単位の分だけ遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力し、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞が非活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮを介して入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力する動作を行う。
【０１４７】
そして、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されることに応じて第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎを介して入力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されることに応じて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮから出力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力する動作を行う。
【０１４８】
以上で説明したように、本発明の第３の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞を通過しつつ、設定された分だけ遅延された後、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞と第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力されるようになる。
【０１４９】
そのため、入力ドライバ４８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ４８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ遅延されることができる。
【０１５０】
このように、本発明の第３の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１５１】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る遅延ラインを備える半導体装置を詳細に示した回路図である。
【０１５２】
同図に示すように、チェーン接続された複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞からなる遅延ライン５００を備える半導体装置において、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信し、受信した信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力する第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞と、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信するか、または第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ＞に応じて第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信し、受信した信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延して第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力する第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞と、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信するか、または前記第３の遅延制御信号の反転信号／ＣＯＮ＿２＜１＞、／ＣＯＮ＿２＜２＞、・・・、／ＣＯＮ＿２＜Ｎ＞に応じて第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを受信し、受信した信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを遅延して第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに出力する第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞とを備える。また、遅延ライン５００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと遅延ライン５００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部５６０をさらに備える。また、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とを生成する遅延制御部５９０をさらに備える。
【０１５３】
ここで、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、その詳細な構成が設計者の意図によって多様に変化されることができる。
【０１５４】
まず、図５に示すように、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とを否定論理積して信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３とを備える。
【０１５５】
そして、図５に直接図示されてはいないが、内部で用いられる制御信号の数を減らすと、図５に示す回路の構成要素と同じ構成要素を有した状態で、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞の構成が次のように変形されることができる。
【０１５６】
図５に示された回路より制御信号を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号（即ち、電源電圧。以下同じ）とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号とを否定論理積して信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３とを備える。
【０１５７】
すなわち、制御信号を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、制御信号の代わりに、電源電圧ＶＤＤ端の信号を印加して内部で用いられる制御信号の数を減らす方法を使用する。
【０１５８】
そして、図５に直接図示されてはいないが、制御信号を減少させるだけでなく、図５に示された第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞の構成要素を最小限に減らすと、その構成が次のように変形されることができる。
【０１５９】
図５に示されたものより制御信号及び構成要素を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ及び信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに同時に出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２とを備える。
【０１６０】
すなわち、制御信号及び構成要素を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３の役割を第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２が同時に果たすことができるようにする方法を使用している。
【０１６１】
そして、第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞は、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿４、ＮＡＮＤ２＿４、・・・、ＮＡＮＤＮ＿４と、第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ＞と第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎとを否定論理積する第２のＮＡＮＤゲートＮＡＮＤ１＿５、ＮＡＮＤ２＿５、・・・、ＮＡＮＤＮ＿５と、第１のＮＡＮＤゲートＮＡＮＤ１＿４、ＮＡＮＤ２＿４、・・・、ＮＡＮＤＮ＿４の出力信号と第２のＮＡＮＤゲートＮＡＮＤ１＿５、ＮＡＮＤ２＿５、・・・、ＮＡＮＤＮ＿５の出力信号とを否定論理積して第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力する第３のＮＡＮＤゲートＮＡＮＤ１＿６、ＮＡＮＤ２＿６、・・・、ＮＡＮＤＮ＿６とを備える。
【０１６２】
そして、第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞は、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞と信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿７、ＮＡＮＤ２＿７、・・・、ＮＡＮＤＮ＿７と、第３の遅延制御信号の反転信号／ＣＯＮ＿２＜１＞、／ＣＯＮ＿２＜２＞、・・・、／ＣＯＮ＿２＜Ｎ＞と第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎとを否定論理積する第２のＮＡＮＤゲートＮＡＮＤ１＿８、ＮＡＮＤ２＿８、・・・、ＮＡＮＤＮ＿８と、第１のＮＡＮＤゲートＮＡＮＤ１＿７、ＮＡＮＤ２＿７、・・・、ＮＡＮＤＮ＿７の出力信号と第２のＮＡＮＤゲートＮＡＮＤ１＿８、ＮＡＮＤ２＿８、・・・、ＮＡＮＤＮ＿８の出力信号とを否定論理積して第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎ）に出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力する第３のＮＡＮＤゲートＮＡＮＤ１＿９、ＮＡＮＤ２＿９、・・・、ＮＡＮＤＮ＿９とを備える。
【０１６３】
そして、前述した構成において、１個のＮＡＮＤゲートは、入力される信号を１／２ユニット遅延単位の分（即ち、単位遅延時間の半分の時間）だけ遅延させる。
【０１６４】
したがって、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１が、第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
同様に、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに入力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎまたは第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが、第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
【０１６５】
また、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに入力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが、第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
【０１６６】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞である場合、当該単位遅延ブロック５００＜１＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１は、遅延ライン５００の共通信号入力端ＩＮ＿ＳＩＧ＿ＮＤに接続され、当該単位遅延ブロック５００＜１＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿１は、遅延ライン５００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１に接続され、当該単位遅延ブロック５００＜１＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿１は、遅延ライン５００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２に接続される。
【０１６７】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞ではない場合、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１に接続され、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１に接続され、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１に接続される。
【０１６８】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最後段に位置した単位遅延ブロック５００＜Ｎ＞である場合、当該単位遅延ブロック５００＜Ｎ＞の第２の信号入力端ＩＮ＿ＮＤ１＿Ｎ及び第３の信号入力端ＩＮ＿ＮＤ２＿Ｎは、電源電圧ＶＤＤ端に接続される。
【０１６９】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最後段に位置した単位遅延ブロック５００＜Ｎ＞ではない場合、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１は、後段の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１は、後段の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎに接続され、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１は、後方の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎに接続される。
【０１７０】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞である場合、当該単位遅延ブロック５００＜１＞に印加される第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞は、電源電圧ＶＤＤ端の論理レベルに固定される。
【０１７１】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞ではない場合、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞に印加される第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞に印加される第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ−１＞と同じ論理レベルを有するようになる。
【０１７２】
参考までに、図５に示されている複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、最後段に位置した単位遅延ブロック５００＜Ｎ＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮは、そのまま切れている状態（未接続の開放状態）になっており、実質的には何らの役割もしない信号端である。したがって、設計者の意図によって、この信号ＩＮ＿ＳＩＧ＿Ｎを他の用途で用いることができ、用途がない場合には、この信号ＩＮ＿ＳＩＧ＿Ｎを生成するＮＡＮＤゲートＮＡＮＤＮ＿２自体が存在しない形態に変形されることもできる。
【０１７３】
以上で説明したように、本発明の第４の実施形態を適用すれば、遅延ライン５００の信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞を通過しつつ、設定された分だけ遅延された後、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞と第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力される。
【０１７４】
そのため、入力ドライバ５８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ５８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ、遅延されることができる。
【０１７５】
このように、本発明の第４の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１７６】
図６は、本発明の第１の実施形態ないし第４の実施形態に係る遅延ラインを備えた半導体装置を示した概略ブロック図である。図６は、共通遅延回路と、第１の遅延回路と、第２の遅延回路とを備える半導体装置を示す。前記共通遅延回路は、遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する。第１の遅延回路は、遅延制御コードに応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する。第２の遅延回路は、遅延制御コードに応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する。
【０１７７】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって明白であろう。
【０１７８】
例えば、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じて、その位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【０１７９】
１０ 上側遅延ライン
１２ 下側遅延ライン
１４、２９０、３９０、４９０、５９０ 遅延制御部
１６、２６０、３６０、４６０、５６０ 位相混合部
１８、２８０、３８０、４８０、５８０ 入力ドライバ
２００ 共通遅延部
２２０ 第１の遅延部
２４０ 第２の遅延部
３００ 入力遅延部
３２０ 第１の出力遅延部
３４０ 第２の出力遅延部
４００ 遅延ライン
４００＜１＞〜４００＜Ｎ＞ 単位遅延ブロック
４０２＜１＞〜４０２＜Ｎ＞ 共通遅延部
４０４＜１＞〜４０４＜Ｎ＞ 第１の遅延部
４０６＜１＞〜４０６＜Ｎ＞ 第２の遅延部
５００ 遅延ライン
５００＜１＞〜５００＜Ｎ＞ 単位遅延ブロック
５０２＜１＞〜５０２＜Ｎ＞ 第１の遅延論理部
５０４＜１＞〜５０４＜Ｎ＞ 第２の遅延論理部
５０６＜１＞〜５０６＜Ｎ＞ 第３の遅延論理部
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、入力される信号を遅延させて出力する遅延ラインを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラ（ＣＴＲＬ）のような外部装置から入力される外部クロックに同期した内部クロックを用いて外部装置とデータの伝送を行う。
【０００３】
これは、メモリとメモリコントローラとの間に安定的にデータを伝送するためには、メモリコントローラからメモリに印加される外部クロックとメモリから出力されるデータとの間の時間的同期が極めて重要なためである。
【０００４】
このとき、メモリから出力されるデータは、内部クロックに同期して出力される。内部クロックは、最初にメモリに印加されるときには外部クロックと同期した状態で印加されるが、メモリ内の各構成要素を通過することによって、遅延され、メモリの外部に出力されるときには外部クロックと同期されていない状態で出力される。
【０００５】
したがって、メモリから出力されるデータの安定した伝送のためには、データを伝送するメモリ内の各構成要素を通過することによって遅延された内部クロックを、メモリコントローラから印加される外部クロックのエッジ（ｅｄｇｅ）または中心（ｃｅｎｔｅｒ）に正確に合わせるために、データがバスに出力される時間を内部クロックに逆補償して内部クロックと外部クロックとが同期するようにしなければならない。
【０００６】
このように、内部クロックと外部クロックとを同期させるために、データがバスに出力される時間を内部クロックに逆補償しなければならない。このとき、内部クロックは、メモリコントローラから印加される外部クロックがデータを伝送するメモリ内の各構成要素をモデリングした遅延回路を通過することによって遅延されたクロックであり、データを伝送するメモリ内の各構成要素をモデリングした遅延回路の遅延量は変動され得る値ではないので、内部クロックと外部クロックとの位相が同期するまで内部クロックの位相をさらに遅延させる方法が、従来では使用されていた。
【０００７】
ところが、内部クロックと外部クロックとの位相差がどれくらいになるかは予め計算できないだけでなく、メモリの駆動環境によって、その値がいくらでも変動し得るため、内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて、その遅延量が自由に変動する遅延回路によって内部クロックを遅延させなければならない。
【０００８】
また、メモリの駆動環境が最悪（ｗｏｒｓｔ）である場合、内部クロックと外部クロックとの位相差がほとんど１回のクロックサイクル（１ｔｃｋ）になり得るため、これを満足しつつ、内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて変動可能な遅延量が非常に大きい遅延回路によって内部クロックを遅延させなければならない。
【０００９】
したがって、従来では、前述した遅延回路の条件を全て満足する次のような遅延ライン（ｄｅｌａｙ ｌｉｎｅ）を用いて内部回路と外部クロックとの位相を同期化させていた。
【００１０】
図１は、従来技術に係る遅延ラインを備える半導体装置を示したブロック図である。
【００１１】
同図に示すように、従来技術に係る半導体装置の遅延ラインは、入力信号ＩＮ＿ＳＩＧを遅延させる上側遅延ライン１０と、入力信号ＩＮ＿ＳＩＧを遅延させる下側遅延ライン１２と、上側遅延ライン１０及び下側遅延ライン１２の遅延量を制御する遅延制御部１４とを備える。また、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２との位相を混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成する位相混合部１６をさらに備える。
【００１２】
ここで、上側遅延ライン１０及び下側遅延ライン１２の構成を説明すると、複数のＮＡＮＤゲートが直列に接続されており、直列接続された複数のＮＡＮＤゲートのうち、所定間隔のＮＡＮＤゲートごとに入力信号ＩＮ＿ＳＩＧが（上側制御ライン１０及び下側制御ライン１２を構成するＮＡＮＤゲートとは別のＮＡＮＤゲートを介して）印加され得るようになっている。いずれのＮＡＮＤゲートに入力信号ＩＮ＿ＳＩＧが印加されるかは、遅延制御部１４から出力される遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞によって決定される構造であることが分かる。
【００１３】
前述した構成に基づいて、その動作を説明すれば、次のとおりである。
【００１４】
まず、図１に示されている上側遅延ライン１０と下側遅延ライン１２とを構成する各々直列接続された複数のＮＡＮＤゲートのうち、４の倍数に該当する位置（例えば、左端を先頭とし、先頭を０番とした順番）のＮＡＮＤゲートが入力信号ＩＮ＿ＳＩＧを印加され得るＮＡＮＤゲートとして決定されている。これは、図１に示されている２個のＮＡＮＤゲートに対応する遅延量が単位遅延量（ｕｎｉｔ ｄｅｌａｙ）に該当すると仮定しているためである。
【００１５】
すなわち、入力信号ＩＮ＿ＳＩＧを遅延させて最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成する過程では、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２との位相を位相混合部１６で混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆとして出力する過程が含まれているので、最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆの遅延量を２個のＮＡＮＤゲートに該当する単位遅延量の分だけ変化させようとすれば、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１であろうと下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２であろうと、いずれか１つの信号が４個のＮＡＮＤゲートに該当する２単位遅延量（２×ｕｎｉｔ ｄｅｌａｙ）の分だけ変化しなければならないということが分かる。
【００１６】
もちろん、これは、位相混合部１６において、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２とを同じ加重値で混合すると仮定したときに可能である。位相混合部１６の加重値を変化させて最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆの遅延量を単位遅延量より小さい遅延量の分だけ変化させる動作は、上側遅延ライン１０と下側遅延ライン１２との動作が終了した後に発生する動作であるから、上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１の遅延量と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２の遅延量とが変化する過程では、位相混合部１６が上側遅延ライン１０から出力される信号ＯＵＴ＿ＳＩＧ１と下側遅延ライン１２から出力される信号ＯＵＴ＿ＳＩＧ２とを同じ加重値で混合すると仮定しても全く関係ない。
【００１７】
前述したように、従来技術に係る半導体装置の遅延ラインは、上側遅延ライン１０と下側遅延ライン１２とに各々入力信号ＩＮ＿ＳＩＧを提供し、それに対応して出力される２つの信号ＯＵＴ＿ＳＩＧ１、ＯＵＴ＿ＳＩＧ２の位相を混合して最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することにより、最終出力信号ＯＵＴ＿ＳＩＧ＿Ｆを遅延させる量を単位遅延量の自然数倍だけ変化させることができるだけでなく、単位遅延量より小さい単位の遅延量の分だけ変化させることもできる。
【００１８】
これにより、従来技術に係る半導体装置の遅延ラインには、上側遅延ライン１０と下側遅延ライン１２という２個の遅延ラインが必要であり、上側遅延ライン１０と下側遅延ライン１２とに各々入力信号ＩＮ＿ＳＩＧを提供しなければならない。
【００１９】
すなわち、入力信号ＩＮ＿ＳＩＧを２個の遅延ライン１０、１２に同時に供給しなければならない。したがって、入力信号ＩＮ＿ＳＩＧを２個の遅延ライン１０、１２に供給する入力ドライバ１８は、そのサイズが非常に大きくなければならないという問題がある。
【００２０】
また、図１に示された２個の遅延ライン１０、１２の構成を説明すると、ＭＩＳＯ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｓｉｎｇｌｅ Ｏｕｔｐｕｔ）方式で動作する遅延ラインであることが分かる。
【００２１】
すなわち、２個の遅延ライン１０、１２は、２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートが選択的に入力信号ＩＮ＿ＳＩＧを受信することができ、最前方にある１個のＮＡＮＤゲート（最後のＮＡＮＤゲート）によって出力され得る形態であることが分かる。なお、遅延ライン１０、１２を構成する各ＮＡＮＤゲートの一方の端子はハイレベル（ＶＤＤＬ）に設定されている。
【００２２】
したがって、２個の遅延ライン１０、１２の長さが長ければ長いほど、入力信号ＩＮ＿ＳＩＧを２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートに安定的に伝達するために、入力ドライバ１８のサイズが大きくなければならないという問題がある。
【００２３】
このとき、入力ドライバ１８は、２個の遅延ライン１０、１２が入力信号ＩＮ＿ＳＩＧを遅延させる動作を行う間には常にオンされていなければならない回路であるため、そのサイズが大きければ大きいほど、それだけ消費する電流の大きさも増加するという問題がある。
【００２４】
そして、２個の遅延ライン１０、１２の長さが増加するということは、それだけ入力信号ＩＮ＿ＳＩＧが通過しなければならないラインの長さが長くなるということを意味し、それだけ入力信号ＩＮ＿ＳＩＧに適用されるローディング（負荷）が増加するという問題が生じる。
【００２５】
また、２個の遅延ライン１０、１２は、２単位遅延ユニット（２×ｕｎｉｔ ｄｅｌａｙ）に該当する複数個のＮＡＮＤゲートに並列に接続されている形態であるため、複数個のＮＡＮＤゲートに含まれたトランジスタのゲートキャパシタンス（ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）が全てローディングとして扱われるという問題がある。
【００２６】
したがって、２個の遅延ライン１０、１２の長さが増加することにより、入力信号ＩＮ＿ＳＩＧに適用されるローディングの大きさは非常に大きい状態になり、入力信号ＩＮ＿ＳＩＧが速い速度で伝達されることを妨害するのみならず、入力信号ＩＮ＿ＳＩＧの信号品質によくない影響を及ぼすという問題を引き起こす。
【００２７】
このため、従来技術に係る遅延ラインは、速い反応速度を有した状態で動作できないようになるだけでなく、その正確度が極めて低い状態になり得るし、これは、従来技術に係る遅延ラインがさらに高速で動作する半導体装置に適用され得ないことになるという問題を発生させる。
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
そこで、上記の目的を達成するための本発明に係る第１の半導体装置は、遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部と、前記遅延制御コードに応じて、前記第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部と、前記遅延制御コードに応じて、前記第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部とを備え、前記共通遅延部から伝達される前記第１の遅延入力信号が前記第１の遅延部中を通過する長さである第１の遅延経路と、前記共通遅延部から伝達される前記第２の遅延入力信号が前記第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴としている。
【００３０】
また、上記の目的を達成するための本発明に係る第２の半導体装置は、遅延制御コードに応じて、その長さが決定される共通遅延経路を介して入力信号を遅延させて第１の遅延信号を生成した後、前記遅延制御コードに応じて、その長さが決定される追加遅延経路を介して前記第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部と、前記遅延制御コードに応じて、その長さが決定される第１の遅延経路を介して前記第１の遅延信号を遅延させて出力する第１の出力遅延部と、前記遅延制御コードに応じて、その長さが決定される第２の遅延経路を介して前記第１の遅延信号及び前記第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部とを備えることを特徴としている。
【００３１】
さらに、上記の目的を達成するための本発明に係る第３の半導体装置は、チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、各々の単位遅延ブロックが、遅延制御コードに応じて共通入力端に入力される信号を遅延させて共通出力端に出力する共通遅延部と、前記遅延制御コードに応じて前記共通入力端及び第１の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第１の出力端に出力する第１の遅延部と、前記遅延制御コードに応じて前記共通出力端及び第２の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第２の出力端に出力する第２の遅延部とを備えることを特徴としている。
【００３２】
さらに、上記の目的を達成するための本発明に係る第４の半導体装置は、チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、各々の単位遅延ブロックが、第１の遅延制御信号に応じて第１の信号入力端に出力された信号を受信し、受信した信号を遅延して第１の信号出力端または信号伝達ノードに出力する第１の遅延論理部と、第２の遅延制御信号に応じて前記第１の信号入力端に出力された信号を受信するか、または前記第２の遅延制御信号の反転信号に応じて第２の信号入力端に出力された信号を受信し、受信した信号を遅延して第２の信号出力端に出力する第２の遅延論理部と、第３の遅延制御信号に応じて前記信号伝達ノードに出力された信号を受信するか、または前記第３の遅延制御信号の反転信号に応じて第３の信号入力端に出力された信号を受信し、受信した信号を遅延して第３の信号出力端に出力する第３の遅延論理部とを備えることを特徴としている。
【発明の効果】
【００３３】
本発明は、信号入力端には共通遅延ラインのみが接続され、共通遅延ラインを通過した信号が上側遅延ラインと下側遅延ラインとを通過して２つの出力端に出力され得るようにすることによって、入力信号を駆動するための入力ドライバのサイズを最小限にすることができるという効果がある。
【００３４】
このとき、共通遅延ラインは、遅延ユニット単位に分離される構成であるため、入力ドライバで駆動する信号入力端のローディングの大きさが非常に小さいだけでなく、入力信号に適用されるローディングの大きさを非常に小さくすることができるので、入力信号が高い正確度及び速い反応速度で遅延ラインを通過できるようにするという効果がある。
【００３５】
これにより、本発明に係る遅延ラインがさらに高速で動作する半導体装置に適用され得るようなるという効果がある。
【図面の簡単な説明】
【００３６】
【図１】従来技術に係る遅延ラインを備える半導体装置を示したブロック図である。
【図２】本発明の第１の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図３】本発明の第２の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図４】本発明の第３の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図５】本発明の第４の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【図６】本発明の第１の実施形態ないし第４の実施形態に係る遅延ラインを備えた半導体装置を示した概略ブロック図である。
【発明を実施するための形態】
【００３７】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、以下に示す実施形態は、本発明の開示が完全なようにし、通常の知識を有した者に本発明の範疇を完全に知らせるために提供されるものである。
【００３８】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【００３９】
同図に示すように、本発明の第１の実施形態に係る半導体装置の遅延ラインは、入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する共通遅延経路の長さが遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて決定される共通遅延部２００と、共通遅延部２００から出力され伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する第１の遅延経路の長さが遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて決定される第１の遅延部２２０と、共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが通過する第２の遅延経路の長さ（第１の遅延経路の長さに比べて所定の長さ分だけの差（正又は負の値）があるように決定される）が遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて決定される第２の遅延部２４０とを備える。また、第１の遅延部２２０から出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと、第２の遅延部２４０から出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部２６０をさらに備える。さらに、外部からの入力信号ＩＮ＿ＳＩＧを、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤに駆動（供給）する入力ドライバ２８０をさらに備える。
【００４０】
ここで、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部２９０で生成され、共通遅延部２００の動作を制御する共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延部２２０の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第２の遅延部２４０の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【００４１】
そして、共通遅延部２００は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位で遅延する複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞を備える。
【００４２】
ここで、各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞に印加される共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１は、遅延ユニット単位の分だけ遅延されて、後段の各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞に印加される。共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１は、後段の共通遅延ユニットによって受信されない。
【００４３】
そして、第１の遅延部２２０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位で遅延する複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞を備える。
【００４４】
ここで、各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つの第１の遅延制御コードＣＯＮ＿１＜ｉ＞（ｉ＝１〜Ｎ）が活性化される場合、活性化された第１の遅延制御コードＣＯＮ＿１＜ｉ＞に対応する第１の遅延ユニット２２０＜ｉ＞は、前段の第１の遅延ユニット２２０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させて出力する。各々の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、活性化されていない残りの第１の遅延制御コードＣＯＮ＿ｊ（ｊ≠ｉ）に対応する第１の遅延ユニット２２０＜ｊ＞は、共通遅延部２００に備えられたいずれか１つの共通遅延ユニットから伝達される入力信号または信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位の分だけ遅延させて出力する。
【００４５】
そして、第２の遅延部２４０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた各々の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を２倍の遅延ユニット単位で遅延する１個の第２の遅延ユニット２４０＜１＞と、遅延ユニット単位で遅延する複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞とを備える。
【００４６】
ここで、１個の第２の遅延ユニット２４０＜１＞と複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞とは、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その動作が決定される。すなわち、１個の第２の遅延ユニット２４０＜１＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞が活性化される場合、１個の第２の遅延ユニット２４０＜１＞の前段の第２の遅延ユニット２４０＜２＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１を２倍の遅延ユニット単位の分だけ遅延させ、１個の第２の遅延ユニット２４０＜１＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを２倍の遅延ユニット単位の分だけ遅延させる。また、複数の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つの第２の遅延制御コードＣＯＮ＿２＜ｉ＞（ｉ＝２〜Ｎ）が活性化される場合、活性化された第２の遅延制御コードＣＯＮ＿２＜ｉ＞に対応する第２の遅延ユニット２４０＜ｉ＞は、前段の第２の遅延ユニット２４０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞、・・・、ＣＯＮ２＜Ｎ＞のうち、活性化されていない残りの第２の遅延制御コードＣＯＮ＿２＜ｊ＞（ｊ≠ｉ）に対応する第２の遅延ユニット２４０＜ｊ＞は、共通遅延部２００に備えられたいずれか１つの共通遅延ユニットから伝達される入力信号を遅延ユニット単位の分だけ遅延させて出力する。
【００４７】
前述した構成に基づいて、本発明の第１の実施形態に係る半導体装置の遅延回路の動作を説明すれば、次のとおりである。
【００４８】
まず、共通遅延部２００の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受信して、遅延ユニット単位の分だけ遅延させて出力する動作を行い、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを全く受信しないため、遅延させる動作を行わないようになる。
【００４９】
すなわち、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞における共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の活性化の有無は、印加される信号を受信するか否かを決定する要素となる。したがって、複数のビットからなる共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、いずれか１つのビットが活性化されると、その活性化されたビットより低い単位のビット（活性化されたビットの下位ビット）は全て活性化されなければならず、その活性化されたビットより高い単位のビット（活性化されたビットの上位ビット）は全て非活性化されなければならない。
【００５０】
例えば、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞も活性化されなければならず、それより高い単位である４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は非活性化されなければならない。
【００５１】
上記の例のように、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態で共通遅延部２００の動作を説明すると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓは、１番目及び３番目の共通遅延ユニット２００＜１＞、２００＜２＞、２００＜３＞によって遅延ユニット単位で３段階遅延されて出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、ＩＮ＿ＳＩＧ＿３として出力する動作を行う。
【００５２】
それに対し、４番目ないしＮ番目の共通遅延ユニット２００＜４＞、２００＜５＞、・・・、２００＜Ｎ＞は、遅延動作を行わない状態になるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」（Ｌｏｗ）を意味する）に固定された、意味のない信号になる。
【００５３】
前述した共通遅延部２００の動作を一般化すると、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の初期値（全ての共通遅延制御コードが非活性化された状態を意味する）に対応して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力し、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が１単位ずつ増加すること（１番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞から順に活性化されることを意味する）に対応して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００５４】
参考までに、図２に示された共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞のうち、最後段にあるＮ番目の共通遅延ユニット２００＜Ｎ＞から出力される信号ＩＮ＿ＳＩＧ＿Ｎは、第１の遅延部２２０及び第２の遅延部２４０に入力されずに、そのまま切れている状態になっており、実質的に何らの役割もしない信号である。設計者の意図によって、この信号ＩＮ＿ＳＩＧ＿Ｎは第１の遅延部２２０と第２の遅延部２４０とに同時に入力されることもでき、この信号ＩＮ＿ＳＩＧ＿Ｎを生成するＮ番目の共通遅延ユニット２００＜Ｎ＞自体が存在しないようにすることもできるなど、本発明で直接的に提示された形態とは異なる方式で使用されることもできる。
【００５５】
そして、第１の遅延部２２０の動作を説明すると、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が活性化されると、当該第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ−１＞の前段の第１の遅延ユニット２２０＜２＞、２２０＜３＞、・・・、２２０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【００５６】
すなわち、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞における第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【００５７】
例えば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、３番目の第１の遅延制御コードＣＯＮ＿１＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞は非活性化されなければならない。
【００５８】
上記の例のように、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態で第１の遅延部２２０の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞のうち、３番目の共通遅延ユニット２００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、４番目の第１の遅延ユニット２２０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、１番目ないし３番目の第１の遅延ユニット２２０＜１＞、２２０＜２＞、２２０＜３＞は、前段の第１の遅延ユニットである２番目ないし４番目の第１の遅延ユニット２２０＜２＞、２２０＜３＞、２２０＜４＞に印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行う。すなわち、第１の遅延部２２０に備えられた複数の第１の遅延ユニット２２０＜１＞、２２０＜２＞、・・・、２２０＜Ｎ＞のうち、４番目の第１の遅延ユニット２２０＜４＞に伝達された共通遅延部２００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし１番目の第１の遅延ユニット２２０＜４＞、２２０＜３＞、２２０＜２＞、２２０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。
【００５９】
それに対し、５番目ないしＮ番目の第１の遅延ユニット２２０＜５＞、２２０＜６＞、・・・、２２０＜Ｎ＞は、それに該当する第１の遅延制御コードＣＯＮ＿１＜５＞、ＣＯＮ＿１＜６＞、・・・、ＣＯＮ＿１＜Ｎ＞が共通遅延部２００を介して信号を受ける状態ではあるが、共通遅延部２００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）で固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行う。
【００６０】
前述した第１の遅延部２２０の動作を一般化すると、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の初期値（全ての第１の遅延制御コードが非活性化された状態を意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（遅延させずにそのまま出力された信号を意味する）を遅延ユニット単位の分だけ遅延させ、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の値が１単位ずつ増加すること（１番目の第１の遅延制御コードＣＯＮ＿１＜１＞から順に活性化されることを意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００６１】
ここで、第１の遅延部２２０は、前述した構成の説明により、全ての第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということがわかるが、一般化過程において、「共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した共通遅延部２００の動作を一般化する説明において、「全ての共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【００６２】
そして、第２の遅延部２４０の動作を説明すると、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されると、当該第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ−１＞の前段の第２の遅延ユニット２４０＜２＞、２４０＜３＞、・・・、２４０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを受信して、２倍の遅延ユニット単位または一倍の遅延ユニット単位で遅延させて出力する動作を行い、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを２倍の遅延ユニット単位で遅延させて出力するか、または、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【００６３】
すなわち、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞における第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ２＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【００６４】
例えば、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ２＜Ｎ＞のうち、３番目の第２の遅延制御コードＣＯＮ＿２＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞は非活性化されなければならない。
【００６５】
上記の例のように、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される状態で第２の遅延部２４０の動作を説明すると、共通遅延部２００に備えられた複数の共通遅延ユニット２００＜１＞、２００＜２＞、・・・、２００＜Ｎ＞のうち、３番目の共通遅延ユニット２００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、４番目の第２の遅延ユニット２４０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿３として出力し、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、２番目及び３番目の第２の遅延ユニット２４０＜２＞、２４０＜３＞は、前段の第２の遅延ユニットである３番目及び４番目の第２の遅延ユニット２４０＜３＞、２４０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿２、ＯＵＴ＿ＳＩＧ２＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２として出力し、第２の遅延部２４０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、１番目の第２の遅延ユニット２４０＜１＞は、前段の第２の遅延ユニットである２番目の第２の遅延ユニット２４０＜２＞から印加される入力信号ＯＵＴ＿ＳＩＧ２＿１を受信して、２倍の遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとして出力する動作を行なう。
【００６６】
すなわち、第２の遅延部２２０に備えられた複数の第２の遅延ユニット２４０＜１＞、２４０＜２＞、・・・、２４０＜Ｎ＞のうち、４番目の第１の遅延ユニット２４０＜４＞に伝達された共通遅延部２００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし２番目の第２の遅延ユニット２４０＜４＞、２４０＜３＞、２４０＜２＞によって遅延ユニット単位で３段階遅延された後、１番目の第２の遅延ユニット２４０＜１＞によって遅延ユニット単位で２段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行う。
【００６７】
それに対し、５番目ないしＮ番目の第２の遅延ユニット２４０＜５＞、２４０＜６＞、・・・、２４０＜Ｎ＞は、それに該当する第２の遅延制御コードＣＯＮ＿２＜５＞、ＣＯＮ＿２＜６＞、・・・、ＣＯＮ＿２＜Ｎ＞が共通遅延部２００を介して信号を受ける状態ではあるが、共通遅延部２００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【００６８】
前述した第２の遅延部２４０の動作を一般化すると、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の初期値（全ての第２の遅延制御コードが非活性化された状態を意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（遅延させずにそのまま出力された信号を意味する）を２倍の遅延ユニット単位の分だけ遅延させ、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が１単位ずつ増加すること（１番目の第２の遅延制御コードＣＯＮ＿２＜１＞から順に活性化されることを意味する）に対応して共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【００６９】
このとき、第２の遅延部２４０は、前述した構成の説明により、全ての第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということが分かるが、一般化過程において、「共通遅延部２００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した共通遅延部２００の動作を一般化する説明において、「全ての共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【００７０】
上記の例のように、共通遅延部２００と、第１の遅延部２２０と、第２の遅延部２４０とが動作を行うことになったとき、最終的に出力される信号間の関係をまとめると、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第１の遅延部２２０を介して遅延ユニット単位で４段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で７段階遅延された信号となる。
【００７１】
そして、第２の遅延部２４０から最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと同様に、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第２の遅延部２４０を介して遅延ユニット単位で５段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で８段階遅延された信号となる。
【００７２】
前述した本発明の第１の実施形態に係る半導体装置の遅延ラインを説明するときには、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に含まれた共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とが全て同じ値（同じ位置の値まで活性化され、残りの値は非活性化されることを意味する）を有すると仮定した。すなわち、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態であるとすれば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態になり、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ２＜Ｎ＞が非活性化される状態になることを仮定した。
【００７３】
しかし、このような状態では、第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆより第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆが常に１段階の遅延ユニットの分だけさらに遅延された状態となる。
【００７４】
したがって、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と同じ値を有し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位の分だけ大きい状態になることができなければならない。すなわち、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化され、残りの４番目ないしＮ番目の共通遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される状態であるとすれば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態になり、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化され、残りの３番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜３＞、ＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ２＜Ｎ＞が非活性化される状態になることができなければならない。
【００７５】
このように、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値を変更すると、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、共通遅延部２００を介して遅延ユニット単位で３段階遅延された後、第１の遅延部２２０を介して遅延ユニット単位で４段階遅延されるので、最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で７段階遅延された信号となる。
【００７６】
そして、第２の遅延部２４０から最終的に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、第１の遅延部２２０から最終的に出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと異なり、共通遅延部２００を介して遅延ユニット単位で２段階のみ遅延された後、第２の遅延部２４０を介して遅延ユニット単位で４段階遅延されるので、最終に出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して共通遅延部２００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより遅延ユニット単位で６段階遅延された信号となる。
【００７７】
すなわち、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値を変更する動作を介して第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆより第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆが常に１段階の遅延ユニットの分だけ少なく遅延された状態になることもできる。
【００７８】
そして、位相混合部２６０は、従来技術と同様に、互いに１段階の遅延ユニット単位差がある第１の遅延部２２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の遅延部２４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合して１段階の遅延ユニット単位より小さい遅延量の差を有する出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することができる。
【００７９】
以上で説明したように、本発明の第１の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、共通遅延部２００を設定された分だけ通過して所定時間遅延された後、第１の遅延部２２０及び第２の遅延部２４０を通過しつつ、改めて設定された分だけ遅延されて２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力される。
【００８０】
そのため、入力ドライバ２８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、共通遅延部２００のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ２８０のサイズを最小限に維持することもできる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ、遅延されることができる。
【００８１】
このように、本発明の第１の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用することが可能である。
【００８２】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【００８３】
同図に示すように、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その長さが決定される共通遅延経路を介して入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させて第１の遅延信号を生成した後、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、その長さが決定される追加遅延経路を介して、共通遅延経路で生成された第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部３００と、遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて、その長さが決定される第１の遅延経路を介して、入力遅延部３００に備えられた共通遅延経路で生成された第１の遅延信号を遅延させて出力する第１の出力遅延部３２０と、遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その長さが決定される第２の遅延経路を介して、入力遅延部３００に備えられた共通遅延経路で生成された第１の遅延信号及び追加遅延経路で生成された第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部３４０とを備える。
【００８４】
また、第１の出力遅延部３２０から出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の出力遅延部３４０から出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部３６０をさらに備える。そして、外部からの入力信号ＩＮ＿ＳＩＧを、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤに供給する信号ＩＮ＿ＳＩＧ＿Ｓとして出力する入力ドライバ３８０をさらに備える。
【００８５】
ここで、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部３９０で生成され、入力遅延部３００の動作を制御する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の出力遅延部３２０の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と、第２の出力遅延部３４０の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【００８６】
そして、入力遅延部３００は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位で遅延する複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞を備える。すなわち、各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させ、各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される場合、信号入力端ＩＮ＿ＳＩＧ＿ＮＤまたは前段の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信しない。
【００８７】
そして、第１の出力遅延部３２０は、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位で遅延する複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞を備える。
【００８８】
ここで、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、いずれか１つの第１の遅延制御コードＣＯＮ＿１＜ｉ＞（ｉ＝１〜Ｎ）が活性化される場合、活性化された第１の遅延制御コードＣＯＮ＿１＜ｉ＞に対応する第１の出力遅延ユニット３２０＜ｉ＞は、前段の第１の出力遅延ユニット３２０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に印加される第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、活性化されていない残りの第１の遅延制御コードＣＯＮ＿ｊ（ｊ≠ｉ）に対応する第１の出力遅延ユニット３２０＜ｊ＞は、入力遅延部３００に備えられたいずれか１つの入力遅延ユニットから伝達される入力信号または信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延ユニット単位の分だけ遅延させて出力する。
【００８９】
そして、第２の出力遅延部３４０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位で遅延する複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞を備える。
【００９０】
ここで、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて、その動作が決定される。すなわち、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つの第２の遅延制御コードＣＯＮ＿２＜ｉ＞（ｉ＝２〜Ｎ）が活性化される場合、活性化された第２の遅延制御コードＣＯＮ＿２＜ｉ＞に対応する第２の出力遅延ユニット３４０＜ｉ＞は、前段の第２の出力遅延ユニット２４０＜ｉ＋１＞から印加される入力信号を遅延ユニット単位で遅延させ、各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に印加される第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、活性化されていない残りの第２の遅延制御コードＣＯＮ＿２＜ｊ＞（ｊ≠ｉ）に対応する第２の出力遅延ユニット３４０＜ｊ＞は、入力遅延部３００に備えられたいずれか１つの入力遅延ユニットから伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて出力する。
【００９１】
ここで、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞は、第１の出力遅延部３２０と第２の出力遅延部３４０との接続関係及び入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて決定される動作によって、柔軟性のあるように共通遅延経路と追加遅延経路とに分けられ、その基準を説明すれば、次のとおりである。
【００９２】
まず、第１の出力遅延部及び第２の出力遅延部３２０、３４０と入力遅延部３００との接続関係を説明すれば、第１の出力遅延部３２０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞に印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受けて遅延動作を行い、第２の出力遅延部３４０は、入力遅延部３００に備えられた各々の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から出力される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受けて遅延動作を行うことが分かる。すなわち、入力遅延部３００を通過して第１の出力遅延部３２０に備えられた各々の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞に伝達される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１が、第２の出力遅延部３４０に備えられた各々の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞に伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎより遅延ユニット単位で１段階少なく遅延された信号であることが分かる。
【００９３】
したがって、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値ＭＡＸ（自然数）より１単位の分だけ小さい入力遅延制御コード値に対応する入力遅延ユニット３００＜ＭＡＸ−１＞の遅延量までが、入力遅延部３００から第１の出力遅延部３２０及び第２の出力遅延部３４０に伝達される入力信号に、入力遅延部３００の遅延量が共通に適用される部分になり、入力遅延ユニット３００＜１＞〜３００＜ＭＡＸ−１＞が共通遅延経路となる。このとき、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値は、予め決定されていないため、共通遅延経路の長さは、予め決定されることができないということが分かる。
【００９４】
そして、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞において、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値ＭＡＸに対応する入力遅延ユニット３００＜ＭＡＸ＞の遅延量が、入力遅延部３００から第１の出力遅延部３２０に伝達される入力信号には適用されず、入力遅延部３００から第２の出力遅延部３４０に伝達される入力信号には適用される遅延量になり、入力遅延ユニット３００＜ＭＡＸ＞が追加遅延経路となる。このとき、追加遅延経路は、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、活性化される入力遅延制御コードの最大値に対応する１個の入力遅延ユニットの遅延量を有する状態になるため、１段階の遅延ユニット単位に対応する遅延量で固定された状態になることが分かる。
【００９５】
このような方法で、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞を共通遅延経路と追加遅延経路とに分けることができる。これは、第１の出力遅延部３２０と第２の出力遅延部３４０とが互いに同じ長さを有する（同じ数の遅延ユニットを有する）と仮定して分けられたものである。一方、第１の出力遅延部３２０の長さが第２の出力遅延部３４０の長さより１段階の単位遅延ユニットの分だけ長いと、入力遅延部３００全体が共通遅延経路になることができる。すなわち、追加遅延経路は、場合によって１段階の遅延ユニット単位に対応する遅延量に固定されることができるが、何らの遅延量も有していない状態にすることもできるということが分かる。
【００９６】
したがって、第１の出力遅延部３２０と第２の出力遅延部３４０とが互いに同じ長さを有する場合、第２の出力遅延部３４０は、入力遅延部３００の追加遅延経路を介して生成された第２の遅延信号を遅延させて出力する動作を行う。それに対し、第１の出力遅延部３２０が第２の出力遅延部３４０より１段階の単位遅延ユニットの長さ分だけ長い場合、第２の出力遅延部３４０は、第１の出力遅延部３２０と同様に、入力遅延部３００の共通遅延経路を介して生成された第１の遅延信号を遅延させて出力する動作を行う。参考までに、第１の出力遅延部３２０が第２の出力遅延部３４０より１段階の単位遅延ユニットの長さ分だけ長い場合には、入力遅延部３００の追加遅延経路が存在しないことと同じ形態になるため、第２の遅延信号が存在しないとみることができる。
【００９７】
前述した構成に基づいて、本発明の第２の実施形態に係る半導体装置の遅延回路の動作を説明すれば、次のとおりである。
【００９８】
まず、入力遅延部３００の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞は、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位の分だけ遅延させて出力する動作を行い、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されると、印加される入力信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を全く受信しないため、遅延させる動作を行わないようになる。すなわち、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞における入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の活性化の有無は、印加される信号を受信するか否かを決定する要素となる。したがって、複数のビットからなる入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、いずれか１つのビットが活性化されると、その活性化されたビットより低い単位のビット（活性化されたビットの下位ビット）は全て活性化されなければならず、その活性化されたビットより高い単位のビット（活性化されたビットの上位ビット）は全て非活性化されなければならない。
【００９９】
例えば、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞も活性化されなければならず、それより高い単位である４番目ないしＮ番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜４＞、ＣＯＮ＿ＰＵＢ＜５＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は非活性化されなければならない。
【０１００】
上記の例のような状態で、入力遅延部３００に備えられる共通遅延経路と追加遅延経路とがどのように区分されるのかを説明すれば、次のとおりである。
【０１０１】
まず、第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値とが互いに同じであり、第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値より１単位小さい値を有する場合、追加遅延経路の長さが「０」になり、入力遅延部３００の共通遅延経路を介して出力される入力信号を第１の出力遅延部３２０と第２の出力遅延部３４０とが共に受けて遅延動作を行うようになる。
【０１０２】
すなわち、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化されることと同様に、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ１＜３＞が活性化され、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化される場合、入力遅延部３００に備えられた入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞のうち、１番目及び３番目の入力遅延ユニット３００＜１＞、３００＜２＞、３００＜３＞が共通遅延経路に属する状態となる。同時に、追加遅延経路は存在しない状態となる。したがって、第１の出力遅延部３２０と第２の出力遅延部３４０とが全て入力遅延部３００の共通遅延経路を介して遅延ユニット単位で３段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿３を受けて遅延動作を行うようになる。
【０１０３】
それに対し、入力遅延部３００の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値よりも、第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値とが１単位小さい値を有する場合、追加遅延経路の長さが１段階の遅延ユニット単位に対応する長さを有するようになり、入力遅延部３００の共通遅延経路を介して出力される入力信号を第１の出力遅延部３２０が受けて遅延動作を行い、共通遅延経路を介して出力される入力信号より１段階の遅延ユニット単位の分だけさらに遅延された入力信号を、追加遅延経路を介して第２の出力遅延部３４０が受けて遅延動作を行うようになる。
【０１０４】
すなわち、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞のうち、１番目ないし３番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞が活性化されることに対し、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞のうち、１番目ないし２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞が活性化され、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞が活性化される場合、入力遅延部３００に備えられた入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞のうち、１番目及び２番目の入力遅延ユニット３００＜１＞、３００＜２＞が共通遅延経路に属する状態になり、３番目の入力遅延ユニット３００＜３＞が追加遅延経路に属する状態になる。したがって、第１の出力遅延部３２０は、入力遅延部３００の共通遅延経路を介して遅延ユニット単位で２段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿２を受けて遅延動作を行うようになり、第２の出力遅延部３４０は、入力遅延部３００の共通遅延経路及び追加遅延経路を介して遅延ユニット単位で３段階遅延されて出力される入力信号ＩＮ＿ＳＩＧ＿３を受けて遅延動作を行うようになる。
【０１０５】
そして、入力遅延部３００で共通遅延経路及び追加遅延経路の何れにも属していない４番目ないしＮ番目の入力遅延ユニット３００＜４＞、３００＜５＞、・・・、３００＜Ｎ＞は遅延動作を行わない状態になるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号になるだけである。
【０１０６】
前述した入力遅延部３００に備えられた共通遅延経路の動作を一般化すると、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の初期値（全ての入力遅延制御コードが非活性化される状態を意味する）に対応して、その長さが「０」に設定（入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずにそのまま出力させる）され、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が１単位ずつ増加すること（１番目の入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞から順に活性化されることを意味する）に対応して、その長さが遅延ユニット単位に対応する分だけ増加する長さで、入力される信号を遅延させる動作を行う構成要素であると表現することができる。
【０１０７】
また、入力遅延部３００に備えられた追加遅延経路の動作を一般化すると、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と同じ値を有し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞より１単位大きい値を有する場合に、その長さが「０」に設定（共通遅延経路から出力される入力信号を遅延させずにそのまま出力させる）され、入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞及び第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞より１単位大きい値を有する場合に、遅延ユニット単位に対応する長さに設定される構成要素であると表現することができる。
【０１０８】
そして、第１の出力遅延部３２０の動作を説明すると、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が活性化されると、当該第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ−１＞の前段の第１の出力遅延ユニット３２０＜２＞、３２０＜３＞、・・・、３２０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化されると、信号入力端ＩＮ＿ＳＩＧ＿ＮＤから印加される入力信号ＩＮ＿ＳＩＧ＿Ｓまたは入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【０１０９】
すなわち、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞における第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。したがって、複数のビットからなる第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【０１１０】
例えば、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、３番目の第１の遅延制御コードＣＯＮ＿１＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞は非活性化されなければならない。
【０１１１】
上記の例のように、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞のうち、１番目ないし３番目の第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、ＣＯＮ＿１＜３＞が活性化され、残りの４番目ないしＮ番目の第１の遅延制御コードＣＯＮ＿１＜４＞、ＣＯＮ＿１＜５＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される状態で第１の出力遅延部３２０の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞のうち、３番目の入力遅延ユニット３００＜３＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿３を第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、４番目の第１の出力遅延ユニット３２０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、１番目ないし３番目の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、３２０＜３＞は、前段の第１の出力遅延ユニットである２番目ないし４番目の第１の出力遅延ユニット３２０＜２＞、３２０＜３＞、３２０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行うようになる。
【０１１２】
すなわち、第１の出力遅延部３２０に備えられた複数の第１の出力遅延ユニット３２０＜１＞、３２０＜２＞、・・・、３２０＜Ｎ＞のうち、４番目の第１の出力遅延ユニット３２０＜４＞に伝達された入力遅延部３００を通過した入力信号ＩＮ＿ＳＩＧ＿３は、４番目ないし１番目の第１の出力遅延ユニット３２０＜４＞、３２０＜３＞、３２０＜２＞、３２０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。したがって、第１の出力遅延部３２０の第１の遅延経路の長さは、４段階の遅延ユニット単位に該当する長さになるであろう。
【０１１３】
それに対し、５番目ないしＮ番目の第１の出力遅延ユニット３２０＜５＞、３２０＜６＞、・・・、３２０＜Ｎ＞は、それに該当する第１の遅延制御コードＣＯＮ＿１＜５＞、ＣＯＮ＿１＜６＞、・・・、ＣＯＮ＿１＜Ｎ＞が入力遅延部３００を介して信号を受ける状態ではあるが、入力遅延部３００から伝達される信号が、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【０１１４】
前述した第１の出力遅延部３２０の第１の遅延経路の長さが決定される動作を一般化すると、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の初期値（全ての第１の遅延制御コードが非活性化された状態を意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ（入力遅延部３００の共通遅延経路の長さが「０」である場合）を遅延ユニット単位の分だけ遅延させ、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞の値が１単位ずつ増加すること（１番目の第１の遅延制御コードＣＯＮ＿１＜１＞から順に活性化されることを意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【０１１５】
ここで、第１の出力遅延部３２０は、前述した構成の説明により、全ての第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞が非活性化される初期値状態で信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓを直接受信する状態であるということが分かる。一般化過程において、「入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿Ｓ」という表現を使用したことは、前述した入力遅延部３００の動作を一般化する説明において、「全ての入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化される初期値状態で共通遅延経路の長さが「０」になり、入力信号ＩＮ＿ＳＩＧ＿Ｓを遅延させずに、そのまま出力」するという表現が使用されたため、それに対応する形態で表現されたものである。
【０１１６】
そして、第２の出力遅延部３４０の動作を説明すると、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されると、当該第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ−１＞の前段の第２の出力遅延ユニット３４０＜２＞、３４０＜３＞、・・・、３４０＜Ｎ＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行い、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ＞から伝達される入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを受信して、遅延ユニット単位で遅延させて出力する動作を行う。
【０１１７】
すなわち、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞における第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の活性化の有無は、２つの信号のうち、いずれの信号を受信するかを決定する要素となる。
【０１１８】
したがって、複数のビットからなる第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、いずれか１つのビットが活性化されると、それより低い単位のビットは全て活性化されなければならず、それより高い単位のビットは全て非活性化されなければならない。
【０１１９】
例えば、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、３番目の第２の遅延制御コードＣＯＮ＿２＜３＞が活性化されるとすれば、それより低い単位である１番目及び２番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞は活性化されなければならず、それより高い単位である４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞は非活性化されなければならない。
【０１２０】
上記の例のように、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞のうち、１番目ないし３番目の第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、ＣＯＮ＿２＜３＞が活性化され、残りの４番目ないしＮ番目の第２の遅延制御コードＣＯＮ＿２＜４＞、ＣＯＮ＿２＜５＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化される状態で第２の出力遅延部３４０の動作を説明すると、入力遅延部３００に備えられた複数の入力遅延ユニット３００＜１＞、３００＜２＞、・・・、３００＜Ｎ−１＞のうち、４番目の入力遅延ユニット３００＜４＞を介して伝達された入力信号ＩＮ＿ＳＩＧ＿４を第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、４番目の第２の出力遅延ユニット３４０＜４＞で受信して、遅延ユニット単位の分だけ遅延させて出力し、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、１番目ないし３番目の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、３４０＜３＞は、前段の第２の出力遅延ユニットである２番目ないし４番目の第２の出力遅延ユニット３４０＜２＞、３４０＜３＞、３４０＜４＞から印加される入力信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿３を各々受信して、遅延ユニット単位の分だけ遅延させて出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２として出力する動作を行うようになる。
【０１２１】
すなわち、第２の出力遅延部３４０に備えられた複数の第２の出力遅延ユニット３４０＜１＞、３４０＜２＞、・・・、３４０＜Ｎ＞のうち、４番目の第２の出力遅延ユニット３４０＜４＞に伝達された入力遅延部３００を通過した入力信号ＩＮ＿ＳＩＧ＿４は、４番目ないし１番目の第２の出力遅延ユニット３４０＜４＞、３４０＜３＞、３４０＜２＞、３４０＜１＞によって遅延ユニット単位で４段階遅延されて出力信号ＯＵＴ＿ＳＩＧ１＿３、ＯＵＴ＿ＳＩＧ１＿２、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿Ｆとして出力する動作を行うようになる。
【０１２２】
したがって、第２の出力遅延部３４０の第２の遅延経路の長さは、４段階の遅延ユニット単位に該当する長さになるであろう。
【０１２３】
それに対し、５番目ないしＮ番目の第２の出力遅延ユニット３４０＜５＞、３４０＜６＞、・・・、３４０＜Ｎ＞は、それに該当する第２の遅延制御コードＣＯＮ＿２＜５＞、ＣＯＮ＿２＜６＞、・・・、ＣＯＮ＿２＜Ｎ＞が入力遅延部３００を介して信号を受ける状態ではあるが、入力遅延部３００から伝達される信号が信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベル（普通は、ロジック「ロー」を意味する）に固定された、意味のない信号であるため、出力される信号も信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加された入力信号ＩＮ＿ＳＩＧ＿Ｓとは全く関係なく設定されたレベルに固定された、意味のない信号を出力する動作を行うようになる。
【０１２４】
前述した第２の出力遅延部３４０の第２の遅延経路の長さが決定される動作を一般化すると、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の初期値（全ての第２の遅延制御コードが非活性化される状態を意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１（入力遅延部３００の共通遅延経路の長さが「０」であり、追加遅延経路の長さが１段階の遅延ユニット単位に該当する場合である）を遅延ユニット単位の分だけ遅延させ、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値が１単位ずつ増加すること（１番目の第２の遅延制御コードＣＯＮ＿２＜１＞から順に活性化されることを意味する）に対応して入力遅延部３００から伝達された入力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位ずつ増加させる動作を行う構成要素であると表現することができる。
【０１２５】
上述したことに基づいて、入力遅延部３００と第１の出力遅延部３２０と第２の出力遅延部３４０とが動作を行うとき、各構成要素から最終的に出力される信号の間の関係をまとめると、次のとおりである。
【０１２６】
まず、入力遅延部３００の長さを決定する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値及び第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位さらに大きい状態であると仮定した場合を説明すると、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有するとき、入力遅延部３００は、２段階の遅延ユニット単位の分だけの長さを有する共通遅延経路と１段階の遅延ユニット単位の分だけの長さを有する追加遅延経路とに分けられるということが分かる。
【０１２７】
また、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有する状態であるため、第１の出力遅延部３２０及び第２の出力遅延部３４０の長さも全て３段階の遅延ユニット単位の分だけの長さを有する状態となる。
【０１２８】
このような状態で第１の出力遅延部３２０を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する２段階の遅延ユニット単位の分だけ遅延され、第１の出力遅延部３２０の第１の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計５段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１２９】
それに対し、第２の出力遅延部３４０を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、入力遅延部３００の共通遅延経路及び追加遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第２の出力遅延部３４０の第２の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計６段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３０】
そして、入力遅延部３００の長さを決定する入力遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞の値が第１の出力遅延部３２０の長さを決定する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞の値と同じであり、第２の出力遅延部３４０の長さを決定する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞の値より１単位さらに大きい状態であると仮定した場合を説明すると、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有するとき、入力遅延部３００は、３段階の遅延ユニット単位の分だけの長さを有する共通遅延経路のみを有し、追加遅延経路が存在しなくなるということが分かる。
【０１３１】
また、入力遅延部３００の長さが３段階の遅延ユニット単位の分だけの長さを有する状態であるため、第１の出力遅延部３２０の長さは、４段階の遅延ユニット単位の分だけの長さを有する状態になり、第２の出力遅延部３４０の長さは、３段階の遅延ユニット単位の分だけの長さを有する状態になる。
【０１３２】
このような状態で第１の出力遅延部３２０を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第１の出力遅延部３２０の第１の遅延経路の長さに該当する４段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計７段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３３】
それに対し、第２の出力遅延部３４０を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆは、入力遅延部３００の共通遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延され、第２の出力遅延部３４０の第２の遅延経路の長さに該当する３段階の遅延ユニット単位の分だけ遅延されて出力される信号であって、信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して入力遅延部３００に印加された入力信号ＩＮ＿ＳＩＧ＿Ｓより合計６段階の遅延ユニット単位の分だけ遅延された信号となる。
【０１３４】
そして、位相混合部３６０は、従来技術と同様に、互いに１段階の遅延ユニット単位差がある第１の出力遅延部３２０の最終出力信号ＯＵＴ＿ＳＩＧ１＿Ｆと第２の出力遅延部３４０の最終出力信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合して、１段階の遅延ユニット単位より小さい遅延量の差を有する出力信号ＯＵＴ＿ＳＩＧ＿Ｆを生成することができる。
【０１３５】
以上で説明したように、本発明の第２の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、入力遅延部３００により設定された分だけ遅延された後、第１の出力遅延部３２０と第２の出力遅延部３４０とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力するようになる。
【０１３６】
そのため、入力ドライバ３８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、入力遅延部３００のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ３８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ遅延されることができる。
【０１３７】
このように、本発明の第２の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１３８】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る遅延ラインを備える半導体装置を示したブロック図である。
【０１３９】
同図に示すように、チェーン接続された複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞からなる遅延ライン４００を備える半導体装置において、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞は、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて、共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号を遅延させて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに出力する共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞と、遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞に応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮと第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎとのうち、いずれか一方の入力端を介して入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１、又は、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力する第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞と、遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮと第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎとのうち、いずれか一方の入力端を介して入力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ、又は、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに出力する第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞とを備える。また、遅延ライン４００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと遅延ライン４００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部４６０をさらに備える。
【０１４０】
このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最前段に位置した単位遅延ブロック４００＜１＞である場合、当該単位遅延ブロック４００＜１＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１は、遅延ライン４００の信号入力端ＩＮ＿ＳＩＧ＿ＮＤに接続され、当該単位遅延ブロック４００＜１＞の第１の出力端ＯＵＴ＿ＮＤ１＿１は、遅延ライン４００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１に接続され、当該単位遅延ブロック４００＜１＞の第２の出力端ＯＵＴ＿ＮＤ２＿１は、遅延ライン４００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２に接続される。
【０１４１】
また、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最前段に位置した単位遅延ブロック４００＜１＞ではない場合、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１に接続され、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第１の出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１に接続され、当該単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第２の出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎは、前段の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１に接続される。
【０１４２】
そして、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最後段に位置した単位遅延ブロック４００＜Ｎ＞である場合、当該単位遅延ブロック４００＜Ｎ＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮは、当該単位遅延ブロック４００＜Ｎ＞の第２の入力端ＩＮ＿ＮＤ２＿Ｎに接続され、当該単位遅延ブロック４００＜Ｎ＞の第１の入力端ＩＮ＿ＮＤ１＿Ｎは、当該単位遅延ブロック４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック４００＜Ｎ＞の第２の入力端ＩＮ＿ＮＤ２＿Ｎは、当該単位遅延ブロック４００＜Ｎ＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮに接続される。
【０１４３】
また、このような構成を有する各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン４００の最後段に位置した単位遅延ブロック４００＜Ｎ＞ではない場合、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１は、後段の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の共通入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１は、後方の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第１の出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎに接続され、当該単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ−１＞の第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１は、後段の単位遅延ブロック４００＜２＞、４００＜３＞、・・・、４００＜Ｎ＞の第２の出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎに接続される。
【０１４４】
そして、遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞、ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞、ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞は、遅延制御部５９０で生成され、共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞の動作を制御する共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞の動作を制御する第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞と、第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞の動作を制御する第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とに分類される。
【０１４５】
このとき、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞は、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力し、共通遅延制御コードＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞が非活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を無視する動作を行う。
【０１４６】
そして、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞は、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞が活性化されることに応じて第１の入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎを介して入力される信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延ユニット単位の分だけ遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力し、第１の遅延制御コードＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ１＜Ｎ＞が非活性化されることに応じて共通入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮを介して入力される信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延ユニット単位の分だけ遅延させて第１の出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力する動作を行う。
【０１４７】
そして、各々の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞は、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が活性化されることに応じて第２の入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎを介して入力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力し、第２の遅延制御コードＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞が非活性化されることに応じて共通出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮから出力される信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎを遅延ユニット単位の分だけ遅延させて第２の出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに、出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力する動作を行う。
【０１４８】
以上で説明したように、本発明の第３の実施形態を適用すれば、遅延ラインの信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞を通過しつつ、設定された分だけ遅延された後、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた第１の遅延部４０４＜１＞、４０４＜２＞、・・・、４０４＜Ｎ＞と第２の遅延部４０６＜１＞、４０６＜２＞、・・・、４０６＜Ｎ＞とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力されるようになる。
【０１４９】
そのため、入力ドライバ４８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、複数の単位遅延ブロック４００＜１＞、４００＜２＞、・・・、４００＜Ｎ＞に備えられた共通遅延部４０２＜１＞、４０２＜２＞、・・・、４０２＜Ｎ＞のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ４８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ遅延されることができる。
【０１５０】
このように、本発明の第３の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１５１】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る遅延ラインを備える半導体装置を詳細に示した回路図である。
【０１５２】
同図に示すように、チェーン接続された複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞からなる遅延ライン５００を備える半導体装置において、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞に応じて第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信し、受信した信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を遅延して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力する第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞と、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞に応じて第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信するか、または第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ＞に応じて第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを受信し、受信した信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎを遅延して第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力する第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞と、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞に応じて信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１を受信するか、または前記第３の遅延制御信号の反転信号／ＣＯＮ＿２＜１＞、／ＣＯＮ＿２＜２＞、・・・、／ＣＯＮ＿２＜Ｎ＞に応じて第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを受信し、受信した信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎを遅延して第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに出力する第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞とを備える。また、遅延ライン５００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１を介して出力される信号ＯＵＴ＿ＳＩＧ１＿Ｆと遅延ライン５００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して出力される信号ＯＵＴ＿ＳＩＧ２＿Ｆとの位相を混合する位相混合部５６０をさらに備える。また、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とを生成する遅延制御部５９０をさらに備える。
【０１５３】
ここで、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、その詳細な構成が設計者の意図によって多様に変化されることができる。
【０１５４】
まず、図５に示すように、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞とを否定論理積して信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３とを備える。
【０１５５】
そして、図５に直接図示されてはいないが、内部で用いられる制御信号の数を減らすと、図５に示す回路の構成要素と同じ構成要素を有した状態で、第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞の構成が次のように変形されることができる。
【０１５６】
図５に示された回路より制御信号を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号（即ち、電源電圧。以下同じ）とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号とを否定論理積して信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに、出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３とを備える。
【０１５７】
すなわち、制御信号を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、制御信号の代わりに、電源電圧ＶＤＤ端の信号を印加して内部で用いられる制御信号の数を減らす方法を使用する。
【０１５８】
そして、図５に直接図示されてはいないが、制御信号を減少させるだけでなく、図５に示された第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞の構成要素を最小限に減らすと、その構成が次のように変形されることができる。
【０１５９】
図５に示されたものより制御信号及び構成要素を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞、ＣＯＮ＿ＰＵＢ＜２＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１と、第１のＮＡＮＤゲートＮＡＮＤ１＿１、ＮＡＮＤ２＿１、・・・、ＮＡＮＤＮ＿１の出力信号と電源電圧ＶＤＤ端の信号とを否定論理積して第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ及び信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに同時に出力信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとして出力する第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２とを備える。
【０１６０】
すなわち、制御信号及び構成要素を減少させた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞は、第３のＮＡＮＤゲートＮＡＮＤ１＿３、ＮＡＮＤ２＿３、・・・、ＮＡＮＤＮ＿３の役割を第２のＮＡＮＤゲートＮＡＮＤ１＿２、ＮＡＮＤ２＿２、・・・、ＮＡＮＤＮ＿２が同時に果たすことができるようにする方法を使用している。
【０１６１】
そして、第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞は、第２の遅延制御信号ＣＯＮ＿１＜１＞、ＣＯＮ＿１＜２＞、・・・、ＣＯＮ＿１＜Ｎ＞と第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１とを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿４、ＮＡＮＤ２＿４、・・・、ＮＡＮＤＮ＿４と、第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ＞と第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎとを否定論理積する第２のＮＡＮＤゲートＮＡＮＤ１＿５、ＮＡＮＤ２＿５、・・・、ＮＡＮＤＮ＿５と、第１のＮＡＮＤゲートＮＡＮＤ１＿４、ＮＡＮＤ２＿４、・・・、ＮＡＮＤＮ＿４の出力信号と第２のＮＡＮＤゲートＮＡＮＤ１＿５、ＮＡＮＤ２＿５、・・・、ＮＡＮＤＮ＿５の出力信号とを否定論理積して第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎ−１として出力する第３のＮＡＮＤゲートＮＡＮＤ１＿６、ＮＡＮＤ２＿６、・・・、ＮＡＮＤＮ＿６とを備える。
【０１６２】
そして、第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞は、第３の遅延制御信号ＣＯＮ＿２＜１＞、ＣＯＮ＿２＜２＞、・・・、ＣＯＮ＿２＜Ｎ＞と信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎとを否定論理積する第１のＮＡＮＤゲートＮＡＮＤ１＿７、ＮＡＮＤ２＿７、・・・、ＮＡＮＤＮ＿７と、第３の遅延制御信号の反転信号／ＣＯＮ＿２＜１＞、／ＣＯＮ＿２＜２＞、・・・、／ＣＯＮ＿２＜Ｎ＞と第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに出力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎとを否定論理積する第２のＮＡＮＤゲートＮＡＮＤ１＿８、ＮＡＮＤ２＿８、・・・、ＮＡＮＤＮ＿８と、第１のＮＡＮＤゲートＮＡＮＤ１＿７、ＮＡＮＤ２＿７、・・・、ＮＡＮＤＮ＿７の出力信号と第２のＮＡＮＤゲートＮＡＮＤ１＿８、ＮＡＮＤ２＿８、・・・、ＮＡＮＤＮ＿８の出力信号とを否定論理積して第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎ）に出力信号ＯＵＴ＿ＳＩＧ２＿Ｆ、ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎ−１として出力する第３のＮＡＮＤゲートＮＡＮＤ１＿９、ＮＡＮＤ２＿９、・・・、ＮＡＮＤＮ＿９とを備える。
【０１６３】
そして、前述した構成において、１個のＮＡＮＤゲートは、入力される信号を１／２ユニット遅延単位の分（即ち、単位遅延時間の半分の時間）だけ遅延させる。
【０１６４】
したがって、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１、ＩＮ＿ＰＵＢ＿ＮＤ２、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに入力された信号ＩＮ＿ＳＩＧ＿Ｓ、ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎ−１が、第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
同様に、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎに入力された信号ＯＵＴ＿ＳＩＧ１＿１、ＯＵＴ＿ＳＩＧ１＿２、・・・、ＯＵＴ＿ＳＩＧ１＿Ｎまたは第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが、第２の信号出力端ＯＵＴ＿ＮＤ１＿１、ＯＵＴ＿ＮＤ１＿２、・・・、ＯＵＴ＿ＮＤ１＿Ｎに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
【０１６５】
また、各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎに入力された信号ＯＵＴ＿ＳＩＧ２＿１、ＯＵＴ＿ＳＩＧ２＿２、・・・、ＯＵＴ＿ＳＩＧ２＿Ｎまたは信号伝達ノードＯＵＴ＿ＴＲＡ＿ＮＤ１、ＯＵＴ＿ＴＲＡ＿ＮＤ２、・・・、ＯＵＴ＿ＴＲＡ＿ＮＤＮに出力された信号ＩＮ＿ＳＩＧ＿１、ＩＮ＿ＳＩＧ＿２、・・・、ＩＮ＿ＳＩＧ＿Ｎが、第３の信号出力端ＯＵＴ＿ＮＤ２＿１、ＯＵＴ＿ＮＤ２＿２、・・・、ＯＵＴ＿ＮＤ２＿Ｎに伝達されるまで１段階のユニット遅延単位の分だけ遅延されるということが分かる。
【０１６６】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞である場合、当該単位遅延ブロック５００＜１＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ１は、遅延ライン５００の共通信号入力端ＩＮ＿ＳＩＧ＿ＮＤに接続され、当該単位遅延ブロック５００＜１＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿１は、遅延ライン５００の第１の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ１に接続され、当該単位遅延ブロック５００＜１＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿１は、遅延ライン５００の第２の信号出力端ＯＵＴ＿ＳＩＧ＿ＮＤ２に接続される。
【０１６７】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞ではない場合、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１に接続され、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１に接続され、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎは、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１に接続される。
【０１６８】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最後段に位置した単位遅延ブロック５００＜Ｎ＞である場合、当該単位遅延ブロック５００＜Ｎ＞の第２の信号入力端ＩＮ＿ＮＤ１＿Ｎ及び第３の信号入力端ＩＮ＿ＮＤ２＿Ｎは、電源電圧ＶＤＤ端に接続される。
【０１６９】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最後段に位置した単位遅延ブロック５００＜Ｎ＞ではない場合、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤ１、ＯＵＴ＿ＰＵＢ＿ＮＤ２、・・・、ＯＵＴ＿ＰＵＢ＿ＮＤＮ−１は、後段の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第１の信号入力端ＩＮ＿ＰＵＢ＿ＮＤ２、ＩＮ＿ＰＵＢ＿ＮＤ３、・・・、ＩＮ＿ＰＵＢ＿ＮＤＮに接続され、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第２の信号入力端ＩＮ＿ＮＤ１＿１、ＩＮ＿ＮＤ１＿２、・・・、ＩＮ＿ＮＤ１＿Ｎ−１は、後段の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第２の信号出力端ＯＵＴ＿ＮＤ１＿２、ＯＵＴ＿ＮＤ１＿３、・・・、ＯＵＴ＿ＮＤ１＿Ｎに接続され、当該単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞の第３の信号入力端ＩＮ＿ＮＤ２＿１、ＩＮ＿ＮＤ２＿２、・・・、ＩＮ＿ＮＤ２＿Ｎ−１は、後方の単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞の第３の信号出力端ＯＵＴ＿ＮＤ２＿２、ＯＵＴ＿ＮＤ２＿３、・・・、ＯＵＴ＿ＮＤ２＿Ｎに接続される。
【０１７０】
そして、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞である場合、当該単位遅延ブロック５００＜１＞に印加される第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜１＞は、電源電圧ＶＤＤ端の論理レベルに固定される。
【０１７１】
逆に、このような構成を有する各々の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、当該単位遅延ブロックが遅延ライン５００の最前段に位置した単位遅延ブロック５００＜１＞ではない場合、当該単位遅延ブロック５００＜２＞、５００＜３＞、・・・、５００＜Ｎ＞に印加される第１の遅延制御信号ＣＯＮ＿ＰＵＢ＜２＞、ＣＯＮ＿ＰＵＢ＜３＞、・・・、ＣＯＮ＿ＰＵＢ＜Ｎ＞は、前段の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ−１＞に印加される第２の遅延制御信号の反転信号／ＣＯＮ＿１＜１＞、／ＣＯＮ＿１＜２＞、・・・、／ＣＯＮ＿１＜Ｎ−１＞と同じ論理レベルを有するようになる。
【０１７２】
参考までに、図５に示されている複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞のうち、最後段に位置した単位遅延ブロック５００＜Ｎ＞の第１の信号出力端ＯＵＴ＿ＰＵＢ＿ＮＤＮは、そのまま切れている状態（未接続の開放状態）になっており、実質的には何らの役割もしない信号端である。したがって、設計者の意図によって、この信号ＩＮ＿ＳＩＧ＿Ｎを他の用途で用いることができ、用途がない場合には、この信号ＩＮ＿ＳＩＧ＿Ｎを生成するＮＡＮＤゲートＮＡＮＤＮ＿２自体が存在しない形態に変形されることもできる。
【０１７３】
以上で説明したように、本発明の第４の実施形態を適用すれば、遅延ライン５００の信号入力端ＩＮ＿ＳＩＧ＿ＮＤを介して印加される入力信号ＩＮ＿ＳＩＧ＿Ｓは、まず、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞を通過しつつ、設定された分だけ遅延された後、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第２の遅延論理部５０４＜１＞、５０４＜２＞、・・・、５０４＜Ｎ＞と第３の遅延論理部５０６＜１＞、５０６＜２＞、・・・、５０６＜Ｎ＞とを通過しつつ、改めて設定された分だけ遅延されて、２つの出力ノードＯＵＴ＿ＳＩＧ＿ＮＤ１、ＯＵＴ＿ＳＩＧ＿ＮＤ２を介して２つの出力信号ＯＵＴ＿ＳＩＧ１＿Ｆ、ＯＵＴ＿ＳＩＧ２＿Ｆとして出力される。
【０１７４】
そのため、入力ドライバ５８０を介して入力信号ＩＮ＿ＳＩＧ＿Ｓが信号入力端ＩＮ＿ＳＩＧ＿ＮＤに印加されるときには、複数の単位遅延ブロック５００＜１＞、５００＜２＞、・・・、５００＜Ｎ＞に備えられた第１の遅延論理部５０２＜１＞、５０２＜２＞、・・・、５０２＜Ｎ＞のローディングのみ駆動する状態になるので、入力信号ＩＮ＿ＳＩＧ＿Ｓのレベルが変形することを最小限に維持することができるだけでなく、入力ドライバ５８０のサイズを最小限に維持することができる。したがって、入力信号ＩＮ＿ＳＩＧ＿Ｓが高い正確度及び速い反応速度で遅延ラインを通過しつつ、遅延されることができる。
【０１７５】
このように、本発明の第４の実施形態に係る遅延ラインは、従来技術に比べてさらに高速で動作する半導体装置に適用されることが可能である。
【０１７６】
図６は、本発明の第１の実施形態ないし第４の実施形態に係る遅延ラインを備えた半導体装置を示した概略ブロック図である。図６は、共通遅延回路と、第１の遅延回路と、第２の遅延回路とを備える半導体装置を示す。前記共通遅延回路は、遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する。第１の遅延回路は、遅延制御コードに応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する。第２の遅延回路は、遅延制御コードに応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する。
【０１７７】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって明白であろう。
【０１７８】
例えば、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じて、その位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【０１７９】
１０ 上側遅延ライン
１２ 下側遅延ライン
１４、２９０、３９０、４９０、５９０ 遅延制御部
１６、２６０、３６０、４６０、５６０ 位相混合部
１８、２８０、３８０、４８０、５８０ 入力ドライバ
２００ 共通遅延部
２２０ 第１の遅延部
２４０ 第２の遅延部
３００ 入力遅延部
３２０ 第１の出力遅延部
３４０ 第２の出力遅延部
４００ 遅延ライン
４００＜１＞〜４００＜Ｎ＞ 単位遅延ブロック
４０２＜１＞〜４０２＜Ｎ＞ 共通遅延部
４０４＜１＞〜４０４＜Ｎ＞ 第１の遅延部
４０６＜１＞〜４０６＜Ｎ＞ 第２の遅延部
５００ 遅延ライン
５００＜１＞〜５００＜Ｎ＞ 単位遅延ブロック
５０２＜１＞〜５０２＜Ｎ＞ 第１の遅延論理部
５０４＜１＞〜５０４＜Ｎ＞ 第２の遅延論理部
５０６＜１＞〜５０６＜Ｎ＞ 第３の遅延論理部
【特許請求の範囲】
【請求項１】
遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部と、
前記遅延制御コードに応じて、前記第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部と、
前記遅延制御コードに応じて、前記第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部とを備え、
前記共通遅延部から伝達される前記第１の遅延入力信号が前記第１の遅延部中を通過する長さである第１の遅延経路と、前記共通遅延部から伝達される前記第２の遅延入力信号が前記第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする半導体装置。
【請求項２】
前記第１の出力信号と前記第２の出力信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延制御コードが、
前記共通遅延部の動作を制御する共通遅延制御コードと、
前記第１の遅延部の動作を制御する第１の遅延制御コードと、
前記第２の遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記共通遅延制御コードの値が、前記第１の遅延制御コード及び前記第２の遅延制御コードと同じ値を有する、又は、
前記共通遅延制御コードの値が、前記第１の遅延制御コードと同じ値を有し、且つ前記第２の遅延制御コードの値より１単位の分だけ大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記共通遅延部が、
前記共通遅延制御コードの初期値に対応して、前記入力信号を遅延させずにそのまま出力させ、
前記共通遅延制御コードの値が１単位ずつ増加することに対応して、前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１の遅延部が、
前記第１の遅延制御コードの初期値に対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位の分だけ遅延させ、
前記第１の遅延制御コードの値が１単位ずつ増加することに対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の遅延部が、
前記第２の遅延制御コードの初期値に対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位の２倍分だけ遅延させ、
前記第２の遅延制御コードの値が１単位ずつ増加することに対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
遅延制御コードに応じて、その長さが決定される共通遅延経路を介して入力信号を遅延させて第１の遅延信号を生成した後、前記遅延制御コードに応じて、その長さが決定される追加遅延経路を介して前記第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部と、
前記遅延制御コードに応じて、その長さが決定される第１の遅延経路を介して前記第１の遅延信号を遅延させて出力する第１の出力遅延部と、
前記遅延制御コードに応じて、その長さが決定される第２の遅延経路を介して前記第１の遅延信号及び前記第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部と、
を備えることを特徴とする半導体装置。
【請求項９】
前記第１の出力遅延部から出力される信号と前記第２の出力遅延部から出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記遅延制御コードが、
前記入力遅延部の動作を制御する入力遅延制御コードと、
前記第１の出力遅延部の動作を制御する第１の遅延制御コードと、
前記第２の出力遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記入力遅延制御コードの値が、前記第１の遅延制御コードと同じ値を有し、且つ前記第２の遅延制御コードより１単位大きい値を有する、又は、
前記入力遅延制御コードの値が、前記第１の遅延制御コード及び前記第２の遅延制御コードより１単位大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記共通遅延経路が、
前記入力遅延制御コードの初期値に対応して、その長さが「０」に設定され、
前記入力遅延制御コードの値が１単位ずつ増加することに対応して、その長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記追加遅延経路が、
前記入力遅延制御コードの値が前記第１の遅延制御コードと同じ値を有し、前記第２の遅延制御コードより１単位大きい値を有する場合に、前記追加遅延経路の長さが「０」に設定され、
前記入力遅延制御コードの値が前記第１の遅延制御コード及び前記第２の遅延制御コードより１単位大きい値を有する場合に、前記追加遅延経路の長さが遅延ユニット単位に対応する長さに設定されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の遅延経路の長さが、前記第１の遅延制御コードの初期値に対応して、遅延ユニットに対応する長さに設定され、
前記第１の遅延制御コードの値が１単位ずつ増加することに対応して、前記第１の遅延経路の長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の遅延経路が、
前記第２の遅延制御コードの初期値に対応して、前記第２の遅延経路の長さが遅延ユニットに対応する長さに設定され、
前記第２の遅延制御コードの値が１単位ずつ増加することに対応して、前記第２の遅延経路の長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、
各々の単位遅延ブロックが、
遅延制御コードに応じて共通入力端に入力される信号を遅延させて共通出力端に出力する共通遅延部と、
前記遅延制御コードに応じて前記共通入力端及び第１の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第１の出力端に出力する第１の遅延部と、
前記遅延制御コードに応じて前記共通出力端及び第２の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第２の出力端に出力する第２の遅延部と、
を備えることを特徴とする半導体装置。
【請求項１７】
前記遅延ラインの最前段に位置した前記単位遅延ブロックは、
当該単位遅延ブロックの共通入力端が、前記遅延ラインの信号入力端に接続され、当該単位遅延ブロックの第１の出力端が、前記遅延ラインの第１の信号出力端に接続され、当該単位遅延ブロックの第２の出力端が、前記遅延ラインの第２の信号出力端に接続され、
前記遅延ラインの最前段に位置していない前記単位遅延ブロックは、
当該単位遅延ブロックの共通入力端が、前段の単位遅延ブロックの共通出力端に接続され、当該単位遅延ブロックの第１の出力端が、前段の単位遅延ブロックの第１の入力端に接続され、当該単位遅延ブロックの第２の出力端が、前段の単位遅延ブロックの第２の入力端に接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記遅延ラインの最後段に位置した前記単位遅延ブロックは、
当該単位遅延ブロックの共通出力端が、当該単位遅延ブロックの第２の入力端に接続され、当該単位遅延ブロックの第１の入力端が、当該単位遅延ブロックの共通入力端に接続され、当該単位遅延ブロックの第２の入力端が、当該単位遅延ブロックの共通出力端に接続され、
前記遅延ラインの最後段に位置していない前記単位遅延ブロックは、
当該単位遅延ブロックの共通出力端が、後段の単位遅延ブロックの共通入力端に接続され、当該単位遅延ブロックの第１の入力端が、後方の単位遅延ブロックの第１の出力端に接続され、当該単位遅延ブロックの第２の入力端は、後段の単位遅延ブロックの第２の出力端に接続されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記遅延ラインの第１の信号出力端を介して出力される信号と前記遅延ラインの第２の信号出力端を介して出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記遅延制御コードが、
前記共通遅延部の動作を制御する共通遅延制御コードと、
前記第１の遅延部の動作を制御する第１の遅延制御コードと、
前記第２の遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２１】
前記共通遅延部が、前記共通遅延制御コードに応じて、前記共通入力端に入力される信号を遅延ユニット単位の分だけ遅延させて前記共通出力端に出力することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１の遅延部が、
前記第１の遅延制御コードが活性化されることに応じて、前記第１の入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第１の出力端に出力し、
前記第１の遅延制御コードが非活性化されることに応じて、前記共通入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第１の出力端に出力することを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記第２の遅延部が、
前記第２の遅延制御コードが活性化されることに応じて、前記第２の入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第２の出力端に出力し、
前記第２の遅延制御コードが非活性化されることに応じて、前記共通出力端から出力される信号を遅延ユニット単位の分だけ遅延させて前記第２の出力端に出力することを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、
各々の前記単位遅延ブロックが、
第１の遅延制御信号に応じて第１の信号入力端に出力された信号を受信し、受信した信号を遅延して第１の信号出力端または信号伝達ノードに出力する第１の遅延論理部と、
第２の遅延制御信号に応じて前記第１の信号入力端に出力された信号を受信するか、または前記第２の遅延制御信号の反転信号に応じて第２の信号入力端に出力された信号を受信し、受信した信号を遅延して第２の信号出力端に出力する第２の遅延論理部と、
第３の遅延制御信号に応じて前記信号伝達ノードに出力された信号を受信するか、または前記第３の遅延制御信号の反転信号に応じて第３の信号入力端に出力された信号を受信し、受信した信号を遅延して第３の信号出力端に出力する第３の遅延論理部と、
を備えることを特徴とする半導体装置。
【請求項２５】
前記遅延ラインの第１の信号出力端を介して出力される信号と前記遅延ラインの第２の信号出力端を介して出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記遅延ラインの最前段に位置した前記単位遅延ブロックは、当該単位遅延ブロックに印加される前記第１の遅延制御信号が、電源電圧端の論理レベルに固定され、
前記遅延ラインの最前段に位置しない前記単位遅延ブロックは、当該単位遅延ブロックに印加される前記第１の遅延制御信号が、前段の単位遅延ブロックに印加される前記第２の遅延制御信号の反転信号と同じ論理レベルを有することを特徴とする請求項２４に記載の半導体装置。
【請求項１】
遅延制御コードに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部と、
前記遅延制御コードに応じて、前記第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部と、
前記遅延制御コードに応じて、前記第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部とを備え、
前記共通遅延部から伝達される前記第１の遅延入力信号が前記第１の遅延部中を通過する長さである第１の遅延経路と、前記共通遅延部から伝達される前記第２の遅延入力信号が前記第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする半導体装置。
【請求項２】
前記第１の出力信号と前記第２の出力信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延制御コードが、
前記共通遅延部の動作を制御する共通遅延制御コードと、
前記第１の遅延部の動作を制御する第１の遅延制御コードと、
前記第２の遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記共通遅延制御コードの値が、前記第１の遅延制御コード及び前記第２の遅延制御コードと同じ値を有する、又は、
前記共通遅延制御コードの値が、前記第１の遅延制御コードと同じ値を有し、且つ前記第２の遅延制御コードの値より１単位の分だけ大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記共通遅延部が、
前記共通遅延制御コードの初期値に対応して、前記入力信号を遅延させずにそのまま出力させ、
前記共通遅延制御コードの値が１単位ずつ増加することに対応して、前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１の遅延部が、
前記第１の遅延制御コードの初期値に対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位の分だけ遅延させ、
前記第１の遅延制御コードの値が１単位ずつ増加することに対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の遅延部が、
前記第２の遅延制御コードの初期値に対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位の２倍分だけ遅延させ、
前記第２の遅延制御コードの値が１単位ずつ増加することに対応して、前記共通遅延部から伝達された前記入力信号を遅延ユニット単位ずつ増加させて遅延させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
遅延制御コードに応じて、その長さが決定される共通遅延経路を介して入力信号を遅延させて第１の遅延信号を生成した後、前記遅延制御コードに応じて、その長さが決定される追加遅延経路を介して前記第１の遅延信号を遅延させて第２の遅延信号を生成する入力遅延部と、
前記遅延制御コードに応じて、その長さが決定される第１の遅延経路を介して前記第１の遅延信号を遅延させて出力する第１の出力遅延部と、
前記遅延制御コードに応じて、その長さが決定される第２の遅延経路を介して前記第１の遅延信号及び前記第２の遅延信号のうち、いずれか一方の信号を遅延させて出力する第２の出力遅延部と、
を備えることを特徴とする半導体装置。
【請求項９】
前記第１の出力遅延部から出力される信号と前記第２の出力遅延部から出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記遅延制御コードが、
前記入力遅延部の動作を制御する入力遅延制御コードと、
前記第１の出力遅延部の動作を制御する第１の遅延制御コードと、
前記第２の出力遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記入力遅延制御コードの値が、前記第１の遅延制御コードと同じ値を有し、且つ前記第２の遅延制御コードより１単位大きい値を有する、又は、
前記入力遅延制御コードの値が、前記第１の遅延制御コード及び前記第２の遅延制御コードより１単位大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記共通遅延経路が、
前記入力遅延制御コードの初期値に対応して、その長さが「０」に設定され、
前記入力遅延制御コードの値が１単位ずつ増加することに対応して、その長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記追加遅延経路が、
前記入力遅延制御コードの値が前記第１の遅延制御コードと同じ値を有し、前記第２の遅延制御コードより１単位大きい値を有する場合に、前記追加遅延経路の長さが「０」に設定され、
前記入力遅延制御コードの値が前記第１の遅延制御コード及び前記第２の遅延制御コードより１単位大きい値を有する場合に、前記追加遅延経路の長さが遅延ユニット単位に対応する長さに設定されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の遅延経路の長さが、前記第１の遅延制御コードの初期値に対応して、遅延ユニットに対応する長さに設定され、
前記第１の遅延制御コードの値が１単位ずつ増加することに対応して、前記第１の遅延経路の長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の遅延経路が、
前記第２の遅延制御コードの初期値に対応して、前記第２の遅延経路の長さが遅延ユニットに対応する長さに設定され、
前記第２の遅延制御コードの値が１単位ずつ増加することに対応して、前記第２の遅延経路の長さが遅延ユニット単位に対応する分だけ増加することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、
各々の単位遅延ブロックが、
遅延制御コードに応じて共通入力端に入力される信号を遅延させて共通出力端に出力する共通遅延部と、
前記遅延制御コードに応じて前記共通入力端及び第１の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第１の出力端に出力する第１の遅延部と、
前記遅延制御コードに応じて前記共通出力端及び第２の入力端のうち、いずれか一方の入力端を介して入力される信号を遅延させて第２の出力端に出力する第２の遅延部と、
を備えることを特徴とする半導体装置。
【請求項１７】
前記遅延ラインの最前段に位置した前記単位遅延ブロックは、
当該単位遅延ブロックの共通入力端が、前記遅延ラインの信号入力端に接続され、当該単位遅延ブロックの第１の出力端が、前記遅延ラインの第１の信号出力端に接続され、当該単位遅延ブロックの第２の出力端が、前記遅延ラインの第２の信号出力端に接続され、
前記遅延ラインの最前段に位置していない前記単位遅延ブロックは、
当該単位遅延ブロックの共通入力端が、前段の単位遅延ブロックの共通出力端に接続され、当該単位遅延ブロックの第１の出力端が、前段の単位遅延ブロックの第１の入力端に接続され、当該単位遅延ブロックの第２の出力端が、前段の単位遅延ブロックの第２の入力端に接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記遅延ラインの最後段に位置した前記単位遅延ブロックは、
当該単位遅延ブロックの共通出力端が、当該単位遅延ブロックの第２の入力端に接続され、当該単位遅延ブロックの第１の入力端が、当該単位遅延ブロックの共通入力端に接続され、当該単位遅延ブロックの第２の入力端が、当該単位遅延ブロックの共通出力端に接続され、
前記遅延ラインの最後段に位置していない前記単位遅延ブロックは、
当該単位遅延ブロックの共通出力端が、後段の単位遅延ブロックの共通入力端に接続され、当該単位遅延ブロックの第１の入力端が、後方の単位遅延ブロックの第１の出力端に接続され、当該単位遅延ブロックの第２の入力端は、後段の単位遅延ブロックの第２の出力端に接続されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記遅延ラインの第１の信号出力端を介して出力される信号と前記遅延ラインの第２の信号出力端を介して出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記遅延制御コードが、
前記共通遅延部の動作を制御する共通遅延制御コードと、
前記第１の遅延部の動作を制御する第１の遅延制御コードと、
前記第２の遅延部の動作を制御する第２の遅延制御コードと、
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２１】
前記共通遅延部が、前記共通遅延制御コードに応じて、前記共通入力端に入力される信号を遅延ユニット単位の分だけ遅延させて前記共通出力端に出力することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１の遅延部が、
前記第１の遅延制御コードが活性化されることに応じて、前記第１の入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第１の出力端に出力し、
前記第１の遅延制御コードが非活性化されることに応じて、前記共通入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第１の出力端に出力することを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記第２の遅延部が、
前記第２の遅延制御コードが活性化されることに応じて、前記第２の入力端を介して入力される信号を遅延ユニット単位の分だけ遅延させて前記第２の出力端に出力し、
前記第２の遅延制御コードが非活性化されることに応じて、前記共通出力端から出力される信号を遅延ユニット単位の分だけ遅延させて前記第２の出力端に出力することを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
チェーン接続された複数の単位遅延ブロックからなる遅延ラインを備える半導体装置であって、
各々の前記単位遅延ブロックが、
第１の遅延制御信号に応じて第１の信号入力端に出力された信号を受信し、受信した信号を遅延して第１の信号出力端または信号伝達ノードに出力する第１の遅延論理部と、
第２の遅延制御信号に応じて前記第１の信号入力端に出力された信号を受信するか、または前記第２の遅延制御信号の反転信号に応じて第２の信号入力端に出力された信号を受信し、受信した信号を遅延して第２の信号出力端に出力する第２の遅延論理部と、
第３の遅延制御信号に応じて前記信号伝達ノードに出力された信号を受信するか、または前記第３の遅延制御信号の反転信号に応じて第３の信号入力端に出力された信号を受信し、受信した信号を遅延して第３の信号出力端に出力する第３の遅延論理部と、
を備えることを特徴とする半導体装置。
【請求項２５】
前記遅延ラインの第１の信号出力端を介して出力される信号と前記遅延ラインの第２の信号出力端を介して出力される信号との位相を混合する位相混合部をさらに備えることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記遅延ラインの最前段に位置した前記単位遅延ブロックは、当該単位遅延ブロックに印加される前記第１の遅延制御信号が、電源電圧端の論理レベルに固定され、
前記遅延ラインの最前段に位置しない前記単位遅延ブロックは、当該単位遅延ブロックに印加される前記第１の遅延制御信号が、前段の単位遅延ブロックに印加される前記第２の遅延制御信号の反転信号と同じ論理レベルを有することを特徴とする請求項２４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１６０３９７（Ｐ２０１１−１６０３９７Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−８９１４０（Ｐ２０１０−８９１４０）
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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