デイジーチェーンカスケードデバイス
【課題】デバイスをデイジーチェーンカスケード配列でシリアルに連結する。
【解決手段】デバイスはデイジーチェーンカスケード配列で連結され、第1デバイスの出力部は、データ、アドレス及びコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。
【解決手段】デバイスはデイジーチェーンカスケード配列で連結され、第1デバイスの出力部は、データ、アドレス及びコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デイジーチェーンカスケード配列で構成された複数のデバイスを有する装置に関する。
【背景技術】
【０００２】
現在、コンピュータ利用システムは、ほとんど至る所で見出すことができ、携帯電話、ハンドヘルドコンピュータ、自動車、医療装置、パーソナルコンピュータなど、社会で日々使用されている多数の装置に組み込まれてきた。総じて、社会は、小切手帳の帳尻を合わせる等の単純な作業などから天気を予想するなどの比較的複雑な作業まで、日々の作業を処理するためにコンピュータ利用システムに大いに依存してきた。技術が改善されるにつれて、より多くの作業がコンピュータ利用システムへと移行される。これによって、社会は、これらのシステムにますます依存するようになっている。
【０００３】
典型的なコンピュータ利用システムは、システムボードと、ディスプレイ装置、記憶装置などの任意選択による1台以上の周辺装置とを備えている。システムボードは、1台以上のプロセッサと、メモリサブシステムと、シリアルデバイスインタフェース、ネットワークデバイスコントローラ、ハードディスクコントローラなどの他の論理回路とを具備することができる。
【０００４】
特定のシステムボード上で用いられるプロセッサの種類は通常、そのシステムで実施されるタスクの種類に依存する。例えば、自動車のエンジンによって生成される廃棄物の監視、およびエンジンが燃料を完全燃焼させるようにするための混合気の調整など、限られた組みのタスクを実施するシステムは、これらのタスクを実施するのに合わせて製作された簡潔な専用プロセッサを用いていることがある。一方で、多数のユーザを管理し多数の異なるアプリケーションを実行するなど、多数の異なるタスクを実施するシステムは、ユーザの要求をサービスする応答時間を最小にすべく、高速な計算を実施しデータを操作するように構成された、事実上汎用のものである1台以上の複合プロセッサを用いていることがある。
【０００５】
メモリサブシステムは、プロセッサが使用する情報(例えば命令、データ値)を保持する記憶装置である。メモリサブシステムは典型的には、コントローラ制御回路と、1台以上のメモリデバイスとを備えている。コントローラ制御回路は典型的には、メモリデバイスをプロセッサとインタフェースさせ、そのメモリデバイスにまたそのメモリデバイスからプロセッサが情報を格納しまた取り出すことができるように構成されている。メモリデバイスは実情報を保持する。
【０００６】
プロセッサと同様に、メモリサブシステムにおいて用いられる種類のデバイスは、多くの場合、コンピュータシステムによって実施される種類のタスクによって駆動される。例えば、コンピュータシステムは、ディスクドライブの支援なしに始動し、かつ頻繁には変化しない一組みのソフトウェアルーティンを実施しなければならないというタスクを有していることがある。ここで、メモリサブシステムは、フラッシュメモリデバイスなどの不揮発性デバイスを用いて、そのソフトウェアルーティンを格納してもよい。他のコンピュータシステムは、情報の大部分を保持するために大型で高速なデータストアを必要とする非常に複雑なタスクを実行することがある。ここで、メモリサブシステムは、高速で高密度なダイナミックランダムアクセスメモリ(DRAM)デバイスを用いて、情報の大部分を格納することができる。
【０００７】
現在、ハードディスクドライブは、20ギガバイトから40ギガバイトのデータを格納しうる高密度を有しているが、比較的かさ高いものとなっている。しかしながら、ソリッドステートドライブとしても知られるフラッシュメモリは、高密度であり、不揮発性であり、かつハードディスクドライブと比較して小型であることから、一般に普及している。フラッシュメモリ技術は、EPROMおよびEEPROM技術に基づいている。「フラッシュ」という用語は、各バイトが個別に消去されるEEPROMとは異なり、多数のメモリセルを一度に消去することができるために選択されたものである。多値セル(MLC)の出現により、フラッシュメモリ密度が二値セルと比較してさらに増加している。フラッシュメモリは、NORフラッシュまたはNANDフラッシュとして構成することができ、NANDフラッシュは、そのメモリアレイ構造がより小型であるがために、所与の面積に対してより高い密度を有することが、当業者には理解されよう。さらなる議論において、フラッシュメモリと述べるものは、NORもしくはNANDまたは他の種類のフラッシュメモリのいずれかであるとして解釈されるべきである。
【０００８】
メモリサブシステム内のデバイスは多くの場合、パラレル相互接続スキームを使用して相互接続される。このスキームでは、アドレスおよびデータ情報ならびに制御信号がパラレル形式でデバイスに連結されるような方式でデバイスを相互接続することが必要となる。各デバイスは、データおよびアドレス情報ならびに制御信号をデバイスにパラレル転送するのに対応するように、複数の入力部/出力部を組み合わせることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願第11/324,023号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
パラレル相互接続をメモリサブシステムで利用することに伴う1つの欠点は、パラレル相互接続では、情報および信号をデバイスにパラレルに転送するために、デバイス間の多数の相互接続が必要となりがちであるということである。これによって、これらのサブシステムを実装する基板の複雑性が増すことになる。さらに、クロストークなど、多数の相互接続に伴う望ましくない影響により、これらのサブシステムの性能が制限されがちである。加えて、これらのサブシステムに組み込まれるデバイスの数が、相互接続によって伝えられる信号の伝播遅延が原因で制限されることがある。
【００１１】
本明細書で説明する技法は、パラレル相互接続による実装と比べてより少数でかつより短い接続を用いるシリアルデイジーチェーンカスケード配列でデバイスを連結するための技法を提供することによって、上記の欠点を克服している。デバイスをデイジーチェーン配列で構成することにより、デバイスは、パラレル相互接続による実装と比較してより高速で動作することが可能となるが、これが可能となるのは、より少数でかつより短い相互接続を利用することで、全体的な実装が、伝播遅延およびクロストークなどの望ましくない影響を受けにくくなるからである。さらに、より少数でかつより短い接続は、実装の複雑性を軽減するのに役立つ。さらにこの複雑性の軽減により、デバイスを具備するサブシステムをより小さな面積で実装することが可能となり、それによってサブシステムが占めるフットプリントはより小さくなる。
【課題を解決するための手段】
【００１２】
本明細書で説明する技法の態様によれば、デバイスはデイジーチェーンカスケード配列で連結され、したがって、デイジーチェーンカスケードにおける前方のデバイスの出力部は、情報(例えばデータ、アドレスおよびコマンド情報)と制御信号(例えばイネーブル信号)を前方のデバイスから後方のデバイスに転送することに対応するように、デイジーチェーンにおける後方の次のデバイスの入力部に連結される。
【００１３】
この技法の実施形態では、デイジーチェーンカスケードにおける各デバイスは、シリアル入力部(SI)とシリアル出力部(SO)とを備えている。情報は、デバイスにそのSIを通じて入力される。同様に、この情報は、デバイスからそのSOを通じて出力される。デイジーチェーンカスケードにおけるあるデバイスのSOは、デイジーチェーンカスケードにおける次のデバイスのSIに連結される。デイジーチェーンカスケードにおける前方のデバイスにそのSIを通じて入力された情報を、そのデバイスに通し、そのデバイスからそのSOを通じて出力することを可能にするために、回路がデバイスに設けられている。情報は次いで、前方のデバイスのSOと次のデバイスのSIとの接続を通じて、デイジーチェーンカスケードにおける次のデバイスのSIに転送される。転送された情報は次いで、次のデバイスにそのSIを通じて入力される。
【００１４】
加えて、クロック信号が、デイジーチェーンカスケードにおけるデバイスに連結されている。このクロック信号は、デイジーチェーンカスケードにおいてあるデバイスから次のデバイスに情報を転送することに対応するために、デバイスによって使用される。
【００１５】
本明細書で説明する技法の他の態様によれば、例えば、データをデバイスにSIを通じて入力し、デバイスからSOを通じて出力することを可能にするためにデバイスによって利用される制御信号(例えばイネーブル信号)は、上述のように、デイジーチェーンカスケードにおけるデバイス間で転送される。ここで、デイジーチェーンカスケードにおける前方のデバイスに入力された制御信号をそのデバイスに伝播させ、そのデバイスから出力部を通じてデイジーチェーンカスケードにおける次のデバイスの入力部に転送することを可能にするために、回路が設けられている。転送された制御信号は次いで、次のデバイスに入力部を通じて入力される。
【００１６】
本発明の原理によれば、フラッシュメモリシステムは、複数のシリアル接続されたフラッシュメモリデバイスを有することができる。このシステムのフラッシュメモリデバイスは、シリアル入力データポートおよびシリアルデータ出力ポートを有するシリアルデータリンクインタフェースと、第1の入力イネーブル信号を受信するための制御入力ポートと、第2の入力イネーブル信号を送信するための制御出力ポートとを備えることができる。入力イネーブル信号は、シリアルデータリンクインタフェースとメモリバンクとの間のデータ転送を制御する回路において使用される。フラッシュメモリデバイスは、シリアル入力データおよび制御信号を外部ソースから受信するように、かつデータおよび制御信号を外部デバイスに与えるように構成されている。外部ソースおよび外部デバイスは、システム内の他のフラッシュメモリデバイスであってもよい。本発明の実施形態において、デバイスがシステム内でシリアルにカスケード接続されている場合、それらのデバイスは、受信したIPEおよびOPE信号を外部デバイスに「こだま」させる出力制御ポートをさらに備えていてもよい。これによって、システムは、ポイントツーポイント接続した信号ポートを有して、(ブロードキャスティング/マルチドロップカスケード方式に対する)デイジーチェーンカスケードスキームを形成することが可能となる。
【００１７】
これらのシステムは、限られたハードウェアフィジカルデバイス選択ピンを使用するのではなく、固有のデバイス識別およびターゲットデバイス選択のアドレススキームを使用することができ、したがって、システムの全体的な性能を犠牲にすることなく、システム全体を記憶密度に関して可能な限り高く容易に拡張することができる。本発明のいくつかの実施形態において、フラッシュメモリデバイスの各々は、固有のデバイス識別子を備えることができる。デバイスは、そのデバイスがターゲットデバイスであるかどうかを判定するために、シリアル入力データ内のターゲットデバイス情報フィールドを解析して、ターゲットデバイス情報をそのデバイスの固有のデバイス識別番号と相関させるように構成することができる。デバイスは、受信したさらなる入力データを処理する前に、このターゲットデバイス情報フィールドを解析することができる。メモリデバイスがターゲットデバイスでない場合、そのメモリデバイスは、シリアル入力データを無視することができ、それによって余分な処理時間およびリソースが節約される。
【００１８】
上記のことは、添付の図面に示すように、本発明の実施形態の例についての以下のより具体的な説明から明らかとなろう。添付の図面において、類似の参照符号は異なる図を通じて同じ部品を示す。図面は必ずしも一定の尺度ではなく、むしろ本発明の実施形態を説明することを重視している。
【図面の簡単な説明】
【００１９】
【図１】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図２】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、カスケード接続されたクロックを有するシリアルデイジーチェーンカスケード配列で構成されている。
【図３】複数のデュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図４】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図５】デュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図６】多数のシリアル入力部および多数のシリアル出力部を有する複数のデバイスを備える例示的なデバイス構成のブロック図であり、これらのデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図７】読取り動作に関するタイミングを示すタイミング図であり、この読取り操作は、単一のデバイスとシリアルデイジーチェーンカスケード配列で構成された複数のデバイスとで実施されたものである。
【図８】情報に関するタイミングを示すタイミング図であり、この情報は、シリアルデイジーチェーンカスケード配列で構成されたデバイス間で転送されたものである。
【図９】シングルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１０】デュアルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１１】デバイスに対する例示的なシリアル出力制御論理回路の詳細なブロック図である。
【図１２】デバイスの例示的な構成のブロック図であり、これらのデバイスは、シリアルデイジーチェーンカスケード配列で構成されており、例示的なシリアル出力制御論理回路を具備している。
【図１３】例示的なシリアル出力制御論理回路を備えるデバイスの入力および出力に関するタイミングを示すタイミング図である。
【図１４】例示的なシリアル出力制御論理回路のブロック図であり、このシリアル出力制御論理回路は、あるデイジーチェーンカスケードにおける第1のデバイスに具備されたメモリからそのデイジーチェーンカスケードにおける第2のデバイスにデータを転送するために使用しうるものである。
【図１５】例示的なシリアル出力制御論理回路を使用して、あるデイジーチェーンカスケードにおける第1のデバイスのメモリに含まれたデータを、そのデイジーチェーンカスケードにおける第2のデバイスに転送することに関するタイミングを示すタイミング図である。
【発明を実施するための形態】
【００２０】
本発明の好ましい実施形態の説明を以下に示す。
【００２１】
図1は、複数のシングルポートデバイス110a〜eを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイス110a〜eは、シリアルデイジーチェーンカスケード配列で構成されている。デバイス110a〜eは、実例として、各々がメモリ(図示せず)を具備するメモリデバイスであり、そのメモリは、ダイナミックランダムアクセスメモリ(DRAM)セル、スタティックランダムアクセスメモリ(SRAM)、フラッシュメモリセルなどを備えることができる。各デバイス110は、シリアル入力部(SI)と、シリアル出力部(SO)と、クロック(SCLK)入力部と、チップセレクト(CS#)入力部とを備えている。
【００２２】
SIは、情報(例えばコマンド、アドレスおよびデータ情報)をデバイス110に転送するために使用される。SOは、情報をデバイス110から転送するために使用される。SCLK入力部は、外部クロック信号をデバイス110に与えるために使用され、CS#入力部は、チップセレクト信号をデバイス110に与えるために使用される。本明細書で説明する技法と共に使用することができるデバイスの一例が、米国特許出願第11/324,023号に記載されているMISL(Multiple Independent Serial Link)メモリデバイスである。
【００２３】
SIおよびSOは、デイジーチェーンカスケード配列でデバイス110の間で接続されており、したがって、デイジーチェーンカスケードにおける前方のデバイス110のSOは、デイジーチェーンカスケードにおける次のデバイス110のSIに連結されている。例えば、デバイス110aのSOは、デバイス110bのSIに連結されている。各デバイス110のSCLK入力部は、例えばメモリコントローラ(図示せず)からクロック信号を供給される。クロック信号は、共通のリンクを通じて各デバイス110に分配される。以下でさらに説明するように、SCLKは、とりわけ、デバイス110に入力された情報を、デバイス110に具備された様々なレジスタでラッチするために使用することができる。
【００２４】
デバイス110に入力された情報は、SCLK入力部に供給されたクロック信号の様々な時間でラッチすることができる。例えば、シングルデータレート(SDR)実装においては、デバイス110にSIで入力された情報は、SCLKクロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかでラッチすることができる。あるいは、ダブルデータレート(DDR)実装においては、SCLKクロック信号の立ち上がりエッジと立ち下がりエッジの双方を、SIで入力された情報をラッチするために使用することができる。
【００２５】
各デバイスのCS#入力部は、デバイスを選択する通常のチップセレクトである。この入力は共通のリンクに連結されており、その共通のリンクによって、チップセレクト信号をデバイス110のすべてに同時にアサートすることが可能となり、したがってデバイス110のすべてが同時に選択される。
【００２６】
図2は、複数のシングルポートデバイス210a〜eを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイス210a〜eは、カスケード接続されたクロックを有するシリアルデイジーチェーンカスケード配列で構成されている。各デバイス210は、上述のように、SI入力部と、SO入力部と、SCLK入力部と、CS#入力部とを備えている。加えて、各デバイス210はクロック出力部(SCLKO)を備えている。SCLKOは、デバイス210に入力されたSCLK信号を出力する出力部である。
【００２７】
図2を参照すると、デバイス210のSIおよびSOが、上述のようにデイジーチェーンカスケード配列で連結されている。加えて、このデバイスのSCLK入力部およびSCLKOもまたデイジーチェーンカスケード配列で連結されており、したがって、デイジーチェーンカスケードにおける前方のデバイス210のSCLKOが、デイジーチェーンカスケードにおける次のデバイス210のSCLK入力部に連結されている。このように、例えば、デバイス210aのSCLKOはデバイス210bのSCLK入力部に連結されている。
【００２８】
クロック信号は、デイジーチェーンカスケードデバイスを通じて伝播するとき、遅延を発生しうることに留意されたい。遅延ロックループ(DLL)などの内部遅延補償回路を用いて、この遅延を回避してもよい。
【００２９】
図3は、複数のデュアルポートデバイス310a〜eを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイス310a〜eはシリアルデイジーチェーンカスケード配列で構成されている。各デバイス310は、上述のように、各ポートに対するSIおよびSOと、SCLK入力部と、CS#入力部とを備えている。図3を参照すると、デバイス310の第1のポートに対するSIは「SI0」と記されており、第2のポートに対するSIは「SI1」と記されている。同様に、第1のポートに対するSOは「SO0」、第2のポートに対するSOは「SO1」と記されている。各ポートに対するSIおよびSOは、上述のようにデバイス310の間で接続されている。このように、例えば、デバイス310aのポート0のSOは、デバイス310bのポート0のSIに供給され、以下同様である。同様に、デバイス310aのポート1のSOは、デバイス310bのポート1のSIに供給され、以下同様である。
【００３０】
図4は、複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。各デバイス410は、上述のように、SIと、SOと、CS#入力部と、SCLK入力部とを備えている。加えて、各デバイス410は、入力ポートイネーブル(IPE)入力部と、出力ポートイネーブル(OPE)入力部と、入力ポートイネーブル(IPEQ)出力部と、出力ポートイネーブル(OPEQ)出力部とを備えている。IPE入力は、IPE信号をデバイスに入力するために使用される。IPEがアサートされているとき、SIを通じて情報をデバイス410にシリアル入力することができるように、IPE信号は、SIをイネーブルするためにデバイスによって使用される。同様に、OPE入力部は、OPE信号をデバイスに入力するために使用される。OPEがアサートされているとき、SOを通じて情報をデバイス410にシリアル出力することができるように、OPE信号は、SOをイネーブルするためにデバイスによって使用される。IPEQおよびOPEQは、それぞれIPEおよびOPE信号をデバイスから出力する出力部である。IPEQ信号は、遅延したIPE信号であっても、IPE信号を微分したものであってもよい。同様に、OPEQ信号は、遅延したOPE信号であっても、OPE信号を微分したものであってもよい。CS#入力部およびSCLK入力部は、上述のように、それぞれCS#およびSCLK信号をデバイス410a〜dに分配する別個のリンクに連結されている。
【００３１】
SIおよびSOは、上述のように、デイジーチェーンカスケード配列において、あるデバイスから次のデバイスへと連結されている。さらに、デイジーチェーンカスケードにおける前方のデバイス410のIPEQおよびOPEQは、デイジーチェーンカスケード配列における次のデバイス410のそれぞれIPE入力およびOPE入力に連結されている。この配列によって、IPEおよびOPE信号は、シリアルデイジーチェーンカスケード方式で、あるデバイス410から次のデバイスに転送される。
【００３２】
図5は、デュアルポートデバイス510a〜dを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイス510a〜dは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。各デバイス510は、上述のように、CS#入力部と、SCLK入力部と、各ポートに対するSI、SO、IPE、OPE、IPEQおよびOPEQとを備えている。ポート1およびポート2に対するSI、SO、IPE、OPE、IPEQおよびOPEQはそれぞれ、SI1、SO1、IPE1、OPE1、IPEQ1およびOPEQ1、ならびにSI2、SO2、IPE2、OPE2、IPEQ2およびOPEQ2と表されている。
【００３３】
各デバイス510に対するCS#入力部は、上述のように、すべてのデバイス510を同時に選択するように単一のリンクに連結されている。同様に、各デバイス510に対するSCLKは、上述のように、クロック信号をすべてのデバイス510に同時に分配するように構成された単一のリンクに連結されている。また、上述のように、SI、SO、IPE、OPE、IPEQおよびOPEQは、デイジーチェーンカスケードにおける前方のデバイスのSO、IPEQおよびOPEQが、デイジーチェーンカスケードにおける後方のSI、IPEおよびOPEに連結されるように、デバイス間で連結されている。例えば、デバイス510aのSO1、SO2、IPEQ1、IPEQ2、OPEQ1およびOPEQ2は、デバイス510bのそれぞれSI1、SI2、IPE1、IPE2、OPE1およびOPE2に連結されている。
【００３４】
デバイス510aのSI、IPEおよびOPE入力部に入力されるSI、IPEおよびOPE信号はそれぞれ、デバイス510aに例えばメモリコントローラ(図示せず)から与えられる。デバイス510dは、デバイス510dのSO、IPEQおよびOPEQ出力部を通じてデータおよび制御信号を再びメモリコントローラに与える。
【００３５】
図6は、多数のシリアル入力部(SI0からSIn)および多数のシリアル出力部(SO0からSOn)を有する複数のデバイスを備える例示的なデバイス構成のブロック図であり、これらのデバイスはシリアルデイジーチェーンカスケード配列で構成されている。加えて、各デバイス610は、上述のようにSCLK入力部とCS#入力部とを有している。
【００３６】
各デバイス610に対して用いられているシリアル入力部(SI0からSIn)およびシリアル出力部(SO0からSOn)により、それぞれシリアル形式で情報をデバイス610に入力し、またデバイス610から出力することが可能となっている。各入力部は、ある種類の情報(例えばアドレス、コマンド、データ)および/または信号(例えばイネーブル信号)をデバイス610に入力するように、特定の役割を与えられていてもよい。同様に、各出力部は、ある種類の情報および信号をデバイス610から出力するように、特定の役割を与えられていてもよい。例えば、1つ以上の入力部が、アドレス情報をデバイス610に入力することができるように、役割を与えられていてもよい。同様に、例えば、1つ以上の出力部が、アドレス情報をデバイス610から出力するように、役割を与えられていてもよい。
【００３７】
各デバイス610に対するシリアル入力部およびシリアル出力部の数は通常、アドレス線の数、コマンドサイズおよびデータ幅サイズなど、特定の要因に依存する。これらの要因は、デバイスが特定のシステムアプリケーションにおいてどのように使用されるかによって影響を受けることがある。例えば、少量の情報を格納するために使用するデータストアを必要とするシステムアプリケーションは、大量の情報に対するデータストアを必要とするシステムアプリケーションと比べて、より少数のアドレスおよびデータ線を、したがってより少数の入力部/出力部を有するデバイスを用いることができる。
【００３８】
図7は、読取り動作に関するタイミングを示すタイミング図であり、この読取り操作は、単一のデバイスとシリアルデイジーチェーンカスケード配列で構成された複数のデバイスとで実施されたものである。図7を参照すると、CS#がアサートされてデバイスのすべてが選択されている。この読取り動作は、IPEをアサートし、読取り動作に関連する情報を、SIを通じてデバイスにクロックすることによって開始する。実例として、この情報は、読取り動作を実施すべきであることを示すコマンド(CMD)と、データが読み取られるメモリ内の開始場所を示す列アドレス(Col. ADD)および行アドレス(Row ADD)とを含んでいる。
【００３９】
時間「tR」において、要求されたデータがメモリから読み取られ、デバイスに具備された専用の内部データバッファに置かれる。tRの長さは通常、メモリを構成するセルの特性によって決まる。時間tRの後、OPEがアサートされて、内部データバッファからSOを通じてデイジーチェーンカスケードにおける次のデバイスへとデータをシリアル転送することが可能となる。データは、SO出力部において、実例としてSCLKの立ち上がりエッジにおいて、内部バッファからシリアル出力される。デイジーチェーンカスケードにおけるデバイスから出力されたデータは、例えば、IPEおよびOPEなどの制御信号を伝播させることに伴うレイテンシを制御するために、1クロックサイクル程度遅延されている。さらに以下で説明するように、レイテンシ制御は、クロック同期したラッチを使用して実施される。
【００４０】
フラッシュコアアーキテクチャを実現する、カスケード接続されたメモリデバイスの動作の一部の例を以下の表1に示す。表1に、ターゲットデバイスアドレス(TDA)と、使用可能なOP(動作)コードと、列アドレス、行/バンクアドレス、および入力データの対応状態とを示す。
【００４１】
【表１】
【００４２】
本発明のいくつかの実施形態において、図1〜6に示すシステムにおける各デバイスは、シリアル入力データ内のターゲットデバイスアドレス(tda)として使用することができる固有のデバイス識別子を有していてもよい。シリアル入力データを受信すると、フラッシュメモリデバイスは、そのシリアル入力データ内のターゲットデバイスアドレスフィールドを解析し、そのデバイスがターゲットデバイスであるかどうかを、ターゲットデバイスアドレスをそのデバイスの固有のデバイス識別番号と相関させることによって判断することができる。
【００４３】
表2は、図1〜6に関連して説明したシステムを含めた本発明の実施形態による入力データストリームの好ましい入力シーケンスを示す。コマンド、アドレス、およびデータが、最上位ビットから開始して各メモリデバイスの内外に順次シフトされる。
【００４４】
図4を参照する。デバイス410a〜dは、入力ポートイネーブル(IPE)がHIGHである間にシリアルクロック(SCLK)の立ち上がりエッジでサンプリングされたシリアル入力信号(SIP)で動作することができる。コマンドシーケンスは、1バイトのターゲットデバイスアドレス(「tda」)および1バイトの動作コードで開始しており、この動作コードはまた、同じ意味でコマンドコード(表1では「cmd」)と呼ばれることもある。最上位ビットにおいて、シリアル入力信号を1バイトのターゲットデバイスアドレスで開始することにより、デバイスは、受信したさらなる入力データを処理する前に、ターゲットデバイスアドレスフィールドを解析することができる。メモリデバイスがターゲットデバイスでない場合、そのメモリデバイスは、処理する前にシリアル入力データを別のデバイスに転送することができ、それによって余分な処理時間およびリソースが節約される。
【００４５】
【表２】
【００４６】
1バイトのTDAは、デバイス内にシフトされ、1バイトのcmdコードが続く。最上位ビット(MSB)はSIPで開始し、各ビットはシリアルクロック(SCLK)の立ち上がりエッジでラッチされる。コマンドに応じて、1バイトのコマンドコードに、列アドレスバイト、行アドレスバイト、バンクアドレスバイト、データバイト、および/もしくは組み合わせが続くか、または何も続かないことがある。
【００４７】
図8は、情報に関連するタイミングを示すタイミング図であり、この情報は、シリアルデイジーチェーンカスケード配列で構成されたデバイス間で転送されたものである。上記のように、CS#がアサートされてデバイスが選択される。IPEをアサートし、SCLKの相次ぐ立ち上がりエッジでデータをデバイスにクロックすることによって、デイジーチェーンカスケードにおける第1のデバイスに情報が入力される。IPEは、第1のデバイスを通じて第2のデバイスに1サイクル未満で伝播される。これにより、情報が第1のデバイスにクロックされてから1サイクル後に、第1のデバイスのSOから第2のデバイスのSIに情報をクロックすることが可能となっている。これが、デイジーチェーンカスケードにおける相次ぐデバイスに対して繰り返される。このように、例えば、情報は、シリアルデイジーチェーンカスケードにおける第3のデバイスに、第1のデバイスにおけるデータのラッチ点から3番目のSCLKの立ち上がりエッジで入力される。制御信号IPEおよびOPEは、これらの信号に対する適切なセットアップ時間をデイジーチェーンカスケードにおける次のデバイスで確保するために、SCLKの立ち上がりエッジと同期される。
【００４８】
図9は、シングルポートデバイスに対する例示的なシリアル出力制御論理回路900のブロック図である。論理回路900は、IPE用の入力バッファ902と、SI(SIP)用の入力バッファ904と、OPE用の入力バッファ906と、入力ラッチ制御部908と、シリアルパラレルレジスタ910と、出力ラッチ制御部912と、データレジスタ914と、アドレスレジスタ916と、コマンドインタプリタ918と、セレクタ920と、ページバッファ924と、論理和ゲート926と、出力バッファ928と、セレクタ930と、メモリ950とを備えている。
【００４９】
入力バッファ902は、バッファ902の入力部でデバイスに供給されたIPE信号の状態をバッファリングするように構成された通常のLVTTL(低電圧トランジスタトランジスタ論理回路)バッファである。バッファ902の出力は入力ラッチ制御部908に供給され、この入力ラッチ制御部908は、IPE信号の状態をラッチし、IPE信号のラッチ状態を入力バッファ904およびセレクタ920に与える。入力バッファ904は、SI入力を通じてデバイスに供給された情報をバッファリングするように構成されたLVTTLバッファである。入力バッファ904は、入力ラッチ制御部908の出力によってイネーブルにされる。イネーブルにされると、SI入力部に与えられた情報は、バッファ908によってシリアルパラレルレジスタ910およびセレクタ930の入力に供給される。入力バッファ904は、IPE信号がアサートされていることを、入力ラッチ制御部908から供給されたIPE信号のラッチ状態が示すときイネーブルにされる。シリアルパラレルレジスタ910に供給された情報は、このレジスタ910によってシリアル形式からパラレル形式に変換される。シリアルパラレルレジスタ910の出力は、データレジスタ914、アドレスレジスタ916、およびコマンドインタプリタ918に供給される。
【００５０】
データレジスタ914およびアドレスレジスタ916は、SIを通じてデバイスに供給されたデータおよびアドレス情報をそれぞれ保持する。コマンドインタプリタ918は、SIを通じてデバイスに入力されたコマンドを解釈するように構成されている。これらのコマンドは、デバイスの動作をさらに制御するために使用される。例えば、「ライトメモリ」コマンドは、デバイスが、データレジスタ914に含まれているデータを、デバイスに具備されたメモリ950に、アドレスレジスタ916によって指定されたアドレスで書き込むようにするために使用することができる。
【００５１】
入力バッファ906は、デバイスのOPE入力部に供給されたOPE信号をバッファリングするように構成されている。バッファ906の出力は、OPE信号の状態をラッチする出力ラッチ制御部912に転送される。出力ラッチ制御部は、ラッチされたOPE信号状態をORゲート926に出力する。ORゲート926は通常の論理和ゲートであり、この論理和ゲートの出力は、出力バッファ928の出力をイネーブル/ディスエーブルにするために使用されている。
【００５２】
セレクタ920は、2つの入力のうち信号DAISY_CHAINによって選択された一方を出力する通常の2対1マルチプレクサである。上記のように、これらの入力のうちの一方は、入力ラッチ制御部908からのIPEのラッチ状態である。他方の入力は、論理ローの状態に設定されている。信号DAISY CHAINは、デバイスがシリアルデイジーチェーンカスケード配列において1つ以上の他のデバイスに連結されているかどうかを示す。実例として、この信号は、デバイスがシリアルデイジーチェーンカスケード配列において1つ以上のデバイスに連結されている場合にアサートされる。DAISY_CHAIN信号をアサートすると、セレクタ920に供給されたIPE信号のラッチ状態がセレクタ920から出力される。DAISY_CHAINがアサートされていないときは、セレクタ920に入力された論理ローの状態がセレクタ920から出力される。
【００５３】
ページバッファ924は、メモリ950から読み取られた情報を保持するように構成された通常のデータバッファである。セレクタ930は、2つの入力のうち信号ID_MATCHによって選択された一方を出力する通常の2対1マルチプレクサである。セレクタ930への一方の入力はページバッファ924の出力部から供給され、他方の入力はSI入力バッファ904の出力部から供給される。セレクタ930の出力は、出力バッファ928に供給される。信号ID_MATCHは、SIを通じてデバイスに送られた特定のコマンドが、そのデバイスを宛先とするものであるかどうかを示す。コマンドがそのデバイスを宛先とするものである場合、ID_MATCHがアサートされて、ページバッファ924からの出力がセレクタ930から出力される。ID_MATCHがアサートされていない場合、SIバッファ904からの出力(すなわち、デバイスに入力されたSI信号の状態)がセレクタ930から出力される。
【００５４】
メモリ950は、データを保持するように構成された通常のメモリである。メモリ950は、SIを通じてデバイスに入力されたアドレスを使用してアドレス指定可能な、スタティックRAM(SRAM)、ダイナミックRAM(DRAM)またはフラッシュメモリセルなどのセルを備えるランダムアクセスメモリ(RAM)であってもよい。
【００５５】
動作中、アサートされたIPE信号は、入力バッファ902によってバッファリングされ、IPEのアサート状態をラッチする入力ラッチ制御部908に転送される。このラッチ状態は、セレクタ920および入力バッファ904に供給されて、このバッファ904をイネーブルにする。入力バッファ904に入力されたコマンド、アドレスおよびデータ情報は次いで、シリアルパラレルレジスタ910に転送され、このシリアルパラレルレジスタ910は、その情報をシリアル形式からパラレル形式に変換し、コマンド、アドレスおよびデータ情報をコマンドインタプリタ918、アドレスレジスタ916およびデータレジスタ914にそれぞれ供給する。バッファ904の出力はまた、セレクタ930に供給される。ID_MATCHがアサートされていない場合は、バッファ904の出力がセレクタ930の出力部に出現し、そのバッファ904の出力が出力バッファ928の入力部に供給される。DAISY_CHAINがアサートされている場合は、IPEのラッチ状態がセレクタ920の出力部に出現し、ORゲート926の第1の入力部に供給される。ORゲート926は、IPEの状態を出力バッファ928に渡して出力バッファ928をイネーブルにする。これにより、SI入力部に入力された情報を、SOでデバイスから出力させることができる。
【００５６】
ページバッファ924からのデータは、OPEおよびID_MATCHをアサートすることによってデバイスから出力される。具体的には、OPEのアサート状態が入力バッファ906に供給され、次に、入力バッファ906が、その状態を出力ラッチ制御部912に供給し、出力ラッチ制御部912がその状態をラッチする。ラッチされたアサート状態が、ORゲート926の第2の入力に供給され、ORゲート926が信号を出力して出力バッファ928をイネーブルにする。ID_MATCHをアサートすると、ページバッファ924の出力をセレクタ930の出力に出現させることができる。セレクタ930の出力は、イネーブルにされた出力バッファ928に供給され、出力バッファ928は、デバイスのSO出力部でデータをデバイスから出力する。
【００５７】
DAISY_CHAINがアサートされていない場合、出力バッファ928はOPEによってのみイネーブルにされることに留意されたい。これによって、このデバイスは、非デイジーチェーンシリアルカスケード構成で使用することが可能となっている。
【００５８】
図10は、デュアルポートデバイスに対する例示的なシリアル出力制御論理回路1000のブロック図である。各ポートごとに、シリアル出力制御論理回路1000は、IPE入力バッファ1002、SI入力バッファ1004、OPE入力バッファ1006、入力ラッチ制御部1008、シリアルパラレルレジスタ1010、出力ラッチ制御部1012、データレジスタ1014、アドレスレジスタ1016、コマンドインタプリタ1018、セレクタ1020、ページバッファ1024、論理和ゲート1026、出力バッファ1028およびセレクタ1030を備えており、これらはそれぞれ、上述のIPE入力バッファ902、SIP入力バッファ904、OPE入力バッファ906、入力ラッチ制御部908、シリアルパラレルレジスタ910、出力ラッチ制御部912、データレジスタ914、アドレスレジスタ916、コマンドインタプリタ918、セレクタ920、ページバッファ924、論理和ゲート926、出力バッファ928およびセレクタ930と同一である。
【００５９】
図11は、本明細書で説明する技法と共に使用されうるシリアル出力制御論理回路1100の別の実施形態の詳細ブロック図である。論理回路1100は、SI入力バッファ1104と、IPE入力バッファ1106と、OPE入力バッファ1108と、SCLK入力バッファ1110と、論理積ゲート1112および1114と、ラッチ1116、1118、1120および1122と、セレクタ1124および1130と、論理和ゲート1126と、SO出力バッファ1128とを備えている。バッファ1104、1106、1108および1110は、デバイスに入力されたSI、IPE、OPEおよびSCLK信号それぞれをバッファリングするように構成された通常のLVTTLバッファである。
【００６０】
ANDゲート1112は、IPEがアサートされているとき、SIに入力された情報をラッチ1116に出力するように構成されている。ラッチ1116は、クロック信号(SCLK)がバッファ1110によって与えられているとき、情報をラッチするように構成されている。DATA_OUTは、デバイスに具備されたメモリ(図示せず)から読み取られたデータの状態を表す。ANDゲート1114は、OPEがアサートされているとき、DATA_OUTの状態を出力するように構成されている。ANDゲート1114の出力はラッチ1118に送り込まれ、このラッチ1118は、クロック信号がバッファ1110によって与えられているとき、DATA_OUTの状態をラッチするように構成されている。バッファ1106は、デバイスに供給されたIPE信号をバッファリングするように構成されている。バッファ1106の出力は、ラッチ1120によってラッチされる。同様に、バッファ1108は、デバイスに供給されたOPE信号をバッファリングするように構成されている。ラッチ1122は、バッファ1108によって出力されたOPEの状態をラッチするように構成されている。セレクタ1124および1130は、それぞれ2つの入力部を備える通常の2対1マルチプレクサである。セレクタ1124に対する入力は、上述のID_MATCH信号によって、セレクタ1124からの出力に選択される。一方の入力は、ラッチ1118によって維持されたDATA_OUTのラッチ状態を供給される。この入力は、ID_MATCHがアサートされているとき、セレクタ1124からの出力に選択される。他方の入力は、ラッチ1116によって維持されたSIのラッチ状態を供給される。この入力は、ID_MATCHがアサートされていないとき、セレクタ1124からの出力に選択される。
【００６１】
セレクタ1130に対する入力は、上述のDAISY_CHAIN信号によって、セレクタ1130からの出力に選択される。セレクタ1130への一方の入力は、ラッチ1120によって維持されたIPEのラッチ状態を供給され、他方の入力は論理ゼロに結び付けられている。DAISY_CHAINがアサートされているとき、IPEのラッチ状態が、セレクタ1130からの出力に選択される。同様に、DAISY_CHAINがアサートされていないとき、論理ゼロが、セレクタ1130からの出力に選択される。
【００６２】
ORゲート1126は、イネーブル/ディスエーブル信号を出力バッファ1128に与えるように構成された通常の論理和ゲートである。ORゲート1126は、セレクタ1130の出力と、ラッチ1122によって維持されたOPEのラッチ状態とを供給される。これらの出力のいずれも、イネーブル信号をバッファ1128に与えてバッファの出力をイネーブルにするために使用することができる。バッファ1128は、出力信号SOをバッファリングする通常のバッファである。上記のように、バッファ1128は、ORゲート1126の出力によってイネーブル/ディスエーブルにされる。
【００６３】
動作中、IPEがアサートされているとき、SIを通じてデバイスに入力された情報はラッチ1116に供給される。ラッチ1116は、実例として、IPEがアサートされた後、SCLKの第1の上昇推移においてこの情報をラッチする。同様に、ラッチ1120は、このSCLKの推移においてIPEの状態をラッチする。ID_MATCHがアサートされていないと仮定すると、ラッチ1116の出力がセレクタ1124を通じてバッファ1128に供給される。同様に、アサートされたIPEがバッファ1106からラッチ1120に転送され、このラッチ1120において、このIPEはまた、実例として、SCLKの第1の上昇推移によってラッチされる。DAISY_CHAINがアサートされていると仮定すると、IPEのラッチ状態がセレクタ1130の出力部に与えられ、ORゲート1126に転送されて、イネーブル信号がバッファ1128に与えられる。次いで、SIのラッチ状態が、バッファ1128を通じて出力SOとしてデバイスから転送される。
【００６４】
DAISY_CHAINがアサートされていないとき、セレクタ1130に入力された論理ゼロが選択され、それによって論理ゼロがセレクタ1130から出力される。これによって、IPEがバッファ1128をイネーブルにすることが不可能になる。
【００６５】
実例として、OPEがアサートされた後のSCLKの次の上昇推移において、OPEのアサート状態がラッチ1122でラッチされ、DATA_OUTの状態がラッチ1118でラッチされる。ID_MATCHがアサートされていると仮定すると、DATA_OUTのラッチ状態がセレクタ1124によって選択され、バッファ1128の入力部に加えられる。同時に、ラッチ1122からのOPEのラッチされたアサート状態が、ORゲート1126を通過してバッファ1128をイネーブルにし、それによって、DATA_OUTのラッチ状態が、出力SOとしてデバイスから出力される。
【００６６】
図12は、シリアルデイジーチェーンカスケード配列で構成され、例示的なシリアル出力制御論理回路を具備するデバイスの例示的な構成のブロック図である。この配列は3つのデバイス1210を備えており、これらのデバイス1210は、上述のように、デイジーチェーンカスケードにおける前方のデバイスの出力部が、デイジーチェーンカスケードにおける次のデバイスの入力部に連結されるように構成されている。あるデバイスから次のデバイスへの情報およびデータの転送について、図13を参照して以下に説明する。
【００６７】
図13は、図12に示すデバイスの入力および出力に関するタイミングを示す例示的なタイミング図である。具体的には、この図は各デバイス内のシリアル出力制御論理回路1100の動作を示しており、この動作は、各デバイス1210のSI入力部で入力された情報をデバイス1210のSO出力部に渡すことに関するものである。
【００６８】
図11、12および13を参照し、DATA_CHAINがアサートされていると仮定する。IPEがデバイス1210aでアサートされているとき、デバイスのSI入力部における情報が、上述のように、デバイスのシリアル出力制御論理回路1100を通じてデバイス1210aのSO出力部に渡される。具体的には、データが、実例としてIPEがアサートされた後のSCLKの各立ち上がりエッジにおいて、デバイス1210aにクロックされる。情報およびIPEの状態は、上述のように論理回路1100を通じて伝播し、それぞれデバイスのSOおよびIPEQ出力部でデバイス1210aを抜け出す。これらの出力は、図においてそれぞれS1およびP1として表されている。これらの出力は、上述のように、デバイス1210bのSIおよびIPE入力部に供給され、デバイス1210bのシリアル出力制御論理回路1100を通過し、1クロックサイクル後に、デバイス1210bからこのデバイスのSOおよびIPEQ出力部で出力される。これらの出力は、図においてそれぞれS2およびP2として表されている。同様に、デバイス1210bのSOおよびIPEQ出力は、デバイス1210cのSIおよびIPE入力部にそれぞれ供給され、デバイス1210cのシリアル出力制御論理回路1100を通過し、1クロックサイクル後にデバイス1210cからデバイスのSOおよびIPEQ出力部でそれぞれ出力される。これらの出力は、図においてそれぞれS3およびP3として表されている。
【００６９】
上述のデイジーチェーンカスケード配列では、SDR動作用のデイジーチェーンカスケードにおける信号の出力レイテンシは、以下の式を使用して求めることができる。
【００７０】
出力レイテンシ=N*クロックサイクル時間
【００７１】
上式において、
「出力レイテンシ」はデータの出力レイテンシであり、
「N」はデイジーチェーンカスケード配列におけるデバイスの数であり、
「クロックサイクル時間」は、クロック(例えばSCLK)が動作するクロックサイクル時間である。
【００７２】
例えば、図12に示すデイジーチェーンカスケードに対するクロックサイクル時間が10ナノ秒であると仮定する。デバイス1210cのSOでのデータの全出力レイテンシは、3*10ナノ秒すなわち30ナノ秒である。
【００７３】
DDR動作の場合、出力レイテンシは以下のように求めることができる。
【００７４】
出力レイテンシ=N*(クロックサイクル時間/2)
【００７５】
DDR動作においては、クロックの両エッジが、入力データのラッチ点および出力データの変化点として機能することができる。このように、全レイテンシは、SDR動作に対するレイテンシの半分となる。
【００７６】
上記の説明において、デバイス1210に入力された情報は、SDR動作に対しては1クロックサイクル後、DDR動作に対しては半サイクル後に出力されることに留意されたい。この遅延は、出力バッファ1128を活動化するのに要する時間に対応するために導入されている。
【００７７】
図14は、あるデイジーチェーンカスケードにおける第1のデバイス1450aのメモリに含まれているデータをそのデイジーチェーンカスケードにおける第2のデバイス1450bに転送するために使用しうる論理回路1400のブロック図である。論理回路1400は、データ出力レジスタ1402と、OPE入力バッファ1404と、SCLK入力バッファ1406と、ANDゲート1408と、データ出力ラッチ1410と、OPE状態ラッチ1412と、セレクタ1414と、SO出力バッファ1416と、OPEQ出力バッファ1418とを備えている。
【００７８】
データ出力レジスタ1402は、デバイス1450に具備されたメモリから読み取られたデータを格納するように構成された通常のレジスタである。レジスタ1402は、実例として、メモリからパラレルにデータをロードし、ゲート1408の入力部にシリアルにデータを転送するパラレルシリアルデータレジスタである。SCLKは、レジスタ1402がデータをゲート1408に転送するために使用するクロックを与える。図示のように、データレジスタ1402は、ビットD0からD7を備える1バイトのデータを保持するように構成されており、ここで、D0はバイトの最下位ビット(LSB)であり、ビットD7はバイトの最上位ビット(MSB)である。レジスタ1402は、データがバイト幅だけメモリからパラレルにロードされる。次いでデータが、レジスタからシフトされ、MSBを初めとして1ビットずつゲート1408の入力部にシリアルに供給される。
【００７９】
バッファ1404および1406は、入力信号OPEおよびSCLKをそれぞれバッファリングするために使用される通常のLVTTLバッファである。OPE信号は、バッファ1404(OPEI)の出力部からゲート1408に転送される。SCLK信号は、バッファ1406の出力部からデータ出力レジスタ1402とラッチ1410および1412に転送され、これらの構成要素にクロックが与えられる。
【００８０】
ゲート1408は、OPEがアサートされているときにデータ出力レジスタ1402(DATA_OUT)の出力をラッチ1410に転送するように構成された通常の論理積ゲートである。ゲート1408の出力は「DBIT」と表されている。ラッチ1410および1412は、DBITの状態をおよびOPE信号それぞれラッチするように構成された通常のラッチである。セレクタ1414は、信号ID_MATCHによって制御される通常の2入力の2対1マルチプレクサである。データ入力の一方は、DBITのラッチ状態を供給される。この状態は、ID_MATCHがアサートされているときにセレクタ1414から出力される。他方の入力は、デバイス1450aにそのSIを通じて入力されたシリアル情報(SIO)を供給される。この情報は、ID_MATCHがアサートされていないときにセレクタ1414によって出力される。
【００８１】
バッファ1416および1418は、セレクタ1414およびラッチ1406の出力をそれぞれバッファリングするように構成された通常のバッファである。バッファ1416の出力は、SO(SO0)としてデバイス1450aを抜け出し、バッファ1418の出力はOPEQ(OPEQ0)としてデバイス1450aを抜け出す。
【００８２】
図15は、論理回路1400を使用して、デバイス1450aに具備されたメモリからデバイス1450bにデータをバイト幅だけ転送することに関するタイミングを示すタイミング図である。図14および15を参照すると、OPEが入力バッファ1404でデバイス1450aに供給された直後に、OPEIがアサートされている。OPEIがゲート1408に供給されて、データ出力レジスタ1402のD7に出現するデータを、SCLKの次の立ち上がりエッジにおいてラッチ1410でラッチすることが可能となる。加えて、SCLKのこの次の立ち上がりエッジにより、データがデータ出力レジスタ1402において右シフトされ、したがって、D6内のデータがD7にシフトされ、D5内のデータが136にシフトされ、以下同様となる。ラッチ1410の出力はセレクタ1414に出現し、このセレクタ1414は、ID_MATCHがアサートされていると仮定すると、データのラッチ状態をバッファ1416に出力する。バッファ1416は、このラッチ状態をデバイス1450aからSO0として出力し、このSO0は、デイジーチェーンカスケードにおける次のデバイス1450bのSI入力部(SI1)に供給される。その間に、OPEがアサートされた後の最初のクロックの立ち上がりエッジにおいて、OPEの状態がまたラッチ1412でラッチされる。ラッチ1412の出力はバッファ1418に転送され、バッファ1418はOPEのラッチ状態をデバイス1450aからOPEQ(OPEQ0)として出力し、OPEQはデイジーチェーンカスケードにおける次のデバイス1450bのOPE入力部(OPE1)に供給される。この手順が、ビットD6からD0に対して繰り返される。
【００８３】
本発明について、その好ましい実施形態に関連して具体的に示し説明してきたが、当業者であれば、形式および細部における様々な変更が、添付の特許請求の範囲に包含される本発明の趣旨から逸脱することなく、当技術分野においてなされうることが理解されよう。
【符号の説明】
【００８４】
110 デバイス
210 デバイス
310 デバイス
410 デバイス
510 デバイス
610 デバイス
902 IPE用の入力バッファ
904 SI用の入力バッファ
906 OPE用の入力バッファ
908 入力ラッチ制御部
910 シリアルパラレルレジスタ
912 出力ラッチ制御部
914 データレジスタ
916 アドレスレジスタ
918 コマンドインタプリタ
920 セレクタ
924 ページバッファ
926 論理和ゲート
928 出力バッファ
930 セレクタ
【技術分野】
【０００１】
本発明は、デイジーチェーンカスケード配列で構成された複数のデバイスを有する装置に関する。
【背景技術】
【０００２】
現在、コンピュータ利用システムは、ほとんど至る所で見出すことができ、携帯電話、ハンドヘルドコンピュータ、自動車、医療装置、パーソナルコンピュータなど、社会で日々使用されている多数の装置に組み込まれてきた。総じて、社会は、小切手帳の帳尻を合わせる等の単純な作業などから天気を予想するなどの比較的複雑な作業まで、日々の作業を処理するためにコンピュータ利用システムに大いに依存してきた。技術が改善されるにつれて、より多くの作業がコンピュータ利用システムへと移行される。これによって、社会は、これらのシステムにますます依存するようになっている。
【０００３】
典型的なコンピュータ利用システムは、システムボードと、ディスプレイ装置、記憶装置などの任意選択による1台以上の周辺装置とを備えている。システムボードは、1台以上のプロセッサと、メモリサブシステムと、シリアルデバイスインタフェース、ネットワークデバイスコントローラ、ハードディスクコントローラなどの他の論理回路とを具備することができる。
【０００４】
特定のシステムボード上で用いられるプロセッサの種類は通常、そのシステムで実施されるタスクの種類に依存する。例えば、自動車のエンジンによって生成される廃棄物の監視、およびエンジンが燃料を完全燃焼させるようにするための混合気の調整など、限られた組みのタスクを実施するシステムは、これらのタスクを実施するのに合わせて製作された簡潔な専用プロセッサを用いていることがある。一方で、多数のユーザを管理し多数の異なるアプリケーションを実行するなど、多数の異なるタスクを実施するシステムは、ユーザの要求をサービスする応答時間を最小にすべく、高速な計算を実施しデータを操作するように構成された、事実上汎用のものである1台以上の複合プロセッサを用いていることがある。
【０００５】
メモリサブシステムは、プロセッサが使用する情報(例えば命令、データ値)を保持する記憶装置である。メモリサブシステムは典型的には、コントローラ制御回路と、1台以上のメモリデバイスとを備えている。コントローラ制御回路は典型的には、メモリデバイスをプロセッサとインタフェースさせ、そのメモリデバイスにまたそのメモリデバイスからプロセッサが情報を格納しまた取り出すことができるように構成されている。メモリデバイスは実情報を保持する。
【０００６】
プロセッサと同様に、メモリサブシステムにおいて用いられる種類のデバイスは、多くの場合、コンピュータシステムによって実施される種類のタスクによって駆動される。例えば、コンピュータシステムは、ディスクドライブの支援なしに始動し、かつ頻繁には変化しない一組みのソフトウェアルーティンを実施しなければならないというタスクを有していることがある。ここで、メモリサブシステムは、フラッシュメモリデバイスなどの不揮発性デバイスを用いて、そのソフトウェアルーティンを格納してもよい。他のコンピュータシステムは、情報の大部分を保持するために大型で高速なデータストアを必要とする非常に複雑なタスクを実行することがある。ここで、メモリサブシステムは、高速で高密度なダイナミックランダムアクセスメモリ(DRAM)デバイスを用いて、情報の大部分を格納することができる。
【０００７】
現在、ハードディスクドライブは、20ギガバイトから40ギガバイトのデータを格納しうる高密度を有しているが、比較的かさ高いものとなっている。しかしながら、ソリッドステートドライブとしても知られるフラッシュメモリは、高密度であり、不揮発性であり、かつハードディスクドライブと比較して小型であることから、一般に普及している。フラッシュメモリ技術は、EPROMおよびEEPROM技術に基づいている。「フラッシュ」という用語は、各バイトが個別に消去されるEEPROMとは異なり、多数のメモリセルを一度に消去することができるために選択されたものである。多値セル(MLC)の出現により、フラッシュメモリ密度が二値セルと比較してさらに増加している。フラッシュメモリは、NORフラッシュまたはNANDフラッシュとして構成することができ、NANDフラッシュは、そのメモリアレイ構造がより小型であるがために、所与の面積に対してより高い密度を有することが、当業者には理解されよう。さらなる議論において、フラッシュメモリと述べるものは、NORもしくはNANDまたは他の種類のフラッシュメモリのいずれかであるとして解釈されるべきである。
【０００８】
メモリサブシステム内のデバイスは多くの場合、パラレル相互接続スキームを使用して相互接続される。このスキームでは、アドレスおよびデータ情報ならびに制御信号がパラレル形式でデバイスに連結されるような方式でデバイスを相互接続することが必要となる。各デバイスは、データおよびアドレス情報ならびに制御信号をデバイスにパラレル転送するのに対応するように、複数の入力部/出力部を組み合わせることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願第11/324,023号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
パラレル相互接続をメモリサブシステムで利用することに伴う1つの欠点は、パラレル相互接続では、情報および信号をデバイスにパラレルに転送するために、デバイス間の多数の相互接続が必要となりがちであるということである。これによって、これらのサブシステムを実装する基板の複雑性が増すことになる。さらに、クロストークなど、多数の相互接続に伴う望ましくない影響により、これらのサブシステムの性能が制限されがちである。加えて、これらのサブシステムに組み込まれるデバイスの数が、相互接続によって伝えられる信号の伝播遅延が原因で制限されることがある。
【００１１】
本明細書で説明する技法は、パラレル相互接続による実装と比べてより少数でかつより短い接続を用いるシリアルデイジーチェーンカスケード配列でデバイスを連結するための技法を提供することによって、上記の欠点を克服している。デバイスをデイジーチェーン配列で構成することにより、デバイスは、パラレル相互接続による実装と比較してより高速で動作することが可能となるが、これが可能となるのは、より少数でかつより短い相互接続を利用することで、全体的な実装が、伝播遅延およびクロストークなどの望ましくない影響を受けにくくなるからである。さらに、より少数でかつより短い接続は、実装の複雑性を軽減するのに役立つ。さらにこの複雑性の軽減により、デバイスを具備するサブシステムをより小さな面積で実装することが可能となり、それによってサブシステムが占めるフットプリントはより小さくなる。
【課題を解決するための手段】
【００１２】
本明細書で説明する技法の態様によれば、デバイスはデイジーチェーンカスケード配列で連結され、したがって、デイジーチェーンカスケードにおける前方のデバイスの出力部は、情報(例えばデータ、アドレスおよびコマンド情報)と制御信号(例えばイネーブル信号)を前方のデバイスから後方のデバイスに転送することに対応するように、デイジーチェーンにおける後方の次のデバイスの入力部に連結される。
【００１３】
この技法の実施形態では、デイジーチェーンカスケードにおける各デバイスは、シリアル入力部(SI)とシリアル出力部(SO)とを備えている。情報は、デバイスにそのSIを通じて入力される。同様に、この情報は、デバイスからそのSOを通じて出力される。デイジーチェーンカスケードにおけるあるデバイスのSOは、デイジーチェーンカスケードにおける次のデバイスのSIに連結される。デイジーチェーンカスケードにおける前方のデバイスにそのSIを通じて入力された情報を、そのデバイスに通し、そのデバイスからそのSOを通じて出力することを可能にするために、回路がデバイスに設けられている。情報は次いで、前方のデバイスのSOと次のデバイスのSIとの接続を通じて、デイジーチェーンカスケードにおける次のデバイスのSIに転送される。転送された情報は次いで、次のデバイスにそのSIを通じて入力される。
【００１４】
加えて、クロック信号が、デイジーチェーンカスケードにおけるデバイスに連結されている。このクロック信号は、デイジーチェーンカスケードにおいてあるデバイスから次のデバイスに情報を転送することに対応するために、デバイスによって使用される。
【００１５】
本明細書で説明する技法の他の態様によれば、例えば、データをデバイスにSIを通じて入力し、デバイスからSOを通じて出力することを可能にするためにデバイスによって利用される制御信号(例えばイネーブル信号)は、上述のように、デイジーチェーンカスケードにおけるデバイス間で転送される。ここで、デイジーチェーンカスケードにおける前方のデバイスに入力された制御信号をそのデバイスに伝播させ、そのデバイスから出力部を通じてデイジーチェーンカスケードにおける次のデバイスの入力部に転送することを可能にするために、回路が設けられている。転送された制御信号は次いで、次のデバイスに入力部を通じて入力される。
【００１６】
本発明の原理によれば、フラッシュメモリシステムは、複数のシリアル接続されたフラッシュメモリデバイスを有することができる。このシステムのフラッシュメモリデバイスは、シリアル入力データポートおよびシリアルデータ出力ポートを有するシリアルデータリンクインタフェースと、第1の入力イネーブル信号を受信するための制御入力ポートと、第2の入力イネーブル信号を送信するための制御出力ポートとを備えることができる。入力イネーブル信号は、シリアルデータリンクインタフェースとメモリバンクとの間のデータ転送を制御する回路において使用される。フラッシュメモリデバイスは、シリアル入力データおよび制御信号を外部ソースから受信するように、かつデータおよび制御信号を外部デバイスに与えるように構成されている。外部ソースおよび外部デバイスは、システム内の他のフラッシュメモリデバイスであってもよい。本発明の実施形態において、デバイスがシステム内でシリアルにカスケード接続されている場合、それらのデバイスは、受信したIPEおよびOPE信号を外部デバイスに「こだま」させる出力制御ポートをさらに備えていてもよい。これによって、システムは、ポイントツーポイント接続した信号ポートを有して、(ブロードキャスティング/マルチドロップカスケード方式に対する)デイジーチェーンカスケードスキームを形成することが可能となる。
【００１７】
これらのシステムは、限られたハードウェアフィジカルデバイス選択ピンを使用するのではなく、固有のデバイス識別およびターゲットデバイス選択のアドレススキームを使用することができ、したがって、システムの全体的な性能を犠牲にすることなく、システム全体を記憶密度に関して可能な限り高く容易に拡張することができる。本発明のいくつかの実施形態において、フラッシュメモリデバイスの各々は、固有のデバイス識別子を備えることができる。デバイスは、そのデバイスがターゲットデバイスであるかどうかを判定するために、シリアル入力データ内のターゲットデバイス情報フィールドを解析して、ターゲットデバイス情報をそのデバイスの固有のデバイス識別番号と相関させるように構成することができる。デバイスは、受信したさらなる入力データを処理する前に、このターゲットデバイス情報フィールドを解析することができる。メモリデバイスがターゲットデバイスでない場合、そのメモリデバイスは、シリアル入力データを無視することができ、それによって余分な処理時間およびリソースが節約される。
【００１８】
上記のことは、添付の図面に示すように、本発明の実施形態の例についての以下のより具体的な説明から明らかとなろう。添付の図面において、類似の参照符号は異なる図を通じて同じ部品を示す。図面は必ずしも一定の尺度ではなく、むしろ本発明の実施形態を説明することを重視している。
【図面の簡単な説明】
【００１９】
【図１】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図２】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、カスケード接続されたクロックを有するシリアルデイジーチェーンカスケード配列で構成されている。
【図３】複数のデュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図４】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図５】デュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図６】多数のシリアル入力部および多数のシリアル出力部を有する複数のデバイスを備える例示的なデバイス構成のブロック図であり、これらのデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図７】読取り動作に関するタイミングを示すタイミング図であり、この読取り操作は、単一のデバイスとシリアルデイジーチェーンカスケード配列で構成された複数のデバイスとで実施されたものである。
【図８】情報に関するタイミングを示すタイミング図であり、この情報は、シリアルデイジーチェーンカスケード配列で構成されたデバイス間で転送されたものである。
【図９】シングルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１０】デュアルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１１】デバイスに対する例示的なシリアル出力制御論理回路の詳細なブロック図である。
【図１２】デバイスの例示的な構成のブロック図であり、これらのデバイスは、シリアルデイジーチェーンカスケード配列で構成されており、例示的なシリアル出力制御論理回路を具備している。
【図１３】例示的なシリアル出力制御論理回路を備えるデバイスの入力および出力に関するタイミングを示すタイミング図である。
【図１４】例示的なシリアル出力制御論理回路のブロック図であり、このシリアル出力制御論理回路は、あるデイジーチェーンカスケードにおける第1のデバイスに具備されたメモリからそのデイジーチェーンカスケードにおける第2のデバイスにデータを転送するために使用しうるものである。
【図１５】例示的なシリアル出力制御論理回路を使用して、あるデイジーチェーンカスケードにおける第1のデバイスのメモリに含まれたデータを、そのデイジーチェーンカスケードにおける第2のデバイスに転送することに関するタイミングを示すタイミング図である。
【発明を実施するための形態】
【００２０】
本発明の好ましい実施形態の説明を以下に示す。
【００２１】
図1は、複数のシングルポートデバイス110a〜eを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイス110a〜eは、シリアルデイジーチェーンカスケード配列で構成されている。デバイス110a〜eは、実例として、各々がメモリ(図示せず)を具備するメモリデバイスであり、そのメモリは、ダイナミックランダムアクセスメモリ(DRAM)セル、スタティックランダムアクセスメモリ(SRAM)、フラッシュメモリセルなどを備えることができる。各デバイス110は、シリアル入力部(SI)と、シリアル出力部(SO)と、クロック(SCLK)入力部と、チップセレクト(CS#)入力部とを備えている。
【００２２】
SIは、情報(例えばコマンド、アドレスおよびデータ情報)をデバイス110に転送するために使用される。SOは、情報をデバイス110から転送するために使用される。SCLK入力部は、外部クロック信号をデバイス110に与えるために使用され、CS#入力部は、チップセレクト信号をデバイス110に与えるために使用される。本明細書で説明する技法と共に使用することができるデバイスの一例が、米国特許出願第11/324,023号に記載されているMISL(Multiple Independent Serial Link)メモリデバイスである。
【００２３】
SIおよびSOは、デイジーチェーンカスケード配列でデバイス110の間で接続されており、したがって、デイジーチェーンカスケードにおける前方のデバイス110のSOは、デイジーチェーンカスケードにおける次のデバイス110のSIに連結されている。例えば、デバイス110aのSOは、デバイス110bのSIに連結されている。各デバイス110のSCLK入力部は、例えばメモリコントローラ(図示せず)からクロック信号を供給される。クロック信号は、共通のリンクを通じて各デバイス110に分配される。以下でさらに説明するように、SCLKは、とりわけ、デバイス110に入力された情報を、デバイス110に具備された様々なレジスタでラッチするために使用することができる。
【００２４】
デバイス110に入力された情報は、SCLK入力部に供給されたクロック信号の様々な時間でラッチすることができる。例えば、シングルデータレート(SDR)実装においては、デバイス110にSIで入力された情報は、SCLKクロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかでラッチすることができる。あるいは、ダブルデータレート(DDR)実装においては、SCLKクロック信号の立ち上がりエッジと立ち下がりエッジの双方を、SIで入力された情報をラッチするために使用することができる。
【００２５】
各デバイスのCS#入力部は、デバイスを選択する通常のチップセレクトである。この入力は共通のリンクに連結されており、その共通のリンクによって、チップセレクト信号をデバイス110のすべてに同時にアサートすることが可能となり、したがってデバイス110のすべてが同時に選択される。
【００２６】
図2は、複数のシングルポートデバイス210a〜eを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイス210a〜eは、カスケード接続されたクロックを有するシリアルデイジーチェーンカスケード配列で構成されている。各デバイス210は、上述のように、SI入力部と、SO入力部と、SCLK入力部と、CS#入力部とを備えている。加えて、各デバイス210はクロック出力部(SCLKO)を備えている。SCLKOは、デバイス210に入力されたSCLK信号を出力する出力部である。
【００２７】
図2を参照すると、デバイス210のSIおよびSOが、上述のようにデイジーチェーンカスケード配列で連結されている。加えて、このデバイスのSCLK入力部およびSCLKOもまたデイジーチェーンカスケード配列で連結されており、したがって、デイジーチェーンカスケードにおける前方のデバイス210のSCLKOが、デイジーチェーンカスケードにおける次のデバイス210のSCLK入力部に連結されている。このように、例えば、デバイス210aのSCLKOはデバイス210bのSCLK入力部に連結されている。
【００２８】
クロック信号は、デイジーチェーンカスケードデバイスを通じて伝播するとき、遅延を発生しうることに留意されたい。遅延ロックループ(DLL)などの内部遅延補償回路を用いて、この遅延を回避してもよい。
【００２９】
図3は、複数のデュアルポートデバイス310a〜eを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイス310a〜eはシリアルデイジーチェーンカスケード配列で構成されている。各デバイス310は、上述のように、各ポートに対するSIおよびSOと、SCLK入力部と、CS#入力部とを備えている。図3を参照すると、デバイス310の第1のポートに対するSIは「SI0」と記されており、第2のポートに対するSIは「SI1」と記されている。同様に、第1のポートに対するSOは「SO0」、第2のポートに対するSOは「SO1」と記されている。各ポートに対するSIおよびSOは、上述のようにデバイス310の間で接続されている。このように、例えば、デバイス310aのポート0のSOは、デバイス310bのポート0のSIに供給され、以下同様である。同様に、デバイス310aのポート1のSOは、デバイス310bのポート1のSIに供給され、以下同様である。
【００３０】
図4は、複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。各デバイス410は、上述のように、SIと、SOと、CS#入力部と、SCLK入力部とを備えている。加えて、各デバイス410は、入力ポートイネーブル(IPE)入力部と、出力ポートイネーブル(OPE)入力部と、入力ポートイネーブル(IPEQ)出力部と、出力ポートイネーブル(OPEQ)出力部とを備えている。IPE入力は、IPE信号をデバイスに入力するために使用される。IPEがアサートされているとき、SIを通じて情報をデバイス410にシリアル入力することができるように、IPE信号は、SIをイネーブルするためにデバイスによって使用される。同様に、OPE入力部は、OPE信号をデバイスに入力するために使用される。OPEがアサートされているとき、SOを通じて情報をデバイス410にシリアル出力することができるように、OPE信号は、SOをイネーブルするためにデバイスによって使用される。IPEQおよびOPEQは、それぞれIPEおよびOPE信号をデバイスから出力する出力部である。IPEQ信号は、遅延したIPE信号であっても、IPE信号を微分したものであってもよい。同様に、OPEQ信号は、遅延したOPE信号であっても、OPE信号を微分したものであってもよい。CS#入力部およびSCLK入力部は、上述のように、それぞれCS#およびSCLK信号をデバイス410a〜dに分配する別個のリンクに連結されている。
【００３１】
SIおよびSOは、上述のように、デイジーチェーンカスケード配列において、あるデバイスから次のデバイスへと連結されている。さらに、デイジーチェーンカスケードにおける前方のデバイス410のIPEQおよびOPEQは、デイジーチェーンカスケード配列における次のデバイス410のそれぞれIPE入力およびOPE入力に連結されている。この配列によって、IPEおよびOPE信号は、シリアルデイジーチェーンカスケード方式で、あるデバイス410から次のデバイスに転送される。
【００３２】
図5は、デュアルポートデバイス510a〜dを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイス510a〜dは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。各デバイス510は、上述のように、CS#入力部と、SCLK入力部と、各ポートに対するSI、SO、IPE、OPE、IPEQおよびOPEQとを備えている。ポート1およびポート2に対するSI、SO、IPE、OPE、IPEQおよびOPEQはそれぞれ、SI1、SO1、IPE1、OPE1、IPEQ1およびOPEQ1、ならびにSI2、SO2、IPE2、OPE2、IPEQ2およびOPEQ2と表されている。
【００３３】
各デバイス510に対するCS#入力部は、上述のように、すべてのデバイス510を同時に選択するように単一のリンクに連結されている。同様に、各デバイス510に対するSCLKは、上述のように、クロック信号をすべてのデバイス510に同時に分配するように構成された単一のリンクに連結されている。また、上述のように、SI、SO、IPE、OPE、IPEQおよびOPEQは、デイジーチェーンカスケードにおける前方のデバイスのSO、IPEQおよびOPEQが、デイジーチェーンカスケードにおける後方のSI、IPEおよびOPEに連結されるように、デバイス間で連結されている。例えば、デバイス510aのSO1、SO2、IPEQ1、IPEQ2、OPEQ1およびOPEQ2は、デバイス510bのそれぞれSI1、SI2、IPE1、IPE2、OPE1およびOPE2に連結されている。
【００３４】
デバイス510aのSI、IPEおよびOPE入力部に入力されるSI、IPEおよびOPE信号はそれぞれ、デバイス510aに例えばメモリコントローラ(図示せず)から与えられる。デバイス510dは、デバイス510dのSO、IPEQおよびOPEQ出力部を通じてデータおよび制御信号を再びメモリコントローラに与える。
【００３５】
図6は、多数のシリアル入力部(SI0からSIn)および多数のシリアル出力部(SO0からSOn)を有する複数のデバイスを備える例示的なデバイス構成のブロック図であり、これらのデバイスはシリアルデイジーチェーンカスケード配列で構成されている。加えて、各デバイス610は、上述のようにSCLK入力部とCS#入力部とを有している。
【００３６】
各デバイス610に対して用いられているシリアル入力部(SI0からSIn)およびシリアル出力部(SO0からSOn)により、それぞれシリアル形式で情報をデバイス610に入力し、またデバイス610から出力することが可能となっている。各入力部は、ある種類の情報(例えばアドレス、コマンド、データ)および/または信号(例えばイネーブル信号)をデバイス610に入力するように、特定の役割を与えられていてもよい。同様に、各出力部は、ある種類の情報および信号をデバイス610から出力するように、特定の役割を与えられていてもよい。例えば、1つ以上の入力部が、アドレス情報をデバイス610に入力することができるように、役割を与えられていてもよい。同様に、例えば、1つ以上の出力部が、アドレス情報をデバイス610から出力するように、役割を与えられていてもよい。
【００３７】
各デバイス610に対するシリアル入力部およびシリアル出力部の数は通常、アドレス線の数、コマンドサイズおよびデータ幅サイズなど、特定の要因に依存する。これらの要因は、デバイスが特定のシステムアプリケーションにおいてどのように使用されるかによって影響を受けることがある。例えば、少量の情報を格納するために使用するデータストアを必要とするシステムアプリケーションは、大量の情報に対するデータストアを必要とするシステムアプリケーションと比べて、より少数のアドレスおよびデータ線を、したがってより少数の入力部/出力部を有するデバイスを用いることができる。
【００３８】
図7は、読取り動作に関するタイミングを示すタイミング図であり、この読取り操作は、単一のデバイスとシリアルデイジーチェーンカスケード配列で構成された複数のデバイスとで実施されたものである。図7を参照すると、CS#がアサートされてデバイスのすべてが選択されている。この読取り動作は、IPEをアサートし、読取り動作に関連する情報を、SIを通じてデバイスにクロックすることによって開始する。実例として、この情報は、読取り動作を実施すべきであることを示すコマンド(CMD)と、データが読み取られるメモリ内の開始場所を示す列アドレス(Col. ADD)および行アドレス(Row ADD)とを含んでいる。
【００３９】
時間「tR」において、要求されたデータがメモリから読み取られ、デバイスに具備された専用の内部データバッファに置かれる。tRの長さは通常、メモリを構成するセルの特性によって決まる。時間tRの後、OPEがアサートされて、内部データバッファからSOを通じてデイジーチェーンカスケードにおける次のデバイスへとデータをシリアル転送することが可能となる。データは、SO出力部において、実例としてSCLKの立ち上がりエッジにおいて、内部バッファからシリアル出力される。デイジーチェーンカスケードにおけるデバイスから出力されたデータは、例えば、IPEおよびOPEなどの制御信号を伝播させることに伴うレイテンシを制御するために、1クロックサイクル程度遅延されている。さらに以下で説明するように、レイテンシ制御は、クロック同期したラッチを使用して実施される。
【００４０】
フラッシュコアアーキテクチャを実現する、カスケード接続されたメモリデバイスの動作の一部の例を以下の表1に示す。表1に、ターゲットデバイスアドレス(TDA)と、使用可能なOP(動作)コードと、列アドレス、行/バンクアドレス、および入力データの対応状態とを示す。
【００４１】
【表１】
【００４２】
本発明のいくつかの実施形態において、図1〜6に示すシステムにおける各デバイスは、シリアル入力データ内のターゲットデバイスアドレス(tda)として使用することができる固有のデバイス識別子を有していてもよい。シリアル入力データを受信すると、フラッシュメモリデバイスは、そのシリアル入力データ内のターゲットデバイスアドレスフィールドを解析し、そのデバイスがターゲットデバイスであるかどうかを、ターゲットデバイスアドレスをそのデバイスの固有のデバイス識別番号と相関させることによって判断することができる。
【００４３】
表2は、図1〜6に関連して説明したシステムを含めた本発明の実施形態による入力データストリームの好ましい入力シーケンスを示す。コマンド、アドレス、およびデータが、最上位ビットから開始して各メモリデバイスの内外に順次シフトされる。
【００４４】
図4を参照する。デバイス410a〜dは、入力ポートイネーブル(IPE)がHIGHである間にシリアルクロック(SCLK)の立ち上がりエッジでサンプリングされたシリアル入力信号(SIP)で動作することができる。コマンドシーケンスは、1バイトのターゲットデバイスアドレス(「tda」)および1バイトの動作コードで開始しており、この動作コードはまた、同じ意味でコマンドコード(表1では「cmd」)と呼ばれることもある。最上位ビットにおいて、シリアル入力信号を1バイトのターゲットデバイスアドレスで開始することにより、デバイスは、受信したさらなる入力データを処理する前に、ターゲットデバイスアドレスフィールドを解析することができる。メモリデバイスがターゲットデバイスでない場合、そのメモリデバイスは、処理する前にシリアル入力データを別のデバイスに転送することができ、それによって余分な処理時間およびリソースが節約される。
【００４５】
【表２】
【００４６】
1バイトのTDAは、デバイス内にシフトされ、1バイトのcmdコードが続く。最上位ビット(MSB)はSIPで開始し、各ビットはシリアルクロック(SCLK)の立ち上がりエッジでラッチされる。コマンドに応じて、1バイトのコマンドコードに、列アドレスバイト、行アドレスバイト、バンクアドレスバイト、データバイト、および/もしくは組み合わせが続くか、または何も続かないことがある。
【００４７】
図8は、情報に関連するタイミングを示すタイミング図であり、この情報は、シリアルデイジーチェーンカスケード配列で構成されたデバイス間で転送されたものである。上記のように、CS#がアサートされてデバイスが選択される。IPEをアサートし、SCLKの相次ぐ立ち上がりエッジでデータをデバイスにクロックすることによって、デイジーチェーンカスケードにおける第1のデバイスに情報が入力される。IPEは、第1のデバイスを通じて第2のデバイスに1サイクル未満で伝播される。これにより、情報が第1のデバイスにクロックされてから1サイクル後に、第1のデバイスのSOから第2のデバイスのSIに情報をクロックすることが可能となっている。これが、デイジーチェーンカスケードにおける相次ぐデバイスに対して繰り返される。このように、例えば、情報は、シリアルデイジーチェーンカスケードにおける第3のデバイスに、第1のデバイスにおけるデータのラッチ点から3番目のSCLKの立ち上がりエッジで入力される。制御信号IPEおよびOPEは、これらの信号に対する適切なセットアップ時間をデイジーチェーンカスケードにおける次のデバイスで確保するために、SCLKの立ち上がりエッジと同期される。
【００４８】
図9は、シングルポートデバイスに対する例示的なシリアル出力制御論理回路900のブロック図である。論理回路900は、IPE用の入力バッファ902と、SI(SIP)用の入力バッファ904と、OPE用の入力バッファ906と、入力ラッチ制御部908と、シリアルパラレルレジスタ910と、出力ラッチ制御部912と、データレジスタ914と、アドレスレジスタ916と、コマンドインタプリタ918と、セレクタ920と、ページバッファ924と、論理和ゲート926と、出力バッファ928と、セレクタ930と、メモリ950とを備えている。
【００４９】
入力バッファ902は、バッファ902の入力部でデバイスに供給されたIPE信号の状態をバッファリングするように構成された通常のLVTTL(低電圧トランジスタトランジスタ論理回路)バッファである。バッファ902の出力は入力ラッチ制御部908に供給され、この入力ラッチ制御部908は、IPE信号の状態をラッチし、IPE信号のラッチ状態を入力バッファ904およびセレクタ920に与える。入力バッファ904は、SI入力を通じてデバイスに供給された情報をバッファリングするように構成されたLVTTLバッファである。入力バッファ904は、入力ラッチ制御部908の出力によってイネーブルにされる。イネーブルにされると、SI入力部に与えられた情報は、バッファ908によってシリアルパラレルレジスタ910およびセレクタ930の入力に供給される。入力バッファ904は、IPE信号がアサートされていることを、入力ラッチ制御部908から供給されたIPE信号のラッチ状態が示すときイネーブルにされる。シリアルパラレルレジスタ910に供給された情報は、このレジスタ910によってシリアル形式からパラレル形式に変換される。シリアルパラレルレジスタ910の出力は、データレジスタ914、アドレスレジスタ916、およびコマンドインタプリタ918に供給される。
【００５０】
データレジスタ914およびアドレスレジスタ916は、SIを通じてデバイスに供給されたデータおよびアドレス情報をそれぞれ保持する。コマンドインタプリタ918は、SIを通じてデバイスに入力されたコマンドを解釈するように構成されている。これらのコマンドは、デバイスの動作をさらに制御するために使用される。例えば、「ライトメモリ」コマンドは、デバイスが、データレジスタ914に含まれているデータを、デバイスに具備されたメモリ950に、アドレスレジスタ916によって指定されたアドレスで書き込むようにするために使用することができる。
【００５１】
入力バッファ906は、デバイスのOPE入力部に供給されたOPE信号をバッファリングするように構成されている。バッファ906の出力は、OPE信号の状態をラッチする出力ラッチ制御部912に転送される。出力ラッチ制御部は、ラッチされたOPE信号状態をORゲート926に出力する。ORゲート926は通常の論理和ゲートであり、この論理和ゲートの出力は、出力バッファ928の出力をイネーブル/ディスエーブルにするために使用されている。
【００５２】
セレクタ920は、2つの入力のうち信号DAISY_CHAINによって選択された一方を出力する通常の2対1マルチプレクサである。上記のように、これらの入力のうちの一方は、入力ラッチ制御部908からのIPEのラッチ状態である。他方の入力は、論理ローの状態に設定されている。信号DAISY CHAINは、デバイスがシリアルデイジーチェーンカスケード配列において1つ以上の他のデバイスに連結されているかどうかを示す。実例として、この信号は、デバイスがシリアルデイジーチェーンカスケード配列において1つ以上のデバイスに連結されている場合にアサートされる。DAISY_CHAIN信号をアサートすると、セレクタ920に供給されたIPE信号のラッチ状態がセレクタ920から出力される。DAISY_CHAINがアサートされていないときは、セレクタ920に入力された論理ローの状態がセレクタ920から出力される。
【００５３】
ページバッファ924は、メモリ950から読み取られた情報を保持するように構成された通常のデータバッファである。セレクタ930は、2つの入力のうち信号ID_MATCHによって選択された一方を出力する通常の2対1マルチプレクサである。セレクタ930への一方の入力はページバッファ924の出力部から供給され、他方の入力はSI入力バッファ904の出力部から供給される。セレクタ930の出力は、出力バッファ928に供給される。信号ID_MATCHは、SIを通じてデバイスに送られた特定のコマンドが、そのデバイスを宛先とするものであるかどうかを示す。コマンドがそのデバイスを宛先とするものである場合、ID_MATCHがアサートされて、ページバッファ924からの出力がセレクタ930から出力される。ID_MATCHがアサートされていない場合、SIバッファ904からの出力(すなわち、デバイスに入力されたSI信号の状態)がセレクタ930から出力される。
【００５４】
メモリ950は、データを保持するように構成された通常のメモリである。メモリ950は、SIを通じてデバイスに入力されたアドレスを使用してアドレス指定可能な、スタティックRAM(SRAM)、ダイナミックRAM(DRAM)またはフラッシュメモリセルなどのセルを備えるランダムアクセスメモリ(RAM)であってもよい。
【００５５】
動作中、アサートされたIPE信号は、入力バッファ902によってバッファリングされ、IPEのアサート状態をラッチする入力ラッチ制御部908に転送される。このラッチ状態は、セレクタ920および入力バッファ904に供給されて、このバッファ904をイネーブルにする。入力バッファ904に入力されたコマンド、アドレスおよびデータ情報は次いで、シリアルパラレルレジスタ910に転送され、このシリアルパラレルレジスタ910は、その情報をシリアル形式からパラレル形式に変換し、コマンド、アドレスおよびデータ情報をコマンドインタプリタ918、アドレスレジスタ916およびデータレジスタ914にそれぞれ供給する。バッファ904の出力はまた、セレクタ930に供給される。ID_MATCHがアサートされていない場合は、バッファ904の出力がセレクタ930の出力部に出現し、そのバッファ904の出力が出力バッファ928の入力部に供給される。DAISY_CHAINがアサートされている場合は、IPEのラッチ状態がセレクタ920の出力部に出現し、ORゲート926の第1の入力部に供給される。ORゲート926は、IPEの状態を出力バッファ928に渡して出力バッファ928をイネーブルにする。これにより、SI入力部に入力された情報を、SOでデバイスから出力させることができる。
【００５６】
ページバッファ924からのデータは、OPEおよびID_MATCHをアサートすることによってデバイスから出力される。具体的には、OPEのアサート状態が入力バッファ906に供給され、次に、入力バッファ906が、その状態を出力ラッチ制御部912に供給し、出力ラッチ制御部912がその状態をラッチする。ラッチされたアサート状態が、ORゲート926の第2の入力に供給され、ORゲート926が信号を出力して出力バッファ928をイネーブルにする。ID_MATCHをアサートすると、ページバッファ924の出力をセレクタ930の出力に出現させることができる。セレクタ930の出力は、イネーブルにされた出力バッファ928に供給され、出力バッファ928は、デバイスのSO出力部でデータをデバイスから出力する。
【００５７】
DAISY_CHAINがアサートされていない場合、出力バッファ928はOPEによってのみイネーブルにされることに留意されたい。これによって、このデバイスは、非デイジーチェーンシリアルカスケード構成で使用することが可能となっている。
【００５８】
図10は、デュアルポートデバイスに対する例示的なシリアル出力制御論理回路1000のブロック図である。各ポートごとに、シリアル出力制御論理回路1000は、IPE入力バッファ1002、SI入力バッファ1004、OPE入力バッファ1006、入力ラッチ制御部1008、シリアルパラレルレジスタ1010、出力ラッチ制御部1012、データレジスタ1014、アドレスレジスタ1016、コマンドインタプリタ1018、セレクタ1020、ページバッファ1024、論理和ゲート1026、出力バッファ1028およびセレクタ1030を備えており、これらはそれぞれ、上述のIPE入力バッファ902、SIP入力バッファ904、OPE入力バッファ906、入力ラッチ制御部908、シリアルパラレルレジスタ910、出力ラッチ制御部912、データレジスタ914、アドレスレジスタ916、コマンドインタプリタ918、セレクタ920、ページバッファ924、論理和ゲート926、出力バッファ928およびセレクタ930と同一である。
【００５９】
図11は、本明細書で説明する技法と共に使用されうるシリアル出力制御論理回路1100の別の実施形態の詳細ブロック図である。論理回路1100は、SI入力バッファ1104と、IPE入力バッファ1106と、OPE入力バッファ1108と、SCLK入力バッファ1110と、論理積ゲート1112および1114と、ラッチ1116、1118、1120および1122と、セレクタ1124および1130と、論理和ゲート1126と、SO出力バッファ1128とを備えている。バッファ1104、1106、1108および1110は、デバイスに入力されたSI、IPE、OPEおよびSCLK信号それぞれをバッファリングするように構成された通常のLVTTLバッファである。
【００６０】
ANDゲート1112は、IPEがアサートされているとき、SIに入力された情報をラッチ1116に出力するように構成されている。ラッチ1116は、クロック信号(SCLK)がバッファ1110によって与えられているとき、情報をラッチするように構成されている。DATA_OUTは、デバイスに具備されたメモリ(図示せず)から読み取られたデータの状態を表す。ANDゲート1114は、OPEがアサートされているとき、DATA_OUTの状態を出力するように構成されている。ANDゲート1114の出力はラッチ1118に送り込まれ、このラッチ1118は、クロック信号がバッファ1110によって与えられているとき、DATA_OUTの状態をラッチするように構成されている。バッファ1106は、デバイスに供給されたIPE信号をバッファリングするように構成されている。バッファ1106の出力は、ラッチ1120によってラッチされる。同様に、バッファ1108は、デバイスに供給されたOPE信号をバッファリングするように構成されている。ラッチ1122は、バッファ1108によって出力されたOPEの状態をラッチするように構成されている。セレクタ1124および1130は、それぞれ2つの入力部を備える通常の2対1マルチプレクサである。セレクタ1124に対する入力は、上述のID_MATCH信号によって、セレクタ1124からの出力に選択される。一方の入力は、ラッチ1118によって維持されたDATA_OUTのラッチ状態を供給される。この入力は、ID_MATCHがアサートされているとき、セレクタ1124からの出力に選択される。他方の入力は、ラッチ1116によって維持されたSIのラッチ状態を供給される。この入力は、ID_MATCHがアサートされていないとき、セレクタ1124からの出力に選択される。
【００６１】
セレクタ1130に対する入力は、上述のDAISY_CHAIN信号によって、セレクタ1130からの出力に選択される。セレクタ1130への一方の入力は、ラッチ1120によって維持されたIPEのラッチ状態を供給され、他方の入力は論理ゼロに結び付けられている。DAISY_CHAINがアサートされているとき、IPEのラッチ状態が、セレクタ1130からの出力に選択される。同様に、DAISY_CHAINがアサートされていないとき、論理ゼロが、セレクタ1130からの出力に選択される。
【００６２】
ORゲート1126は、イネーブル/ディスエーブル信号を出力バッファ1128に与えるように構成された通常の論理和ゲートである。ORゲート1126は、セレクタ1130の出力と、ラッチ1122によって維持されたOPEのラッチ状態とを供給される。これらの出力のいずれも、イネーブル信号をバッファ1128に与えてバッファの出力をイネーブルにするために使用することができる。バッファ1128は、出力信号SOをバッファリングする通常のバッファである。上記のように、バッファ1128は、ORゲート1126の出力によってイネーブル/ディスエーブルにされる。
【００６３】
動作中、IPEがアサートされているとき、SIを通じてデバイスに入力された情報はラッチ1116に供給される。ラッチ1116は、実例として、IPEがアサートされた後、SCLKの第1の上昇推移においてこの情報をラッチする。同様に、ラッチ1120は、このSCLKの推移においてIPEの状態をラッチする。ID_MATCHがアサートされていないと仮定すると、ラッチ1116の出力がセレクタ1124を通じてバッファ1128に供給される。同様に、アサートされたIPEがバッファ1106からラッチ1120に転送され、このラッチ1120において、このIPEはまた、実例として、SCLKの第1の上昇推移によってラッチされる。DAISY_CHAINがアサートされていると仮定すると、IPEのラッチ状態がセレクタ1130の出力部に与えられ、ORゲート1126に転送されて、イネーブル信号がバッファ1128に与えられる。次いで、SIのラッチ状態が、バッファ1128を通じて出力SOとしてデバイスから転送される。
【００６４】
DAISY_CHAINがアサートされていないとき、セレクタ1130に入力された論理ゼロが選択され、それによって論理ゼロがセレクタ1130から出力される。これによって、IPEがバッファ1128をイネーブルにすることが不可能になる。
【００６５】
実例として、OPEがアサートされた後のSCLKの次の上昇推移において、OPEのアサート状態がラッチ1122でラッチされ、DATA_OUTの状態がラッチ1118でラッチされる。ID_MATCHがアサートされていると仮定すると、DATA_OUTのラッチ状態がセレクタ1124によって選択され、バッファ1128の入力部に加えられる。同時に、ラッチ1122からのOPEのラッチされたアサート状態が、ORゲート1126を通過してバッファ1128をイネーブルにし、それによって、DATA_OUTのラッチ状態が、出力SOとしてデバイスから出力される。
【００６６】
図12は、シリアルデイジーチェーンカスケード配列で構成され、例示的なシリアル出力制御論理回路を具備するデバイスの例示的な構成のブロック図である。この配列は3つのデバイス1210を備えており、これらのデバイス1210は、上述のように、デイジーチェーンカスケードにおける前方のデバイスの出力部が、デイジーチェーンカスケードにおける次のデバイスの入力部に連結されるように構成されている。あるデバイスから次のデバイスへの情報およびデータの転送について、図13を参照して以下に説明する。
【００６７】
図13は、図12に示すデバイスの入力および出力に関するタイミングを示す例示的なタイミング図である。具体的には、この図は各デバイス内のシリアル出力制御論理回路1100の動作を示しており、この動作は、各デバイス1210のSI入力部で入力された情報をデバイス1210のSO出力部に渡すことに関するものである。
【００６８】
図11、12および13を参照し、DATA_CHAINがアサートされていると仮定する。IPEがデバイス1210aでアサートされているとき、デバイスのSI入力部における情報が、上述のように、デバイスのシリアル出力制御論理回路1100を通じてデバイス1210aのSO出力部に渡される。具体的には、データが、実例としてIPEがアサートされた後のSCLKの各立ち上がりエッジにおいて、デバイス1210aにクロックされる。情報およびIPEの状態は、上述のように論理回路1100を通じて伝播し、それぞれデバイスのSOおよびIPEQ出力部でデバイス1210aを抜け出す。これらの出力は、図においてそれぞれS1およびP1として表されている。これらの出力は、上述のように、デバイス1210bのSIおよびIPE入力部に供給され、デバイス1210bのシリアル出力制御論理回路1100を通過し、1クロックサイクル後に、デバイス1210bからこのデバイスのSOおよびIPEQ出力部で出力される。これらの出力は、図においてそれぞれS2およびP2として表されている。同様に、デバイス1210bのSOおよびIPEQ出力は、デバイス1210cのSIおよびIPE入力部にそれぞれ供給され、デバイス1210cのシリアル出力制御論理回路1100を通過し、1クロックサイクル後にデバイス1210cからデバイスのSOおよびIPEQ出力部でそれぞれ出力される。これらの出力は、図においてそれぞれS3およびP3として表されている。
【００６９】
上述のデイジーチェーンカスケード配列では、SDR動作用のデイジーチェーンカスケードにおける信号の出力レイテンシは、以下の式を使用して求めることができる。
【００７０】
出力レイテンシ=N*クロックサイクル時間
【００７１】
上式において、
「出力レイテンシ」はデータの出力レイテンシであり、
「N」はデイジーチェーンカスケード配列におけるデバイスの数であり、
「クロックサイクル時間」は、クロック(例えばSCLK)が動作するクロックサイクル時間である。
【００７２】
例えば、図12に示すデイジーチェーンカスケードに対するクロックサイクル時間が10ナノ秒であると仮定する。デバイス1210cのSOでのデータの全出力レイテンシは、3*10ナノ秒すなわち30ナノ秒である。
【００７３】
DDR動作の場合、出力レイテンシは以下のように求めることができる。
【００７４】
出力レイテンシ=N*(クロックサイクル時間/2)
【００７５】
DDR動作においては、クロックの両エッジが、入力データのラッチ点および出力データの変化点として機能することができる。このように、全レイテンシは、SDR動作に対するレイテンシの半分となる。
【００７６】
上記の説明において、デバイス1210に入力された情報は、SDR動作に対しては1クロックサイクル後、DDR動作に対しては半サイクル後に出力されることに留意されたい。この遅延は、出力バッファ1128を活動化するのに要する時間に対応するために導入されている。
【００７７】
図14は、あるデイジーチェーンカスケードにおける第1のデバイス1450aのメモリに含まれているデータをそのデイジーチェーンカスケードにおける第2のデバイス1450bに転送するために使用しうる論理回路1400のブロック図である。論理回路1400は、データ出力レジスタ1402と、OPE入力バッファ1404と、SCLK入力バッファ1406と、ANDゲート1408と、データ出力ラッチ1410と、OPE状態ラッチ1412と、セレクタ1414と、SO出力バッファ1416と、OPEQ出力バッファ1418とを備えている。
【００７８】
データ出力レジスタ1402は、デバイス1450に具備されたメモリから読み取られたデータを格納するように構成された通常のレジスタである。レジスタ1402は、実例として、メモリからパラレルにデータをロードし、ゲート1408の入力部にシリアルにデータを転送するパラレルシリアルデータレジスタである。SCLKは、レジスタ1402がデータをゲート1408に転送するために使用するクロックを与える。図示のように、データレジスタ1402は、ビットD0からD7を備える1バイトのデータを保持するように構成されており、ここで、D0はバイトの最下位ビット(LSB)であり、ビットD7はバイトの最上位ビット(MSB)である。レジスタ1402は、データがバイト幅だけメモリからパラレルにロードされる。次いでデータが、レジスタからシフトされ、MSBを初めとして1ビットずつゲート1408の入力部にシリアルに供給される。
【００７９】
バッファ1404および1406は、入力信号OPEおよびSCLKをそれぞれバッファリングするために使用される通常のLVTTLバッファである。OPE信号は、バッファ1404(OPEI)の出力部からゲート1408に転送される。SCLK信号は、バッファ1406の出力部からデータ出力レジスタ1402とラッチ1410および1412に転送され、これらの構成要素にクロックが与えられる。
【００８０】
ゲート1408は、OPEがアサートされているときにデータ出力レジスタ1402(DATA_OUT)の出力をラッチ1410に転送するように構成された通常の論理積ゲートである。ゲート1408の出力は「DBIT」と表されている。ラッチ1410および1412は、DBITの状態をおよびOPE信号それぞれラッチするように構成された通常のラッチである。セレクタ1414は、信号ID_MATCHによって制御される通常の2入力の2対1マルチプレクサである。データ入力の一方は、DBITのラッチ状態を供給される。この状態は、ID_MATCHがアサートされているときにセレクタ1414から出力される。他方の入力は、デバイス1450aにそのSIを通じて入力されたシリアル情報(SIO)を供給される。この情報は、ID_MATCHがアサートされていないときにセレクタ1414によって出力される。
【００８１】
バッファ1416および1418は、セレクタ1414およびラッチ1406の出力をそれぞれバッファリングするように構成された通常のバッファである。バッファ1416の出力は、SO(SO0)としてデバイス1450aを抜け出し、バッファ1418の出力はOPEQ(OPEQ0)としてデバイス1450aを抜け出す。
【００８２】
図15は、論理回路1400を使用して、デバイス1450aに具備されたメモリからデバイス1450bにデータをバイト幅だけ転送することに関するタイミングを示すタイミング図である。図14および15を参照すると、OPEが入力バッファ1404でデバイス1450aに供給された直後に、OPEIがアサートされている。OPEIがゲート1408に供給されて、データ出力レジスタ1402のD7に出現するデータを、SCLKの次の立ち上がりエッジにおいてラッチ1410でラッチすることが可能となる。加えて、SCLKのこの次の立ち上がりエッジにより、データがデータ出力レジスタ1402において右シフトされ、したがって、D6内のデータがD7にシフトされ、D5内のデータが136にシフトされ、以下同様となる。ラッチ1410の出力はセレクタ1414に出現し、このセレクタ1414は、ID_MATCHがアサートされていると仮定すると、データのラッチ状態をバッファ1416に出力する。バッファ1416は、このラッチ状態をデバイス1450aからSO0として出力し、このSO0は、デイジーチェーンカスケードにおける次のデバイス1450bのSI入力部(SI1)に供給される。その間に、OPEがアサートされた後の最初のクロックの立ち上がりエッジにおいて、OPEの状態がまたラッチ1412でラッチされる。ラッチ1412の出力はバッファ1418に転送され、バッファ1418はOPEのラッチ状態をデバイス1450aからOPEQ(OPEQ0)として出力し、OPEQはデイジーチェーンカスケードにおける次のデバイス1450bのOPE入力部(OPE1)に供給される。この手順が、ビットD6からD0に対して繰り返される。
【００８３】
本発明について、その好ましい実施形態に関連して具体的に示し説明してきたが、当業者であれば、形式および細部における様々な変更が、添付の特許請求の範囲に包含される本発明の趣旨から逸脱することなく、当技術分野においてなされうることが理解されよう。
【符号の説明】
【００８４】
110 デバイス
210 デバイス
310 デバイス
410 デバイス
510 デバイス
610 デバイス
902 IPE用の入力バッファ
904 SI用の入力バッファ
906 OPE用の入力バッファ
908 入力ラッチ制御部
910 シリアルパラレルレジスタ
912 出力ラッチ制御部
914 データレジスタ
916 アドレスレジスタ
918 コマンドインタプリタ
920 セレクタ
924 ページバッファ
926 論理和ゲート
928 出力バッファ
930 セレクタ
【特許請求の範囲】
【請求項１】
半導体デバイスにおいて、
メモリと、
クロック信号を受信するように構成されたクロック入力回路と、
第１の入力イネーブル信号を受信して、デバイスからの第１の入力イネーブル信号から得られる第２の入力イネーブル信号を出力し、
第１の出力イネーブル信号を受信して、デバイスからの第１の出力イネーブル信号から得られる第２の出力イネーブル信号を出力し、
クロック信号と同期している入力データを受信して、クロック信号と同期している出力データを送信し、
かつ第１の出力イネーブル信号がアサートされている時、クロック信号と同期している出力データを送信するように構成されたデータ回路とを備えていることを特徴とする半導体デバイス。
【請求項２】
前記データ回路は、
入力データを受信するように構成されたデータ入力回路と、
出力データを送信するように構成されたデータ出力回路とを有していることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記データ入力回路は、クロック信号と同期している入力データをキャプチャするように構成されたデータキャプチャ回路を有していて、
前記データ出力回路は、クロック信号と同期している出力データを送信するように構成されたデータ送信回路を有していることを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記データキャプチャ回路は、キャプチャされた入力データをメモリに格納するように構成されていて、
データ同期は、クロック信号によって実行されることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記データ入力回路は、入力ビットを有する入力データを受信するように構成されていて、
前記データ出力回路は、出力ビットを有する出力データを送信するように構成されていることを特徴とする請求項２に記載の半導体デバイス。
【請求項６】
前記データ入力回路は、１ビットを有する入力データを受信するように構成されていて、
前記データ出力回路は、１ビットを有する出力データを送信するように構成されていることを特徴とする請求項２に記載の半導体デバイス。
【請求項７】
前記入力データおよび出力データの各々は、時間当たり単一ビットを有していることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記データキャプチャ回路は、クロック信号の各周期の間に一回入力データをキャプチャするように構成されていて、
前記データ送信回路は、クロック信号の各周期の間に一回出力データを送信するように構成されていることを特徴とする請求項３または４に記載の半導体デバイス。
【請求項９】
前記データキャプチャ回路は、クロック信号の各周期の間に二回入力データをキャプチャするように構成されていて、
前記データ送信回路は、クロック信号の各周期の間に二回出力データを送信するように構成されていることを特徴とする請求項３または４に記載の半導体デバイス。
【請求項１０】
入力クロック信号に応じて出力クロック信号を出力するように構成されたクロック出力回路を更に備えていて、出力データは、出力クロック信号と同期して送信されることを特徴とする請求項２から９のうちのいずれか一項に記載の半導体デバイス。
【請求項１１】
入力クロックの遅延を調整するように構成された遅延調整回路を更に備えていることを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】
前記遅延調整回路は、遅延ロックループを有していることを特徴とする請求項１１に記載の半導体デバイス。
【請求項１３】
前記メモリは、不揮発性メモリを含むことを特徴とする請求項１から１２のうちのいずれか一項に記載の半導体デバイス。
【請求項１４】
前記不揮発性メモリは、フラッシュメモリを含むことを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
入力データおよびクロック信号を送信するように構成された制御器と、
各々が請求項１から１４のうちのいずれか一項によって定義される複数の半導体デバイスを含む装置とを備えていて、
複数の半導体デバイスのうちの１つは、複数の半導体デバイスのうちの次の半導体デバイスに出力データを送信することを特徴とするシステム。
【請求項１６】
複数の半導体デバイスの各々は、制御器からクロック信号を受信するように構成されていることを特徴とする請求項１５に記載のシステム。
【請求項１７】
複数の半導体デバイスは、少なくとも第１および第２の半導体デバイスを含んでいて、第１の半導体デバイスのデータ回路は、制御器から入力データおよびクロック信号を受信するように構成されていることを特徴とする請求項１５または１６に記載のシステム。
【請求項１８】
第２の半導体デバイスのデータ回路は、メモリ制御器から直接または間接的に出力データおよびクロック信号を受信するように構成されていることを特徴とする請求項１７に記載のシステム。
【請求項１９】
第２の半導体デバイスのデータ回路は、出力データを制御器に送信するように構成されていることを特徴とする請求項１５から１８のうちのいずれか一項に記載のシステム。
【請求項２０】
半導体デバイス内のメモリにアクセスする方法において、
クロック信号を受信するステップと、
第１の入力イネーブル信号を受信するステップと、
デバイスからの第１の入力イネーブル信号から得られる第２の入力イネーブル信号を出力するステップと、
第１の出力イネーブル信号を受信するステップと、
デバイスからの第１の出力イネーブル信号から得られる第２の出力イネーブル信号を出力するステップと、
第１の入力イネーブル信号がアサートされている時、クロック信号と同期している入力データを受信するステップと、
第１の出力イネーブル信号がアサートされている時、クロック信号と同期している出力データを送信するステップとを有していることを特徴とする方法。
【請求項２１】
入力データを受信するステップは、入力データをキャプチャするステップを含んでいて、
入力データをキャプチャするステップおよび出力データを送信するステップの各々は、クロック信号の各周期の間に一回または二回実行されることを特徴とする請求項２０に記載の方法。
【請求項２２】
クロック信号に応じて出力クロック信号を出力するステップを更に有していて、出力データは、出力クロック信号と同期して送信されることを特徴とする請求項２０または２１に記載の方法。
【請求項２３】
出力するステップは、クロック信号の遅延を調整して出力クロック信号を出力するステップを含んでいることを特徴とする請求項２２に記載の方法。
【請求項１】
半導体デバイスにおいて、
メモリと、
クロック信号を受信するように構成されたクロック入力回路と、
第１の入力イネーブル信号を受信して、デバイスからの第１の入力イネーブル信号から得られる第２の入力イネーブル信号を出力し、
第１の出力イネーブル信号を受信して、デバイスからの第１の出力イネーブル信号から得られる第２の出力イネーブル信号を出力し、
クロック信号と同期している入力データを受信して、クロック信号と同期している出力データを送信し、
かつ第１の出力イネーブル信号がアサートされている時、クロック信号と同期している出力データを送信するように構成されたデータ回路とを備えていることを特徴とする半導体デバイス。
【請求項２】
前記データ回路は、
入力データを受信するように構成されたデータ入力回路と、
出力データを送信するように構成されたデータ出力回路とを有していることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記データ入力回路は、クロック信号と同期している入力データをキャプチャするように構成されたデータキャプチャ回路を有していて、
前記データ出力回路は、クロック信号と同期している出力データを送信するように構成されたデータ送信回路を有していることを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記データキャプチャ回路は、キャプチャされた入力データをメモリに格納するように構成されていて、
データ同期は、クロック信号によって実行されることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記データ入力回路は、入力ビットを有する入力データを受信するように構成されていて、
前記データ出力回路は、出力ビットを有する出力データを送信するように構成されていることを特徴とする請求項２に記載の半導体デバイス。
【請求項６】
前記データ入力回路は、１ビットを有する入力データを受信するように構成されていて、
前記データ出力回路は、１ビットを有する出力データを送信するように構成されていることを特徴とする請求項２に記載の半導体デバイス。
【請求項７】
前記入力データおよび出力データの各々は、時間当たり単一ビットを有していることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記データキャプチャ回路は、クロック信号の各周期の間に一回入力データをキャプチャするように構成されていて、
前記データ送信回路は、クロック信号の各周期の間に一回出力データを送信するように構成されていることを特徴とする請求項３または４に記載の半導体デバイス。
【請求項９】
前記データキャプチャ回路は、クロック信号の各周期の間に二回入力データをキャプチャするように構成されていて、
前記データ送信回路は、クロック信号の各周期の間に二回出力データを送信するように構成されていることを特徴とする請求項３または４に記載の半導体デバイス。
【請求項１０】
入力クロック信号に応じて出力クロック信号を出力するように構成されたクロック出力回路を更に備えていて、出力データは、出力クロック信号と同期して送信されることを特徴とする請求項２から９のうちのいずれか一項に記載の半導体デバイス。
【請求項１１】
入力クロックの遅延を調整するように構成された遅延調整回路を更に備えていることを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】
前記遅延調整回路は、遅延ロックループを有していることを特徴とする請求項１１に記載の半導体デバイス。
【請求項１３】
前記メモリは、不揮発性メモリを含むことを特徴とする請求項１から１２のうちのいずれか一項に記載の半導体デバイス。
【請求項１４】
前記不揮発性メモリは、フラッシュメモリを含むことを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
入力データおよびクロック信号を送信するように構成された制御器と、
各々が請求項１から１４のうちのいずれか一項によって定義される複数の半導体デバイスを含む装置とを備えていて、
複数の半導体デバイスのうちの１つは、複数の半導体デバイスのうちの次の半導体デバイスに出力データを送信することを特徴とするシステム。
【請求項１６】
複数の半導体デバイスの各々は、制御器からクロック信号を受信するように構成されていることを特徴とする請求項１５に記載のシステム。
【請求項１７】
複数の半導体デバイスは、少なくとも第１および第２の半導体デバイスを含んでいて、第１の半導体デバイスのデータ回路は、制御器から入力データおよびクロック信号を受信するように構成されていることを特徴とする請求項１５または１６に記載のシステム。
【請求項１８】
第２の半導体デバイスのデータ回路は、メモリ制御器から直接または間接的に出力データおよびクロック信号を受信するように構成されていることを特徴とする請求項１７に記載のシステム。
【請求項１９】
第２の半導体デバイスのデータ回路は、出力データを制御器に送信するように構成されていることを特徴とする請求項１５から１８のうちのいずれか一項に記載のシステム。
【請求項２０】
半導体デバイス内のメモリにアクセスする方法において、
クロック信号を受信するステップと、
第１の入力イネーブル信号を受信するステップと、
デバイスからの第１の入力イネーブル信号から得られる第２の入力イネーブル信号を出力するステップと、
第１の出力イネーブル信号を受信するステップと、
デバイスからの第１の出力イネーブル信号から得られる第２の出力イネーブル信号を出力するステップと、
第１の入力イネーブル信号がアサートされている時、クロック信号と同期している入力データを受信するステップと、
第１の出力イネーブル信号がアサートされている時、クロック信号と同期している出力データを送信するステップとを有していることを特徴とする方法。
【請求項２１】
入力データを受信するステップは、入力データをキャプチャするステップを含んでいて、
入力データをキャプチャするステップおよび出力データを送信するステップの各々は、クロック信号の各周期の間に一回または二回実行されることを特徴とする請求項２０に記載の方法。
【請求項２２】
クロック信号に応じて出力クロック信号を出力するステップを更に有していて、出力データは、出力クロック信号と同期して送信されることを特徴とする請求項２０または２１に記載の方法。
【請求項２３】
出力するステップは、クロック信号の遅延を調整して出力クロック信号を出力するステップを含んでいることを特徴とする請求項２２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２３８３４１（Ｐ２０１２−２３８３４１Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１９８２００（Ｐ２０１２−１９８２００）
【出願日】平成２４年９月１０日（２０１２．９．１０）
【分割の表示】特願２００９−２２３０７７（Ｐ２００９−２２３０７７）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０８０３４３２５）モサイド・テクノロジーズ・インコーポレーテッド (106)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年９月１０日（２０１２．９．１０）
【分割の表示】特願２００９−２２３０７７（Ｐ２００９−２２３０７７）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０８０３４３２５）モサイド・テクノロジーズ・インコーポレーテッド (106)
【Ｆターム（参考）】
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