デジタル信号処理装置
【課題】フレーム同期式のＤＳＰにおいて、動作クロックの異なる信号処理回路間のデータの受け渡しを簡便に実現する。
【解決手段】各々の動作クロックの異なる複数の信号処理回路のうちから送信側回路と受信側回路を定め、各信号処理回路の動作クロックの全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとする。送信側回路には、当該送信側回路に与えられるタイミング信号がアクティブレベルであることを条件にデータを出力させる一方、受信側回路には、各動作クロックの周波数の約数を周波数とし、かつデータ受け渡しタイミングを跨ぐ所定期間に亘ってアクティブレベルとなるフレーム同期信号がアクティブレベルであることを条件に、送信側回路から出力されるデータを取り込む処理を実行させる。
【解決手段】各々の動作クロックの異なる複数の信号処理回路のうちから送信側回路と受信側回路を定め、各信号処理回路の動作クロックの全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとする。送信側回路には、当該送信側回路に与えられるタイミング信号がアクティブレベルであることを条件にデータを出力させる一方、受信側回路には、各動作クロックの周波数の約数を周波数とし、かつデータ受け渡しタイミングを跨ぐ所定期間に亘ってアクティブレベルとなるフレーム同期信号がアクティブレベルであることを条件に、送信側回路から出力されるデータを取り込む処理を実行させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ信号処理等の各種の信号処理に好適なＤＳＰ（Digital Signal Processor：デジタル信号処理装置）に関する。
【背景技術】
【０００２】
フレーム同期式のＤＳＰは、一定時間長のフレーム毎に入力信号に対する信号処理を行うプロセッサである。このようなフレーム同期式のＤＳＰは、音声信号に音響効果等の付与を行う音声処理装置や画像信号に各種画像処理を施す画像処理装置として用いられる場合がある。この種のフレーム同期式のＤＳＰに関する先行技術文献としては、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６１−２９２４１６号公報
【特許文献２】特開平７−２６１８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、フレーム同期式のＤＳＰを音声処理装置（或いは画像処理装置）として携帯電話機や携帯型ゲーム機などの携帯端末に組み込む場合、内蔵バッテリに蓄えられている電力の消費を抑えるために、当該ＤＳＰの消費電力をできるだけ低く抑えることが好ましい。このようなことを実現するための方策としては、各種信号処理を実行する信号処理回路の各々を互いに周波数の異なるクロックにより動作させ、信号処理回路間でデータの受け渡しを行わせながら１つのまとまった信号処理を実行させることが考えられる。低い周波数のクロックでも充分な処理結果が得られる信号処理については低周波数のクロックで動作する信号処理回路にその処理を行わせ、高い周波数のクロックでの処理が必要となる信号処理に関しては当該クロックで動作する信号処理回路に処理を行わせるようにすることで、全体の信号処理を単一のクロックで行う場合に比較して消費電力を低く抑えることができると期待されるからである。
【０００５】
しかし、互いに異なる周波数のクロックで動作する複数の信号処理回路のうちの任意の１つから他の１つへのデータの受け渡しは、データ受け渡しのためのタイミング制御が難しいといった問題がある。受け渡し対象のデータの送信側および受信側の信号処理回路の動作クロックのうち周波数の高い方で他方をサンプリングすることによりデータの受け渡しタイミングを生成するようにしても、このようにして生成される受け渡しタイミングと各動作クロックの立ち上がり（或いは立ち下り）エッジの発生タイミングとの間にズレが生じてしまう場合があり、そのズレの大きさに応じて個別に対策を行う必要があるからである。また、データ受け渡しを行う２つの信号処理回路を予め定め、両者間のデータ受け渡しのための回路（例えば、ＦＩＦＯなど）を設けておく態様では、柔軟性に欠け、不便である。
【０００６】
本発明は以上説明した事情に鑑みてなされたものであり、フレーム同期式のＤＳＰにおいて、複数の信号処理回路を互いに異なる周波数のクロックにより動作させ、かつ、任意の信号処理回路から他の信号処理回路へデータの受け渡しを簡便に実現する技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、互いに周波数の異なったクロックを出力する複数のクロック生成回路と、前記クロックに同期して各々信号処理を行う複数の信号処理回路と、前記複数のクロック生成回路が出力する各クロックの周波数の公約数を周波数とするフレーム同期信号を生成するフレーム同期信号生成手段と、前記複数の信号処理回路の１つをデータ送信側信号処理回路として指定するとともに、前記複数の信号処理回路の他の１つまたは複数をデータ受信側信号処理回路として指定し、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃い、かつ前記フレーム同期信号がアクティブレベルとなっているデータ受け渡しタイミングにおいて、前記データ送信側信号処理回路から出力されるデータを取り込むように前記１または複数のデータ受信側信号処理回路を制御する制御手段とを具備することを特徴とするデジタル信号処理装置を提供する。
【０００８】
このようなデジタル信号処理装置においては、フレーム同期信号は各クロック生成回路の生成するクロックの周波数の公約数である周波数を有しているため、このフレーム同期信号がアクティブレベルとなっている期間内において各クロックが揃って立ち上がる（或いは立ち下がる）タイミングがある。本発明のデジタル信号処理装置では、複数の信号処理回路の各々の動作クロックが揃って立ち上がる（或いは立ち下がる）タイミングがデータの受け渡しタイミングとなっている。例えば、データ送信側信号処理回路には、その動作クロックにおいて当該データ受け渡しタイミングの１クロック前のクロックのエッジのタイミングから当該データ受け渡しタイミングまでアクティブレベルとなるタイミング信号を与え、そのタイミング信号がアクティブレベルとなっている期間に受け渡し対象のデータを出力させる。一方、データ受信側信号処理回路には、フレーム同期信号がアクティブレベルとなっている期間にデータ送信側信号処理回路から出力される受け渡しデータを当該データ受信側信号処理回路に与えられる動作クロックの立ち上がり（或いは、立ち下り）に同期して取り込む処理を実行させるのである。これにより、データ送信側信号処理回路からデータ受信側回路へのデータの受け渡しが実現される。
【０００９】
より好ましいデジタル信号処理装置の構成としては、メインクロックのカウントを行うカウンタをさらに備え、前記複数のクロック生成回路の各々は、前記カウンタのカウント値が予め定められた値である期間だけアクティブレベルとなる信号を出力するデコーダと、当該デコーダの出力信号を前記メインクロックによってサンプリングしてクロックを生成するフリップフロップとを有し、前記フレーム同期信号生成手段は、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃うタイミングを跨ぐ所定時間長の期間だけ前記フレーム同期信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記フレーム同期信号を周期的にアクティブレベルとする構成が考えられる。また、上記タイミング信号による制御を実現するための構成としては、タイミング信号の供給先の信号処理回路に対するクロックにおいて、前記データ受け渡しタイミングの１クロック前のクロックの間、前記タイミング信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記タイミング信号を生成するタイミング信号生成回路を各信号処理回路に対応させて設ける構成が考えられる。
【００１０】
ここで注目すべき点は、上記複数の信号処理回路の各々に与えられるクロック、タイミング信号、およびフレーム同期信号の各々は、何れも上記メインクロックをカウントするカウンタのカウント値に基づいて生成される、という点である。つまり、上記より好ましい構成のデジタル信号処理装置においては、各デコーダにアクティブレベルの信号を出力させるカウント値、フレーム同期信号をアクティブレベルとするタイミングおよびアクティブレベルを維持する期間を定めるカウント値、および各タイミング信号をアクティブレベルとするタイミングおよび期間を規定するカウント値を適切に定めておくことで、複数の信号処理回路を周波数の異なる複数のクロックにより動作させ、かつ、任意の信号処理回路から他の任意の信号処理回路へデータの受け渡しを簡便に実現することができるのである。
【００１１】
なお、特許文献２は、クロックをカウントするカウンタと、このカウンタのカウント値が所定値である期間だけ“１”となる信号を出力するデコーダと、このデコーダの出力信号をクロックにより取り込んで出力するフリップフロップからなる分周回路を開示している。しかしながら、この特許文献２に開示の回路は、共通のメインクロックから複数種のクロックを発生するものではなく、各種のクロックに共通して使用可能なタイミング信号を生成する手段を有するものではなく、本願発明とは異なる技術である。
【００１２】
また、別の好ましい態様においては、上記デジタル信号処理装置が有する複数のクロック生成回路のうちの少なくとも１つは、アクティブレベルとなる周期が各々異なる信号を出力する複数のデコーダを備え、外部から与えられる選択信号に応じて当該複数のデコーダのうちの何れかの出力信号を選択してフリップフロップに与えるセレクタをさらに備えることを特徴とする。このような構成のクロック生成回路は外部から与えられる選択信号に応じて可変周波数のクロックを発生させ、対応する信号処理回路に供給する。このように、複数の信号処理回路のなかに動作クロックが可変のものが含まれている場合であっても、それら複数の信号処理回路のうちの任意の１つから他の任意の１つへのデータの受け渡しを簡便に実現することができる。
【００１３】
さらに好ましい別の態様においては、前記フレーム同期信号生成手段は、前記複数の信号処理回路の各々に与えるフレーム同期信号を前記複数のタイミング信号生成手段の各々から各信号処理回路に与えられるタイミング信号に同期させて信号処理回路毎に生成することを特徴とする。各信号処理回路に共通のフレーム同期信号を与える態様では、フレーム同期信号の受け手側である信号処理回路のクロックにおけるフレーム同期信号のセットアップ時間を正しく求めるなどのタイミング解析が複雑になる虞があるが、信号処理回路毎にその信号処理回路に与えるタイミング信号に同期させてフレーム同期信号を生成する態様であれば、このような問題は生じない。
【図面の簡単な説明】
【００１４】
【図１】この発明の第１実施形態であるＤＳＰの構成を示すブロック図である。
【図２】第１実施形態のＤＳＰの動作を示すタイムチャートである。
【図３】第１実施形態のＤＳＰが有するフレーム同期信号生成回路４の構成例を示すブロック図である。
【図４】この発明の第２実施形態であるＤＳＰの構成を示すブロック図である。
【図５】本発明の第３実施形態のＤＳＰの構成例を示す図である。
【図６】第３実施形態のＤＳＰが有するフレーム同期信号生成回路４０の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、この発明の一実施形態について説明する。
＜Ａ：第１実施形態＞
図１は、この発明の第１実施形態であるＤＳＰの構成を示す回路図である。このＤＳＰは、各々異なる周波数のクロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ：Ｎは２以上の自然数）に同期して信号処理演算を実行する信号処理回路５＿ｎを含んでいる。このＤＳＰは、例えば携帯電話機などの携帯端末に音声信号処理装置として組み込まれ、入力音声信号に対して信号処理回路５＿ｎの各々による各種信号処理（例えば、音響効果の付与等）を施し、所定のフレーム周期（本実施形態では、４８ｋＨｚのフレーム同期信号ＦＳの周期）毎にその処理結果である信号を出力するフレーム同期式のＤＳＰである。図１の信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々は、フレーム同期信号ＦＳがアクティブレベルとなる期間内に与えられる入力信号を各々に対するクロックＣＬＫ（ｎ）に同期して取り込んで信号処理を施し、各々に対して与えられるタイミング信号ＴＩＭ（ｎ）がアクティブレベルとなっている期間に上記信号処理の結果を他の信号処理回路に対する入力信号となる受け渡しデータとして出力する。
【００１６】
図１に示すように、このＤＳＰは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の他に、カウンタ１、クロック生成回路２＿ｎ（ｎ＝１〜Ｎ）、タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）、フレーム同期信号生成回路４、およびコントローラ６を含んでいる。カウンタ１は６ビットカウンタであり、図示しないクロックジェネレータが出力する所定周波数（本実施形態では、２９４．９１２ＭＨｚ）のメインクロックＭＣＬＫをカウントし、カウント値ＣＮＴを出力する回路である。カウンタ１は、例えば図２に示すように、メインクロックＭＣＬＫが立ち上がる毎にカウント値ＣＮＴを０、１、２・・・と歩進させ、予め定められた数（本実施形態のカウンタ１は６ビットカウンタであるから、４７）に達すると、カウント値ＣＮＴを０にリセットする、といった処理を繰り返し実行する。
【００１７】
クロック生成回路２＿ｎ（ｎ＝１〜Ｎ）の各々は、カウンタ１によるカウント値ＣＮＴに基づいて信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）を発生させる。図１に示すように、クロック生成回路２＿ｎは、デコーダ２Ａ＿ｎとフリップフロップ２Ｂ＿ｎとにより構成されている。デコーダ２Ａ＿ｎは、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベル（本実施形態ではＨレベル）となる信号を出力する。例えば、分周比が１／２のクロック（すなわち、周波数が１４７．４５６ＭＨｚのクロック）を生成する場合には、カウント値ＣＮＴが奇数の期間だけアクティブレベルとなる信号をデコーダ２Ａ＿ｎに出力させるようにすれば良い。フリップフロップ２Ｂ＿ｎは、このデコーダ２Ａ＿ｎの出力信号をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、クロックＣＬＫ（ｎ）を出力する。
【００１８】
本実施形態のデコーダ２Ａ＿１は、カウント値ＣＮＴが１〜８、１７〜２４、および３３〜４０である期間だけアクティブレベルの信号を出力するように予め設定されている。その結果、クロック生成回路２＿１からは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／１６（すなわち、１８．４３２ＭＨｚ）のクロックＣＬＫ（１）が出力される。なお、図２において、カウント値ＣＮＴが０から１（１６から１７或いは３２から３３）に切り換るタイミングから若干遅れてクロックＣＬＫ（１）が立ち上がっているのは、フリップフロップ２Ｂ＿１における遅延に起因している（後述するクロックＣＬＫ（２）およびＣＬＫ（Ｎ）についても同様である）。
【００１９】
デコーダ２Ａ＿２についても同様に、カウント値ＣＮＴが１〜４、９〜１２、１７〜２０、２５〜２８、３３〜３６、および４１〜４４である期間だけアクティブレベルの信号を出力するように予め設定されており、クロック生成回路２＿２からは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／８（すなわち、３６．８６４ＭＨｚ）のクロックＣＬＫ（２）が出力される。そして、デコーダ２Ａ＿Ｎは、カウント値ＣＮＴが１〜３、７〜９、１３〜１５、１９〜２１、２５〜２７、３１〜３３、３７〜３９および４３〜４５である期間だけアクティブレベルの信号を出力するように予め設定されており、クロック生成回路２＿Ｎからは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／６（すなわち、４９．１５２ＭＨｚ）のクロックＣＬＫ（Ｎ）が出力される。
【００２０】
タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）はタイミング信号ＴＩＭ（ｎ）を生成し、信号処理回路５＿ｎに与える。ここで、タイミング信号とは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの１つであるデータ送信側信号処理回路から他の１つであるデータ受信側信号処理回路（データ送信側信号処理回路およびデータ受信側信号処理回路の指定は、後述するコントローラ６によって行われる）へのデータ受け渡しを行わせるための信号である。より詳細に説明すると、タイミング信号生成回路３＿ｎは、信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけアクティブレベルとなるように、カウンタ１のカウント値ＣＮＴに基づいてタイミング信号ＴＩＭ（ｎ）を生成する。なお、本実施形態におけるデータ受け渡しタイミングとは、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全てが揃って立ち上がるタイミングであって、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々が、各々の動作クロックＣＬＫ（ｎ）の立ち上がりエッジに同期して各々に対する入力信号を取り込むことが可能なタイミングのことである。前述したように、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各々はカウンタ１のカウント値ＣＮＴに基づいて生成されており、図２に示すように、当該カウント値ＣＮＴが０から１に切り換るタイミングから若干遅れたタイミングで揃って立ち上がる。したがって、本実施形態では、カウント値ＣＮＴが０から１に切り換るタイミング（より正確には、カウント値ＣＮＴが０から１に切り換るタイミングからデコーダ２Ａ＿ｎおよびフリップフロップ２Ｂ＿ｎにおける遅延の分だけ遅れたタイミング）がデータ受け渡しタイミングとなる。
【００２１】
図１に示すように、タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）は、デコーダ３Ａ＿ｎ、フリップフロップ３Ｂ＿ｎおよび３Ｃ＿ｎにより構成されている。デコーダ３Ａ＿ｎは、クロック生成回路２＿ｎにおけるデコーダ２Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号Ｔａ（ｎ）を出力する。フリップフロップ３Ｂ＿ｎは、デコーダ３Ａ＿ｎの出力信号Ｔａ（ｎ）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより信号Ｔｂ（ｎ）を出力し、フリップフロップ３Ｃ＿ｎはフリップフロップ３Ｂ＿ｎの出力信号Ｔｂ（ｎ）をクロックＣＬＫ（ｎ）の立ち上がりエッジによってサンプルホールドすることによりタイミング信号ＴＩＭ（ｎ）を生成する。
【００２２】
本実施形態では、デコーダ３Ａ＿１はカウント値ＣＮＴが３１または３２である期間だけアクティブレベルとなる信号Ｔａ（１）を出力するように予め設定されている。なお、図２において信号Ｔａ（１）の立ち上がりタイミングが、カウント値ＣＮＴが３０から３１に切り換るタイミングから若干遅れているのはデコーダ３Ａ＿１における遅延に起因したものである（信号Ｔａ（１）の立下りについても同様）。この信号Ｔａ（１）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、図２に示すように、フリップフロップ３Ｂ＿１からはカウント値ＣＮＴが３２または３３である期間（より正確には、フリップフロップ３Ｂ＿１における遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなる信号Ｔｂ（１）が出力される。そして、この信号Ｔｂ（１）をクロックＣＬＫ（１）の立ち上がりエッジによってサンプルホールドすることにより、図２に示すように、カウント値ＣＮＴが３３〜４７および０である期間（より正確には、フリップフロップ３Ｃ＿１における遅延の分だけ始期および終期がさらに遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（１）がフリップフロップ３Ｃ＿１から出力される。
【００２３】
同様に本実施形態のデコーダ３Ａ＿２はカウント値ＣＮＴが３９または４０である期間だけアクティブレベルとなる信号Ｔａ（２）を出力するように予め設定されており、デコーダ３Ａ＿Ｎはカウント値ＣＮＴが４１または４２である期間だけアクティブレベルとなる信号Ｔａ（Ｎ）を出力するように予め設定されている。このため、カウント値ＣＮＴが４１〜４７および０である期間（より正確には、フリップフロップ３Ｂ＿２および３Ｃ＿２における遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（２）がタイミング信号生成回路３＿２から出力され、タイミング信号生成回路３＿Ｎからはカウント値ＣＮＴが４３〜４７および０である期間（より正確には、フリップフロップ３Ｂ＿Ｎおよび３Ｃ＿Ｎにおける遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（Ｎ）が出力される。
【００２４】
前述したように、本実施形態では、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各々はカウント値ＣＮＴが０から１に切り換るタイミングから若干遅れたタイミングで揃って立ち上がり、このタイミングがデータ受け渡しタイミングとなっている。図２を参照すれば明らかように、タイミング信号ＴＩＭ（１）はクロックＣＬＫ（１）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、タイミング信号ＴＩＭ（２）はクロックＣＬＫ（２）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、タイミング信号ＴＩＭ（Ｎ）はクロックＣＬＫ（Ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、各々アクティブレベルとなっている。このように、タイミング信号ＴＩＭ（ｎ）をその供給先の信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間に亘ってアクティブレベルとなるようにしたのは、当該期間に出力されるデータを上記データ受け渡しタイミングにおいてデータ受信側信号処理装置が取り込めるようにするためである。
【００２５】
フレーム同期信号生成回路４は、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各周波数の公約数である周波数（前述したように、４８ｋＨｚ）を有するフレーム同期信号ＦＳを、データ受け渡しタイミングを跨ぐ所定時間長の期間だけアクティブレベルとなるように、カウンタ１のカウント値ＣＮＴに基づいて生成する回路である。図３は、フレーム同期信号生成回路４の構成例を示すブロック図である。図３に示すように、フレーム同期信号生成回路４は、デコーダ４Ａ、４Ｄおよび４Ｅと、フリップフロップ４Ｂと、カウンタ４Ｃと、ＡＮＤゲート４Ｆと、を有している。
【００２６】
デコーダ４Ａは、カウンタ１のカウント値ＣＮＴが１〜２４である間はアクティブレベル（Ｈレベル）、同カウント値ＣＮＴが０または２５〜４７である間は非アクティブレベル（Ｌレベル）の信号Ｔｃを出力する。フリップフロップ４Ｂは、デコーダ４Ａの出力信号ＴｃをメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、６．１４４ＭＨｚのクロックＣＬＫ０を生成する。カウンタ４Ｃは、８ビットカウンタであり、クロックＣＬＫ０が立ち上がる毎にカウント値ＣＮＴ０を０、１、２・・・と歩進させ、予め定められた数（本実施形態のカウンタ４Ｃは８ビットカウンタであるから、１２７）に達すると、カウント値ＣＮＴ０を０にリセットする、といった処理を繰り返し実行する。デコーダ４Ｄは、カウンタ４Ｃのカウント値ＣＮＴ０が１２７である場合にはアクティブレベル、その他の場合（すなわち、同カウント値ＣＮＴ０が０〜１２６である間）は非アクティブレベルの信号Ｔｅを出力する。なお、本実施形態では、カウント値ＣＮＴ０が１２７である場合にデコーダ４Ｄにアクティブレベルの信号Ｔｅを出力させたが、カウント値ＣＮＴ０が０である場合にデコーダ４Ｄにアクティブレベルの信号Ｔｅを出力させる（カウンタ値ＣＮＴ０が１〜１２６の場合には非アクティブレベルの信号Ｔｅを出力させる）ようにしても良い。
【００２７】
デコーダ４Ｅは、カウンタ１のカウント値ＣＮＴが０または１である場合には、アクティブレベル、その他の場合（すなわち、同カウント値ＣＮＴが２〜４７である間）は非アクティブレベルの信号Ｔｆを出力する。そして、ＡＮＤゲート４Ｆは、デコーダ４Ｄの出力信号Ｔｅとデコーダ４Ｅの出力信号Ｔｆの論理積をフレーム同期信号ＦＳとして出力する。前述したように、カウンタ４Ｃは６．１４４ＭＨｚのクロックＣＬＫ０の立ち上がり回数をカウントする８ビットカウンタであるから、そのカウント値ＣＮＴ０が１２７から０に切り換るタイミングは、４８ｋＨｚの周期で到来するフレーム境界となる。したがって、デコーダ４Ｄの出力信号Ｔｅはこのフレーム境界を跨いでアクティブレベルとなる。デコーダ４Ｄの出力信号Ｔｅとデコーダ４Ｅの出力信号Ｔｆ（カウンタＣＮＴのカウント値が０または１である期間だけアクティブレベルとなる信号）の論理積をフレーム同期信号ＦＳとすることにより、このフレーム同期信号ＦＳは、フレーム境界を跨いで所定時間（図２に示すように、カウンタ１のカウント値ＣＮＴが０または１である期間分の時間）だけアクティブレベルとなるのである。
【００２８】
コントローラ６は、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの何れをデータ送信側信号処理回路とし、データ受信側信号処理回路とするかを決定し、データ受信側信号処理回路に対して入力信号（送信側信号処理回路からの受け渡しデータ）を取り込むことを指示する制御手段の役割を果たす。以後、受信側信号処理回路は、フレーム同期信号ＦＳがアクティブレベルとなる期間内の当該データ受信側信号処理回路に対するクロックの立ち上がりエッジに同期してデータ送信側信号処理回路からの受け渡しデータを取り込み、信号処理を行う。
以上が本実施形態のＤＳＰの構成である。
【００２９】
次いで、コントローラ６によって信号処理回路５＿１がデータ送信側信号処理回路として指定され、信号処理回路５＿２がデータ受信側信号処理回路として指定された場合を例にとって、本実施形態のＤＳＰの動作を図２を参照しつつ説明する。前述したように、本実施形態では、カウント値ＣＮＴが０から１に切り換るタイミングが信号処理回路５＿ｎ（ｎ＝１〜Ｎ）間のデータ受け渡しタイミングとなっている。図２に示すように、データ送信側信号処理回路である信号処理回路５＿１に与えられるタイミング信号ＴＩＭ（１）は、カウント値ＣＮＴが３３から４７および０である期間（より正確には、デコーダ３Ａ＿１、フリップフロップ３Ｂ＿１および３Ｃ＿１における遅延の分だけ始期および周期が遅れた期間）に亘ってアクティブレベルとなっている。このため、信号処理回路５＿１は当該期間に信号処理結果のデータを出力する。
【００３０】
一方、信号処理回路５＿２は、入力信号（データ送信側信号処理回路からの受け渡しデータ）の取り込み指令をコントローラ６から受け取ると、フレーム同期信号ＦＳがアクティブレベルである期間において、クロックＣＬＫ（２）の立ち上がりエッジに同期させてデータ送信側信号処理回路からの受け渡しデータを取り込む。図２に示すように、フレーム同期信号ＦＳは、カウント値ＣＮＴが０から１に切り換るタイミング（すなわち、データ受け渡しタイミング）を跨いで所定時間にわたってアクティブレベルとなっており、信号処理回路５＿２は、データ送信側信号処理回路（信号処理回路５＿１）から出力される受け渡しデータをクロックＣＬＫ（２）の立ち上がりエッジに同期させて取り込むことができる。これにより、信号処理回路５＿１から信号処理回路５＿２へのデータの受け渡しが実現するのである。なお、データ受け渡しタイミングが到来しても、フレーム同期信号ＦＳがアクティブレベルではない場合には、上記データの受け渡しが行われないことは言うまでもない。また、詳細な説明は省略するが、信号処理回路５＿１から信号処理回路５＿３へのデータの受け渡し、信号処理回路５＿２と信号処理回路５＿Ｎとの間のデータの受け渡しについても同様に実現される。
【００３１】
以上説明したように本実施形態のＤＳＰにおいては、デコーダ２Ａ＿ｎ（ｎ＝１〜Ｎ）、デコーダ３Ａ＿ｎ（ｎ＝１〜Ｎ）の各々にアクティブレベルの信号を出力させる期間を規定するカウント値を適切に設定しておくことで、各々異なる周波数のクロックで動作するＮ個の信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの任意の１つから他の任意の１つへのデータの受け渡しが実現される。このように、本実施形態によれば、フレーム同期式のＤＳＰにおいて、複数の信号処理回路を周波数の異なる複数のクロックにより動作させ、かつ任意の信号処理回路から他の信号処理回路へデータを受け渡すことを簡便に実現することができ、当該ＤＳＰにおける消費電力の低減を実現することができる。
【００３２】
＜Ｂ：第２実施形態＞
次いで、本発明の第２実施形態について説明する。
図４は、本発明の第２実施形態のＤＳＰの構成例を示すブロック図である。このＤＳＰは、第１実施形態のＤＳＰ（図１参照）におけるクロック生成回路２＿Ｎをクロック生成回路２０に置き換え、さらに、タイミング信号生成回路３＿Ｎをタイミング信号生成回路３０に置き換えて構成されている。なお、図４では、カウンタ１、信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）にクロックＣＬＫ（ｎ）を与えるクロック生成回路２＿ｎおよび同信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）にタイミング信号ＴＩＭ（ｎ）を与えるタイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ−１）、フレーム同期信号生成回路４およびコントローラ６の図示を省略した。
【００３３】
図４のクロック生成回路２０は、予め定められた複数種の周波数の何れかのクロックを生成して信号処理回路５＿Ｎに供給する回路であり、タイミング信号生成回路３０は、クロック生成回路２０の生成するクロックに応じてタイミング信号を生成して信号処理回路５＿Ｎに与える回路である。より詳細に説明すると、クロック生成回路２０は、Ｍ（２以上の自然数）個のデコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）、フリップフロップ２０Ｂおよびセレクタ２０Ｃを含んでいる。デコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々は、第１実施形態におけるデコーダ２Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号を出力する。ただし、デコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々がアクティブレベルの信号を出力する期間は互いに異なっている。セレクタ２０Ｃは、外部から与えられる選択信号ＳＥＬに応じてデコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の何れか１つを選択しその出力信号をフリップフロップ２０Ｂに与え、フリップフロップ２０Ｂはセレクタ２０Ｃを介して受け取った信号をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることによりクロックＣＬＫ（Ｎ）を出力する。
【００３４】
例えば、デコーダ２０Ａ＿１についてはカウンタ値ＣＮＴが奇数である場合にアクティブレベルの信号を出力し、デコーダ２０Ａ＿２についてはカウンタ値ＣＮＴを３で割った場合の余りが１または２である場合にアクティブレベルの信号を出力するように設定しておけば、デコーダ２０Ａ＿１を選択する旨の選択信号ＳＥＬをセレクタ２０Ｃに与えることによってメインクロックＭＣＬＫに対する分周比が１／２（すなわち、１４７．４５６ＭＨｚ）のクロックＣＬＫ（Ｎ）をクロック生成回路２０に出力させることができ、デコーダ２０Ａ＿２を選択する旨の選択信号ＳＥＬをセレクタ２０Ｃに与えることによってメインクロックＭＣＬＫに対する分周比が１／３（すなわち、９８．３０４ＭＨｚ）のクロックＣＬＫ（Ｎ）をクロック生成回路２０に出力させることができる。つまり、本実施形態では、Ｍ個のデコーダ２０Ａ＿ｍのうちの何れの出力信号をフリップフロップ２０Ｂに与えるのかを選択することにより、信号処理回路５＿Ｎに与えるクロックＣＬＫ（Ｎ）の周波数を切り換えることができるのである。
【００３５】
タイミング信号生成回路３０は、図４に示すように、Ｍ（２以上の自然数）個のデコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）と、フリップフロップ３０Ｂおよび３０Ｃと、セレクタ３０Ｄとを含んでいる。デコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々は、第１実施形態におけるデコーダ３Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号を出力する。ただし、デコーダ２０Ａ＿ｍと同様に各デコーダ３０Ａ＿ｍがアクティブレベルの信号を出力する期間は互いに異なっている。セレクタ３０Ｄにはセレクタ２０Ｃと同様に選択信号ＳＥＬが与えられ、セレクタ３０Ｄは選択信号ＳＥＬの信号値に応じてデコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）の何れか１つを選択しその出力信号Ｔａ（Ｎ）をフリップフロップ３０Ｂに与える。フリップフロップ３０Ｂはセレクタ３０Ｄを介して受け取った信号Ｔａ（Ｎ）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより信号Ｔｂ（Ｎ）を生成する。そして、フリップフロップ３０Ｃはフリップフロップ３０Ｂの出力信号Ｔｂ（Ｎ）をクロックＣＬＫ（Ｎ）の立ち上がりエッジによってサンプルホールドすることによりタイミング信号ＴＩＭ（Ｎ）を生成する。このように、本実施形態では、Ｍ個のデコーダ３０Ａ＿ｍのうちの何れの出力信号をフリップフロップ３０Ｂに与えるのかを選択することにより、信号処理回路５＿Ｎに与えるタイミング信号ＴＩＭ（Ｎ）を切り換えているのである。
【００３６】
ここで注目すべき点は、クロック生成回路２０により生成されるクロックＣＬＫ（Ｎ）は、周波数が可変であるものの、カウンタ１のカウント値ＣＮＴに基づいて生成されるため、カウント値ＣＮＴが０から１に切り換るタイミングにおいてクロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ−１）とともに揃って立ち上がることに変わりはない、という点である。したがって、前述した第１実施形態と同様に信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）の何れとも信号処理回路５＿Ｎの動作クロックが異なっている場合であっても、信号処理回路５＿ｎと信号処理回路５＿Ｎとの間でデータを受け渡すことができる。
【００３７】
このように、複数の信号処理回路のなかに動作クロックが可変のものが含まれている場合であっても、それら複数の信号処理回路のうちの任意の１つから他の任意の１つへのデータの受け渡しを実現することができる。
【００３８】
＜Ｃ：第３実施形態＞
図５は、本発明の第３実施形態のＤＳＰの構成例を示すブロック図である。図５では図１におけるものと同じ構成要素には同一の符号が付されている。図５と図１とを対比すれば明らかように、本実施形態のＤＳＰの構成は、フレーム同期信号生成回路４に換えてフレーム同期信号生成回路４０を設けた点が、第１実施形態のＤＳＰの構成と異なる。前掲図１のＤＳＰでは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に共通のフレーム同期信号ＦＳをフレーム同期信号生成回路４に生成させていたのであるが、本実施形態のフレーム同期信号生成回路４０は、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に与えるフレーム同期信号ＦＳ（ｎ）をタイミング信号ＴＩＭ（ｎ）に同期させて信号処理回路５＿ｎ毎に生成する点に特徴がある。
【００３９】
図６は、フレーム同期信号生成回路４０の構成例を示すブロック図である。図６では、図３におけるものと同一の構成要素には同一の符号が付されている。図６と図３とを対比すれば明らかなように、フレーム同期信号生成回路４０の構成は、デコーダ４Ｅを削除した点と、ＡＮＤゲート４Ｆに換えてＡＮＤゲート４Ｆ＿ｎ（ｎ＝１〜Ｎ）を設けた点がフレーム同期信号生成回路４の構成と異なっている。図６に示すように、ＡＮＤゲート４Ｆ＿ｎ（ｎ＝１〜Ｎ）の各々の一方の入力端子には、デコーダ４Ｄの出力信号Ｔｅが与えられ、他方の入力端子にはタイミング信号ＴＩＭ（ｎ）が与えられる。そして、ＡＮＤゲート４Ｆ＿ｎは、デコーダ４Ｄの出力信号Ｔｅとタイミング信号ＴＩＭ（ｎ）の論理積を、信号処理回路５＿ｎに与えるフレーム同期信号ＦＳ（ｎ）として出力する。このように、本実施形態では、信号Ｔｆに換えてタイミング信号ＴＩＭ（ｎ）を用いるようにしたため、デコーダ４Ｅは省略されているのである。
【００４０】
第１実施形態のＤＳＰのように、各信号処理回路５＿ｎに共通のフレーム同期信号ＦＳを与える態様では、フレーム同期信号ＦＳの受け手側である信号処理回路５＿ｎのクロックＣＬＫ（ｎ）におけるフレーム同期信号のセットアップ時間を正しく求めるなどのタイミング解析が複雑になる虞がある。これに対して、本実施形態のように、各信号処理回路５＿ｎに与えるフレーム同期信号ＦＳ（ｎ）を、その信号処理回路５＿ｎに与えるタイミング信号ＴＩＭ（ｎ）に同期させて信号処理回路５＿ｎ毎に生成するようにすれば、このタイミング信号ＴＩＭ（ｎ）はクロックＣＬＫ（ｎ）に同期させて生成されたものであるため、複雑なタイミング解析を行う必要がなくなる、といった効果が得られるのである。
【００４１】
＜Ｄ：変形＞
以上、この発明の第１〜第３実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。
（１）上述した第１〜第３実施形態では、入力音声信号に対する各種信号処理を信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々によって施す場合について説明した。しかし、互いに異なる周波数の複数のクロックの各々により動作する複数の信号処理回路を動作させて１つのまとまった画像処理を実行するＤＳＰに本発明を適用しても良い。
【００４２】
（２）上述した第１〜第３実施形態では、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとしたが、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全ての立ち下がりエッジが揃うタイミングをデータ受け渡しタイミングとしても勿論良い。
【００４３】
（３）上述した第１〜第３実施形態では、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に互いに周波数の異なるクロックＣＬＫ（ｎ）を与えた。しかし、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちに、同じ周波数のクロックを与えられるものが複数含まれていても良い。また、上述した実施形態では、コントローラ６にデータ受信側信号処理回路を１つだけ指定させたが、複数のデータ受信側信号処理回路を指定させても良い。つまり、１つのデータ送信側信号処理回路から出力されるデータを、複数のデータ受信側信号処理回路に並列に受け渡して１つのまとまった信号処理を実現するようにしても良い。
【符号の説明】
【００４４】
１，４Ｃ…カウンタ、２＿ｎ（ｎ＝１〜Ｎ），２０…クロック生成回路、３＿ｎ（ｎ＝１〜Ｎ），３０…タイミング信号生成回路、４，４０…フレーム同期信号生成回路、５＿ｎ（ｋ＝１〜Ｎ）…信号処理回路、６…コントローラ、２Ａ＿ｎ（ｎ＝１〜Ｎ），３Ａ＿ｎ（ｎ＝１〜Ｎ），４Ａ，４Ｄ，４Ｅ，２０Ａ＿ｍ（ｍ＝１〜Ｍ），３０Ａ＿ｍ（ｍ＝１〜Ｍ）…デコーダ、２Ｂ＿ｎ（ｎ＝１〜Ｎ），３Ｂ＿ｎ（ｎ＝１〜Ｎ），３Ｃ＿ｎ（ｎ＝１〜Ｎ），４Ｂ，２０Ｂ，３０Ｂ，３０Ｃ…フリップフロップ、２０Ｃ，３０Ｄ…セレクタ，４Ｆ，４Ｆ＿ｎ（ｎ＝１〜Ｎ）…ＡＮＤゲート。
【技術分野】
【０００１】
この発明は、オーディオ信号処理等の各種の信号処理に好適なＤＳＰ（Digital Signal Processor：デジタル信号処理装置）に関する。
【背景技術】
【０００２】
フレーム同期式のＤＳＰは、一定時間長のフレーム毎に入力信号に対する信号処理を行うプロセッサである。このようなフレーム同期式のＤＳＰは、音声信号に音響効果等の付与を行う音声処理装置や画像信号に各種画像処理を施す画像処理装置として用いられる場合がある。この種のフレーム同期式のＤＳＰに関する先行技術文献としては、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６１−２９２４１６号公報
【特許文献２】特開平７−２６１８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、フレーム同期式のＤＳＰを音声処理装置（或いは画像処理装置）として携帯電話機や携帯型ゲーム機などの携帯端末に組み込む場合、内蔵バッテリに蓄えられている電力の消費を抑えるために、当該ＤＳＰの消費電力をできるだけ低く抑えることが好ましい。このようなことを実現するための方策としては、各種信号処理を実行する信号処理回路の各々を互いに周波数の異なるクロックにより動作させ、信号処理回路間でデータの受け渡しを行わせながら１つのまとまった信号処理を実行させることが考えられる。低い周波数のクロックでも充分な処理結果が得られる信号処理については低周波数のクロックで動作する信号処理回路にその処理を行わせ、高い周波数のクロックでの処理が必要となる信号処理に関しては当該クロックで動作する信号処理回路に処理を行わせるようにすることで、全体の信号処理を単一のクロックで行う場合に比較して消費電力を低く抑えることができると期待されるからである。
【０００５】
しかし、互いに異なる周波数のクロックで動作する複数の信号処理回路のうちの任意の１つから他の１つへのデータの受け渡しは、データ受け渡しのためのタイミング制御が難しいといった問題がある。受け渡し対象のデータの送信側および受信側の信号処理回路の動作クロックのうち周波数の高い方で他方をサンプリングすることによりデータの受け渡しタイミングを生成するようにしても、このようにして生成される受け渡しタイミングと各動作クロックの立ち上がり（或いは立ち下り）エッジの発生タイミングとの間にズレが生じてしまう場合があり、そのズレの大きさに応じて個別に対策を行う必要があるからである。また、データ受け渡しを行う２つの信号処理回路を予め定め、両者間のデータ受け渡しのための回路（例えば、ＦＩＦＯなど）を設けておく態様では、柔軟性に欠け、不便である。
【０００６】
本発明は以上説明した事情に鑑みてなされたものであり、フレーム同期式のＤＳＰにおいて、複数の信号処理回路を互いに異なる周波数のクロックにより動作させ、かつ、任意の信号処理回路から他の信号処理回路へデータの受け渡しを簡便に実現する技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、互いに周波数の異なったクロックを出力する複数のクロック生成回路と、前記クロックに同期して各々信号処理を行う複数の信号処理回路と、前記複数のクロック生成回路が出力する各クロックの周波数の公約数を周波数とするフレーム同期信号を生成するフレーム同期信号生成手段と、前記複数の信号処理回路の１つをデータ送信側信号処理回路として指定するとともに、前記複数の信号処理回路の他の１つまたは複数をデータ受信側信号処理回路として指定し、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃い、かつ前記フレーム同期信号がアクティブレベルとなっているデータ受け渡しタイミングにおいて、前記データ送信側信号処理回路から出力されるデータを取り込むように前記１または複数のデータ受信側信号処理回路を制御する制御手段とを具備することを特徴とするデジタル信号処理装置を提供する。
【０００８】
このようなデジタル信号処理装置においては、フレーム同期信号は各クロック生成回路の生成するクロックの周波数の公約数である周波数を有しているため、このフレーム同期信号がアクティブレベルとなっている期間内において各クロックが揃って立ち上がる（或いは立ち下がる）タイミングがある。本発明のデジタル信号処理装置では、複数の信号処理回路の各々の動作クロックが揃って立ち上がる（或いは立ち下がる）タイミングがデータの受け渡しタイミングとなっている。例えば、データ送信側信号処理回路には、その動作クロックにおいて当該データ受け渡しタイミングの１クロック前のクロックのエッジのタイミングから当該データ受け渡しタイミングまでアクティブレベルとなるタイミング信号を与え、そのタイミング信号がアクティブレベルとなっている期間に受け渡し対象のデータを出力させる。一方、データ受信側信号処理回路には、フレーム同期信号がアクティブレベルとなっている期間にデータ送信側信号処理回路から出力される受け渡しデータを当該データ受信側信号処理回路に与えられる動作クロックの立ち上がり（或いは、立ち下り）に同期して取り込む処理を実行させるのである。これにより、データ送信側信号処理回路からデータ受信側回路へのデータの受け渡しが実現される。
【０００９】
より好ましいデジタル信号処理装置の構成としては、メインクロックのカウントを行うカウンタをさらに備え、前記複数のクロック生成回路の各々は、前記カウンタのカウント値が予め定められた値である期間だけアクティブレベルとなる信号を出力するデコーダと、当該デコーダの出力信号を前記メインクロックによってサンプリングしてクロックを生成するフリップフロップとを有し、前記フレーム同期信号生成手段は、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃うタイミングを跨ぐ所定時間長の期間だけ前記フレーム同期信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記フレーム同期信号を周期的にアクティブレベルとする構成が考えられる。また、上記タイミング信号による制御を実現するための構成としては、タイミング信号の供給先の信号処理回路に対するクロックにおいて、前記データ受け渡しタイミングの１クロック前のクロックの間、前記タイミング信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記タイミング信号を生成するタイミング信号生成回路を各信号処理回路に対応させて設ける構成が考えられる。
【００１０】
ここで注目すべき点は、上記複数の信号処理回路の各々に与えられるクロック、タイミング信号、およびフレーム同期信号の各々は、何れも上記メインクロックをカウントするカウンタのカウント値に基づいて生成される、という点である。つまり、上記より好ましい構成のデジタル信号処理装置においては、各デコーダにアクティブレベルの信号を出力させるカウント値、フレーム同期信号をアクティブレベルとするタイミングおよびアクティブレベルを維持する期間を定めるカウント値、および各タイミング信号をアクティブレベルとするタイミングおよび期間を規定するカウント値を適切に定めておくことで、複数の信号処理回路を周波数の異なる複数のクロックにより動作させ、かつ、任意の信号処理回路から他の任意の信号処理回路へデータの受け渡しを簡便に実現することができるのである。
【００１１】
なお、特許文献２は、クロックをカウントするカウンタと、このカウンタのカウント値が所定値である期間だけ“１”となる信号を出力するデコーダと、このデコーダの出力信号をクロックにより取り込んで出力するフリップフロップからなる分周回路を開示している。しかしながら、この特許文献２に開示の回路は、共通のメインクロックから複数種のクロックを発生するものではなく、各種のクロックに共通して使用可能なタイミング信号を生成する手段を有するものではなく、本願発明とは異なる技術である。
【００１２】
また、別の好ましい態様においては、上記デジタル信号処理装置が有する複数のクロック生成回路のうちの少なくとも１つは、アクティブレベルとなる周期が各々異なる信号を出力する複数のデコーダを備え、外部から与えられる選択信号に応じて当該複数のデコーダのうちの何れかの出力信号を選択してフリップフロップに与えるセレクタをさらに備えることを特徴とする。このような構成のクロック生成回路は外部から与えられる選択信号に応じて可変周波数のクロックを発生させ、対応する信号処理回路に供給する。このように、複数の信号処理回路のなかに動作クロックが可変のものが含まれている場合であっても、それら複数の信号処理回路のうちの任意の１つから他の任意の１つへのデータの受け渡しを簡便に実現することができる。
【００１３】
さらに好ましい別の態様においては、前記フレーム同期信号生成手段は、前記複数の信号処理回路の各々に与えるフレーム同期信号を前記複数のタイミング信号生成手段の各々から各信号処理回路に与えられるタイミング信号に同期させて信号処理回路毎に生成することを特徴とする。各信号処理回路に共通のフレーム同期信号を与える態様では、フレーム同期信号の受け手側である信号処理回路のクロックにおけるフレーム同期信号のセットアップ時間を正しく求めるなどのタイミング解析が複雑になる虞があるが、信号処理回路毎にその信号処理回路に与えるタイミング信号に同期させてフレーム同期信号を生成する態様であれば、このような問題は生じない。
【図面の簡単な説明】
【００１４】
【図１】この発明の第１実施形態であるＤＳＰの構成を示すブロック図である。
【図２】第１実施形態のＤＳＰの動作を示すタイムチャートである。
【図３】第１実施形態のＤＳＰが有するフレーム同期信号生成回路４の構成例を示すブロック図である。
【図４】この発明の第２実施形態であるＤＳＰの構成を示すブロック図である。
【図５】本発明の第３実施形態のＤＳＰの構成例を示す図である。
【図６】第３実施形態のＤＳＰが有するフレーム同期信号生成回路４０の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、この発明の一実施形態について説明する。
＜Ａ：第１実施形態＞
図１は、この発明の第１実施形態であるＤＳＰの構成を示す回路図である。このＤＳＰは、各々異なる周波数のクロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ：Ｎは２以上の自然数）に同期して信号処理演算を実行する信号処理回路５＿ｎを含んでいる。このＤＳＰは、例えば携帯電話機などの携帯端末に音声信号処理装置として組み込まれ、入力音声信号に対して信号処理回路５＿ｎの各々による各種信号処理（例えば、音響効果の付与等）を施し、所定のフレーム周期（本実施形態では、４８ｋＨｚのフレーム同期信号ＦＳの周期）毎にその処理結果である信号を出力するフレーム同期式のＤＳＰである。図１の信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々は、フレーム同期信号ＦＳがアクティブレベルとなる期間内に与えられる入力信号を各々に対するクロックＣＬＫ（ｎ）に同期して取り込んで信号処理を施し、各々に対して与えられるタイミング信号ＴＩＭ（ｎ）がアクティブレベルとなっている期間に上記信号処理の結果を他の信号処理回路に対する入力信号となる受け渡しデータとして出力する。
【００１６】
図１に示すように、このＤＳＰは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の他に、カウンタ１、クロック生成回路２＿ｎ（ｎ＝１〜Ｎ）、タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）、フレーム同期信号生成回路４、およびコントローラ６を含んでいる。カウンタ１は６ビットカウンタであり、図示しないクロックジェネレータが出力する所定周波数（本実施形態では、２９４．９１２ＭＨｚ）のメインクロックＭＣＬＫをカウントし、カウント値ＣＮＴを出力する回路である。カウンタ１は、例えば図２に示すように、メインクロックＭＣＬＫが立ち上がる毎にカウント値ＣＮＴを０、１、２・・・と歩進させ、予め定められた数（本実施形態のカウンタ１は６ビットカウンタであるから、４７）に達すると、カウント値ＣＮＴを０にリセットする、といった処理を繰り返し実行する。
【００１７】
クロック生成回路２＿ｎ（ｎ＝１〜Ｎ）の各々は、カウンタ１によるカウント値ＣＮＴに基づいて信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）を発生させる。図１に示すように、クロック生成回路２＿ｎは、デコーダ２Ａ＿ｎとフリップフロップ２Ｂ＿ｎとにより構成されている。デコーダ２Ａ＿ｎは、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベル（本実施形態ではＨレベル）となる信号を出力する。例えば、分周比が１／２のクロック（すなわち、周波数が１４７．４５６ＭＨｚのクロック）を生成する場合には、カウント値ＣＮＴが奇数の期間だけアクティブレベルとなる信号をデコーダ２Ａ＿ｎに出力させるようにすれば良い。フリップフロップ２Ｂ＿ｎは、このデコーダ２Ａ＿ｎの出力信号をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、クロックＣＬＫ（ｎ）を出力する。
【００１８】
本実施形態のデコーダ２Ａ＿１は、カウント値ＣＮＴが１〜８、１７〜２４、および３３〜４０である期間だけアクティブレベルの信号を出力するように予め設定されている。その結果、クロック生成回路２＿１からは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／１６（すなわち、１８．４３２ＭＨｚ）のクロックＣＬＫ（１）が出力される。なお、図２において、カウント値ＣＮＴが０から１（１６から１７或いは３２から３３）に切り換るタイミングから若干遅れてクロックＣＬＫ（１）が立ち上がっているのは、フリップフロップ２Ｂ＿１における遅延に起因している（後述するクロックＣＬＫ（２）およびＣＬＫ（Ｎ）についても同様である）。
【００１９】
デコーダ２Ａ＿２についても同様に、カウント値ＣＮＴが１〜４、９〜１２、１７〜２０、２５〜２８、３３〜３６、および４１〜４４である期間だけアクティブレベルの信号を出力するように予め設定されており、クロック生成回路２＿２からは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／８（すなわち、３６．８６４ＭＨｚ）のクロックＣＬＫ（２）が出力される。そして、デコーダ２Ａ＿Ｎは、カウント値ＣＮＴが１〜３、７〜９、１３〜１５、１９〜２１、２５〜２７、３１〜３３、３７〜３９および４３〜４５である期間だけアクティブレベルの信号を出力するように予め設定されており、クロック生成回路２＿Ｎからは、図２に示すように、メインクロックＭＬＣＫに対する分周比が１／６（すなわち、４９．１５２ＭＨｚ）のクロックＣＬＫ（Ｎ）が出力される。
【００２０】
タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）はタイミング信号ＴＩＭ（ｎ）を生成し、信号処理回路５＿ｎに与える。ここで、タイミング信号とは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの１つであるデータ送信側信号処理回路から他の１つであるデータ受信側信号処理回路（データ送信側信号処理回路およびデータ受信側信号処理回路の指定は、後述するコントローラ６によって行われる）へのデータ受け渡しを行わせるための信号である。より詳細に説明すると、タイミング信号生成回路３＿ｎは、信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけアクティブレベルとなるように、カウンタ１のカウント値ＣＮＴに基づいてタイミング信号ＴＩＭ（ｎ）を生成する。なお、本実施形態におけるデータ受け渡しタイミングとは、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全てが揃って立ち上がるタイミングであって、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々が、各々の動作クロックＣＬＫ（ｎ）の立ち上がりエッジに同期して各々に対する入力信号を取り込むことが可能なタイミングのことである。前述したように、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各々はカウンタ１のカウント値ＣＮＴに基づいて生成されており、図２に示すように、当該カウント値ＣＮＴが０から１に切り換るタイミングから若干遅れたタイミングで揃って立ち上がる。したがって、本実施形態では、カウント値ＣＮＴが０から１に切り換るタイミング（より正確には、カウント値ＣＮＴが０から１に切り換るタイミングからデコーダ２Ａ＿ｎおよびフリップフロップ２Ｂ＿ｎにおける遅延の分だけ遅れたタイミング）がデータ受け渡しタイミングとなる。
【００２１】
図１に示すように、タイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ）は、デコーダ３Ａ＿ｎ、フリップフロップ３Ｂ＿ｎおよび３Ｃ＿ｎにより構成されている。デコーダ３Ａ＿ｎは、クロック生成回路２＿ｎにおけるデコーダ２Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号Ｔａ（ｎ）を出力する。フリップフロップ３Ｂ＿ｎは、デコーダ３Ａ＿ｎの出力信号Ｔａ（ｎ）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより信号Ｔｂ（ｎ）を出力し、フリップフロップ３Ｃ＿ｎはフリップフロップ３Ｂ＿ｎの出力信号Ｔｂ（ｎ）をクロックＣＬＫ（ｎ）の立ち上がりエッジによってサンプルホールドすることによりタイミング信号ＴＩＭ（ｎ）を生成する。
【００２２】
本実施形態では、デコーダ３Ａ＿１はカウント値ＣＮＴが３１または３２である期間だけアクティブレベルとなる信号Ｔａ（１）を出力するように予め設定されている。なお、図２において信号Ｔａ（１）の立ち上がりタイミングが、カウント値ＣＮＴが３０から３１に切り換るタイミングから若干遅れているのはデコーダ３Ａ＿１における遅延に起因したものである（信号Ｔａ（１）の立下りについても同様）。この信号Ｔａ（１）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、図２に示すように、フリップフロップ３Ｂ＿１からはカウント値ＣＮＴが３２または３３である期間（より正確には、フリップフロップ３Ｂ＿１における遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなる信号Ｔｂ（１）が出力される。そして、この信号Ｔｂ（１）をクロックＣＬＫ（１）の立ち上がりエッジによってサンプルホールドすることにより、図２に示すように、カウント値ＣＮＴが３３〜４７および０である期間（より正確には、フリップフロップ３Ｃ＿１における遅延の分だけ始期および終期がさらに遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（１）がフリップフロップ３Ｃ＿１から出力される。
【００２３】
同様に本実施形態のデコーダ３Ａ＿２はカウント値ＣＮＴが３９または４０である期間だけアクティブレベルとなる信号Ｔａ（２）を出力するように予め設定されており、デコーダ３Ａ＿Ｎはカウント値ＣＮＴが４１または４２である期間だけアクティブレベルとなる信号Ｔａ（Ｎ）を出力するように予め設定されている。このため、カウント値ＣＮＴが４１〜４７および０である期間（より正確には、フリップフロップ３Ｂ＿２および３Ｃ＿２における遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（２）がタイミング信号生成回路３＿２から出力され、タイミング信号生成回路３＿Ｎからはカウント値ＣＮＴが４３〜４７および０である期間（より正確には、フリップフロップ３Ｂ＿Ｎおよび３Ｃ＿Ｎにおける遅延の分だけ始期および終期が遅れた期間）だけアクティブレベルとなるタイミング信号ＴＩＭ（Ｎ）が出力される。
【００２４】
前述したように、本実施形態では、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各々はカウント値ＣＮＴが０から１に切り換るタイミングから若干遅れたタイミングで揃って立ち上がり、このタイミングがデータ受け渡しタイミングとなっている。図２を参照すれば明らかように、タイミング信号ＴＩＭ（１）はクロックＣＬＫ（１）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、タイミング信号ＴＩＭ（２）はクロックＣＬＫ（２）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、タイミング信号ＴＩＭ（Ｎ）はクロックＣＬＫ（Ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間だけ、各々アクティブレベルとなっている。このように、タイミング信号ＴＩＭ（ｎ）をその供給先の信号処理回路５＿ｎの動作クロックＣＬＫ（ｎ）において、データ受け渡しタイミングの１クロック前のクロックの立ち上がりエッジのタイミングから当該データ受け渡しタイミングまでの期間に亘ってアクティブレベルとなるようにしたのは、当該期間に出力されるデータを上記データ受け渡しタイミングにおいてデータ受信側信号処理装置が取り込めるようにするためである。
【００２５】
フレーム同期信号生成回路４は、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の各周波数の公約数である周波数（前述したように、４８ｋＨｚ）を有するフレーム同期信号ＦＳを、データ受け渡しタイミングを跨ぐ所定時間長の期間だけアクティブレベルとなるように、カウンタ１のカウント値ＣＮＴに基づいて生成する回路である。図３は、フレーム同期信号生成回路４の構成例を示すブロック図である。図３に示すように、フレーム同期信号生成回路４は、デコーダ４Ａ、４Ｄおよび４Ｅと、フリップフロップ４Ｂと、カウンタ４Ｃと、ＡＮＤゲート４Ｆと、を有している。
【００２６】
デコーダ４Ａは、カウンタ１のカウント値ＣＮＴが１〜２４である間はアクティブレベル（Ｈレベル）、同カウント値ＣＮＴが０または２５〜４７である間は非アクティブレベル（Ｌレベル）の信号Ｔｃを出力する。フリップフロップ４Ｂは、デコーダ４Ａの出力信号ＴｃをメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより、６．１４４ＭＨｚのクロックＣＬＫ０を生成する。カウンタ４Ｃは、８ビットカウンタであり、クロックＣＬＫ０が立ち上がる毎にカウント値ＣＮＴ０を０、１、２・・・と歩進させ、予め定められた数（本実施形態のカウンタ４Ｃは８ビットカウンタであるから、１２７）に達すると、カウント値ＣＮＴ０を０にリセットする、といった処理を繰り返し実行する。デコーダ４Ｄは、カウンタ４Ｃのカウント値ＣＮＴ０が１２７である場合にはアクティブレベル、その他の場合（すなわち、同カウント値ＣＮＴ０が０〜１２６である間）は非アクティブレベルの信号Ｔｅを出力する。なお、本実施形態では、カウント値ＣＮＴ０が１２７である場合にデコーダ４Ｄにアクティブレベルの信号Ｔｅを出力させたが、カウント値ＣＮＴ０が０である場合にデコーダ４Ｄにアクティブレベルの信号Ｔｅを出力させる（カウンタ値ＣＮＴ０が１〜１２６の場合には非アクティブレベルの信号Ｔｅを出力させる）ようにしても良い。
【００２７】
デコーダ４Ｅは、カウンタ１のカウント値ＣＮＴが０または１である場合には、アクティブレベル、その他の場合（すなわち、同カウント値ＣＮＴが２〜４７である間）は非アクティブレベルの信号Ｔｆを出力する。そして、ＡＮＤゲート４Ｆは、デコーダ４Ｄの出力信号Ｔｅとデコーダ４Ｅの出力信号Ｔｆの論理積をフレーム同期信号ＦＳとして出力する。前述したように、カウンタ４Ｃは６．１４４ＭＨｚのクロックＣＬＫ０の立ち上がり回数をカウントする８ビットカウンタであるから、そのカウント値ＣＮＴ０が１２７から０に切り換るタイミングは、４８ｋＨｚの周期で到来するフレーム境界となる。したがって、デコーダ４Ｄの出力信号Ｔｅはこのフレーム境界を跨いでアクティブレベルとなる。デコーダ４Ｄの出力信号Ｔｅとデコーダ４Ｅの出力信号Ｔｆ（カウンタＣＮＴのカウント値が０または１である期間だけアクティブレベルとなる信号）の論理積をフレーム同期信号ＦＳとすることにより、このフレーム同期信号ＦＳは、フレーム境界を跨いで所定時間（図２に示すように、カウンタ１のカウント値ＣＮＴが０または１である期間分の時間）だけアクティブレベルとなるのである。
【００２８】
コントローラ６は、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの何れをデータ送信側信号処理回路とし、データ受信側信号処理回路とするかを決定し、データ受信側信号処理回路に対して入力信号（送信側信号処理回路からの受け渡しデータ）を取り込むことを指示する制御手段の役割を果たす。以後、受信側信号処理回路は、フレーム同期信号ＦＳがアクティブレベルとなる期間内の当該データ受信側信号処理回路に対するクロックの立ち上がりエッジに同期してデータ送信側信号処理回路からの受け渡しデータを取り込み、信号処理を行う。
以上が本実施形態のＤＳＰの構成である。
【００２９】
次いで、コントローラ６によって信号処理回路５＿１がデータ送信側信号処理回路として指定され、信号処理回路５＿２がデータ受信側信号処理回路として指定された場合を例にとって、本実施形態のＤＳＰの動作を図２を参照しつつ説明する。前述したように、本実施形態では、カウント値ＣＮＴが０から１に切り換るタイミングが信号処理回路５＿ｎ（ｎ＝１〜Ｎ）間のデータ受け渡しタイミングとなっている。図２に示すように、データ送信側信号処理回路である信号処理回路５＿１に与えられるタイミング信号ＴＩＭ（１）は、カウント値ＣＮＴが３３から４７および０である期間（より正確には、デコーダ３Ａ＿１、フリップフロップ３Ｂ＿１および３Ｃ＿１における遅延の分だけ始期および周期が遅れた期間）に亘ってアクティブレベルとなっている。このため、信号処理回路５＿１は当該期間に信号処理結果のデータを出力する。
【００３０】
一方、信号処理回路５＿２は、入力信号（データ送信側信号処理回路からの受け渡しデータ）の取り込み指令をコントローラ６から受け取ると、フレーム同期信号ＦＳがアクティブレベルである期間において、クロックＣＬＫ（２）の立ち上がりエッジに同期させてデータ送信側信号処理回路からの受け渡しデータを取り込む。図２に示すように、フレーム同期信号ＦＳは、カウント値ＣＮＴが０から１に切り換るタイミング（すなわち、データ受け渡しタイミング）を跨いで所定時間にわたってアクティブレベルとなっており、信号処理回路５＿２は、データ送信側信号処理回路（信号処理回路５＿１）から出力される受け渡しデータをクロックＣＬＫ（２）の立ち上がりエッジに同期させて取り込むことができる。これにより、信号処理回路５＿１から信号処理回路５＿２へのデータの受け渡しが実現するのである。なお、データ受け渡しタイミングが到来しても、フレーム同期信号ＦＳがアクティブレベルではない場合には、上記データの受け渡しが行われないことは言うまでもない。また、詳細な説明は省略するが、信号処理回路５＿１から信号処理回路５＿３へのデータの受け渡し、信号処理回路５＿２と信号処理回路５＿Ｎとの間のデータの受け渡しについても同様に実現される。
【００３１】
以上説明したように本実施形態のＤＳＰにおいては、デコーダ２Ａ＿ｎ（ｎ＝１〜Ｎ）、デコーダ３Ａ＿ｎ（ｎ＝１〜Ｎ）の各々にアクティブレベルの信号を出力させる期間を規定するカウント値を適切に設定しておくことで、各々異なる周波数のクロックで動作するＮ個の信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちの任意の１つから他の任意の１つへのデータの受け渡しが実現される。このように、本実施形態によれば、フレーム同期式のＤＳＰにおいて、複数の信号処理回路を周波数の異なる複数のクロックにより動作させ、かつ任意の信号処理回路から他の信号処理回路へデータを受け渡すことを簡便に実現することができ、当該ＤＳＰにおける消費電力の低減を実現することができる。
【００３２】
＜Ｂ：第２実施形態＞
次いで、本発明の第２実施形態について説明する。
図４は、本発明の第２実施形態のＤＳＰの構成例を示すブロック図である。このＤＳＰは、第１実施形態のＤＳＰ（図１参照）におけるクロック生成回路２＿Ｎをクロック生成回路２０に置き換え、さらに、タイミング信号生成回路３＿Ｎをタイミング信号生成回路３０に置き換えて構成されている。なお、図４では、カウンタ１、信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）にクロックＣＬＫ（ｎ）を与えるクロック生成回路２＿ｎおよび同信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）にタイミング信号ＴＩＭ（ｎ）を与えるタイミング信号生成回路３＿ｎ（ｎ＝１〜Ｎ−１）、フレーム同期信号生成回路４およびコントローラ６の図示を省略した。
【００３３】
図４のクロック生成回路２０は、予め定められた複数種の周波数の何れかのクロックを生成して信号処理回路５＿Ｎに供給する回路であり、タイミング信号生成回路３０は、クロック生成回路２０の生成するクロックに応じてタイミング信号を生成して信号処理回路５＿Ｎに与える回路である。より詳細に説明すると、クロック生成回路２０は、Ｍ（２以上の自然数）個のデコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）、フリップフロップ２０Ｂおよびセレクタ２０Ｃを含んでいる。デコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々は、第１実施形態におけるデコーダ２Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号を出力する。ただし、デコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々がアクティブレベルの信号を出力する期間は互いに異なっている。セレクタ２０Ｃは、外部から与えられる選択信号ＳＥＬに応じてデコーダ２０Ａ＿ｍ（ｍ＝１〜Ｍ）の何れか１つを選択しその出力信号をフリップフロップ２０Ｂに与え、フリップフロップ２０Ｂはセレクタ２０Ｃを介して受け取った信号をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることによりクロックＣＬＫ（Ｎ）を出力する。
【００３４】
例えば、デコーダ２０Ａ＿１についてはカウンタ値ＣＮＴが奇数である場合にアクティブレベルの信号を出力し、デコーダ２０Ａ＿２についてはカウンタ値ＣＮＴを３で割った場合の余りが１または２である場合にアクティブレベルの信号を出力するように設定しておけば、デコーダ２０Ａ＿１を選択する旨の選択信号ＳＥＬをセレクタ２０Ｃに与えることによってメインクロックＭＣＬＫに対する分周比が１／２（すなわち、１４７．４５６ＭＨｚ）のクロックＣＬＫ（Ｎ）をクロック生成回路２０に出力させることができ、デコーダ２０Ａ＿２を選択する旨の選択信号ＳＥＬをセレクタ２０Ｃに与えることによってメインクロックＭＣＬＫに対する分周比が１／３（すなわち、９８．３０４ＭＨｚ）のクロックＣＬＫ（Ｎ）をクロック生成回路２０に出力させることができる。つまり、本実施形態では、Ｍ個のデコーダ２０Ａ＿ｍのうちの何れの出力信号をフリップフロップ２０Ｂに与えるのかを選択することにより、信号処理回路５＿Ｎに与えるクロックＣＬＫ（Ｎ）の周波数を切り換えることができるのである。
【００３５】
タイミング信号生成回路３０は、図４に示すように、Ｍ（２以上の自然数）個のデコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）と、フリップフロップ３０Ｂおよび３０Ｃと、セレクタ３０Ｄとを含んでいる。デコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）の各々は、第１実施形態におけるデコーダ３Ａ＿ｎと同様に、カウント値ＣＮＴが予め定められた値である期間だけアクティブレベルとなる信号を出力する。ただし、デコーダ２０Ａ＿ｍと同様に各デコーダ３０Ａ＿ｍがアクティブレベルの信号を出力する期間は互いに異なっている。セレクタ３０Ｄにはセレクタ２０Ｃと同様に選択信号ＳＥＬが与えられ、セレクタ３０Ｄは選択信号ＳＥＬの信号値に応じてデコーダ３０Ａ＿ｍ（ｍ＝１〜Ｍ）の何れか１つを選択しその出力信号Ｔａ（Ｎ）をフリップフロップ３０Ｂに与える。フリップフロップ３０Ｂはセレクタ３０Ｄを介して受け取った信号Ｔａ（Ｎ）をメインクロックＭＣＬＫの立ち上がりエッジによってサンプルホールドすることにより信号Ｔｂ（Ｎ）を生成する。そして、フリップフロップ３０Ｃはフリップフロップ３０Ｂの出力信号Ｔｂ（Ｎ）をクロックＣＬＫ（Ｎ）の立ち上がりエッジによってサンプルホールドすることによりタイミング信号ＴＩＭ（Ｎ）を生成する。このように、本実施形態では、Ｍ個のデコーダ３０Ａ＿ｍのうちの何れの出力信号をフリップフロップ３０Ｂに与えるのかを選択することにより、信号処理回路５＿Ｎに与えるタイミング信号ＴＩＭ（Ｎ）を切り換えているのである。
【００３６】
ここで注目すべき点は、クロック生成回路２０により生成されるクロックＣＬＫ（Ｎ）は、周波数が可変であるものの、カウンタ１のカウント値ＣＮＴに基づいて生成されるため、カウント値ＣＮＴが０から１に切り換るタイミングにおいてクロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ−１）とともに揃って立ち上がることに変わりはない、という点である。したがって、前述した第１実施形態と同様に信号処理回路５＿ｎ（ｎ＝１〜Ｎ−１）の何れとも信号処理回路５＿Ｎの動作クロックが異なっている場合であっても、信号処理回路５＿ｎと信号処理回路５＿Ｎとの間でデータを受け渡すことができる。
【００３７】
このように、複数の信号処理回路のなかに動作クロックが可変のものが含まれている場合であっても、それら複数の信号処理回路のうちの任意の１つから他の任意の１つへのデータの受け渡しを実現することができる。
【００３８】
＜Ｃ：第３実施形態＞
図５は、本発明の第３実施形態のＤＳＰの構成例を示すブロック図である。図５では図１におけるものと同じ構成要素には同一の符号が付されている。図５と図１とを対比すれば明らかように、本実施形態のＤＳＰの構成は、フレーム同期信号生成回路４に換えてフレーム同期信号生成回路４０を設けた点が、第１実施形態のＤＳＰの構成と異なる。前掲図１のＤＳＰでは、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に共通のフレーム同期信号ＦＳをフレーム同期信号生成回路４に生成させていたのであるが、本実施形態のフレーム同期信号生成回路４０は、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に与えるフレーム同期信号ＦＳ（ｎ）をタイミング信号ＴＩＭ（ｎ）に同期させて信号処理回路５＿ｎ毎に生成する点に特徴がある。
【００３９】
図６は、フレーム同期信号生成回路４０の構成例を示すブロック図である。図６では、図３におけるものと同一の構成要素には同一の符号が付されている。図６と図３とを対比すれば明らかなように、フレーム同期信号生成回路４０の構成は、デコーダ４Ｅを削除した点と、ＡＮＤゲート４Ｆに換えてＡＮＤゲート４Ｆ＿ｎ（ｎ＝１〜Ｎ）を設けた点がフレーム同期信号生成回路４の構成と異なっている。図６に示すように、ＡＮＤゲート４Ｆ＿ｎ（ｎ＝１〜Ｎ）の各々の一方の入力端子には、デコーダ４Ｄの出力信号Ｔｅが与えられ、他方の入力端子にはタイミング信号ＴＩＭ（ｎ）が与えられる。そして、ＡＮＤゲート４Ｆ＿ｎは、デコーダ４Ｄの出力信号Ｔｅとタイミング信号ＴＩＭ（ｎ）の論理積を、信号処理回路５＿ｎに与えるフレーム同期信号ＦＳ（ｎ）として出力する。このように、本実施形態では、信号Ｔｆに換えてタイミング信号ＴＩＭ（ｎ）を用いるようにしたため、デコーダ４Ｅは省略されているのである。
【００４０】
第１実施形態のＤＳＰのように、各信号処理回路５＿ｎに共通のフレーム同期信号ＦＳを与える態様では、フレーム同期信号ＦＳの受け手側である信号処理回路５＿ｎのクロックＣＬＫ（ｎ）におけるフレーム同期信号のセットアップ時間を正しく求めるなどのタイミング解析が複雑になる虞がある。これに対して、本実施形態のように、各信号処理回路５＿ｎに与えるフレーム同期信号ＦＳ（ｎ）を、その信号処理回路５＿ｎに与えるタイミング信号ＴＩＭ（ｎ）に同期させて信号処理回路５＿ｎ毎に生成するようにすれば、このタイミング信号ＴＩＭ（ｎ）はクロックＣＬＫ（ｎ）に同期させて生成されたものであるため、複雑なタイミング解析を行う必要がなくなる、といった効果が得られるのである。
【００４１】
＜Ｄ：変形＞
以上、この発明の第１〜第３実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。
（１）上述した第１〜第３実施形態では、入力音声信号に対する各種信号処理を信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々によって施す場合について説明した。しかし、互いに異なる周波数の複数のクロックの各々により動作する複数の信号処理回路を動作させて１つのまとまった画像処理を実行するＤＳＰに本発明を適用しても良い。
【００４２】
（２）上述した第１〜第３実施形態では、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとしたが、クロックＣＬＫ（ｎ）（ｎ＝１〜Ｎ）の全ての立ち下がりエッジが揃うタイミングをデータ受け渡しタイミングとしても勿論良い。
【００４３】
（３）上述した第１〜第３実施形態では、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）の各々に互いに周波数の異なるクロックＣＬＫ（ｎ）を与えた。しかし、信号処理回路５＿ｎ（ｎ＝１〜Ｎ）のうちに、同じ周波数のクロックを与えられるものが複数含まれていても良い。また、上述した実施形態では、コントローラ６にデータ受信側信号処理回路を１つだけ指定させたが、複数のデータ受信側信号処理回路を指定させても良い。つまり、１つのデータ送信側信号処理回路から出力されるデータを、複数のデータ受信側信号処理回路に並列に受け渡して１つのまとまった信号処理を実現するようにしても良い。
【符号の説明】
【００４４】
１，４Ｃ…カウンタ、２＿ｎ（ｎ＝１〜Ｎ），２０…クロック生成回路、３＿ｎ（ｎ＝１〜Ｎ），３０…タイミング信号生成回路、４，４０…フレーム同期信号生成回路、５＿ｎ（ｋ＝１〜Ｎ）…信号処理回路、６…コントローラ、２Ａ＿ｎ（ｎ＝１〜Ｎ），３Ａ＿ｎ（ｎ＝１〜Ｎ），４Ａ，４Ｄ，４Ｅ，２０Ａ＿ｍ（ｍ＝１〜Ｍ），３０Ａ＿ｍ（ｍ＝１〜Ｍ）…デコーダ、２Ｂ＿ｎ（ｎ＝１〜Ｎ），３Ｂ＿ｎ（ｎ＝１〜Ｎ），３Ｃ＿ｎ（ｎ＝１〜Ｎ），４Ｂ，２０Ｂ，３０Ｂ，３０Ｃ…フリップフロップ、２０Ｃ，３０Ｄ…セレクタ，４Ｆ，４Ｆ＿ｎ（ｎ＝１〜Ｎ）…ＡＮＤゲート。
【特許請求の範囲】
【請求項１】
互いに周波数の異なったクロックを出力する複数のクロック生成回路と、
前記クロックに同期して各々信号処理を行う複数の信号処理回路と、
前記複数のクロック生成回路が出力する各クロックの周波数の公約数を周波数とするフレーム同期信号を生成するフレーム同期信号生成手段と、
前記複数の信号処理回路の１つをデータ送信側信号処理回路として指定するとともに、前記複数の信号処理回路の他の１つまたは複数をデータ受信側信号処理回路として指定し、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃い、かつ前記フレーム同期信号がアクティブレベルとなっているデータ受け渡しタイミングにおいて、前記データ送信側信号処理回路から出力されるデータを取り込むように前記１または複数のデータ受信側信号処理回路を制御する制御手段と、
を具備することを特徴とするデジタル信号処理装置。
【請求項２】
メインクロックのカウントを行うカウンタをさらに備え、
前記複数のクロック生成回路の各々は、前記カウンタのカウント値が予め定められた値である期間だけアクティブレベルとなる信号を出力するデコーダと、当該デコーダの出力信号を前記メインクロックによってサンプリングしてクロックを生成するフリップフロップとを有し、
前記フレーム同期信号生成手段は、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃うタイミングを跨ぐ所定時間長の期間だけ前記フレーム同期信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記フレーム同期信号を周期的にアクティブレベルとする
ことを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
前記複数のクロック生成回路のうちの少なくとも１つは、アクティブレベルとなる周期が各々異なる信号を出力する複数のデコーダを備え、外部から与えられる選択信号に応じて当該複数のデコーダのうちの何れかの出力信号を選択してフリップフロップに与えるセレクタをさらに備えていることを特徴とする請求項２に記載のデジタル信号処理装置。
【請求項４】
データの出力タイミングを指示するタイミング信号を各々生成して前記複数の信号処理回路に供給する複数のタイミング信号生成手段をさらに備え、
前記複数のタイミング信号生成手段は、
前記タイミング信号の供給先の信号処理回路に対するクロックにおいて、前記データ受け渡しタイミングの１クロック前のクロックの間、前記タイミング信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記タイミング信号を生成し、
前記信号処理回路は、
当該回路に与えられる前記タイミング信号がアクティブレベルである場合に、データを出力する
ことを特徴とする請求項２または３に記載のデジタル信号処理回路。
【請求項５】
前記フレーム同期信号生成手段は、前記複数の信号処理回路の各々に与えるフレーム同期信号を各信号処理回路に与えられる前記タイミング信号に同期させて信号処理回路毎に生成することを特徴とする請求項４に記載のデジタル信号処理装置。
【請求項１】
互いに周波数の異なったクロックを出力する複数のクロック生成回路と、
前記クロックに同期して各々信号処理を行う複数の信号処理回路と、
前記複数のクロック生成回路が出力する各クロックの周波数の公約数を周波数とするフレーム同期信号を生成するフレーム同期信号生成手段と、
前記複数の信号処理回路の１つをデータ送信側信号処理回路として指定するとともに、前記複数の信号処理回路の他の１つまたは複数をデータ受信側信号処理回路として指定し、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃い、かつ前記フレーム同期信号がアクティブレベルとなっているデータ受け渡しタイミングにおいて、前記データ送信側信号処理回路から出力されるデータを取り込むように前記１または複数のデータ受信側信号処理回路を制御する制御手段と、
を具備することを特徴とするデジタル信号処理装置。
【請求項２】
メインクロックのカウントを行うカウンタをさらに備え、
前記複数のクロック生成回路の各々は、前記カウンタのカウント値が予め定められた値である期間だけアクティブレベルとなる信号を出力するデコーダと、当該デコーダの出力信号を前記メインクロックによってサンプリングしてクロックを生成するフリップフロップとを有し、
前記フレーム同期信号生成手段は、前記複数のクロック生成回路が出力する各クロックの立ち上がりエッジまたは立ち下がりエッジが揃うタイミングを跨ぐ所定時間長の期間だけ前記フレーム同期信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記フレーム同期信号を周期的にアクティブレベルとする
ことを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
前記複数のクロック生成回路のうちの少なくとも１つは、アクティブレベルとなる周期が各々異なる信号を出力する複数のデコーダを備え、外部から与えられる選択信号に応じて当該複数のデコーダのうちの何れかの出力信号を選択してフリップフロップに与えるセレクタをさらに備えていることを特徴とする請求項２に記載のデジタル信号処理装置。
【請求項４】
データの出力タイミングを指示するタイミング信号を各々生成して前記複数の信号処理回路に供給する複数のタイミング信号生成手段をさらに備え、
前記複数のタイミング信号生成手段は、
前記タイミング信号の供給先の信号処理回路に対するクロックにおいて、前記データ受け渡しタイミングの１クロック前のクロックの間、前記タイミング信号がアクティブレベルとなるように、前記カウンタのカウント値に基づいて前記タイミング信号を生成し、
前記信号処理回路は、
当該回路に与えられる前記タイミング信号がアクティブレベルである場合に、データを出力する
ことを特徴とする請求項２または３に記載のデジタル信号処理回路。
【請求項５】
前記フレーム同期信号生成手段は、前記複数の信号処理回路の各々に与えるフレーム同期信号を各信号処理回路に与えられる前記タイミング信号に同期させて信号処理回路毎に生成することを特徴とする請求項４に記載のデジタル信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−９９０５９（Ｐ２０１２−９９０５９Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４８４３０（Ｐ２０１０−２４８４３０）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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