【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。 （もっと読む）

【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。 （もっと読む）

【課題】高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置を提供する。
【解決手段】複数段の第１遅延素子を有し、これら第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、を備え、第１遅延素子と第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、第２遅延素子の遅延量は制御電圧に応じて調整される。 （もっと読む）

【課題】 ＬＥＤ回路を精度良く時差駆動できるように、デューティー比を維持して入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供する。
【解決手段】 入力パルス信号Ｓｉｎの立ち上がりエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する第１パルスエッジ遅延回路１０、入力パルス信号Ｓｉｎの立下りエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する第２パルスエッジ遅延回路２０、第１及び第２遅延タイミング信号から、夫々同じ回数遅延した第１及び第２エッジ検出遅延タイミングで立ち上がり、立ち下がる遅延パルス信号を各別に出力する遅延パルス信号生成回路３０を備える。 （もっと読む）

【課題】遅延セルの直列接続段数を大幅に削減すること。
【解決手段】入力信号の立上りのエッジ信号を複数段直列接続の遅延セル１６Ａの初段に入力し、４段目の遅延セル１６Ａが反応した後に終段と初段の遅延セル１６Ａを接続しループ接続し、立上りエッジをカウンタ１８Ａで所定回数カウントしたときカウンタ１８Ａからパルスを出力させ、パルスを複数段直列接続の遅延セル１９Ａの所望段数を経由させてフリップフロップ１４のクロックに入力させる。また、入力信号の立下りのエッジ信号を複数段直列接続の遅延セル１６Ｂの初段に入力し、４段目の遅延セル１６Ｂが反応した後に終段と初段の遅延セル１６Ｂを接続しループ接続し、立上りエッジをカウンタ１８Ｂで所定回数カウントしたときカウンタ１８Ｂからパルスを出力させ、パルスを複数段直列接続の遅延セル１９Ｂの所望段数を経由させてフリップフロップ１４のリセットに入力させ、信号を出力する。 （もっと読む）

【課題】入力側と出力側とを電気的に絶縁状態にするトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。
【解決手段】入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、パルス電圧を発生させる１次側回路１１１と、１次側回路１１１で発生されるパルス電圧を１次側コイルで受けるトランス１１３と、トランス１１３の２次側コイルに発生するパルス電圧のうち、最初のパルス電圧の発生タイミングで出力信号を立ち上がらせ、次に発生するパルス電圧の発生タイミングで出力信号を立ち下がらせる２次側回路２とを備えて信号伝達回路１を構成し、最初のパルス電圧が発生してから所定時間、または、次のパルス電圧が発生してから所定時間、２次側コイルに発生するパルス電圧が無視されるように２次側回路２を構成する。 （もっと読む）

【課題】動作速度を向上出来る半導体集積回路装置及びデューティ制御方法を提供すること。
【解決手段】第１クロックＣＬＫ１に同期して動作し、該第１クロックＣＬＫ１が“Ｈ”レベルでアクティブとなる第１クリティカルパス１２と、“Ｌ”レベルでアクティブとなる第２クリティカルパス１３とを含むプロセッサコア２と、第２クロックＣＬＫ２のデューティを制御して前記第１クロックＣＬＫ１を生成する第１クロック生成部３と、前記第１クロックＣＬＫ１と、前記第１クリティカルパス１２で生じる遅延時間Δｔｄ１だけ遅れた第３クロックＣＬＫ３との第１位相差ＵＰと、前記第１クロックＣＬＫ１と、前記第２クリティカルパス１３で生じる遅延時間Δｔｄ２だけ遅れた第４クロックＣＬＫ４との第２位相差ＤＮとが最小となるように前記デューティを制御するよう、前記第１クロック生成部３に命令する制御部４とを具備する。 （もっと読む）

【課題】消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、検出回路から出力される検出信号の論理レベルが変化したときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。 （もっと読む）

【課題】半導体集積回路内でクロックジッタを定量的に測定する。
【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子をそれぞれ有し、１段目の遅延素子には同一の入力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１及び第２の遅延回路１，２と、ｎ個のエッジ検出部Ｅ及び読み出し部２０を有し、第ｊ（ｊは１≦ｊ≦ｎを満たす整数）のエッジ検出部は前記第１の遅延回路のｊ段目の遅延素子の出力信号及び前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力され、この２つの信号の立ち上がり又は立ち下がり変化の期間が重なるか否かを検出してその検出回数をカウントし、前記読み出し部が前記カウントされた検出回数を読み出す検出回路３と、を含む。 （もっと読む）

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図った電子回路装置を提供する。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。 （もっと読む）

【課題】 コストダウンの障害となるＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）の使用数を削減しコストダウンを図れる信号伝達回路を提供する。
【解決手段】 低電位の回路において、パルス発生器１１ａは信号入力端ＨＩＮから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Ｑ1〜2に出力する。スイッチング素子Ｑ1〜2は電流源Ｉｒｅｓ１〜２をオン／オフし、ＬＤＭＯＳＱ3を介して高電位の回路において、抵抗Ｒ3に電流を供給する。抵抗Ｒ3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータＩｎｖ１〜２によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路１２ａ、ＲＳ（Reset-Set）フリップフロップ１３、スイッチング素子Ｑ5〜6、抵抗Ｒ13〜14によって、入力された信号が復元される。 （もっと読む）

【課題】 ノイズ耐性を向上できる位相差検出回路を提供すること。
【解決手段】 次エッジタイプ判定器３１と先立ち上がり判定器３２と立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０とを設け、前記次エッジタイプ判定器３１と前記先立ち上がり判定器３２から出力される検出信号をもとに、立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０からそれぞれ出力されるＵＰ出力、ＤＮ出力をスイッチ回路６１〜６８、スイッチ回路７１〜７８により切り替える。 （もっと読む）