パルス信号遅延回路及びＬＥＤ駆動回路
【課題】 ＬＥＤ回路を精度良く時差駆動できるように、デューティー比を維持して入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供する。
【解決手段】 入力パルス信号Ｓｉｎの立ち上がりエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する第１パルスエッジ遅延回路１０、入力パルス信号Ｓｉｎの立下りエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する第２パルスエッジ遅延回路２０、第１及び第２遅延タイミング信号から、夫々同じ回数遅延した第１及び第２エッジ検出遅延タイミングで立ち上がり、立ち下がる遅延パルス信号を各別に出力する遅延パルス信号生成回路３０を備える。
【解決手段】 入力パルス信号Ｓｉｎの立ち上がりエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する第１パルスエッジ遅延回路１０、入力パルス信号Ｓｉｎの立下りエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する第２パルスエッジ遅延回路２０、第１及び第２遅延タイミング信号から、夫々同じ回数遅延した第１及び第２エッジ検出遅延タイミングで立ち上がり、立ち下がる遅延パルス信号を各別に出力する遅延パルス信号生成回路３０を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤ駆動回路等に応用可能な、入力パルス信号を所定の遅延時間ずつ遅延して複製した遅延パルス信号を生成するパルス信号遅延回路、及び、それを使用したＬＥＤ駆動回路に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ技術を用いたＬＥＤ駆動回路等では、昇圧回路からショットキーダイオードを通じて、平滑コンデンサに電荷がチャージされ、一定電圧値に設定される。平滑コンデンサと並列に接続された負荷には、昇圧回路とその平滑コンデンサから電流が供給される。最近、機器の小型化に伴い、平滑コンデンサにセラミックコンデンサを用いることが増えている。平滑コンデンサに用いられる容量の比較的大きなセラミックコンデンサは、電圧印加に伴いコンデンサに使用される誘電体材料の圧電性に起因する振動により異音を発することがあった。従来は回路定数やコンデンサの実装する向きを変えたりすることにより、当該異音を抑制していた。
【０００３】
一方、携帯電話のような携帯機器のディスプレイのバックライトとしてＬＥＤ化が進んでいる。取り分け、耳に近付けて使用する携帯電話のような機器では、前述した昇圧回路を有するＬＥＤドライバ用ＩＣとセラミックを用いた平滑コンデンサを組み合わせた場合、発生する上記異音は無視できなくなってきた。取り分け携帯電話では、音質に対しても重要視されつつあり、機器から発する当該異音の抑制が不可避となりつつある。斯かる背景の中、異音を抑制するための一対策として、例えば下記の特許文献１に開示されているように、ＬＥＤ回路を駆動するパルス幅変調信号（ＰＷＭ信号）を２０ｋＨｚ以上にすることが提案されている。
【０００４】
【特許文献１】特開２００６−１１４３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１で開示されているようなＰＷＭ信号の周波数を高く設定する方法では、以下のような問題がある。第１に、ＰＷＭ信号の周波数範囲に制限が掛かるため、周波数設定の自由度が下がり、設計の自由度が低下する。第２に、複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路を複数並列にしてＬＥＤをアレイ状に配列したＬＥＤ回路を駆動する場合、全てのＬＥＤ直列回路を高い周波数で同時にオンオフするため、急激な負荷変動が起こり、定電圧電源に用いられたセラミックコンデンサが圧電現象により振動して音が発生する。つまり、ＬＥＤをアレイ状に配列したＬＥＤ回路において、異音の発生を抑制するには、更なる対策が必要である。
【０００６】
ここで、上記第２の問題について、図８及び図９を参照して説明する。図８に、ＬＥＤ回路６０と、当該ＬＥＤ回路６０の各ＬＥＤを駆動する電流を供給する昇圧回路７０の一回路構成例を示す。ＬＥＤ回路６０は、複数のＬＥＤ６１を同方向に直列に接続したＬＥＤ直列回路６２と駆動トランジスタ６３を直列に接続してなる回路ユニット６４（６４１〜６４ｎ）を複数（ｎ個）並列に接続して構成される。昇圧回路７０は、外部の電源電圧Ｖｃｃからコイル７１を介して供給される入力電流を、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチングトランジスタ７２と抵抗７３を通してスイッチングすることで、電源電圧Ｖｃｃを昇圧し、昇圧された電圧を、ショットキーバリアダイオード７４を介して平滑コンデンサ７５に充電して平滑するＤＣ／ＤＣコンバータ回路である。スイッチングトランジスタ７２のオンオフは、スイッチング制御回路７８が、平滑コンデンサ７５で平滑された出力電圧Ｖｏｕｔを抵抗７６，７７で分圧した電圧をモニターして、出力電圧Ｖｏｕｔが所望の電圧値となるように制御される。図８の回路構成例では、昇圧回路７０からの出力電圧Ｖｏｕｔは、ＬＥＤ回路６０の各ＬＥＤ直列回路６２のアノード側に供給される。各回路ユニット６４の駆動トランジスタ６３のゲートには、全てに共通して入力されるゲート信号として、ＬＥＤ回路６０を駆動するパルス幅変調信号（ＰＷＭ信号）Ｓｉｎが外部から供給される。
【０００７】
ここで、ＰＷＭ信号Ｓｉｎの周波数を一定周波数以上（例えば２００Ｈｚ以上）にすると、人間の目には輝度が平準化される。そのため、同一電流量がＬＥＤ６１に流れるように、各回路ユニット６４に対する制御を行い、且つ、ＰＷＭ信号Ｓｉｎのデューティー比を変化させることでＬＥＤ回路６０全体の輝度調整が可能となる。
【０００８】
しかし、各回路ユニット６４の駆動トランジスタ６３を同一タイミングでオンオフ制御すると、オンオフのスイッチング時のタイミングで、各回路ユニット６４を流れるＬＥＤ駆動電流が大きく変化するため、図９に示すように、出力電圧Ｖｏｕｔは数Ｖ程度変動する。このスイッチング時の出力電圧Ｖｏｕｔの変動について、図９を参照して説明する。
【０００９】
ＰＷＭ信号Ｓｉｎが立ち下がると、駆動トランジスタ６３がオフする。その結果、各ＬＥＤ直列回路６２への電流供給が停止し、昇圧回路７０の電流負荷が軽減され、昇圧回路７０の出力電圧Ｖｏｕｔが設定電圧以上に上昇する。また、ＬＥＤ回路６０側で電流出力が遮断されるため、昇圧回路７０は、負荷回路であるＬＥＤ回路６０へ電流を供給する必要がなくなり、平滑コンデンサ７５の電圧が設定値に戻ると、動作を停止する。
【００１０】
次に、ＰＷＭ信号Ｓｉｎが立ち上がると、駆動トランジスタ６３がオンし、各ＬＥＤ直列回路６２への電流供給が急激に開始するため、昇圧回路７０の電流負荷が重くなる。その結果、当該電流負荷の急激な増加に対して、平滑コンデンサ７５から電流が補給されるため、平滑コンデンサ７５の出力電圧Ｖｏｕｔが低下する。出力電圧Ｖｏｕｔの低下に伴い、昇圧回路７０は昇圧動作に入るが、昇圧動作に入るまでの間、平滑コンデンサ７５の電圧は低下する。昇圧回路７０が昇圧動作に入った後、平滑コンデンサ７５の電圧が回復し、設定値になるよう昇圧動作を制御し、設定値に復帰する。
【００１１】
しかし、ＰＷＭ信号Ｓｉｎの立ち上がり及び立ち下がり時の出力電圧Ｖｏｕｔの急激な変動により、平滑コンデンサ７５の圧電性により、振動が発生し、不要な音が発生する。
【００１２】
ここで、平滑コンデンサ７５の振動を抑制すべく、出力電圧Ｖｏｕｔの急激な変動の振幅を抑制することが考えられる。この場合の一方策として、複数の回路ユニット６４の駆動トランジスタ６３の駆動タイミングをずらして時差駆動することが考えられる。例えば、図１０に示すように、１つの回路ユニット６４１の駆動トランジスタ６３のゲートにＰＷＭ信号Ｓｉｎを直接入力し、他の回路ユニット６４２〜６４ｎの個数分（ｎ−１個）の遅延回路７９（例えば、複数段のインバータ縦列回路）を設けて、ＰＷＭ信号Ｓｉｎを順番に遅延させた遅延信号Ｓｄ２〜Ｓｄｎを生成して、夫々、各回路ユニット６４２〜６４ｎの駆動トランジスタ６３のゲートに夫々入力することが考えられる。
【００１３】
しかし、掛かる対処法では、以下のような問題が生じる。つまり、遅延回路７９の入力パルス信号に対する立ち上がりエッジ遅延時間と、立下りエッジ遅延時間が必ずしも等しくないため、ＰＷＭ信号Ｓｉｎのデューティー比が、遅延回路７９を通過する毎に変化することになる。この結果、回路ユニット６４間で輝度のバラツキが生じ、ＬＥＤ回路６０全体のちらつき原因となる。
【００１４】
本発明は上記の問題点に鑑みてなされたものであり、その第１の目的は、ＬＥＤ回路を精度良く時差駆動できるように、デューティー比を維持したまま入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供する点にある。また、本発明の第２の目的は、ＬＥＤ駆動用のＰＷＭ信号の周波数設定の自由度を制限することなく、輝度のバラツキやちらつき、及び、コンデンサの音鳴りを抑制してＬＥＤ回路を駆動可能なＬＥＤ駆動回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記第１の目的を達成するための本発明に係るパルス信号遅延回路は、入力パルス信号の立ち上がりエッジを検出して、前記入力パルス信号の１周期内に、前記立ち上がりエッジの検出タイミングを予め設定された遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号を生成する第１パルスエッジ遅延回路と、前記入力パルス信号の立下りエッジを検出して、前記入力パルス信号の１周期内に、前記立下りエッジの検出タイミングを前記遅延時間ずつ前記遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号を生成する第２パルスエッジ遅延回路と、前記第１遅延タイミング信号と前記第２遅延タイミング信号から、同じ回数遅延した前記第１エッジ検出遅延タイミングと前記第２エッジ検出遅延タイミングの組み合わせ毎に、前記第１エッジ検出遅延タイミングで立ち上がり、前記第２エッジ検出遅延タイミングで立ち下がる遅延パルス信号を、前記所定の遅延回数と同数、各別に生成して出力する遅延パルス信号生成回路と、を備えることを第１の特徴とする。
【００１６】
上記第１の特徴のパルス信号遅延回路によれば、第１パルスエッジ遅延回路で生成される第１エッジ検出遅延タイミングは、入力パルス信号の立ち上がりエッジの検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させたものであり、第２パルスエッジ遅延回路で生成される第２エッジ検出遅延タイミングは、入力パルス信号の立下りエッジの検出タイミングを第１エッジ検出遅延タイミングと同じ遅延時間ずつ所定の遅延回数遅延させたものであるため、遅延パルス信号生成回路で生成されるＭ回（Ｍは自然数）遅延した第１エッジ検出遅延タイミングで立ち上がり、Ｍ回遅延した第２エッジ検出遅延タイミングで立ち下がるＭ番目の遅延パルス信号と、Ｎ回（ＮはＭ以外の自然数）遅延した第１エッジ検出遅延タイミングで立ち上がり、Ｎ回遅延した第２エッジ検出遅延タイミングで立ち下がるＮ番目の遅延パルス信号は、夫々の立ち上がりエッジから立下りエッジまでのパルス幅が等しいため、全ての遅延パルス信号の相互間で、遅延パルス信号のデューティー比を等しく維持できる。また、相前後する２つの遅延パルス信号間の遅延時間も等しくできる。この結果、ＬＥＤ回路を精度良く時差駆動できる、デューティー比を維持したまま入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供することができる。
【００１７】
更に、上記第１の特徴のパルス信号遅延回路は、前記第１パルスエッジ遅延回路が、前記立ち上がりエッジの検出後にシステムクロックのクロック周期でカウント動作を開始する第１カウンタを備え、前記遅延時間を前記システムクロックの１周期を単位時間とする複数ビットの遅延カウンタ値として受け付け、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎に、前記第１エッジ検出遅延タイミングを発生するとともに、前記第１カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返し、前記第２パルスエッジ遅延回路が、前記立下りエッジの検出後に前記システムクロックのクロック周期でカウント動作を開始する第２カウンタを備え、前記遅延時間を前記遅延カウンタ値として受け付け、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎に、前記第２エッジ検出遅延タイミングを発生するとともに、前記第２カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返すことを第２の特徴とする。
【００１８】
上記第２の特徴のパルス信号遅延回路によれば、第１パルスエッジ遅延回路と第２パルスエッジ遅延回路が、カウンタ回路を用いて実現できる。従って、遅延時間の設定及び変更が遅延カウンタ値を変更するだけの簡単な操作で容易に実現できる。
【００１９】
また、上記第２の特徴のパルス信号遅延回路では、第１パルスエッジ遅延回路と第２パルスエッジ遅延回路に分離して、夫々が、夫々のエッジ検出タイミングを所定の遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第１及び第２エッジ検出遅延タイミングを順次出力する構成としているので、所定の遅延回数（ｎ回）通りの遅延パルス信号毎に、元の入力パルス信号を個別に遅延させるために夫々カウンタ回路を設ける回路構成に比べて、回路規模を小さくできる。
【００２０】
更に、上記第２の特徴のパルス信号遅延回路は、前記第１パルスエッジ遅延回路が、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第３カウンタを備え、前記第３カウンタのカウンタ値の変化タイミングを前記第１エッジ検出遅延タイミングとし、前記第３カウンタのカウンタ出力を前記第１遅延タイミング信号として出力し、前記第２パルスエッジ遅延回路が、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第４カウンタを備え、前記第４カウンタのカウンタ値の変化タイミングを前記第２エッジ検出遅延タイミングとし、前記第４カウンタのカウンタ出力を前記第２遅延タイミング信号として出力することを第３の特徴とする。
【００２１】
上記第３の特徴のパルス信号遅延回路によれば、第３カウンタのカウンタ値の変化タイミングが第１エッジ検出遅延タイミングとなり、第４カウンタのカウンタ値の変化タイミングが第２エッジ検出遅延タイミングとなるので、第１及び第２エッジ検出遅延タイミングの発生順序（つまり、何番目の発生か）が、夫々第３カウンタ及び第４カウンタのカウンタ値として識別可能であるので、第１及び第２エッジ検出遅延タイミングを使用して遅延パルス信号を生成する遅延パルス信号生成回路において、同じ遅延回数の第１及び第２エッジ検出遅延タイミングの取得が容易となる。
【００２２】
更に、上記第３の特徴のパルス信号遅延回路は、前記遅延パルス信号生成回路は、１つの前記遅延パルス信号を生成する遅延パルス信号生成ユニットを前記所定の遅延回数と同数備え、前記各遅延パルス信号生成ユニットは、夫々、１から前記所定の遅延回数までの自然数に各別に対応する個別カウンタ値を備え、前記第３カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでセットし、前記第４カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでリセットするフリップフロップを備え、前記フリップフロップの出力を、前記個別カウンタ値に対応する１つの前記遅延パルス信号として出力することを第４の特徴とする。
【００２３】
上記第４の特徴のパルス信号遅延回路によれば、上記第３の特徴のパルス信号遅延回路の第１遅延タイミング信号と第２遅延タイミング信号を認識して、所定の遅延回数と同数の遅延パルス信号を生成可能な遅延パルス信号生成回路を、具体的に実現することができる。
【００２４】
更に、上記第２乃至第４の特徴のパルス信号遅延回路は、前記遅延カウンタ値を生成し、少なくとも前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路の動作中、前記遅延カウンタ値を保持する遅延カウンタ値生成回路を備えることを第５の特徴とする。
【００２５】
上記第５の特徴のパルス信号遅延回路によれば、マイクロプロセッサ等の外部装置から遅延カウンタ値を設定する場合等では、外部装置のシステム規模が大きくなるところ、遅延カウンタ値生成回路を備えることで、外部装置のシステム負担を軽減することが可能となる。
【００２６】
更に、上記第５の特徴のパルス信号遅延回路は、前記遅延カウンタ値生成回路は、前記システムクロックのクロック周期でカウント動作する第５カウンタと、前記システムクロックとは異なる別クロック周期でカウント動作する第６カウンタを備え、前記第６カウンタは、パワーオンリセット解除後に、前記別クロック周期でのカウント動作を開始し、前記第５カウンタのカウンタ値が所定値となったタイミングで当該カウント動作を停止して、停止時のカウンタ値を前記遅延カウンタ値として、パワーオン期間中保持することを第６の特徴とする。
【００２７】
上記第６の特徴のパルス信号遅延回路によれば、第６カウンタのクロック周期を調整することで、遅延カウンタ値を設定可能な遅延カウンタ値生成回路が実現できる。
【００２８】
上記第２の目的を達成するための本発明に係るＬＥＤ駆動回路は、複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路と前記ＬＥＤ直列回路を駆動する駆動トランジスタを直列に接続してなる回路ユニットを複数並列に接続し、前記各回路ユニットの一端が所定の駆動電圧に接続されたＬＥＤ回路を駆動するＬＥＤ駆動回路であって、上記何れかの特徴のパルス信号遅延回路を備え、前記パルス信号遅延回路の前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路が、前記入力パルス信号として、前記ＬＥＤ回路を駆動制御するパルス幅変調信号を受け付け、前記パルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力し、前記パルス信号遅延回路の前記所定の遅延回数が、前記ＬＥＤ回路の前記回路ユニットの数と同数または同数より１小さい数に設定されていることを特徴とする。
【００２９】
上記特徴のＬＥＤ駆動回路によれば、上記何れかの特徴のパルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力して前記ＬＥＤ回路を時差駆動できる。この結果、ＬＥＤ駆動用のＰＷＭ信号の周波数設定の自由度を制限することなく、輝度のバラツキやちらつき、及び、コンデンサの音鳴りを抑制してＬＥＤ回路を駆動可能なＬＥＤ駆動回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るパルス信号遅延回路及びＬＥＤ駆動回路の実施形態を図面に基づいて説明する。
【００３１】
〈第１実施形態〉
図１は、本発明に係るパルス信号遅延回路の一実施形態における回路構成を示す論理回路ブロック図である。本実施形態に係るパルス信号遅延回路（以下、適宜「本遅延回路」と略称する）は、５つの回路ブロックに区分され構成されている。具体的には、図１に示すように、本遅延回路１は、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックで構成される。
【００３２】
第１パルスエッジ遅延回路１０は、入力パルス信号であるＰＷＭ信号Ｓｉｎの立ち上がりエッジを検出して、ＰＷＭ信号Ｓｉｎの１周期内に、立ち上がりエッジの検出タイミングを予め設定された遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する。第１パルスエッジ遅延回路１０は、具体的には、立ち上がりエッジ検出回路１１、ＳＲフリップフロップ１２、第１カウンタ１３、第１一致検出回路１４、第３カウンタ１５、２入力ＮＡＮＤ（否定論理積）回路１６、３つの２入力ＯＲ（論理和）回路１７〜１９を備えて構成される。立ち上がりエッジ検出回路１１は、ＰＷＭ信号Ｓｉｎを入力とし、ＰＷＭ信号Ｓｉｎの立ち上がりエッジを検出すると一定期間高レベルに遷移する正パルスを出力する。ＳＲフリップフロップ１２のセット入力端子は、立ち上がりエッジ検出回路１１の出力と接続し、リセット入力端子は、ＯＲ回路１７の出力と接続している。ＯＲ回路１７の一方入力には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路１６の一方入力は、システムクロックＣＬ０と接続し、他方入力は、ＳＲフリップフロップ１２の非反転出力と接続し、出力は第１カウンタ１３のカウントアップ入力端子と接続する。ＯＲ回路１７の一方入力は、ＳＲフリップフロップ１２の反転出力と接続し、他方入力は、第１一致検出回路１４の出力と接続し、出力は、第１カウンタ１３のリセット端子と接続する。第１一致検出回路１４は、遅延時間Δｔを表す遅延カウンタ値ＤＬＣと第１カウンタ１３の出力カウンタ値（第１カウンタ値）を比較し、一致した場合にシステムクロックＣＬ０の１周期幅の正パルス（第１一致検出パルス）を出力する。第３カウンタ１５の入力は、第１一致検出回路１４のカウントアップ入力端子と接続し、出力カウンタ値（第３カウンタ値）は、第１遅延タイミング信号Ｓｄｔ１として、遅延パルス信号生成回路３０に出力される。ここで、第３カウンタ１５の第３カウンタ値の変化タイミングが第１エッジ検出遅延タイミングとして、遅延パルス信号生成回路３０に伝達される。尚、ＯＲ回路１７、１８の各他方入力は、後述する遅延パルス信号生成回路３０の（ｎ＋１）番目の第３一致検出回路３２ｎ＋１の出力と接続している。
【００３３】
第１カウンタ１３の第１カウンタ値と遅延カウンタ値ＤＬＣは、同じビット幅（ｍビット）であり、後述するように、そのビット幅は本遅延回路１の用途に応じて設定される。また、第３カウンタ１５の第３カウンタ値のビット幅（ｋビット）は、第３カウンタ値の最大値２ｋが所定の遅延回数（ｎ回）以上となる最小の値に設定される。
【００３４】
パワーオンリセット信号Ｓｐｏｒはパワーオンリセット期間中に高レベルとなる信号で、パワーオンリセット信号Ｓｐｏｒが入力する各回路では、パワーオンリセット信号Ｓｐｏｒが高レベルから低レベルに遷移するとパワーオンリセットが解除され、夫々の正規の動作が開始する。
【００３５】
第２パルスエッジ遅延回路２０は、入力パルス信号であるＰＷＭ信号Ｓｉｎの立下りエッジを検出して、ＰＷＭ信号Ｓｉｎの１周期内に、立下りエッジの検出タイミングを予め設定された遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する。第２パルスエッジ遅延回路２０は、具体的には、立下りエッジ検出回路２１、ＳＲフリップフロップ２２、第２カウンタ２３、第２一致検出回路２４、第４カウンタ２５、２入力ＮＡＮＤ回路２６、３つの２入力ＯＲ回路２７〜２９を備えて構成される。図１に示すように、第２パルスエッジ遅延回路２０の回路構成は、立ち上がりエッジ検出回路１１が立下りエッジ検出回路２１に代っているだけで、基本的には、第１パルスエッジ遅延回路１０の回路構成と同じである。立下りエッジ検出回路２１は、ＰＷＭ信号Ｓｉｎを入力とし、ＰＷＭ信号Ｓｉｎの立下りエッジを検出すると一定期間高レベルに遷移する正パルスを出力する。ＳＲフリップフロップ２２のセット入力端子は、立下りエッジ検出回路２１の出力と接続し、リセット入力端子は、ＯＲ回路２７の出力と接続している。ＯＲ回路２７の一方入力には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路２６の一方入力は、システムクロックＣＬ０と接続し、他方入力は、ＳＲフリップフロップ２２の非反転出力と接続し、出力は第２カウンタ２３のカウントアップ入力端子と接続する。ＯＲ回路２７の一方入力は、ＳＲフリップフロップ２２の反転出力と接続し、他方入力は、第２一致検出回路２４の出力と接続し、出力は、第２カウンタ２３のリセット端子と接続する。第２一致検出回路２４は、遅延カウンタ値ＤＬＣと第２カウンタ２３の出力カウンタ値（第２カウンタ値）を比較し、一致した場合にシステムクロックＣＬ０の１周期幅の正パルス（第２一致検出パルス）を出力する。第４カウンタ２５の入力は、第２一致検出回路２４のカウントアップ入力端子と接続し、出力カウンタ値（第４カウンタ値）は、第２遅延タイミング信号Ｓｄｔ２として、遅延パルス信号生成回路３０に出力される。ここで、第４カウンタ２５の第４カウンタ値の変化タイミングが第２エッジ検出遅延タイミングとして、遅延パルス信号生成回路３０に伝達される。尚、ＯＲ回路２７、２８の各他方入力は、後述する遅延パルス信号生成回路３０の（ｎ＋１）番目の第４一致検出回路３３ｎ＋１の出力と接続している。
【００３６】
第２カウンタ２３の第２カウンタ値と遅延カウンタ値ＤＬＣは、同じビット幅（ｍビット）であり、後述するように、そのビット幅は本遅延回路１の用途に応じて設定される。また、第４カウンタ２５の第４カウンタ値のビット幅（ｋビット）は、第３カウンタ１５の第３カウンタ値と同じく、第４カウンタ値の最大値２ｋが所定の遅延回数（ｎ回）以上となる最小の値に設定される。
【００３７】
第１パルスエッジ遅延回路１０の立ち上がりエッジ検出回路１１と、第２パルスエッジ遅延回路２０の立下りエッジ検出回路２１は、一部の回路を共通化して構成することができ、例えば、図２に示すような、遅延回路１１ａを共用する回路構成が可能である。ここで、遅延回路１１ａは、例えば、インバータの縦列回路やＲＣ遅延回路等の既知の回路構成が利用できる。
【００３８】
遅延パルス信号生成回路３０は、第１遅延タイミング信号Ｓｄｔ１と第２遅延タイミング信号Ｓｄｔ２から、同じ回数遅延した第１エッジ検出遅延タイミングと第２エッジ検出遅延タイミングの組み合わせ毎に、第１エッジ検出遅延タイミングで立ち上がり、第２エッジ検出遅延タイミングで立ち下がるｎ通りの遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを、各別に生成して出力する。遅延パルス信号生成回路３０は、具体的には、１つの遅延パルス信号Ｓｄｐｉ（ｉ＝１〜ｎ）を生成する遅延パルス信号生成ユニット３１ｉ（ｉ＝１〜ｎ）を所定の遅延回数（ｎ）と同数備えて構成される。
【００３９】
各遅延パルス信号生成ユニット３１ｉは、夫々の順序（ｉ）に対応する２進化コードである個別カウンタ値ＮＣｉを有し、第１遅延タイミング信号Ｓｄｔ１である第３カウンタ１５の第３カウンタ値と個別カウンタ値ＮＣｉを比較して、両カウンタ値が一致している期間中、正パルスを出力する第３一致検出回路３２ｉと、第２遅延タイミング信号Ｓｄｔ２である第４カウンタ２５の第４カウンタ値と個別カウンタ値ＮＣｉを比較して、両カウンタ値が一致している期間中、正パルスを出力する第４一致検出回路３３ｉと、一方入力にパワーオンリセット信号Ｓｐｏｒが入力し、他方入力に第４一致検出回路３３ｉの出力が接続するＯＲ回路３４ｉと、セット入力端子に第３一致検出回路３２ｉの出力が接続し、リセット入力端子にＯＲ回路３４ｉの出力が接続するＳＲフリップフロップ３５ｉを備えて構成される。
【００４０】
遅延パルス信号生成回路３０は、各遅延パルス信号生成ユニット３１ｉ（ｉ＝１〜ｎ）の他に、（ｎ＋１）番目の第３一致検出回路３２ｎ＋１と、（ｎ＋１）番目の第４一致検出回路３３ｎ＋１を備えている。
【００４１】
遅延カウンタ値生成回路４０は、遅延カウンタ値ＤＬＣを生成し、少なくとも第１パルスエッジ遅延回路１０と第２パルスエッジ遅延回路２０の動作中、遅延カウンタ値ＤＬＣを保持するとともに、第１パルスエッジ遅延回路１０と第２パルスエッジ遅延回路２０に対して安定的に出力する。遅延カウンタ値ＤＬＣは、遅延カウンタ値生成回路４０において、遅延時間Δｔを、システムクロックＣＬ０の１周期を単位時間として量子化した２進化コードとして生成される。遅延カウンタ値生成回路４０は、図１に示すように、システムクロックＣＬ０のクロック周期でカウント動作する第５カウンタ４１、システムクロックＣＬ０とは別周期で発振する第２クロックＣＬ１のクロック周期でカウント動作する第６カウンタ４２、ＳＲラッチ回路４３、及び、２入力ＮＡＮＤ回路４４を備えて構成される。
【００４２】
第５カウンタ４１のカウントアップ入力端子には、システムクロックＣＬ０が入力し、リセット端子には、パワーオンリセット信号Ｓｐｏｒが入力する。第５カウンタ４１のカウンタ出力の内のＭＳＢ出力（最上位ビット）が、ＳＲラッチ回路４３のセット入力端子と接続し、ＳＲラッチ回路４３のリセット入力端子には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路４４の一方入力には、ＳＲラッチ回路４３の反転出力端子が接続し、他方入力には、第２クロックＣＬ１が入力する。第６カウンタ４２のカウントアップ入力端子には、ＮＡＮＤ回路４４の出力が接続し、リセット端子には、パワーオンリセット信号Ｓｐｏｒが入力し、カウント動作の停止したカウンタ出力から、遅延カウンタ値ＤＬＣが出力される。
【００４３】
以上の回路構成によって、パワーオンリセット解除後より、第５カウンタ４１が、システムクロックＣＬ０のクロック周期でカウントアップ動作を開始する。ＮＡＮＤ回路４４の一方入力がパワーオンリセット解除直後は高レベルであるので、ＮＡＮＤ回路４４の出力が、第２クロックＣＬ１のクロック周期でクロック動作するため、第６カウンタ４２も、第２クロックＣＬ１のクロック周期でカウントアップ動作を開始する。第５カウンタ４１のＭＳＢ出力が“０”から“１”に遷移すると、ＳＲラッチ回路４３がセットされ、ＳＲラッチ回路４３の反転出力が“１”から“０”に遷移する。これにより、ＮＡＮＤ回路４４の出力は、第２クロックＣＬ１のクロック周期でのクロック動作を停止するため、第６カウンタ４２のカウントアップ動作が停止し、その時点でのカウンタ値が、遅延カウンタ値ＤＬＣとして第６カウンタ４２内で保持され、第６カウンタ４２から出力される。第６カウンタ４２から出力される遅延カウンタ値ＤＬＣは、パワーオン状態が維持されている期間（システムリセットされるまでの期間）を通して保持され、次のパワーオンリセット解除後またはシステムリセット解除後に再度同じ動作が繰り返される。尚、第６カウンタ４２がカウントアップ動作を開始して停止するまでの期間は、遅延時間Δｔではない。
【００４４】
クロック発生回路５０は、システムクロックＣＬ０を発生するシステムクロック発生回路５１と、第２クロックＣＬ１を発生する第２クロック発生回路５２を備えて構成される。本実施形態では、システムクロック発生回路５１と第２クロック発生回路５２は、夫々、発振周波数調整用の外付けの抵抗５３、５４を備える。尚、システムクロック発生回路５１と第２クロック発生回路５２は、既知の種々の回路構成を採用することができるので、ここでは、詳細な回路構成の説明は、本発明の本旨ではないので省略する。
【００４５】
遅延カウンタ値生成回路４０の第６カウンタ４２から出力される遅延カウンタ値ＤＬＣは、システムクロックＣＬ０と第２クロックＣＬ１の周波数の差（或いは比）で決定されるので、システムクロックＣＬ０に対して、第２クロックＣＬ１の周波数（または周期）を調整することで、遅延カウンタ値ＤＬＣを外部から変更することが可能となる。本実施形態では、外付けの抵抗５４の抵抗値を調整或いは適正に設定することで、システムクロックＣＬ０に対して、第２クロックＣＬ１の周波数（または周期）を調整できる。
【００４６】
本実施形態では、本遅延回路１内に遅延カウンタ値生成回路４０とクロック発生回路５０を備える構成としたが、当該回路４０、５０は、必ずしも、本遅延回路１内に設ける必要はなく、システムクロックＣＬ０と遅延カウンタ値ＤＬＣを、マイクロプロセッサ等の外部装置から本遅延回路１に供給するようにしても良い。尚、遅延カウンタ値ＤＬＣを外部装置から本遅延回路１に供給する場合は、システム起動中において、遅延カウンタ値ＤＬＣを途中で変更することも可能であり、斯かる変更が必要な用途には好適である。
【００４７】
次に、本遅延回路１の主要部である第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、及び、遅延パルス信号生成回路３０のパワーオンリセット解除後の動作について、図１、図３、及び、図４を参照して説明する。図３は、第１パルスエッジ遅延回路１０の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図である。図４は、第１パルスエッジ遅延回路１０と遅延パルス信号生成回路３０の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図である。遅延パルス信号生成回路３０尚、入力パルス信号であるＰＷＭ信号Ｓｉｎは、遅延カウンタ値ＤＬＣが第６カウンタ４２に保持され出力された状態において、本遅延回路１に入力される場合を想定する。
【００４８】
先ず、第１パルスエッジ遅延回路１０の回路動作について説明する。後述するように、ＰＷＭ信号Ｓｉｎの１周期前の動作では、遅延パルス信号生成回路３０の（ｎ＋１）番目の第３一致検出回路３２ｎ＋１の出力は、前回の動作終了直前に正パルスを出力した後に低レベルに復帰しているので、パワーオンリセット解除後のＯＲ回路１７の出力は、正パルスが出力された後、低レベルとなっている。つまり、ＳＲフリップフロップ１２はリセット状態で待機している。図３に示すように、この状態で、ＰＷＭ信号Ｓｉｎが立ち上がると（時刻ｔ１）、立ち上がりエッジ検出回路１１が立ち上がりエッジ検出パルスＰＲＥＤを出力し、ＳＲフリップフロップ１２がセットされ、ＳＲフリップフロップ１２の非反転出力であるＳＲラッチ出力ＰＳＲが高レベルに遷移し、反転出力（不図示）が低レベルに遷移する。この結果、第１カウンタ１３のリセットが解除され、ＮＡＮＤ回路１６の出力ＰＮＡＮＤが、システムクロックＣＬ０の反転クロックを出力し、第１カウンタ１３がカウントアップ動作を開始する。第１カウンタ１３の第１カウンタ値（図３中のＣＡ１〜ＣＡｍ）と遅延カウンタ値ＤＬＣ（ｍビット）が一致すると（時刻ｔ２）、第１一致検出回路１４が第１一致検出パルスＰ１ＭＡＴＣＨを出力する。第１一致検出パルスＰ１ＭＡＴＣＨが出力されると、第１カウンタ１３が一端リセットされ、引き続き、システムクロックＣＬ０の反転クロックでカウントアップ動作を繰り返す。従って、第１一致検出回路１４は、図４に示すように、第１カウンタ１３のカウントアップ動作開始から第１カウンタ値が遅延カウンタ値ＤＬＣと一致するまでの遅延時間Δｔの周期で、第１一致検出パルスＰ１ＭＡＴＣＨを繰り返し出力する。第１一致検出パルスＰ１ＭＡＴＣＨの出力タイミングは、第１エッジ検出遅延タイミングに相当する。
【００４９】
第２パルスエッジ遅延回路２０の動作も、第１パルスエッジ遅延回路１０と同じ回路構成であるので、第２一致検出回路２４は、図４に示すように、第２カウンタ２３のカウントアップ動作開始から第２カウンタ値が遅延カウンタ値ＤＬＣと一致するまでの遅延時間Δｔの周期で、第２一致検出パルスＰ２ＭＡＴＣＨを繰り返し出力する。第２一致検出パルスＰ２ＭＡＴＣＨの出力タイミングは、第２エッジ検出遅延タイミングに相当する。
【００５０】
ＰＷＭ信号Ｓｉｎの１周期前の動作終了後またはパワーオンリセット解除後は、第３カウンタ１５は、ＳＲフリップフロップ１２と同様にリセット状態で待機している。この状態で、図４に示すように、第１一致検出パルスＰ１ＭＡＴＣＨが、遅延時間Δｔの周期で、第３カウンタ１５のカウントアップ入力端子に入力すると、第３カウンタ１５は第３カウンタ値（図４中のＣＢ１〜ＣＢｋ）を１ずつカウントアップする。
【００５１】
第２パルスエッジ遅延回路２０の第４カウンタ２５についても、第１パルスエッジ遅延回路１０の第３カウンタ１５と同様に、ＰＷＭ信号Ｓｉｎの１周期前の動作終了後またはパワーオンリセット解除後は、リセット状態で待機している。この状態で、図４に示すように、第２一致検出パルスＰ２ＭＡＴＣＨが、遅延時間Δｔの周期で、第４カウンタ２５のカウントアップ入力端子に入力すると、第４カウンタ２５は第４カウンタ値（図４中のＣＤ１〜ＣＤｋ）を１ずつカウントアップする。
【００５２】
遅延パルス信号生成回路３０は、図４に示すように、各遅延パルス信号生成ユニット３１ｉが、第３カウンタ１５の第３カウンタ値（ＣＢ１〜ＣＢｋ）と第４カウンタ２５は第４カウンタ値（ＣＤ１〜ＣＤｋ）に応じて、遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを、各別に生成して出力する。具体的には、各遅延パルス信号生成ユニット３１ｉが、第３カウンタ値（ＣＢ１〜ＣＢｋ）が自己の個別カウンタ値ＮＣｉ（ｉ＝１〜ｎ）と一致すると、遅延パルス信号Ｓｄｐｉの信号レベルを立ち上げ、第４カウンタ値（ＣＤ１〜ＣＤｋ）が自己の個別カウンタ値ＮＣｉと一致すると、遅延パルス信号Ｓｄｐｉの信号レベルを立ち下げる。これにより、各遅延パルス信号生成ユニット３１ｉは、立ち上がりエッジから立下りエッジまでのパルス幅（Ｗｐ）が相互に等しく、同じ遅延時間Δｔで遅延するｎ個の遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを出力することになる。
【００５３】
第３カウンタ値（ＣＢ１〜ＣＢｋ）がｎ番目の個別カウンタ値ＮＣｎより１大きい値（１０進数では（ｎ＋１））になると、（ｎ＋１）番目の第３一致検出回路３２ｎ＋１が、第１リセットパルスＰ１ＲＳＴを出力し、第１パルスエッジ遅延回路１０のＳＲフリップフロップ１２と第３カウンタ１５がリセットされ、これに応じて、第１カウンタ１３もリセットされ、第１パルスエッジ遅延回路１０は、次の周期のＰＷＭ信号Ｓｉｎの立ち上がりエッジの検出に備える。また、第４カウンタ値（ＣＤ１〜ＣＤｋ）がｎ番目の個別カウンタ値ＮＣｎより１大きい値（１０進数では（ｎ＋１））になると、（ｎ＋１）番目の第４一致検出回路３３ｎ＋１が、第２リセットパルスＰ２ＲＳＴを出力し、第２パルスエッジ遅延回路２０のＳＲフリップフロップ２２と第４カウンタ２５がリセットされ、これに応じて、第２カウンタ２３もリセットされ、第２パルスエッジ遅延回路２０は、次の周期のＰＷＭ信号Ｓｉｎの立下りエッジの検出に備える。
【００５４】
〈第２実施形態〉
次に、本発明に係るＬＥＤ駆動回路の一実施形態について説明する。本実施形態に係るＬＥＤ駆動回路（以下、適宜「本駆動回路」と略称する）は、第１実施形態に係る本遅延回路１を用いて構成される。従って、その回路構成は、図１に示す本遅延回路１と同じであり、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックで構成される。但し、本駆動回路２は、図５に示すように、複数のＬＥＤ６１を同方向に直列に接続したＬＥＤ直列回路６２と駆動トランジスタ６３を直列に接続してなる回路ユニット６４（６４１〜６４ｎ）を複数（ｎ個）並列に接続して構成されるＬＥＤ回路６０を駆動するためのＬＥＤ駆動回路であるので、ＬＥＤ回路６０の具体的な回路構成（回路ユニット６４の個数等）、駆動用のＰＷＭ信号Ｓｉｎの特性、システムクロックＣＬ０の周波数等に応じて、第１パルスエッジ遅延回路１０の第１カウンタ１３の第１カウンタ値、第２パルスエッジ遅延回路２０の第２カウンタ２３の第２カウンタ値、及び、遅延カウンタ値ＤＬＣの各ビット幅（ｍビット）が決定される。また、第１パルスエッジ遅延回路１０の第３カウンタ１５の第３カウンタ値、及び、第２パルスエッジ遅延回路２０の第４カウンタ２５の第４カウンタ値の各ビット幅（ｋビット）は、回路ユニット６４の個数（ｎ）に基づいて決定される。尚、本実施形態では、回路ユニット６４の個数と所定の遅延回数（ｎ回）は同数に設定されている。
【００５５】
ＬＥＤ回路６０は、図８に示すＬＥＤ回路６０と同じであり、同図の構成と同様に、昇圧回路７０からの出力電圧Ｖｏｕｔ（駆動電圧に相当）は、ＬＥＤ回路６０の各ＬＥＤ直列回路６２のアノード側に供給される。昇圧回路７０は、外部の電源電圧Ｖｃｃからコイル７１を介して供給される入力電流を、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチングトランジスタ７２と抵抗７３を通してスイッチングすることで、電源電圧Ｖｃｃを昇圧し、昇圧された電圧を、ショットキーバリアダイオード７４を介して平滑コンデンサ７５に充電して平滑するＤＣ／ＤＣコンバータ回路である。スイッチングトランジスタ７２のオンオフは、スイッチング制御回路７８が、平滑コンデンサ７５で平滑された出力電圧Ｖｏｕｔを抵抗７６，７７で分圧した電圧をモニターして、出力電圧Ｖｏｕｔが所望の電圧値となるように制御される。
【００５６】
ここで、回路ユニット６４の個数を６（ｎ＝６）、ＰＷＭ信号Ｓｉｎの周波数を２００Ｈｚ〜４００Ｈｚ（周期は２．５ｍｓ〜５．０ｍｓ）の範囲内、システムクロックＣＬ０の周波数を２００ｋＨｚ〜２ＭＨｚ（周期は０．５μｓ〜５μｓ）の範囲内を想定すると、遅延カウンタ値ＤＬＣ等の各ビット幅（ｍビット）は、ＰＷＭ信号Ｓｉｎの最大周期（５．０ｍｓ）を、最高周波数のシステムクロックＣＬ０の最小周期（０．５μｓ）で除した値を、更に、回路ユニット６４の個数（ｎ＝６）で除した値以上のビット数が必要である。従って、遅延カウンタ値ＤＬＣ等の各ビット幅は１１ビットとする。また、第３カウンタ値及び第４カウンタ値の各ビット幅（ｋビット）は、３ビットで十分である。
【００５７】
従って、上記実施例の場合、遅延パルス信号生成回路３０からは６つの遅延パルス信号Ｓｄｐ１〜Ｓｄｐ６を出力する。各遅延パルス信号Ｓｄｐ１〜Ｓｄｐ６は、夫々、ＬＥＤ回路６０の対応する各回路ユニット６４１〜６４６の駆動トランジスタ６３のゲートに入力される。
【００５８】
図６に、本駆動回路２で、ＬＥＤ回路６０を時差駆動した場合の、昇圧回路７０から出力される出力電圧Ｖｏｕｔの変動の様子を、図６に模式的に示す。
【００５９】
〈別実施形態〉
次に、本遅延回路１及び本駆動回路２の別実施形態について説明する。
【００６０】
〈１〉上記第１実施形態では、本遅延回路１は、図１に示すような、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックを備えて構成されていたが、各回路１０、２０、３０、４０、５０の回路構成は、図１に具体的に例示した回路構成に限定されるものではない。
【００６１】
第１及第２パルスエッジ遅延回路１０、２０については、例えば、第３カウンタ１５と第４カウンタ２５を設けずに、第１一致検出回路１４の第１一致検出パルスＰ１ＭＡＴＣＨを第１遅延タイミング信号Ｓｄｔ１として出力し、第２一致検出回路２４の第２一致検出パルスＰ２ＭＡＴＣＨを第２遅延タイミング信号Ｓｄｔ２として出力しても構わない。但し、この場合は、遅延パルス信号生成回路３０の各遅延パルス信号生成ユニット３１ｉの回路構成を変更して、ｉ番目の遅延パルス信号生成ユニット３１ｉが、第１一致検出パルスＰ１ＭＡＴＣＨと第２一致検出パルスＰ２ＭＡＴＣＨのｉ番目の正パルスだけを選択的に検出可能な回路構成とする必要がある。例えば、第３一致検出回路３２ｉに代えて、第１一致検出パルスＰ１ＭＡＴＣＨのｉ番目のパルスを選択的に転送する転送ゲートを設けて、当該転送ゲートを通過したｉ番目のパルスでＳＲフリップフロップ３５ｉをセットするとともに、当該ｉ番目のパルスが低レベルに遷移した後、当該転送ゲートをオフして、ＳＲフリップフロップ３５ｉのセット入力端子レベルを低レベルに保持し、次段の第３一致検出回路３２ｉ＋１に代わる転送ゲートをオンする構成とし、同様に、第４一致検出回路３３ｉに代えて、第２一致検出パルスＰ２ＭＡＴＣＨのｉ番目のパルスを選択的に転送する転送ゲートを設けて、当該転送ゲートを通過したｉ番目のパルスをＯＲ回路３４ｉに入力してＳＲフリップフロップ３５ｉをリセットするとともに、当該ｉ番目のパルスが低レベルに遷移した後、当該低レベルを保持し、次段の第４一致検出回路３３ｉ＋１に代わる転送ゲートをオンする構成とすることで、斯かる回路構成が実現できる。
【００６２】
また、遅延カウンタ値生成回路４０については、上記第１実施形態では、第５カウンタ４１のカウンタ出力の内のＭＳＢ出力をＳＲラッチ回路４３のセット入力端子に接続したが、ＭＳＢ出力だけでなく、カウンタ出力のＭＳＢ以外のビットとＭＳＢとの論理積出力を、ＳＲラッチ回路４３のセット入力端子に接続するようにしても構わない。
【００６３】
更に、遅延カウンタ値生成回路４０に、例えば、ＳＲラッチ回路４３を設けず、２入力ＮＡＮＤ回路４４を２入力ＯＲ回路に代えて、第５カウンタ４１のカウンタ出力の内のＭＳＢ出力（最上位ビット）を２入力ＯＲ回路の一方入力に接続し、第２クロックＣＬ１を２入力ＯＲ回路の他方入力に入力し、２入力ＯＲ回路の出力を第６カウンタ４２のカウントアップ入力端子に接続するようにしても良い。
【００６４】
更に、遅延カウンタ値生成回路４０を、第５カウンタ４１及び第６カウンタ４２を使用せずに、遅延カウンタ値ＤＬＣを、例えば、ｍビットの不揮発性レジスタ等に直接記憶するようにしても構わない。尚、不揮発性レジスタは、例えば、フューズ回路等で構成し、本遅延回路１の製造時に、当該フューズを選択的に切断して、遅延カウンタ値ＤＬＣをプログラムするようにしても構わない。
【００６５】
〈２〉上記第２実施形態では、ＬＥＤ回路６０の回路ユニット６４の個数と本駆動回路２の所定の遅延回数とを同数に設定したが、本駆動回路２の所定の遅延回数を、回路ユニット６４の個数より１少ない値としても構わない。この場合、上記第２実施形態の実施例と同じく、回路ユニット６４の個数を６（ｎ＝６）、ＰＷＭ信号Ｓｉｎの周波数を２００Ｈｚ〜４００Ｈｚ（周期は２．５ｍｓ〜５．０ｍｓ）の範囲内、システムクロックＣＬ０の周波数を２００ｋＨｚ〜２ＭＨｚ（周期は０．５μｓ〜５μｓ）の範囲内を想定した場合、図７に示すように、所定の遅延回数を５回とし、遅延パルス信号生成回路３０からは５つの遅延パルス信号Ｓｄｐ１〜Ｓｄｐ５を出力する。そして、各遅延パルス信号Ｓｄｐ１〜Ｓｄｐ５を、夫々、ＬＥＤ回路６０の各回路ユニット６４２〜６４６の駆動トランジスタ６３のゲートに入力し、ＰＷＭ信号Ｓｉｎを、回路ユニット６４１の駆動トランジスタ６３のゲートに入力する。
【産業上の利用可能性】
【００６６】
本発明は、ＬＥＤ駆動回路等に応用可能な、入力パルス信号を所定の遅延時間ずつ遅延して複製した遅延パルス信号を生成するパルス信号遅延回路、及び、それを使用したＬＥＤ駆動回路に利用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るパルス信号遅延回路の一実施形態における回路構成を示す論理回路ブロック図
【図２】図１に示すパルス信号遅延回路の立ち上がりエッジ検出回路と立下りエッジ検出回路の一回路構成例を示す論理回路ブロック図
【図３】図１に示すパルス信号遅延回路の第１パルスエッジ遅延回路の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図
【図４】図１に示すパルス信号遅延回路の第１パルスエッジ遅延回路と遅延パルス信号生成回路の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図
【図５】本発明に係るＬＥＤ駆動回路をＬＥＤ回路の時差駆動に適用する場合のシステム構成例を示す回路ブロック図
【図６】本発明に係るＬＥＤ駆動回路でＬＥＤ回路を時差駆動した場合の昇圧回路の出力電圧変動を示す電圧波形図
【図７】本発明に係るＬＥＤ駆動回路をＬＥＤ回路の時差駆動に適用する場合の他のシステム構成例を示す回路ブロック図
【図８】ＬＥＤ回路を単一の駆動信号で駆動する従来の回路構成例を示す回路図
【図９】図８に示す回路構成における昇圧回路の出力電圧変動を示す電圧波形図
【図１０】図８に示すＬＥＤ回路を時差駆動する他の回路構成例を示す回路図
【符号の説明】
【００６８】
１： 本発明に係るパルス信号遅延回路
２： 本発明に係るＬＥＤ駆動回路
１０： 第１パルスエッジ遅延回路
１１： 立ち上がりエッジ検出回路
１１ａ： 遅延回路
１２： ＳＲフリップフロップ
１３： 第１カウンタ
１４： 第１一致検出回路
１５： 第３カウンタ
１６： ２入力ＮＡＮＤ回路
１７〜１９： ２入力ＯＲ回路
２０： 第２パルスエッジ遅延回路
２１： 立下りエッジ検出回路
２２： ＳＲフリップフロップ
２３： 第２カウンタ
２４： 第２一致検出回路
２５： 第４カウンタ
２６： ２入力ＮＡＮＤ回路
２７〜２９： ２入力ＯＲ回路
３０： 遅延パルス信号生成回路
３１１〜３１ｎ： 遅延パルス信号生成ユニット
３２１〜３２ｎ＋１： 第３一致検出回路
３３１〜３３ｎ＋１： 第４一致検出回路
３４１〜３４ｎ： ＯＲ回路
３５１〜３５ｎ： ＳＲフリップフロップ
４０： 遅延カウンタ値生成回路
４１： 第５カウンタ
４２： 第６カウンタ
４３： ＳＲラッチ回路
４４： ２入力ＮＡＮＤ
５０： クロック発生回路
５１： システムクロック発生回路
５２： 第２クロック発生回路
５３、５４： 抵抗
６０： ＬＥＤ回路
６１： ＬＥＤ
６２： ＬＥＤ直列回路
６３： 駆動トランジスタ
６４： 回路ユニット
７０： 昇圧回路
７１： コイル
７２： スイッチングトランジスタ
７３、７６、７７： 抵抗
７４： ショットキーバリアダイオード
７５： 平滑コンデンサ
７８： スイッチング制御回路
７９： 遅延回路
ＣＡ１〜ＣＡｍ： 第１カウンタの第１カウンタ値
ＣＢ１〜ＣＢｋ： 第３カウンタの第３カウンタ値
ＣＤ１〜ＣＤｋ： 第４カウンタの第４カウンタ値
ＣＬ０： システムクロック
ＣＬ１： 第２クロック
ＤＬＣ： 遅延カウンタ値
Ｐ１ＭＡＴＣＨ： 第１一致検出パルス
Ｐ２ＭＡＴＣＨ： 第２一致検出パルス
Ｐ１ＲＳＴ： 第１リセットパルス
Ｐ２ＲＳＴ： 第２リセットパルス
ＰＲＥＤ： 立ち上がりエッジ検出パルス
ＰＦＥＤ： 立下りエッジ検出パルス
ＰＮＡＮＤ： 第１カウンタのカウントアップ入力
ＰＳＲ： ＳＲラッチ出力
Ｓｄｐ１〜Ｓｄｐｎ： 遅延パルス信号
Ｓｄｔ１： 第１遅延タイミング信号
Ｓｄｔ２： 第２遅延タイミング信号
Ｓｉｎ： ＰＷＭ信号
Ｓｐｏｒ： パワーオンリセット信号
Ｖｃｃ： 電源電圧
Ｖｏｕｔ： 昇圧回路の出力電圧
【技術分野】
【０００１】
本発明は、ＬＥＤ駆動回路等に応用可能な、入力パルス信号を所定の遅延時間ずつ遅延して複製した遅延パルス信号を生成するパルス信号遅延回路、及び、それを使用したＬＥＤ駆動回路に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ技術を用いたＬＥＤ駆動回路等では、昇圧回路からショットキーダイオードを通じて、平滑コンデンサに電荷がチャージされ、一定電圧値に設定される。平滑コンデンサと並列に接続された負荷には、昇圧回路とその平滑コンデンサから電流が供給される。最近、機器の小型化に伴い、平滑コンデンサにセラミックコンデンサを用いることが増えている。平滑コンデンサに用いられる容量の比較的大きなセラミックコンデンサは、電圧印加に伴いコンデンサに使用される誘電体材料の圧電性に起因する振動により異音を発することがあった。従来は回路定数やコンデンサの実装する向きを変えたりすることにより、当該異音を抑制していた。
【０００３】
一方、携帯電話のような携帯機器のディスプレイのバックライトとしてＬＥＤ化が進んでいる。取り分け、耳に近付けて使用する携帯電話のような機器では、前述した昇圧回路を有するＬＥＤドライバ用ＩＣとセラミックを用いた平滑コンデンサを組み合わせた場合、発生する上記異音は無視できなくなってきた。取り分け携帯電話では、音質に対しても重要視されつつあり、機器から発する当該異音の抑制が不可避となりつつある。斯かる背景の中、異音を抑制するための一対策として、例えば下記の特許文献１に開示されているように、ＬＥＤ回路を駆動するパルス幅変調信号（ＰＷＭ信号）を２０ｋＨｚ以上にすることが提案されている。
【０００４】
【特許文献１】特開２００６−１１４３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１で開示されているようなＰＷＭ信号の周波数を高く設定する方法では、以下のような問題がある。第１に、ＰＷＭ信号の周波数範囲に制限が掛かるため、周波数設定の自由度が下がり、設計の自由度が低下する。第２に、複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路を複数並列にしてＬＥＤをアレイ状に配列したＬＥＤ回路を駆動する場合、全てのＬＥＤ直列回路を高い周波数で同時にオンオフするため、急激な負荷変動が起こり、定電圧電源に用いられたセラミックコンデンサが圧電現象により振動して音が発生する。つまり、ＬＥＤをアレイ状に配列したＬＥＤ回路において、異音の発生を抑制するには、更なる対策が必要である。
【０００６】
ここで、上記第２の問題について、図８及び図９を参照して説明する。図８に、ＬＥＤ回路６０と、当該ＬＥＤ回路６０の各ＬＥＤを駆動する電流を供給する昇圧回路７０の一回路構成例を示す。ＬＥＤ回路６０は、複数のＬＥＤ６１を同方向に直列に接続したＬＥＤ直列回路６２と駆動トランジスタ６３を直列に接続してなる回路ユニット６４（６４１〜６４ｎ）を複数（ｎ個）並列に接続して構成される。昇圧回路７０は、外部の電源電圧Ｖｃｃからコイル７１を介して供給される入力電流を、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチングトランジスタ７２と抵抗７３を通してスイッチングすることで、電源電圧Ｖｃｃを昇圧し、昇圧された電圧を、ショットキーバリアダイオード７４を介して平滑コンデンサ７５に充電して平滑するＤＣ／ＤＣコンバータ回路である。スイッチングトランジスタ７２のオンオフは、スイッチング制御回路７８が、平滑コンデンサ７５で平滑された出力電圧Ｖｏｕｔを抵抗７６，７７で分圧した電圧をモニターして、出力電圧Ｖｏｕｔが所望の電圧値となるように制御される。図８の回路構成例では、昇圧回路７０からの出力電圧Ｖｏｕｔは、ＬＥＤ回路６０の各ＬＥＤ直列回路６２のアノード側に供給される。各回路ユニット６４の駆動トランジスタ６３のゲートには、全てに共通して入力されるゲート信号として、ＬＥＤ回路６０を駆動するパルス幅変調信号（ＰＷＭ信号）Ｓｉｎが外部から供給される。
【０００７】
ここで、ＰＷＭ信号Ｓｉｎの周波数を一定周波数以上（例えば２００Ｈｚ以上）にすると、人間の目には輝度が平準化される。そのため、同一電流量がＬＥＤ６１に流れるように、各回路ユニット６４に対する制御を行い、且つ、ＰＷＭ信号Ｓｉｎのデューティー比を変化させることでＬＥＤ回路６０全体の輝度調整が可能となる。
【０００８】
しかし、各回路ユニット６４の駆動トランジスタ６３を同一タイミングでオンオフ制御すると、オンオフのスイッチング時のタイミングで、各回路ユニット６４を流れるＬＥＤ駆動電流が大きく変化するため、図９に示すように、出力電圧Ｖｏｕｔは数Ｖ程度変動する。このスイッチング時の出力電圧Ｖｏｕｔの変動について、図９を参照して説明する。
【０００９】
ＰＷＭ信号Ｓｉｎが立ち下がると、駆動トランジスタ６３がオフする。その結果、各ＬＥＤ直列回路６２への電流供給が停止し、昇圧回路７０の電流負荷が軽減され、昇圧回路７０の出力電圧Ｖｏｕｔが設定電圧以上に上昇する。また、ＬＥＤ回路６０側で電流出力が遮断されるため、昇圧回路７０は、負荷回路であるＬＥＤ回路６０へ電流を供給する必要がなくなり、平滑コンデンサ７５の電圧が設定値に戻ると、動作を停止する。
【００１０】
次に、ＰＷＭ信号Ｓｉｎが立ち上がると、駆動トランジスタ６３がオンし、各ＬＥＤ直列回路６２への電流供給が急激に開始するため、昇圧回路７０の電流負荷が重くなる。その結果、当該電流負荷の急激な増加に対して、平滑コンデンサ７５から電流が補給されるため、平滑コンデンサ７５の出力電圧Ｖｏｕｔが低下する。出力電圧Ｖｏｕｔの低下に伴い、昇圧回路７０は昇圧動作に入るが、昇圧動作に入るまでの間、平滑コンデンサ７５の電圧は低下する。昇圧回路７０が昇圧動作に入った後、平滑コンデンサ７５の電圧が回復し、設定値になるよう昇圧動作を制御し、設定値に復帰する。
【００１１】
しかし、ＰＷＭ信号Ｓｉｎの立ち上がり及び立ち下がり時の出力電圧Ｖｏｕｔの急激な変動により、平滑コンデンサ７５の圧電性により、振動が発生し、不要な音が発生する。
【００１２】
ここで、平滑コンデンサ７５の振動を抑制すべく、出力電圧Ｖｏｕｔの急激な変動の振幅を抑制することが考えられる。この場合の一方策として、複数の回路ユニット６４の駆動トランジスタ６３の駆動タイミングをずらして時差駆動することが考えられる。例えば、図１０に示すように、１つの回路ユニット６４１の駆動トランジスタ６３のゲートにＰＷＭ信号Ｓｉｎを直接入力し、他の回路ユニット６４２〜６４ｎの個数分（ｎ−１個）の遅延回路７９（例えば、複数段のインバータ縦列回路）を設けて、ＰＷＭ信号Ｓｉｎを順番に遅延させた遅延信号Ｓｄ２〜Ｓｄｎを生成して、夫々、各回路ユニット６４２〜６４ｎの駆動トランジスタ６３のゲートに夫々入力することが考えられる。
【００１３】
しかし、掛かる対処法では、以下のような問題が生じる。つまり、遅延回路７９の入力パルス信号に対する立ち上がりエッジ遅延時間と、立下りエッジ遅延時間が必ずしも等しくないため、ＰＷＭ信号Ｓｉｎのデューティー比が、遅延回路７９を通過する毎に変化することになる。この結果、回路ユニット６４間で輝度のバラツキが生じ、ＬＥＤ回路６０全体のちらつき原因となる。
【００１４】
本発明は上記の問題点に鑑みてなされたものであり、その第１の目的は、ＬＥＤ回路を精度良く時差駆動できるように、デューティー比を維持したまま入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供する点にある。また、本発明の第２の目的は、ＬＥＤ駆動用のＰＷＭ信号の周波数設定の自由度を制限することなく、輝度のバラツキやちらつき、及び、コンデンサの音鳴りを抑制してＬＥＤ回路を駆動可能なＬＥＤ駆動回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記第１の目的を達成するための本発明に係るパルス信号遅延回路は、入力パルス信号の立ち上がりエッジを検出して、前記入力パルス信号の１周期内に、前記立ち上がりエッジの検出タイミングを予め設定された遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号を生成する第１パルスエッジ遅延回路と、前記入力パルス信号の立下りエッジを検出して、前記入力パルス信号の１周期内に、前記立下りエッジの検出タイミングを前記遅延時間ずつ前記遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号を生成する第２パルスエッジ遅延回路と、前記第１遅延タイミング信号と前記第２遅延タイミング信号から、同じ回数遅延した前記第１エッジ検出遅延タイミングと前記第２エッジ検出遅延タイミングの組み合わせ毎に、前記第１エッジ検出遅延タイミングで立ち上がり、前記第２エッジ検出遅延タイミングで立ち下がる遅延パルス信号を、前記所定の遅延回数と同数、各別に生成して出力する遅延パルス信号生成回路と、を備えることを第１の特徴とする。
【００１６】
上記第１の特徴のパルス信号遅延回路によれば、第１パルスエッジ遅延回路で生成される第１エッジ検出遅延タイミングは、入力パルス信号の立ち上がりエッジの検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させたものであり、第２パルスエッジ遅延回路で生成される第２エッジ検出遅延タイミングは、入力パルス信号の立下りエッジの検出タイミングを第１エッジ検出遅延タイミングと同じ遅延時間ずつ所定の遅延回数遅延させたものであるため、遅延パルス信号生成回路で生成されるＭ回（Ｍは自然数）遅延した第１エッジ検出遅延タイミングで立ち上がり、Ｍ回遅延した第２エッジ検出遅延タイミングで立ち下がるＭ番目の遅延パルス信号と、Ｎ回（ＮはＭ以外の自然数）遅延した第１エッジ検出遅延タイミングで立ち上がり、Ｎ回遅延した第２エッジ検出遅延タイミングで立ち下がるＮ番目の遅延パルス信号は、夫々の立ち上がりエッジから立下りエッジまでのパルス幅が等しいため、全ての遅延パルス信号の相互間で、遅延パルス信号のデューティー比を等しく維持できる。また、相前後する２つの遅延パルス信号間の遅延時間も等しくできる。この結果、ＬＥＤ回路を精度良く時差駆動できる、デューティー比を維持したまま入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供することができる。
【００１７】
更に、上記第１の特徴のパルス信号遅延回路は、前記第１パルスエッジ遅延回路が、前記立ち上がりエッジの検出後にシステムクロックのクロック周期でカウント動作を開始する第１カウンタを備え、前記遅延時間を前記システムクロックの１周期を単位時間とする複数ビットの遅延カウンタ値として受け付け、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎に、前記第１エッジ検出遅延タイミングを発生するとともに、前記第１カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返し、前記第２パルスエッジ遅延回路が、前記立下りエッジの検出後に前記システムクロックのクロック周期でカウント動作を開始する第２カウンタを備え、前記遅延時間を前記遅延カウンタ値として受け付け、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎に、前記第２エッジ検出遅延タイミングを発生するとともに、前記第２カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返すことを第２の特徴とする。
【００１８】
上記第２の特徴のパルス信号遅延回路によれば、第１パルスエッジ遅延回路と第２パルスエッジ遅延回路が、カウンタ回路を用いて実現できる。従って、遅延時間の設定及び変更が遅延カウンタ値を変更するだけの簡単な操作で容易に実現できる。
【００１９】
また、上記第２の特徴のパルス信号遅延回路では、第１パルスエッジ遅延回路と第２パルスエッジ遅延回路に分離して、夫々が、夫々のエッジ検出タイミングを所定の遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第１及び第２エッジ検出遅延タイミングを順次出力する構成としているので、所定の遅延回数（ｎ回）通りの遅延パルス信号毎に、元の入力パルス信号を個別に遅延させるために夫々カウンタ回路を設ける回路構成に比べて、回路規模を小さくできる。
【００２０】
更に、上記第２の特徴のパルス信号遅延回路は、前記第１パルスエッジ遅延回路が、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第３カウンタを備え、前記第３カウンタのカウンタ値の変化タイミングを前記第１エッジ検出遅延タイミングとし、前記第３カウンタのカウンタ出力を前記第１遅延タイミング信号として出力し、前記第２パルスエッジ遅延回路が、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第４カウンタを備え、前記第４カウンタのカウンタ値の変化タイミングを前記第２エッジ検出遅延タイミングとし、前記第４カウンタのカウンタ出力を前記第２遅延タイミング信号として出力することを第３の特徴とする。
【００２１】
上記第３の特徴のパルス信号遅延回路によれば、第３カウンタのカウンタ値の変化タイミングが第１エッジ検出遅延タイミングとなり、第４カウンタのカウンタ値の変化タイミングが第２エッジ検出遅延タイミングとなるので、第１及び第２エッジ検出遅延タイミングの発生順序（つまり、何番目の発生か）が、夫々第３カウンタ及び第４カウンタのカウンタ値として識別可能であるので、第１及び第２エッジ検出遅延タイミングを使用して遅延パルス信号を生成する遅延パルス信号生成回路において、同じ遅延回数の第１及び第２エッジ検出遅延タイミングの取得が容易となる。
【００２２】
更に、上記第３の特徴のパルス信号遅延回路は、前記遅延パルス信号生成回路は、１つの前記遅延パルス信号を生成する遅延パルス信号生成ユニットを前記所定の遅延回数と同数備え、前記各遅延パルス信号生成ユニットは、夫々、１から前記所定の遅延回数までの自然数に各別に対応する個別カウンタ値を備え、前記第３カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでセットし、前記第４カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでリセットするフリップフロップを備え、前記フリップフロップの出力を、前記個別カウンタ値に対応する１つの前記遅延パルス信号として出力することを第４の特徴とする。
【００２３】
上記第４の特徴のパルス信号遅延回路によれば、上記第３の特徴のパルス信号遅延回路の第１遅延タイミング信号と第２遅延タイミング信号を認識して、所定の遅延回数と同数の遅延パルス信号を生成可能な遅延パルス信号生成回路を、具体的に実現することができる。
【００２４】
更に、上記第２乃至第４の特徴のパルス信号遅延回路は、前記遅延カウンタ値を生成し、少なくとも前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路の動作中、前記遅延カウンタ値を保持する遅延カウンタ値生成回路を備えることを第５の特徴とする。
【００２５】
上記第５の特徴のパルス信号遅延回路によれば、マイクロプロセッサ等の外部装置から遅延カウンタ値を設定する場合等では、外部装置のシステム規模が大きくなるところ、遅延カウンタ値生成回路を備えることで、外部装置のシステム負担を軽減することが可能となる。
【００２６】
更に、上記第５の特徴のパルス信号遅延回路は、前記遅延カウンタ値生成回路は、前記システムクロックのクロック周期でカウント動作する第５カウンタと、前記システムクロックとは異なる別クロック周期でカウント動作する第６カウンタを備え、前記第６カウンタは、パワーオンリセット解除後に、前記別クロック周期でのカウント動作を開始し、前記第５カウンタのカウンタ値が所定値となったタイミングで当該カウント動作を停止して、停止時のカウンタ値を前記遅延カウンタ値として、パワーオン期間中保持することを第６の特徴とする。
【００２７】
上記第６の特徴のパルス信号遅延回路によれば、第６カウンタのクロック周期を調整することで、遅延カウンタ値を設定可能な遅延カウンタ値生成回路が実現できる。
【００２８】
上記第２の目的を達成するための本発明に係るＬＥＤ駆動回路は、複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路と前記ＬＥＤ直列回路を駆動する駆動トランジスタを直列に接続してなる回路ユニットを複数並列に接続し、前記各回路ユニットの一端が所定の駆動電圧に接続されたＬＥＤ回路を駆動するＬＥＤ駆動回路であって、上記何れかの特徴のパルス信号遅延回路を備え、前記パルス信号遅延回路の前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路が、前記入力パルス信号として、前記ＬＥＤ回路を駆動制御するパルス幅変調信号を受け付け、前記パルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力し、前記パルス信号遅延回路の前記所定の遅延回数が、前記ＬＥＤ回路の前記回路ユニットの数と同数または同数より１小さい数に設定されていることを特徴とする。
【００２９】
上記特徴のＬＥＤ駆動回路によれば、上記何れかの特徴のパルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力して前記ＬＥＤ回路を時差駆動できる。この結果、ＬＥＤ駆動用のＰＷＭ信号の周波数設定の自由度を制限することなく、輝度のバラツキやちらつき、及び、コンデンサの音鳴りを抑制してＬＥＤ回路を駆動可能なＬＥＤ駆動回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るパルス信号遅延回路及びＬＥＤ駆動回路の実施形態を図面に基づいて説明する。
【００３１】
〈第１実施形態〉
図１は、本発明に係るパルス信号遅延回路の一実施形態における回路構成を示す論理回路ブロック図である。本実施形態に係るパルス信号遅延回路（以下、適宜「本遅延回路」と略称する）は、５つの回路ブロックに区分され構成されている。具体的には、図１に示すように、本遅延回路１は、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックで構成される。
【００３２】
第１パルスエッジ遅延回路１０は、入力パルス信号であるＰＷＭ信号Ｓｉｎの立ち上がりエッジを検出して、ＰＷＭ信号Ｓｉｎの１周期内に、立ち上がりエッジの検出タイミングを予め設定された遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する。第１パルスエッジ遅延回路１０は、具体的には、立ち上がりエッジ検出回路１１、ＳＲフリップフロップ１２、第１カウンタ１３、第１一致検出回路１４、第３カウンタ１５、２入力ＮＡＮＤ（否定論理積）回路１６、３つの２入力ＯＲ（論理和）回路１７〜１９を備えて構成される。立ち上がりエッジ検出回路１１は、ＰＷＭ信号Ｓｉｎを入力とし、ＰＷＭ信号Ｓｉｎの立ち上がりエッジを検出すると一定期間高レベルに遷移する正パルスを出力する。ＳＲフリップフロップ１２のセット入力端子は、立ち上がりエッジ検出回路１１の出力と接続し、リセット入力端子は、ＯＲ回路１７の出力と接続している。ＯＲ回路１７の一方入力には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路１６の一方入力は、システムクロックＣＬ０と接続し、他方入力は、ＳＲフリップフロップ１２の非反転出力と接続し、出力は第１カウンタ１３のカウントアップ入力端子と接続する。ＯＲ回路１７の一方入力は、ＳＲフリップフロップ１２の反転出力と接続し、他方入力は、第１一致検出回路１４の出力と接続し、出力は、第１カウンタ１３のリセット端子と接続する。第１一致検出回路１４は、遅延時間Δｔを表す遅延カウンタ値ＤＬＣと第１カウンタ１３の出力カウンタ値（第１カウンタ値）を比較し、一致した場合にシステムクロックＣＬ０の１周期幅の正パルス（第１一致検出パルス）を出力する。第３カウンタ１５の入力は、第１一致検出回路１４のカウントアップ入力端子と接続し、出力カウンタ値（第３カウンタ値）は、第１遅延タイミング信号Ｓｄｔ１として、遅延パルス信号生成回路３０に出力される。ここで、第３カウンタ１５の第３カウンタ値の変化タイミングが第１エッジ検出遅延タイミングとして、遅延パルス信号生成回路３０に伝達される。尚、ＯＲ回路１７、１８の各他方入力は、後述する遅延パルス信号生成回路３０の（ｎ＋１）番目の第３一致検出回路３２ｎ＋１の出力と接続している。
【００３３】
第１カウンタ１３の第１カウンタ値と遅延カウンタ値ＤＬＣは、同じビット幅（ｍビット）であり、後述するように、そのビット幅は本遅延回路１の用途に応じて設定される。また、第３カウンタ１５の第３カウンタ値のビット幅（ｋビット）は、第３カウンタ値の最大値２ｋが所定の遅延回数（ｎ回）以上となる最小の値に設定される。
【００３４】
パワーオンリセット信号Ｓｐｏｒはパワーオンリセット期間中に高レベルとなる信号で、パワーオンリセット信号Ｓｐｏｒが入力する各回路では、パワーオンリセット信号Ｓｐｏｒが高レベルから低レベルに遷移するとパワーオンリセットが解除され、夫々の正規の動作が開始する。
【００３５】
第２パルスエッジ遅延回路２０は、入力パルス信号であるＰＷＭ信号Ｓｉｎの立下りエッジを検出して、ＰＷＭ信号Ｓｉｎの１周期内に、立下りエッジの検出タイミングを予め設定された遅延時間Δｔずつ所定の遅延回数（ｎ回）遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する。第２パルスエッジ遅延回路２０は、具体的には、立下りエッジ検出回路２１、ＳＲフリップフロップ２２、第２カウンタ２３、第２一致検出回路２４、第４カウンタ２５、２入力ＮＡＮＤ回路２６、３つの２入力ＯＲ回路２７〜２９を備えて構成される。図１に示すように、第２パルスエッジ遅延回路２０の回路構成は、立ち上がりエッジ検出回路１１が立下りエッジ検出回路２１に代っているだけで、基本的には、第１パルスエッジ遅延回路１０の回路構成と同じである。立下りエッジ検出回路２１は、ＰＷＭ信号Ｓｉｎを入力とし、ＰＷＭ信号Ｓｉｎの立下りエッジを検出すると一定期間高レベルに遷移する正パルスを出力する。ＳＲフリップフロップ２２のセット入力端子は、立下りエッジ検出回路２１の出力と接続し、リセット入力端子は、ＯＲ回路２７の出力と接続している。ＯＲ回路２７の一方入力には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路２６の一方入力は、システムクロックＣＬ０と接続し、他方入力は、ＳＲフリップフロップ２２の非反転出力と接続し、出力は第２カウンタ２３のカウントアップ入力端子と接続する。ＯＲ回路２７の一方入力は、ＳＲフリップフロップ２２の反転出力と接続し、他方入力は、第２一致検出回路２４の出力と接続し、出力は、第２カウンタ２３のリセット端子と接続する。第２一致検出回路２４は、遅延カウンタ値ＤＬＣと第２カウンタ２３の出力カウンタ値（第２カウンタ値）を比較し、一致した場合にシステムクロックＣＬ０の１周期幅の正パルス（第２一致検出パルス）を出力する。第４カウンタ２５の入力は、第２一致検出回路２４のカウントアップ入力端子と接続し、出力カウンタ値（第４カウンタ値）は、第２遅延タイミング信号Ｓｄｔ２として、遅延パルス信号生成回路３０に出力される。ここで、第４カウンタ２５の第４カウンタ値の変化タイミングが第２エッジ検出遅延タイミングとして、遅延パルス信号生成回路３０に伝達される。尚、ＯＲ回路２７、２８の各他方入力は、後述する遅延パルス信号生成回路３０の（ｎ＋１）番目の第４一致検出回路３３ｎ＋１の出力と接続している。
【００３６】
第２カウンタ２３の第２カウンタ値と遅延カウンタ値ＤＬＣは、同じビット幅（ｍビット）であり、後述するように、そのビット幅は本遅延回路１の用途に応じて設定される。また、第４カウンタ２５の第４カウンタ値のビット幅（ｋビット）は、第３カウンタ１５の第３カウンタ値と同じく、第４カウンタ値の最大値２ｋが所定の遅延回数（ｎ回）以上となる最小の値に設定される。
【００３７】
第１パルスエッジ遅延回路１０の立ち上がりエッジ検出回路１１と、第２パルスエッジ遅延回路２０の立下りエッジ検出回路２１は、一部の回路を共通化して構成することができ、例えば、図２に示すような、遅延回路１１ａを共用する回路構成が可能である。ここで、遅延回路１１ａは、例えば、インバータの縦列回路やＲＣ遅延回路等の既知の回路構成が利用できる。
【００３８】
遅延パルス信号生成回路３０は、第１遅延タイミング信号Ｓｄｔ１と第２遅延タイミング信号Ｓｄｔ２から、同じ回数遅延した第１エッジ検出遅延タイミングと第２エッジ検出遅延タイミングの組み合わせ毎に、第１エッジ検出遅延タイミングで立ち上がり、第２エッジ検出遅延タイミングで立ち下がるｎ通りの遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを、各別に生成して出力する。遅延パルス信号生成回路３０は、具体的には、１つの遅延パルス信号Ｓｄｐｉ（ｉ＝１〜ｎ）を生成する遅延パルス信号生成ユニット３１ｉ（ｉ＝１〜ｎ）を所定の遅延回数（ｎ）と同数備えて構成される。
【００３９】
各遅延パルス信号生成ユニット３１ｉは、夫々の順序（ｉ）に対応する２進化コードである個別カウンタ値ＮＣｉを有し、第１遅延タイミング信号Ｓｄｔ１である第３カウンタ１５の第３カウンタ値と個別カウンタ値ＮＣｉを比較して、両カウンタ値が一致している期間中、正パルスを出力する第３一致検出回路３２ｉと、第２遅延タイミング信号Ｓｄｔ２である第４カウンタ２５の第４カウンタ値と個別カウンタ値ＮＣｉを比較して、両カウンタ値が一致している期間中、正パルスを出力する第４一致検出回路３３ｉと、一方入力にパワーオンリセット信号Ｓｐｏｒが入力し、他方入力に第４一致検出回路３３ｉの出力が接続するＯＲ回路３４ｉと、セット入力端子に第３一致検出回路３２ｉの出力が接続し、リセット入力端子にＯＲ回路３４ｉの出力が接続するＳＲフリップフロップ３５ｉを備えて構成される。
【００４０】
遅延パルス信号生成回路３０は、各遅延パルス信号生成ユニット３１ｉ（ｉ＝１〜ｎ）の他に、（ｎ＋１）番目の第３一致検出回路３２ｎ＋１と、（ｎ＋１）番目の第４一致検出回路３３ｎ＋１を備えている。
【００４１】
遅延カウンタ値生成回路４０は、遅延カウンタ値ＤＬＣを生成し、少なくとも第１パルスエッジ遅延回路１０と第２パルスエッジ遅延回路２０の動作中、遅延カウンタ値ＤＬＣを保持するとともに、第１パルスエッジ遅延回路１０と第２パルスエッジ遅延回路２０に対して安定的に出力する。遅延カウンタ値ＤＬＣは、遅延カウンタ値生成回路４０において、遅延時間Δｔを、システムクロックＣＬ０の１周期を単位時間として量子化した２進化コードとして生成される。遅延カウンタ値生成回路４０は、図１に示すように、システムクロックＣＬ０のクロック周期でカウント動作する第５カウンタ４１、システムクロックＣＬ０とは別周期で発振する第２クロックＣＬ１のクロック周期でカウント動作する第６カウンタ４２、ＳＲラッチ回路４３、及び、２入力ＮＡＮＤ回路４４を備えて構成される。
【００４２】
第５カウンタ４１のカウントアップ入力端子には、システムクロックＣＬ０が入力し、リセット端子には、パワーオンリセット信号Ｓｐｏｒが入力する。第５カウンタ４１のカウンタ出力の内のＭＳＢ出力（最上位ビット）が、ＳＲラッチ回路４３のセット入力端子と接続し、ＳＲラッチ回路４３のリセット入力端子には、パワーオンリセット信号Ｓｐｏｒが入力する。ＮＡＮＤ回路４４の一方入力には、ＳＲラッチ回路４３の反転出力端子が接続し、他方入力には、第２クロックＣＬ１が入力する。第６カウンタ４２のカウントアップ入力端子には、ＮＡＮＤ回路４４の出力が接続し、リセット端子には、パワーオンリセット信号Ｓｐｏｒが入力し、カウント動作の停止したカウンタ出力から、遅延カウンタ値ＤＬＣが出力される。
【００４３】
以上の回路構成によって、パワーオンリセット解除後より、第５カウンタ４１が、システムクロックＣＬ０のクロック周期でカウントアップ動作を開始する。ＮＡＮＤ回路４４の一方入力がパワーオンリセット解除直後は高レベルであるので、ＮＡＮＤ回路４４の出力が、第２クロックＣＬ１のクロック周期でクロック動作するため、第６カウンタ４２も、第２クロックＣＬ１のクロック周期でカウントアップ動作を開始する。第５カウンタ４１のＭＳＢ出力が“０”から“１”に遷移すると、ＳＲラッチ回路４３がセットされ、ＳＲラッチ回路４３の反転出力が“１”から“０”に遷移する。これにより、ＮＡＮＤ回路４４の出力は、第２クロックＣＬ１のクロック周期でのクロック動作を停止するため、第６カウンタ４２のカウントアップ動作が停止し、その時点でのカウンタ値が、遅延カウンタ値ＤＬＣとして第６カウンタ４２内で保持され、第６カウンタ４２から出力される。第６カウンタ４２から出力される遅延カウンタ値ＤＬＣは、パワーオン状態が維持されている期間（システムリセットされるまでの期間）を通して保持され、次のパワーオンリセット解除後またはシステムリセット解除後に再度同じ動作が繰り返される。尚、第６カウンタ４２がカウントアップ動作を開始して停止するまでの期間は、遅延時間Δｔではない。
【００４４】
クロック発生回路５０は、システムクロックＣＬ０を発生するシステムクロック発生回路５１と、第２クロックＣＬ１を発生する第２クロック発生回路５２を備えて構成される。本実施形態では、システムクロック発生回路５１と第２クロック発生回路５２は、夫々、発振周波数調整用の外付けの抵抗５３、５４を備える。尚、システムクロック発生回路５１と第２クロック発生回路５２は、既知の種々の回路構成を採用することができるので、ここでは、詳細な回路構成の説明は、本発明の本旨ではないので省略する。
【００４５】
遅延カウンタ値生成回路４０の第６カウンタ４２から出力される遅延カウンタ値ＤＬＣは、システムクロックＣＬ０と第２クロックＣＬ１の周波数の差（或いは比）で決定されるので、システムクロックＣＬ０に対して、第２クロックＣＬ１の周波数（または周期）を調整することで、遅延カウンタ値ＤＬＣを外部から変更することが可能となる。本実施形態では、外付けの抵抗５４の抵抗値を調整或いは適正に設定することで、システムクロックＣＬ０に対して、第２クロックＣＬ１の周波数（または周期）を調整できる。
【００４６】
本実施形態では、本遅延回路１内に遅延カウンタ値生成回路４０とクロック発生回路５０を備える構成としたが、当該回路４０、５０は、必ずしも、本遅延回路１内に設ける必要はなく、システムクロックＣＬ０と遅延カウンタ値ＤＬＣを、マイクロプロセッサ等の外部装置から本遅延回路１に供給するようにしても良い。尚、遅延カウンタ値ＤＬＣを外部装置から本遅延回路１に供給する場合は、システム起動中において、遅延カウンタ値ＤＬＣを途中で変更することも可能であり、斯かる変更が必要な用途には好適である。
【００４７】
次に、本遅延回路１の主要部である第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、及び、遅延パルス信号生成回路３０のパワーオンリセット解除後の動作について、図１、図３、及び、図４を参照して説明する。図３は、第１パルスエッジ遅延回路１０の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図である。図４は、第１パルスエッジ遅延回路１０と遅延パルス信号生成回路３０の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図である。遅延パルス信号生成回路３０尚、入力パルス信号であるＰＷＭ信号Ｓｉｎは、遅延カウンタ値ＤＬＣが第６カウンタ４２に保持され出力された状態において、本遅延回路１に入力される場合を想定する。
【００４８】
先ず、第１パルスエッジ遅延回路１０の回路動作について説明する。後述するように、ＰＷＭ信号Ｓｉｎの１周期前の動作では、遅延パルス信号生成回路３０の（ｎ＋１）番目の第３一致検出回路３２ｎ＋１の出力は、前回の動作終了直前に正パルスを出力した後に低レベルに復帰しているので、パワーオンリセット解除後のＯＲ回路１７の出力は、正パルスが出力された後、低レベルとなっている。つまり、ＳＲフリップフロップ１２はリセット状態で待機している。図３に示すように、この状態で、ＰＷＭ信号Ｓｉｎが立ち上がると（時刻ｔ１）、立ち上がりエッジ検出回路１１が立ち上がりエッジ検出パルスＰＲＥＤを出力し、ＳＲフリップフロップ１２がセットされ、ＳＲフリップフロップ１２の非反転出力であるＳＲラッチ出力ＰＳＲが高レベルに遷移し、反転出力（不図示）が低レベルに遷移する。この結果、第１カウンタ１３のリセットが解除され、ＮＡＮＤ回路１６の出力ＰＮＡＮＤが、システムクロックＣＬ０の反転クロックを出力し、第１カウンタ１３がカウントアップ動作を開始する。第１カウンタ１３の第１カウンタ値（図３中のＣＡ１〜ＣＡｍ）と遅延カウンタ値ＤＬＣ（ｍビット）が一致すると（時刻ｔ２）、第１一致検出回路１４が第１一致検出パルスＰ１ＭＡＴＣＨを出力する。第１一致検出パルスＰ１ＭＡＴＣＨが出力されると、第１カウンタ１３が一端リセットされ、引き続き、システムクロックＣＬ０の反転クロックでカウントアップ動作を繰り返す。従って、第１一致検出回路１４は、図４に示すように、第１カウンタ１３のカウントアップ動作開始から第１カウンタ値が遅延カウンタ値ＤＬＣと一致するまでの遅延時間Δｔの周期で、第１一致検出パルスＰ１ＭＡＴＣＨを繰り返し出力する。第１一致検出パルスＰ１ＭＡＴＣＨの出力タイミングは、第１エッジ検出遅延タイミングに相当する。
【００４９】
第２パルスエッジ遅延回路２０の動作も、第１パルスエッジ遅延回路１０と同じ回路構成であるので、第２一致検出回路２４は、図４に示すように、第２カウンタ２３のカウントアップ動作開始から第２カウンタ値が遅延カウンタ値ＤＬＣと一致するまでの遅延時間Δｔの周期で、第２一致検出パルスＰ２ＭＡＴＣＨを繰り返し出力する。第２一致検出パルスＰ２ＭＡＴＣＨの出力タイミングは、第２エッジ検出遅延タイミングに相当する。
【００５０】
ＰＷＭ信号Ｓｉｎの１周期前の動作終了後またはパワーオンリセット解除後は、第３カウンタ１５は、ＳＲフリップフロップ１２と同様にリセット状態で待機している。この状態で、図４に示すように、第１一致検出パルスＰ１ＭＡＴＣＨが、遅延時間Δｔの周期で、第３カウンタ１５のカウントアップ入力端子に入力すると、第３カウンタ１５は第３カウンタ値（図４中のＣＢ１〜ＣＢｋ）を１ずつカウントアップする。
【００５１】
第２パルスエッジ遅延回路２０の第４カウンタ２５についても、第１パルスエッジ遅延回路１０の第３カウンタ１５と同様に、ＰＷＭ信号Ｓｉｎの１周期前の動作終了後またはパワーオンリセット解除後は、リセット状態で待機している。この状態で、図４に示すように、第２一致検出パルスＰ２ＭＡＴＣＨが、遅延時間Δｔの周期で、第４カウンタ２５のカウントアップ入力端子に入力すると、第４カウンタ２５は第４カウンタ値（図４中のＣＤ１〜ＣＤｋ）を１ずつカウントアップする。
【００５２】
遅延パルス信号生成回路３０は、図４に示すように、各遅延パルス信号生成ユニット３１ｉが、第３カウンタ１５の第３カウンタ値（ＣＢ１〜ＣＢｋ）と第４カウンタ２５は第４カウンタ値（ＣＤ１〜ＣＤｋ）に応じて、遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを、各別に生成して出力する。具体的には、各遅延パルス信号生成ユニット３１ｉが、第３カウンタ値（ＣＢ１〜ＣＢｋ）が自己の個別カウンタ値ＮＣｉ（ｉ＝１〜ｎ）と一致すると、遅延パルス信号Ｓｄｐｉの信号レベルを立ち上げ、第４カウンタ値（ＣＤ１〜ＣＤｋ）が自己の個別カウンタ値ＮＣｉと一致すると、遅延パルス信号Ｓｄｐｉの信号レベルを立ち下げる。これにより、各遅延パルス信号生成ユニット３１ｉは、立ち上がりエッジから立下りエッジまでのパルス幅（Ｗｐ）が相互に等しく、同じ遅延時間Δｔで遅延するｎ個の遅延パルス信号Ｓｄｐ１〜Ｓｄｐｎを出力することになる。
【００５３】
第３カウンタ値（ＣＢ１〜ＣＢｋ）がｎ番目の個別カウンタ値ＮＣｎより１大きい値（１０進数では（ｎ＋１））になると、（ｎ＋１）番目の第３一致検出回路３２ｎ＋１が、第１リセットパルスＰ１ＲＳＴを出力し、第１パルスエッジ遅延回路１０のＳＲフリップフロップ１２と第３カウンタ１５がリセットされ、これに応じて、第１カウンタ１３もリセットされ、第１パルスエッジ遅延回路１０は、次の周期のＰＷＭ信号Ｓｉｎの立ち上がりエッジの検出に備える。また、第４カウンタ値（ＣＤ１〜ＣＤｋ）がｎ番目の個別カウンタ値ＮＣｎより１大きい値（１０進数では（ｎ＋１））になると、（ｎ＋１）番目の第４一致検出回路３３ｎ＋１が、第２リセットパルスＰ２ＲＳＴを出力し、第２パルスエッジ遅延回路２０のＳＲフリップフロップ２２と第４カウンタ２５がリセットされ、これに応じて、第２カウンタ２３もリセットされ、第２パルスエッジ遅延回路２０は、次の周期のＰＷＭ信号Ｓｉｎの立下りエッジの検出に備える。
【００５４】
〈第２実施形態〉
次に、本発明に係るＬＥＤ駆動回路の一実施形態について説明する。本実施形態に係るＬＥＤ駆動回路（以下、適宜「本駆動回路」と略称する）は、第１実施形態に係る本遅延回路１を用いて構成される。従って、その回路構成は、図１に示す本遅延回路１と同じであり、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックで構成される。但し、本駆動回路２は、図５に示すように、複数のＬＥＤ６１を同方向に直列に接続したＬＥＤ直列回路６２と駆動トランジスタ６３を直列に接続してなる回路ユニット６４（６４１〜６４ｎ）を複数（ｎ個）並列に接続して構成されるＬＥＤ回路６０を駆動するためのＬＥＤ駆動回路であるので、ＬＥＤ回路６０の具体的な回路構成（回路ユニット６４の個数等）、駆動用のＰＷＭ信号Ｓｉｎの特性、システムクロックＣＬ０の周波数等に応じて、第１パルスエッジ遅延回路１０の第１カウンタ１３の第１カウンタ値、第２パルスエッジ遅延回路２０の第２カウンタ２３の第２カウンタ値、及び、遅延カウンタ値ＤＬＣの各ビット幅（ｍビット）が決定される。また、第１パルスエッジ遅延回路１０の第３カウンタ１５の第３カウンタ値、及び、第２パルスエッジ遅延回路２０の第４カウンタ２５の第４カウンタ値の各ビット幅（ｋビット）は、回路ユニット６４の個数（ｎ）に基づいて決定される。尚、本実施形態では、回路ユニット６４の個数と所定の遅延回数（ｎ回）は同数に設定されている。
【００５５】
ＬＥＤ回路６０は、図８に示すＬＥＤ回路６０と同じであり、同図の構成と同様に、昇圧回路７０からの出力電圧Ｖｏｕｔ（駆動電圧に相当）は、ＬＥＤ回路６０の各ＬＥＤ直列回路６２のアノード側に供給される。昇圧回路７０は、外部の電源電圧Ｖｃｃからコイル７１を介して供給される入力電流を、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチングトランジスタ７２と抵抗７３を通してスイッチングすることで、電源電圧Ｖｃｃを昇圧し、昇圧された電圧を、ショットキーバリアダイオード７４を介して平滑コンデンサ７５に充電して平滑するＤＣ／ＤＣコンバータ回路である。スイッチングトランジスタ７２のオンオフは、スイッチング制御回路７８が、平滑コンデンサ７５で平滑された出力電圧Ｖｏｕｔを抵抗７６，７７で分圧した電圧をモニターして、出力電圧Ｖｏｕｔが所望の電圧値となるように制御される。
【００５６】
ここで、回路ユニット６４の個数を６（ｎ＝６）、ＰＷＭ信号Ｓｉｎの周波数を２００Ｈｚ〜４００Ｈｚ（周期は２．５ｍｓ〜５．０ｍｓ）の範囲内、システムクロックＣＬ０の周波数を２００ｋＨｚ〜２ＭＨｚ（周期は０．５μｓ〜５μｓ）の範囲内を想定すると、遅延カウンタ値ＤＬＣ等の各ビット幅（ｍビット）は、ＰＷＭ信号Ｓｉｎの最大周期（５．０ｍｓ）を、最高周波数のシステムクロックＣＬ０の最小周期（０．５μｓ）で除した値を、更に、回路ユニット６４の個数（ｎ＝６）で除した値以上のビット数が必要である。従って、遅延カウンタ値ＤＬＣ等の各ビット幅は１１ビットとする。また、第３カウンタ値及び第４カウンタ値の各ビット幅（ｋビット）は、３ビットで十分である。
【００５７】
従って、上記実施例の場合、遅延パルス信号生成回路３０からは６つの遅延パルス信号Ｓｄｐ１〜Ｓｄｐ６を出力する。各遅延パルス信号Ｓｄｐ１〜Ｓｄｐ６は、夫々、ＬＥＤ回路６０の対応する各回路ユニット６４１〜６４６の駆動トランジスタ６３のゲートに入力される。
【００５８】
図６に、本駆動回路２で、ＬＥＤ回路６０を時差駆動した場合の、昇圧回路７０から出力される出力電圧Ｖｏｕｔの変動の様子を、図６に模式的に示す。
【００５９】
〈別実施形態〉
次に、本遅延回路１及び本駆動回路２の別実施形態について説明する。
【００６０】
〈１〉上記第１実施形態では、本遅延回路１は、図１に示すような、第１パルスエッジ遅延回路１０、第２パルスエッジ遅延回路２０、遅延パルス信号生成回路３０、遅延カウンタ値生成回路４０、及び、クロック発生回路５０の５つの回路ブロックを備えて構成されていたが、各回路１０、２０、３０、４０、５０の回路構成は、図１に具体的に例示した回路構成に限定されるものではない。
【００６１】
第１及第２パルスエッジ遅延回路１０、２０については、例えば、第３カウンタ１５と第４カウンタ２５を設けずに、第１一致検出回路１４の第１一致検出パルスＰ１ＭＡＴＣＨを第１遅延タイミング信号Ｓｄｔ１として出力し、第２一致検出回路２４の第２一致検出パルスＰ２ＭＡＴＣＨを第２遅延タイミング信号Ｓｄｔ２として出力しても構わない。但し、この場合は、遅延パルス信号生成回路３０の各遅延パルス信号生成ユニット３１ｉの回路構成を変更して、ｉ番目の遅延パルス信号生成ユニット３１ｉが、第１一致検出パルスＰ１ＭＡＴＣＨと第２一致検出パルスＰ２ＭＡＴＣＨのｉ番目の正パルスだけを選択的に検出可能な回路構成とする必要がある。例えば、第３一致検出回路３２ｉに代えて、第１一致検出パルスＰ１ＭＡＴＣＨのｉ番目のパルスを選択的に転送する転送ゲートを設けて、当該転送ゲートを通過したｉ番目のパルスでＳＲフリップフロップ３５ｉをセットするとともに、当該ｉ番目のパルスが低レベルに遷移した後、当該転送ゲートをオフして、ＳＲフリップフロップ３５ｉのセット入力端子レベルを低レベルに保持し、次段の第３一致検出回路３２ｉ＋１に代わる転送ゲートをオンする構成とし、同様に、第４一致検出回路３３ｉに代えて、第２一致検出パルスＰ２ＭＡＴＣＨのｉ番目のパルスを選択的に転送する転送ゲートを設けて、当該転送ゲートを通過したｉ番目のパルスをＯＲ回路３４ｉに入力してＳＲフリップフロップ３５ｉをリセットするとともに、当該ｉ番目のパルスが低レベルに遷移した後、当該低レベルを保持し、次段の第４一致検出回路３３ｉ＋１に代わる転送ゲートをオンする構成とすることで、斯かる回路構成が実現できる。
【００６２】
また、遅延カウンタ値生成回路４０については、上記第１実施形態では、第５カウンタ４１のカウンタ出力の内のＭＳＢ出力をＳＲラッチ回路４３のセット入力端子に接続したが、ＭＳＢ出力だけでなく、カウンタ出力のＭＳＢ以外のビットとＭＳＢとの論理積出力を、ＳＲラッチ回路４３のセット入力端子に接続するようにしても構わない。
【００６３】
更に、遅延カウンタ値生成回路４０に、例えば、ＳＲラッチ回路４３を設けず、２入力ＮＡＮＤ回路４４を２入力ＯＲ回路に代えて、第５カウンタ４１のカウンタ出力の内のＭＳＢ出力（最上位ビット）を２入力ＯＲ回路の一方入力に接続し、第２クロックＣＬ１を２入力ＯＲ回路の他方入力に入力し、２入力ＯＲ回路の出力を第６カウンタ４２のカウントアップ入力端子に接続するようにしても良い。
【００６４】
更に、遅延カウンタ値生成回路４０を、第５カウンタ４１及び第６カウンタ４２を使用せずに、遅延カウンタ値ＤＬＣを、例えば、ｍビットの不揮発性レジスタ等に直接記憶するようにしても構わない。尚、不揮発性レジスタは、例えば、フューズ回路等で構成し、本遅延回路１の製造時に、当該フューズを選択的に切断して、遅延カウンタ値ＤＬＣをプログラムするようにしても構わない。
【００６５】
〈２〉上記第２実施形態では、ＬＥＤ回路６０の回路ユニット６４の個数と本駆動回路２の所定の遅延回数とを同数に設定したが、本駆動回路２の所定の遅延回数を、回路ユニット６４の個数より１少ない値としても構わない。この場合、上記第２実施形態の実施例と同じく、回路ユニット６４の個数を６（ｎ＝６）、ＰＷＭ信号Ｓｉｎの周波数を２００Ｈｚ〜４００Ｈｚ（周期は２．５ｍｓ〜５．０ｍｓ）の範囲内、システムクロックＣＬ０の周波数を２００ｋＨｚ〜２ＭＨｚ（周期は０．５μｓ〜５μｓ）の範囲内を想定した場合、図７に示すように、所定の遅延回数を５回とし、遅延パルス信号生成回路３０からは５つの遅延パルス信号Ｓｄｐ１〜Ｓｄｐ５を出力する。そして、各遅延パルス信号Ｓｄｐ１〜Ｓｄｐ５を、夫々、ＬＥＤ回路６０の各回路ユニット６４２〜６４６の駆動トランジスタ６３のゲートに入力し、ＰＷＭ信号Ｓｉｎを、回路ユニット６４１の駆動トランジスタ６３のゲートに入力する。
【産業上の利用可能性】
【００６６】
本発明は、ＬＥＤ駆動回路等に応用可能な、入力パルス信号を所定の遅延時間ずつ遅延して複製した遅延パルス信号を生成するパルス信号遅延回路、及び、それを使用したＬＥＤ駆動回路に利用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るパルス信号遅延回路の一実施形態における回路構成を示す論理回路ブロック図
【図２】図１に示すパルス信号遅延回路の立ち上がりエッジ検出回路と立下りエッジ検出回路の一回路構成例を示す論理回路ブロック図
【図３】図１に示すパルス信号遅延回路の第１パルスエッジ遅延回路の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図
【図４】図１に示すパルス信号遅延回路の第１パルスエッジ遅延回路と遅延パルス信号生成回路の動作に関連する各種入力信号及び内部ノードの信号波形を示すタイミング図
【図５】本発明に係るＬＥＤ駆動回路をＬＥＤ回路の時差駆動に適用する場合のシステム構成例を示す回路ブロック図
【図６】本発明に係るＬＥＤ駆動回路でＬＥＤ回路を時差駆動した場合の昇圧回路の出力電圧変動を示す電圧波形図
【図７】本発明に係るＬＥＤ駆動回路をＬＥＤ回路の時差駆動に適用する場合の他のシステム構成例を示す回路ブロック図
【図８】ＬＥＤ回路を単一の駆動信号で駆動する従来の回路構成例を示す回路図
【図９】図８に示す回路構成における昇圧回路の出力電圧変動を示す電圧波形図
【図１０】図８に示すＬＥＤ回路を時差駆動する他の回路構成例を示す回路図
【符号の説明】
【００６８】
１： 本発明に係るパルス信号遅延回路
２： 本発明に係るＬＥＤ駆動回路
１０： 第１パルスエッジ遅延回路
１１： 立ち上がりエッジ検出回路
１１ａ： 遅延回路
１２： ＳＲフリップフロップ
１３： 第１カウンタ
１４： 第１一致検出回路
１５： 第３カウンタ
１６： ２入力ＮＡＮＤ回路
１７〜１９： ２入力ＯＲ回路
２０： 第２パルスエッジ遅延回路
２１： 立下りエッジ検出回路
２２： ＳＲフリップフロップ
２３： 第２カウンタ
２４： 第２一致検出回路
２５： 第４カウンタ
２６： ２入力ＮＡＮＤ回路
２７〜２９： ２入力ＯＲ回路
３０： 遅延パルス信号生成回路
３１１〜３１ｎ： 遅延パルス信号生成ユニット
３２１〜３２ｎ＋１： 第３一致検出回路
３３１〜３３ｎ＋１： 第４一致検出回路
３４１〜３４ｎ： ＯＲ回路
３５１〜３５ｎ： ＳＲフリップフロップ
４０： 遅延カウンタ値生成回路
４１： 第５カウンタ
４２： 第６カウンタ
４３： ＳＲラッチ回路
４４： ２入力ＮＡＮＤ
５０： クロック発生回路
５１： システムクロック発生回路
５２： 第２クロック発生回路
５３、５４： 抵抗
６０： ＬＥＤ回路
６１： ＬＥＤ
６２： ＬＥＤ直列回路
６３： 駆動トランジスタ
６４： 回路ユニット
７０： 昇圧回路
７１： コイル
７２： スイッチングトランジスタ
７３、７６、７７： 抵抗
７４： ショットキーバリアダイオード
７５： 平滑コンデンサ
７８： スイッチング制御回路
７９： 遅延回路
ＣＡ１〜ＣＡｍ： 第１カウンタの第１カウンタ値
ＣＢ１〜ＣＢｋ： 第３カウンタの第３カウンタ値
ＣＤ１〜ＣＤｋ： 第４カウンタの第４カウンタ値
ＣＬ０： システムクロック
ＣＬ１： 第２クロック
ＤＬＣ： 遅延カウンタ値
Ｐ１ＭＡＴＣＨ： 第１一致検出パルス
Ｐ２ＭＡＴＣＨ： 第２一致検出パルス
Ｐ１ＲＳＴ： 第１リセットパルス
Ｐ２ＲＳＴ： 第２リセットパルス
ＰＲＥＤ： 立ち上がりエッジ検出パルス
ＰＦＥＤ： 立下りエッジ検出パルス
ＰＮＡＮＤ： 第１カウンタのカウントアップ入力
ＰＳＲ： ＳＲラッチ出力
Ｓｄｐ１〜Ｓｄｐｎ： 遅延パルス信号
Ｓｄｔ１： 第１遅延タイミング信号
Ｓｄｔ２： 第２遅延タイミング信号
Ｓｉｎ： ＰＷＭ信号
Ｓｐｏｒ： パワーオンリセット信号
Ｖｃｃ： 電源電圧
Ｖｏｕｔ： 昇圧回路の出力電圧
【特許請求の範囲】
【請求項１】
入力パルス信号の立ち上がりエッジを検出して、前記入力パルス信号の１周期内に、前記立ち上がりエッジの検出タイミングを予め設定された遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号を生成する第１パルスエッジ遅延回路と、
前記入力パルス信号の立下りエッジを検出して、前記入力パルス信号の１周期内に、前記立下りエッジの検出タイミングを前記遅延時間ずつ前記遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号を生成する第２パルスエッジ遅延回路と、
前記第１遅延タイミング信号と前記第２遅延タイミング信号から、同じ回数遅延した前記第１エッジ検出遅延タイミングと前記第２エッジ検出遅延タイミングの組み合わせ毎に、前記第１エッジ検出遅延タイミングで立ち上がり、前記第２エッジ検出遅延タイミングで立ち下がる遅延パルス信号を、前記所定の遅延回数と同数、各別に生成して出力する遅延パルス信号生成回路と、
を備えることを特徴とするパルス信号遅延回路。
【請求項２】
前記第１パルスエッジ遅延回路は、前記立ち上がりエッジの検出後にシステムクロックのクロック周期でカウント動作を開始する第１カウンタを備え、前記遅延時間を前記システムクロックの１周期を単位時間とする複数ビットの遅延カウンタ値として受け付け、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎に、前記第１エッジ検出遅延タイミングを発生するとともに、前記第１カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返し、
前記第２パルスエッジ遅延回路は、前記立下りエッジの検出後に前記システムクロックのクロック周期でカウント動作を開始する第２カウンタを備え、前記遅延時間を前記遅延カウンタ値として受け付け、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎に、前記第２エッジ検出遅延タイミングを発生するとともに、前記第２カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返すことを特徴とする請求項１に記載のパルス信号遅延回路。
【請求項３】
前記第１パルスエッジ遅延回路は、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第３カウンタを備え、前記第３カウンタのカウンタ値の変化タイミングを前記第１エッジ検出遅延タイミングとし、前記第３カウンタのカウンタ出力を前記第１遅延タイミング信号として出力し、
前記第２パルスエッジ遅延回路は、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第４カウンタを備え、前記第４カウンタのカウンタ値の変化タイミングを前記第２エッジ検出遅延タイミングとし、前記第４カウンタのカウンタ出力を前記第２遅延タイミング信号として出力することを特徴とする請求項２に記載のパルス信号遅延回路。
【請求項４】
前記遅延パルス信号生成回路は、１つの前記遅延パルス信号を生成する遅延パルス信号生成ユニットを前記所定の遅延回数と同数備え、
前記各遅延パルス信号生成ユニットは、夫々、１から前記所定の遅延回数までの自然数に各別に対応する個別カウンタ値を備え、前記第３カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでセットし、前記第４カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでリセットするフリップフロップを備え、前記フリップフロップの出力を、前記個別カウンタ値に対応する１つの前記遅延パルス信号として出力することを特徴とする請求項３に記載のパルス信号遅延回路。
【請求項５】
前記遅延カウンタ値を生成し、少なくとも前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路の動作中、前記遅延カウンタ値を保持する遅延カウンタ値生成回路を備えることを特徴とする請求項２〜４の何れか１項に記載のパルス信号遅延回路。
【請求項６】
前記遅延カウンタ値生成回路は、前記システムクロックのクロック周期でカウント動作する第５カウンタと、前記システムクロックとは異なる別クロック周期でカウント動作する第６カウンタを備え、
前記第６カウンタは、パワーオンリセット解除後に、前記別クロック周期でのカウント動作を開始し、前記第５カウンタのカウンタ値が所定値となったタイミングで当該カウント動作を停止して、停止時のカウンタ値を前記遅延カウンタ値として、パワーオン期間中保持することを特徴とする請求項５に記載のパルス信号遅延回路。
【請求項７】
複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路と前記ＬＥＤ直列回路を駆動する駆動トランジスタを直列に接続してなる回路ユニットを複数並列に接続し、前記各回路ユニットの一端が所定の駆動電圧に接続されたＬＥＤ回路を駆動するＬＥＤ駆動回路であって、
請求項１〜６の何れか１項に記載のパルス信号遅延回路を備え、
前記パルス信号遅延回路の前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路が、前記入力パルス信号として、前記ＬＥＤ回路を駆動制御するパルス幅変調信号を受け付け、
前記パルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力し、
前記パルス信号遅延回路の前記所定の遅延回数が、前記ＬＥＤ回路の前記回路ユニットの数と同数または同数より１小さい数に設定されていることを特徴とするＬＥＤ駆動回路。
【請求項１】
入力パルス信号の立ち上がりエッジを検出して、前記入力パルス信号の１周期内に、前記立ち上がりエッジの検出タイミングを予め設定された遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号を生成する第１パルスエッジ遅延回路と、
前記入力パルス信号の立下りエッジを検出して、前記入力パルス信号の１周期内に、前記立下りエッジの検出タイミングを前記遅延時間ずつ前記遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号を生成する第２パルスエッジ遅延回路と、
前記第１遅延タイミング信号と前記第２遅延タイミング信号から、同じ回数遅延した前記第１エッジ検出遅延タイミングと前記第２エッジ検出遅延タイミングの組み合わせ毎に、前記第１エッジ検出遅延タイミングで立ち上がり、前記第２エッジ検出遅延タイミングで立ち下がる遅延パルス信号を、前記所定の遅延回数と同数、各別に生成して出力する遅延パルス信号生成回路と、
を備えることを特徴とするパルス信号遅延回路。
【請求項２】
前記第１パルスエッジ遅延回路は、前記立ち上がりエッジの検出後にシステムクロックのクロック周期でカウント動作を開始する第１カウンタを備え、前記遅延時間を前記システムクロックの１周期を単位時間とする複数ビットの遅延カウンタ値として受け付け、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎に、前記第１エッジ検出遅延タイミングを発生するとともに、前記第１カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返し、
前記第２パルスエッジ遅延回路は、前記立下りエッジの検出後に前記システムクロックのクロック周期でカウント動作を開始する第２カウンタを備え、前記遅延時間を前記遅延カウンタ値として受け付け、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎に、前記第２エッジ検出遅延タイミングを発生するとともに、前記第２カウンタのカウント動作をリセットして、当該カウント動作を前記所定の遅延回数分繰り返すことを特徴とする請求項１に記載のパルス信号遅延回路。
【請求項３】
前記第１パルスエッジ遅延回路は、前記第１カウンタの第１カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第３カウンタを備え、前記第３カウンタのカウンタ値の変化タイミングを前記第１エッジ検出遅延タイミングとし、前記第３カウンタのカウンタ出力を前記第１遅延タイミング信号として出力し、
前記第２パルスエッジ遅延回路は、前記第２カウンタの第２カウンタ値が前記遅延カウンタ値と一致する毎にカウントする第４カウンタを備え、前記第４カウンタのカウンタ値の変化タイミングを前記第２エッジ検出遅延タイミングとし、前記第４カウンタのカウンタ出力を前記第２遅延タイミング信号として出力することを特徴とする請求項２に記載のパルス信号遅延回路。
【請求項４】
前記遅延パルス信号生成回路は、１つの前記遅延パルス信号を生成する遅延パルス信号生成ユニットを前記所定の遅延回数と同数備え、
前記各遅延パルス信号生成ユニットは、夫々、１から前記所定の遅延回数までの自然数に各別に対応する個別カウンタ値を備え、前記第３カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでセットし、前記第４カウンタのカウンタ値が前記個別カウンタ値に一致したタイミングでリセットするフリップフロップを備え、前記フリップフロップの出力を、前記個別カウンタ値に対応する１つの前記遅延パルス信号として出力することを特徴とする請求項３に記載のパルス信号遅延回路。
【請求項５】
前記遅延カウンタ値を生成し、少なくとも前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路の動作中、前記遅延カウンタ値を保持する遅延カウンタ値生成回路を備えることを特徴とする請求項２〜４の何れか１項に記載のパルス信号遅延回路。
【請求項６】
前記遅延カウンタ値生成回路は、前記システムクロックのクロック周期でカウント動作する第５カウンタと、前記システムクロックとは異なる別クロック周期でカウント動作する第６カウンタを備え、
前記第６カウンタは、パワーオンリセット解除後に、前記別クロック周期でのカウント動作を開始し、前記第５カウンタのカウンタ値が所定値となったタイミングで当該カウント動作を停止して、停止時のカウンタ値を前記遅延カウンタ値として、パワーオン期間中保持することを特徴とする請求項５に記載のパルス信号遅延回路。
【請求項７】
複数のＬＥＤを同方向に直列に接続したＬＥＤ直列回路と前記ＬＥＤ直列回路を駆動する駆動トランジスタを直列に接続してなる回路ユニットを複数並列に接続し、前記各回路ユニットの一端が所定の駆動電圧に接続されたＬＥＤ回路を駆動するＬＥＤ駆動回路であって、
請求項１〜６の何れか１項に記載のパルス信号遅延回路を備え、
前記パルス信号遅延回路の前記第１パルスエッジ遅延回路と前記第２パルスエッジ遅延回路が、前記入力パルス信号として、前記ＬＥＤ回路を駆動制御するパルス幅変調信号を受け付け、
前記パルス信号遅延回路の前記遅延パルス信号生成回路から出力される前記所定の遅延回数と同数の前記遅延パルス信号が、前記ＬＥＤ回路の前記各回路ユニットの前記駆動トランジスタのゲートに各別に入力し、
前記パルス信号遅延回路の前記所定の遅延回数が、前記ＬＥＤ回路の前記回路ユニットの数と同数または同数より１小さい数に設定されていることを特徴とするＬＥＤ駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１５９２６５（Ｐ２００９−１５９２６５Ａ）
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００７−３３４６２３（Ｐ２００７−３３４６２３）
【出願日】平成１９年１２月２６日（２００７．１２．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成１９年１２月２６日（２００７．１２．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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