デジタル位相差検出器およびそれを備えた周波数シンセサイザ
【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第2の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第1の信号の立ち上がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および第1の信号の立ち下がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器(30)と、第1および第2の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第1および第2の位相差の差分およびエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出し、当該周期を基準にして第1および第2の信号の位相差を正規化する正規化回路(50)とを備えている。
【解決手段】デジタル位相差検出器は、第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第2の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第1の信号の立ち上がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および第1の信号の立ち下がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器(30)と、第1および第2の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第1および第2の位相差の差分およびエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出し、当該周期を基準にして第1および第2の信号の位相差を正規化する正規化回路(50)とを備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、2信号間の位相差をデジタル値に変換して出力するデジタル位相差検出器およびそれを備えた周波数シンセサイザに関する。
【背景技術】
【0002】
近年、CMOSプロセスの微細化技術の発展に伴い、アナログ回路の全部または一部をデジタル回路に置き換えることにより、低電圧駆動、特性ばらつきの低減、回路の小型化などを実現する研究が進められている。例えば、位相比較器やループフィルタなどの構成要素をすべてデジタル化した全デジタルPLL周波数シンセサイザ(all-digital PLL frequency synthesizer)がある。このシンセサイザは、アナログ電圧によって周波数制御される電圧制御発振器の代わりに、離散的な数値情報(デジタル値)によって周波数制御可能なデジタル制御発振器(DCO:Digitally Controlled Oscillator)を備え、デジタル制御発振器から出力された発振周波数信号の位相情報を数値化し、位相比較器およびループフィルタを介してデジタル制御発振器にフィードバックすることによって位相同期ループを実現している。
【0003】
さらに、全デジタルPLL周波数シンセサイザは、位相比較の精度を向上させるために、基準周波数信号および発振周波数信号の位相差を検出するデジタル位相差検出器を備えていることがある。デジタル位相差検出器は、2信号間の微小な位相差または時間差を計測するための装置として、シンセサイザ用途のみならずさまざまな技術分野に適用可能である。
【0004】
一般に、全デジタルPLL周波数シンセサイザなどで用いられるデジタル位相差検出器は、2信号間の位相差をデジタル値に変換する時間デジタル変換器(TDC:Time-to-Digital Converter)と、検出された位相差を正規化する正規化回路とからなる。時間デジタル変換器は、基準周波数信号FREFを遅延回路で累積的に遅延させて各遅延量の信号を生成し、発振周波数信号CKVの立ち上がり時の各遅延量の信号の論理レベルから、CKVの立ち上がりおよびFREFとの立ち上がりの位相差ΔtrおよびCKVの立ち下がりおよびFREFの立ち上がりの位相差Δtfを検出する。ΔtrおよびΔtfは、遅延回路における遅延素子1段当たりの遅延時間で除されて量子化された値である。正規化回路は、ΔtfおよびΔtrからCKVの周期を算出し、その周期を基準にしてFREFおよびCKVの位相差を正規化した位相差εを算出する。εの算出は次のようにして行う。すなわち、FREFの立ち上がり時にCKVがHレベルである場合(Positive Phase Error、図9(a)参照))にはε=Δtr/2(Δtf−Δtr)であり、FREFの立ち上がり時にCKVがLレベルである場合(Negative Phase Error、図9(b)参照)にはε=Δtr/2(Δtr−Δtf)である(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2002−76886号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
εはFREFおよびCKVの立ち上がり位相差がCKVの周期に対して占める割合を表したものである。すなわち、ε=FREFおよびCKVの立ち上がり位相差/CKVの周期、と定義される。従来技術では、遅延回路を構成する遅延素子の接続段数を極力少なくするために遅延回路の最大遅延量をCKVの1周期に抑えているため、ΔtfおよびΔtrからCKVのHigh期間またはLow期間を計算し、それを2倍することで便宜的にCKVの周期を計算している。しかし、この計算はCKVのデューティ比が50%であることが前提となるため、遅延回路により計算されたCKVのデューティ比が50%からずれると、εが真の値と異なる結果となる。
【0007】
また、CKVの立ち上がりおよび立ち下がりのそれぞれの伝播遅延特性には差異があるため、CKVの立ち上がりが遅延回路を伝播するときの単位遅延時間とCKVの立ち下がりが遅延回路を伝播するときの単位遅延時間とは同じにはならない。これにより、遅延回路により計算されたCKVのデューティ比が50%からずれることとなり、εが真の値と異なる結果となる。このように、従来のデジタル位相差検出器のε算出精度はあまり高くないため、PLLなどにおいて高精度な位相比較ができずに発振周波数信号におけるノイズ特性の劣化を引き起こすおそれがある。
【0008】
Positive Phase ErrorおよびNegative Phase Errorのいずれにおいてもεの算出結果を均一にしてεの精度を向上するには、CKVのHigh期間またはLow期間を2倍してCKVの周期を計算するのではなく、いずれのエラーにおいてもCKVの周期を直接検出することが有効である。すなわち、図10に示したように、CKVの1周期前の立ち上がりおよびFREFの立ち上がりの位相差Δtr2およびCKVの1周期前の立ち下がりおよびFREFの立ち上がりの位相差Δtf2を検出して、Δtr2−Δtr(ただし、Positive Phase Errorの場合)またはΔtf2−Δtf(ただし、Negative Phase Errorの場合)からCKVの周期を直接検出することが望ましい。
【0009】
しかし、CKVの周期を直接検出しようとすると、遅延回路は最大でCKVの周期の1.5倍に相当する遅延量でCKVを遅延出力できなければならない。したがって、遅延回路に必要な遅延素子の個数は1.5倍になり、回路面積および消費電力が増大する。このように、εの精度向上と回路面積および消費電力の低減とはトレードオフの関係にある。
【0010】
上記問題に鑑み、本発明は、高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供することを課題とする。また、そのようなデジタル位相差検出器を備えた周波数シンセサイザを提供することを課題とする。
【課題を解決するための手段】
【0011】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、第1および第2の信号の位相差を検出するデジタル位相差検出器であって、第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、第2の信号に同期して各遅延量の信号をラッチするフリップフロップ群と、フリップフロップ群の出力から、第1の信号の立ち上がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および第1の信号の立ち下がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、第1および第2の位相差を記憶する記憶回路と、記憶回路が記憶している過去の第1および第2の位相差の差分およびエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出し、当該周期を基準にして第1および第2の信号の位相差を正規化する正規化回路とを備えているものとする。また、基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、基準周波数信号と発振周波数信号との位相差比較器として、上記デジタル位相差検出器を備えているものとする。
【0012】
これによると、第1の信号のHigh期間およびLow期間のいずれか一方が、記憶回路が記憶している過去の第1および第2の位相差の差分から算出され、他方が、エッジ検出器が新たに検出した第1および第2の位相差の差分から算出される。したがって、遅延回路に必要とされる最大遅延を第1の信号の1周期に抑えつつ、第1の信号の1周期を直接検出したのと同等の位相差検出精度を達成することができる。
【0013】
なお、記憶回路は、第1および第2の位相差に代えて、第1および第2の位相差の差分を記憶してもよい。あるいは、記憶回路は、第1および第2の位相差に代えて、フリップフロップ群の出力を記憶してもよい。この場合、正規化回路は、記憶回路が記憶している過去のフリップフロップ群の出力から過去の前記第1および第2の位相差の差分を算出すればよい。
【0014】
好ましくは、正規化回路は、与えられたモード切り替え信号に従って、過去の第1および第2の位相差の差分とエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出する動作モードと、エッジ検出器が検出した第1および第2の位相差の差分を2倍して第1の信号の周期を算出する動作モードとが切り替わるものとする。この場合、上記周波数シンセサイザは、当該周波数シンセサイザのロック状態を検出して、デジタル位相差検出器にモード切り替えを指示するロック検出器を備えていてもよい。
【0015】
これによると、デジタル位相差検出器の動作モードを適宜切り替えることができる。したがって、例えば、第1の信号の周波数が変動しているか安定しているかに応じて、より適切な動作モードで第1および第2の信号の位相差を検出することができる。
【発明の効果】
【0016】
本発明によると、デジタル位相差検出器およびそれを備えた周波数シンセサイザについて、高精度でありながら回路規模および消費電力を小さくすることができる。
【図面の簡単な説明】
【0017】
【図1】図1は、本発明の一実施形態に係るデジタル位相差検出器の構成図である。
【図2】図2は、位相差検出に係る各種信号のタイミングチャートである。
【図3】図3は、2信号間の各種位相差を示すタイミングチャートである。
【図4】図4は、変形例に係るデジタル位相差検出器の構成図である。
【図5】図5は、変形例に係るデジタル位相差検出器の構成図である。
【図6】図6は、変形例に係るデジタル位相差検出器の構成図である。
【図7】図7は、本発明の一実施形態に係る周波数シンセサイザの構成図である。
【図8】図8は、本発明の別実施形態に係る周波数シンセサイザの構成図である。
【図9】図9は、2信号間の各種位相差を示すタイミングチャートである。
【図10】図10は、2信号間の各種位相差を示すタイミングチャートである。
【発明を実施するための形態】
【0018】
(デジタル位相検出器の実施形態)
図1は、本発明の一実施形態に係るデジタル位相差検出器の構成を示す。遅延回路10は、例えばバッファ回路で構成された遅延素子11が縦続接続されて構成されている。遅延回路10に入力されたCKVは遅延素子11を通過するごとに累積的に遅延し、各遅延量の信号D[0]〜D[L−1]となって出力される。フリップフロップ群20を構成する各フリップフロップ21にはD[0]〜D[L−1]が入力され、各フリップフロップ21は入力された各信号をFREFの立ち上がりタイミングでラッチする。エッジ検出器30は、フリップフロップ群20の出力から、CKVの立ち上がりとFREFの立ち上がりとの位相差ΔtrおよびCKVの立ち下がりとFREFの立ち上がりとの位相差Δtfを検出する。
【0019】
図2は、本実施形態に係るデジタル位相差検出器に係る各種信号のタイミングチャートである。なお、L=10とする。FREFの立ち上がりでD[0]〜D[L−1]がラッチされ、フリップフロップ群20の出力Q[0:9]は2進数表示で、例えば“0011110000”となる。ΔtrはQ[0]から始まる“0”の連続数と“1”の連続数との和であるから“6”である。ΔtfはQ[0]から始まる“0”の連続数であるから“2”である。このように、ΔtrおよびΔtfは遅延素子11の段数相当に換算され量子化される。
【0020】
図1に戻り、記憶回路40は、ΔtrおよびΔtfを記憶する。より詳しくは、記憶回路40は、後述する正規化回路50においてεが算出されるタイミングで記憶内容を更新する。
【0021】
正規化回路50は、ΔtrおよびΔtfならびに記憶回路40が記憶している過去のΔtr(Δtr’とする)およびΔtf(Δtf’とする)からεを算出する。εの算出は次のようにして行う。すなわち、Positive Phase Errorの場合(図3(a)参照)にはε=Δtr/(Δtf−Δtr+Δth)であり、Negative Phase Errorの場合(図3(b)参照)にはε=Δtr/(Δtr−Δtf+Δtl)である。ただし、Δth=Δtr’−Δtf’、Δtl=Δtf’−Δtr’である。すなわち、Positive Phase Errorの場合には、エッジ検出器30が検出したΔtrおよびΔtfからCKVのLow期間を計算し、過去のNegative Phase Errorにおいて記憶回路40に記憶されたΔtrおよびΔtfからCKVのHigh期間を計算し、それらを合計することでCKVの周期を算出する。一方、Negative Phase Errorの場合には、エッジ検出器30が検出したΔtrおよびΔtfからCKVのHigh期間を計算し、過去のPositive Phase Errorにおいて記憶回路40に記憶されたΔtrおよびΔtfからCKVのLow期間を計算し、それらを合計することでCKVの周期を算出する。
【0022】
以上のように、本実施形態ではCKVに関して直接検出するのはHigh期間またはLow期間であるため、遅延回路10の最大遅延量はCKVの1周期であればよい。したがって、遅延回路10を構成する遅延素子11の接続段数を必要最小限にすることができ、回路面積および消費電力を小さくすることができる。一方で、CKVの周期を算出するのに、直接検出したHigh期間またはLow期間を2倍するのではなく、過去に直接検出したHigh期間またはLow期間を足し合わせているため、CKVの周期を直接検出しているのと同等の検出精度が達成される。すなわち、本実施形態に係るデジタル位相差検出器は、回路面積および消費電力を小さくしつつ高精度のεを算出することができる。
【0023】
なお、正規化回路50の動作原理上、CKVの周期は常に1周期遅れで計算されるため、例えばデジタル位相差検出器を周波数シンセサイザの位相比較に用いる場合におけるPLLの周波数引き込み動作時などのCKVの周波数が変化している状態では、CKVの周期を直接検出したのでは逆にεの誤差が大きくなることがある。したがって、そのような場合には、従来と同様に、CKVのHigh期間またはLow期間を2倍してCKVの周期を計算する方が好ましい。そこで、図1に示したように、正規化回路50は、モード切り替え信号MODEにしたがって、CKVの1周期を直接検出するモードと、CKVのHigh期間またはLow期間を2倍するモードとを切り替えるようにしてもよい。これにより、入力される信号の状況に応じて適切な方法でεを算出することができる。
【0024】
また、図4に示したように、遅延回路10を、縦列接続されたフリップフロップ12からなるシフトレジスタで構成してもよい。この場合、各フリップフロップ12に入力される動作クロック信号CLKの周期の整数倍に相当する各遅延量の信号D[0]〜D[L−1]が生成される。シフトレジスタでは、CKVの立ち上がりおよび立ち下がりのいずれもCLKの周期で遅延するため、図1に示したような遅延素子11を用いる場合のような伝播遅延特性の差による影響を受けにくくなる。
【0025】
また、エッジ検出器30は、FREFの立ち下がりを基準にしてΔtrおよびΔtfを検出してもよい。すなわち、CKVの立ち上がりとFREFの立ち下がりとの位相差をΔtr、CKVの立ち下がりとFREFの立ち下がりとの位相差をΔtfとして検出してもよい。この場合、εはFREFおよびCKVの立ち下がり位相差がCKVの周期に対して占める割合を表したもの、すなわち、ε=FREFおよびCKVの立ち下がり位相差/CKVの周期、と定義してもよい。
【0026】
図4以外にも下記のような変形が可能である。例えば、図5に示したように、記憶回路40は、正規化回路50の内部で計算されるΔthおよびΔtlを記憶してもよい。この場合、正規化回路50は、記憶回路40から、Positive Error Phaseの場合には過去のΔthを、Negative Error Phaseの場合には過去のΔtlを、それぞれ読み出してεを算出する。あるいは、図6に示したように、記憶回路40は、フリップフロップ群20の出力Q[0:L−1]を記憶してもよい。この場合、正規化回路50は、記憶回路40から過去のQ[0:L−1]を読み出して過去のΔtrおよびΔtfを算出し、さらに、Positive Error Phaseの場合には過去のΔthを、Negative Error Phaseの場合には過去のΔtlを、それぞれ算出してεを算出する。
【0027】
(周波数シンセサイザの実施形態1)
図7は、本発明の一実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、上記の実施形態に係るデジタル位相差検出器100を備えた全デジタル周波数シンセサイザである。発振周波数は整数部および小数部の各値を有する周波数制御語(Frequency Command Word、以下、FCWと称する。)で指定される。基準周波数信号FREFの周波数をfREF、発振周波数信号CKVの周波数をfCKVとすると、fCKV=FCW×fREFとなる。
【0028】
当該周波数シンセサイザにおいて、デジタル位相差検出器100は、上述したようにCKVとFREFとの位相差を検出して正規化された位相差εを算出する。フリップフロップ101は、FREFをCKVでリタイミングして動作クロック信号CKRを生成する。カウンタ回路102は、CKRの立ち上がりでFCWを累積加算してRrを生成する。カウンタ回路103は、CKVの立ち上がりで1ずつ増加する。フリップフロップ104は、カウンタ回路103のカウント値をCKRでリタイミングしてRvを生成する。加算器105は、Rr−Rv−εを算出する。ループフィルタ106は、位相比較器104の出力に基づいてデジタル値の発振器制御語(Oscillator Tuning Word、以下、OTWと称する。)を生成する。デジタル制御発振器107は、OTWに従って、図示しないバラクタのオン/オフ数を制御してCKVを生成する。
【0029】
周波数シンセサイザがロック状態にあるとき、RrはCKRの周期でFCWが表す数値で増加するのに対し、RvはCKRの周期でfCKV/fCKRに相当する数値で増加する。ここで、CKRがFREFをCKVでリタイミングした信号であるからfCKRはfREFと等しいため、Rvの増分はfCKV/fREFと等しい。さらに、fCKV=FCW×fREFであるからRvの増分はFCWと等しい。すなわち、Rrの増分とRvの増分とは等しくなる。このように、周波数シンセサイザがロック状態にあれば、CKRの立ち上がりごとのRrおよびRvの増分が等しくなるため、位相比較器104の出力は一定となり、OTWも一定の値となる。
【0030】
ところが、FCWは整数部と小数部から構成される値であるのに対して、Rvは小数部を有しない整数値である。これは、CKVの立ち上がりからFREFの立ち上がりまでの“1”に満たない値はカウンタ回路103でカウントすることができないからである。したがって、RrおよびRvだけによる位相比較だとFCWの小数部が反映されずに、位相比較精度が低下し、PLLの出力信号の品質が低下することになる。そこで、Rvでは表し得ない“1”未満の値を表すものとして、デジタル位相差検出器100が生成するεを加算器105に入力することで、FCWの小数部も反映した正確な位相比較を可能にし、PLLの出力信号の品質を向上させている。
【0031】
上記の通り、デジタル位相差検出器100は回路面積および消費電力が小さくかつ高精度のεを算出することできるため、これを備えた周波数シンセサイザもまた回路面積および消費電力の低減および高精度化が可能となる。
【0032】
(周波数シンセサイザの実施形態2)
図8は、本発明の別実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、図7の周波数シンセサイザに、ロック状態を検出するロック検出器108を追加したものである。ロック状態は、加算器105の出力が一定値となったことにより検出することができるほか、OTWが一定値となったことにより検出することもできる。ロック状態はこれら以外の方法でも検出することができる。
【0033】
PLLの周波数引き込み動作時などPLLがロックしていないときにデジタル位相差検出器100がCKVの1周期を直接検出するモードで動作すると、εの誤差が大きくなり、PLLの周波数引き込み時間の長大化をもたらし、ロックアップ時間が増大してしまう。そこで、デジタル位相差検出器100は、ロック検出器108から出力されるMODEに基づいて、非ロック時には、従来と同様に、CKVのHigh期間またはLow期間を2倍してCKVの1周期を計算するモードで動作し、ロック時には、CKVの1周期を直接検出するモードで動作する。これにより、PLLのロックアップ時間増大を回避することができる。
【産業上の利用可能性】
【0034】
本発明に係るデジタル位相差検出器および周波数シンセサイザは、高精度でありながら回路規模および消費電力を小さくすることができるため、小型化・低消費電力が求められる各種家電製品や携帯型通信機器などに有用である。
【符号の説明】
【0035】
10 遅延回路
11 遅延素子
20 フリップフロップ群
21 フリップフロップ
30 エッジ検出器
40 記憶回路
50 正規化回路
100 デジタル位相差検出器
108 ロック検出器
【技術分野】
【0001】
本発明は、2信号間の位相差をデジタル値に変換して出力するデジタル位相差検出器およびそれを備えた周波数シンセサイザに関する。
【背景技術】
【0002】
近年、CMOSプロセスの微細化技術の発展に伴い、アナログ回路の全部または一部をデジタル回路に置き換えることにより、低電圧駆動、特性ばらつきの低減、回路の小型化などを実現する研究が進められている。例えば、位相比較器やループフィルタなどの構成要素をすべてデジタル化した全デジタルPLL周波数シンセサイザ(all-digital PLL frequency synthesizer)がある。このシンセサイザは、アナログ電圧によって周波数制御される電圧制御発振器の代わりに、離散的な数値情報(デジタル値)によって周波数制御可能なデジタル制御発振器(DCO:Digitally Controlled Oscillator)を備え、デジタル制御発振器から出力された発振周波数信号の位相情報を数値化し、位相比較器およびループフィルタを介してデジタル制御発振器にフィードバックすることによって位相同期ループを実現している。
【0003】
さらに、全デジタルPLL周波数シンセサイザは、位相比較の精度を向上させるために、基準周波数信号および発振周波数信号の位相差を検出するデジタル位相差検出器を備えていることがある。デジタル位相差検出器は、2信号間の微小な位相差または時間差を計測するための装置として、シンセサイザ用途のみならずさまざまな技術分野に適用可能である。
【0004】
一般に、全デジタルPLL周波数シンセサイザなどで用いられるデジタル位相差検出器は、2信号間の位相差をデジタル値に変換する時間デジタル変換器(TDC:Time-to-Digital Converter)と、検出された位相差を正規化する正規化回路とからなる。時間デジタル変換器は、基準周波数信号FREFを遅延回路で累積的に遅延させて各遅延量の信号を生成し、発振周波数信号CKVの立ち上がり時の各遅延量の信号の論理レベルから、CKVの立ち上がりおよびFREFとの立ち上がりの位相差ΔtrおよびCKVの立ち下がりおよびFREFの立ち上がりの位相差Δtfを検出する。ΔtrおよびΔtfは、遅延回路における遅延素子1段当たりの遅延時間で除されて量子化された値である。正規化回路は、ΔtfおよびΔtrからCKVの周期を算出し、その周期を基準にしてFREFおよびCKVの位相差を正規化した位相差εを算出する。εの算出は次のようにして行う。すなわち、FREFの立ち上がり時にCKVがHレベルである場合(Positive Phase Error、図9(a)参照))にはε=Δtr/2(Δtf−Δtr)であり、FREFの立ち上がり時にCKVがLレベルである場合(Negative Phase Error、図9(b)参照)にはε=Δtr/2(Δtr−Δtf)である(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2002−76886号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
εはFREFおよびCKVの立ち上がり位相差がCKVの周期に対して占める割合を表したものである。すなわち、ε=FREFおよびCKVの立ち上がり位相差/CKVの周期、と定義される。従来技術では、遅延回路を構成する遅延素子の接続段数を極力少なくするために遅延回路の最大遅延量をCKVの1周期に抑えているため、ΔtfおよびΔtrからCKVのHigh期間またはLow期間を計算し、それを2倍することで便宜的にCKVの周期を計算している。しかし、この計算はCKVのデューティ比が50%であることが前提となるため、遅延回路により計算されたCKVのデューティ比が50%からずれると、εが真の値と異なる結果となる。
【0007】
また、CKVの立ち上がりおよび立ち下がりのそれぞれの伝播遅延特性には差異があるため、CKVの立ち上がりが遅延回路を伝播するときの単位遅延時間とCKVの立ち下がりが遅延回路を伝播するときの単位遅延時間とは同じにはならない。これにより、遅延回路により計算されたCKVのデューティ比が50%からずれることとなり、εが真の値と異なる結果となる。このように、従来のデジタル位相差検出器のε算出精度はあまり高くないため、PLLなどにおいて高精度な位相比較ができずに発振周波数信号におけるノイズ特性の劣化を引き起こすおそれがある。
【0008】
Positive Phase ErrorおよびNegative Phase Errorのいずれにおいてもεの算出結果を均一にしてεの精度を向上するには、CKVのHigh期間またはLow期間を2倍してCKVの周期を計算するのではなく、いずれのエラーにおいてもCKVの周期を直接検出することが有効である。すなわち、図10に示したように、CKVの1周期前の立ち上がりおよびFREFの立ち上がりの位相差Δtr2およびCKVの1周期前の立ち下がりおよびFREFの立ち上がりの位相差Δtf2を検出して、Δtr2−Δtr(ただし、Positive Phase Errorの場合)またはΔtf2−Δtf(ただし、Negative Phase Errorの場合)からCKVの周期を直接検出することが望ましい。
【0009】
しかし、CKVの周期を直接検出しようとすると、遅延回路は最大でCKVの周期の1.5倍に相当する遅延量でCKVを遅延出力できなければならない。したがって、遅延回路に必要な遅延素子の個数は1.5倍になり、回路面積および消費電力が増大する。このように、εの精度向上と回路面積および消費電力の低減とはトレードオフの関係にある。
【0010】
上記問題に鑑み、本発明は、高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供することを課題とする。また、そのようなデジタル位相差検出器を備えた周波数シンセサイザを提供することを課題とする。
【課題を解決するための手段】
【0011】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、第1および第2の信号の位相差を検出するデジタル位相差検出器であって、第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、第2の信号に同期して各遅延量の信号をラッチするフリップフロップ群と、フリップフロップ群の出力から、第1の信号の立ち上がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および第1の信号の立ち下がりと第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、第1および第2の位相差を記憶する記憶回路と、記憶回路が記憶している過去の第1および第2の位相差の差分およびエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出し、当該周期を基準にして第1および第2の信号の位相差を正規化する正規化回路とを備えているものとする。また、基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、基準周波数信号と発振周波数信号との位相差比較器として、上記デジタル位相差検出器を備えているものとする。
【0012】
これによると、第1の信号のHigh期間およびLow期間のいずれか一方が、記憶回路が記憶している過去の第1および第2の位相差の差分から算出され、他方が、エッジ検出器が新たに検出した第1および第2の位相差の差分から算出される。したがって、遅延回路に必要とされる最大遅延を第1の信号の1周期に抑えつつ、第1の信号の1周期を直接検出したのと同等の位相差検出精度を達成することができる。
【0013】
なお、記憶回路は、第1および第2の位相差に代えて、第1および第2の位相差の差分を記憶してもよい。あるいは、記憶回路は、第1および第2の位相差に代えて、フリップフロップ群の出力を記憶してもよい。この場合、正規化回路は、記憶回路が記憶している過去のフリップフロップ群の出力から過去の前記第1および第2の位相差の差分を算出すればよい。
【0014】
好ましくは、正規化回路は、与えられたモード切り替え信号に従って、過去の第1および第2の位相差の差分とエッジ検出器が新たに検出した第1および第2の位相差の差分から第1の信号の周期を算出する動作モードと、エッジ検出器が検出した第1および第2の位相差の差分を2倍して第1の信号の周期を算出する動作モードとが切り替わるものとする。この場合、上記周波数シンセサイザは、当該周波数シンセサイザのロック状態を検出して、デジタル位相差検出器にモード切り替えを指示するロック検出器を備えていてもよい。
【0015】
これによると、デジタル位相差検出器の動作モードを適宜切り替えることができる。したがって、例えば、第1の信号の周波数が変動しているか安定しているかに応じて、より適切な動作モードで第1および第2の信号の位相差を検出することができる。
【発明の効果】
【0016】
本発明によると、デジタル位相差検出器およびそれを備えた周波数シンセサイザについて、高精度でありながら回路規模および消費電力を小さくすることができる。
【図面の簡単な説明】
【0017】
【図1】図1は、本発明の一実施形態に係るデジタル位相差検出器の構成図である。
【図2】図2は、位相差検出に係る各種信号のタイミングチャートである。
【図3】図3は、2信号間の各種位相差を示すタイミングチャートである。
【図4】図4は、変形例に係るデジタル位相差検出器の構成図である。
【図5】図5は、変形例に係るデジタル位相差検出器の構成図である。
【図6】図6は、変形例に係るデジタル位相差検出器の構成図である。
【図7】図7は、本発明の一実施形態に係る周波数シンセサイザの構成図である。
【図8】図8は、本発明の別実施形態に係る周波数シンセサイザの構成図である。
【図9】図9は、2信号間の各種位相差を示すタイミングチャートである。
【図10】図10は、2信号間の各種位相差を示すタイミングチャートである。
【発明を実施するための形態】
【0018】
(デジタル位相検出器の実施形態)
図1は、本発明の一実施形態に係るデジタル位相差検出器の構成を示す。遅延回路10は、例えばバッファ回路で構成された遅延素子11が縦続接続されて構成されている。遅延回路10に入力されたCKVは遅延素子11を通過するごとに累積的に遅延し、各遅延量の信号D[0]〜D[L−1]となって出力される。フリップフロップ群20を構成する各フリップフロップ21にはD[0]〜D[L−1]が入力され、各フリップフロップ21は入力された各信号をFREFの立ち上がりタイミングでラッチする。エッジ検出器30は、フリップフロップ群20の出力から、CKVの立ち上がりとFREFの立ち上がりとの位相差ΔtrおよびCKVの立ち下がりとFREFの立ち上がりとの位相差Δtfを検出する。
【0019】
図2は、本実施形態に係るデジタル位相差検出器に係る各種信号のタイミングチャートである。なお、L=10とする。FREFの立ち上がりでD[0]〜D[L−1]がラッチされ、フリップフロップ群20の出力Q[0:9]は2進数表示で、例えば“0011110000”となる。ΔtrはQ[0]から始まる“0”の連続数と“1”の連続数との和であるから“6”である。ΔtfはQ[0]から始まる“0”の連続数であるから“2”である。このように、ΔtrおよびΔtfは遅延素子11の段数相当に換算され量子化される。
【0020】
図1に戻り、記憶回路40は、ΔtrおよびΔtfを記憶する。より詳しくは、記憶回路40は、後述する正規化回路50においてεが算出されるタイミングで記憶内容を更新する。
【0021】
正規化回路50は、ΔtrおよびΔtfならびに記憶回路40が記憶している過去のΔtr(Δtr’とする)およびΔtf(Δtf’とする)からεを算出する。εの算出は次のようにして行う。すなわち、Positive Phase Errorの場合(図3(a)参照)にはε=Δtr/(Δtf−Δtr+Δth)であり、Negative Phase Errorの場合(図3(b)参照)にはε=Δtr/(Δtr−Δtf+Δtl)である。ただし、Δth=Δtr’−Δtf’、Δtl=Δtf’−Δtr’である。すなわち、Positive Phase Errorの場合には、エッジ検出器30が検出したΔtrおよびΔtfからCKVのLow期間を計算し、過去のNegative Phase Errorにおいて記憶回路40に記憶されたΔtrおよびΔtfからCKVのHigh期間を計算し、それらを合計することでCKVの周期を算出する。一方、Negative Phase Errorの場合には、エッジ検出器30が検出したΔtrおよびΔtfからCKVのHigh期間を計算し、過去のPositive Phase Errorにおいて記憶回路40に記憶されたΔtrおよびΔtfからCKVのLow期間を計算し、それらを合計することでCKVの周期を算出する。
【0022】
以上のように、本実施形態ではCKVに関して直接検出するのはHigh期間またはLow期間であるため、遅延回路10の最大遅延量はCKVの1周期であればよい。したがって、遅延回路10を構成する遅延素子11の接続段数を必要最小限にすることができ、回路面積および消費電力を小さくすることができる。一方で、CKVの周期を算出するのに、直接検出したHigh期間またはLow期間を2倍するのではなく、過去に直接検出したHigh期間またはLow期間を足し合わせているため、CKVの周期を直接検出しているのと同等の検出精度が達成される。すなわち、本実施形態に係るデジタル位相差検出器は、回路面積および消費電力を小さくしつつ高精度のεを算出することができる。
【0023】
なお、正規化回路50の動作原理上、CKVの周期は常に1周期遅れで計算されるため、例えばデジタル位相差検出器を周波数シンセサイザの位相比較に用いる場合におけるPLLの周波数引き込み動作時などのCKVの周波数が変化している状態では、CKVの周期を直接検出したのでは逆にεの誤差が大きくなることがある。したがって、そのような場合には、従来と同様に、CKVのHigh期間またはLow期間を2倍してCKVの周期を計算する方が好ましい。そこで、図1に示したように、正規化回路50は、モード切り替え信号MODEにしたがって、CKVの1周期を直接検出するモードと、CKVのHigh期間またはLow期間を2倍するモードとを切り替えるようにしてもよい。これにより、入力される信号の状況に応じて適切な方法でεを算出することができる。
【0024】
また、図4に示したように、遅延回路10を、縦列接続されたフリップフロップ12からなるシフトレジスタで構成してもよい。この場合、各フリップフロップ12に入力される動作クロック信号CLKの周期の整数倍に相当する各遅延量の信号D[0]〜D[L−1]が生成される。シフトレジスタでは、CKVの立ち上がりおよび立ち下がりのいずれもCLKの周期で遅延するため、図1に示したような遅延素子11を用いる場合のような伝播遅延特性の差による影響を受けにくくなる。
【0025】
また、エッジ検出器30は、FREFの立ち下がりを基準にしてΔtrおよびΔtfを検出してもよい。すなわち、CKVの立ち上がりとFREFの立ち下がりとの位相差をΔtr、CKVの立ち下がりとFREFの立ち下がりとの位相差をΔtfとして検出してもよい。この場合、εはFREFおよびCKVの立ち下がり位相差がCKVの周期に対して占める割合を表したもの、すなわち、ε=FREFおよびCKVの立ち下がり位相差/CKVの周期、と定義してもよい。
【0026】
図4以外にも下記のような変形が可能である。例えば、図5に示したように、記憶回路40は、正規化回路50の内部で計算されるΔthおよびΔtlを記憶してもよい。この場合、正規化回路50は、記憶回路40から、Positive Error Phaseの場合には過去のΔthを、Negative Error Phaseの場合には過去のΔtlを、それぞれ読み出してεを算出する。あるいは、図6に示したように、記憶回路40は、フリップフロップ群20の出力Q[0:L−1]を記憶してもよい。この場合、正規化回路50は、記憶回路40から過去のQ[0:L−1]を読み出して過去のΔtrおよびΔtfを算出し、さらに、Positive Error Phaseの場合には過去のΔthを、Negative Error Phaseの場合には過去のΔtlを、それぞれ算出してεを算出する。
【0027】
(周波数シンセサイザの実施形態1)
図7は、本発明の一実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、上記の実施形態に係るデジタル位相差検出器100を備えた全デジタル周波数シンセサイザである。発振周波数は整数部および小数部の各値を有する周波数制御語(Frequency Command Word、以下、FCWと称する。)で指定される。基準周波数信号FREFの周波数をfREF、発振周波数信号CKVの周波数をfCKVとすると、fCKV=FCW×fREFとなる。
【0028】
当該周波数シンセサイザにおいて、デジタル位相差検出器100は、上述したようにCKVとFREFとの位相差を検出して正規化された位相差εを算出する。フリップフロップ101は、FREFをCKVでリタイミングして動作クロック信号CKRを生成する。カウンタ回路102は、CKRの立ち上がりでFCWを累積加算してRrを生成する。カウンタ回路103は、CKVの立ち上がりで1ずつ増加する。フリップフロップ104は、カウンタ回路103のカウント値をCKRでリタイミングしてRvを生成する。加算器105は、Rr−Rv−εを算出する。ループフィルタ106は、位相比較器104の出力に基づいてデジタル値の発振器制御語(Oscillator Tuning Word、以下、OTWと称する。)を生成する。デジタル制御発振器107は、OTWに従って、図示しないバラクタのオン/オフ数を制御してCKVを生成する。
【0029】
周波数シンセサイザがロック状態にあるとき、RrはCKRの周期でFCWが表す数値で増加するのに対し、RvはCKRの周期でfCKV/fCKRに相当する数値で増加する。ここで、CKRがFREFをCKVでリタイミングした信号であるからfCKRはfREFと等しいため、Rvの増分はfCKV/fREFと等しい。さらに、fCKV=FCW×fREFであるからRvの増分はFCWと等しい。すなわち、Rrの増分とRvの増分とは等しくなる。このように、周波数シンセサイザがロック状態にあれば、CKRの立ち上がりごとのRrおよびRvの増分が等しくなるため、位相比較器104の出力は一定となり、OTWも一定の値となる。
【0030】
ところが、FCWは整数部と小数部から構成される値であるのに対して、Rvは小数部を有しない整数値である。これは、CKVの立ち上がりからFREFの立ち上がりまでの“1”に満たない値はカウンタ回路103でカウントすることができないからである。したがって、RrおよびRvだけによる位相比較だとFCWの小数部が反映されずに、位相比較精度が低下し、PLLの出力信号の品質が低下することになる。そこで、Rvでは表し得ない“1”未満の値を表すものとして、デジタル位相差検出器100が生成するεを加算器105に入力することで、FCWの小数部も反映した正確な位相比較を可能にし、PLLの出力信号の品質を向上させている。
【0031】
上記の通り、デジタル位相差検出器100は回路面積および消費電力が小さくかつ高精度のεを算出することできるため、これを備えた周波数シンセサイザもまた回路面積および消費電力の低減および高精度化が可能となる。
【0032】
(周波数シンセサイザの実施形態2)
図8は、本発明の別実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、図7の周波数シンセサイザに、ロック状態を検出するロック検出器108を追加したものである。ロック状態は、加算器105の出力が一定値となったことにより検出することができるほか、OTWが一定値となったことにより検出することもできる。ロック状態はこれら以外の方法でも検出することができる。
【0033】
PLLの周波数引き込み動作時などPLLがロックしていないときにデジタル位相差検出器100がCKVの1周期を直接検出するモードで動作すると、εの誤差が大きくなり、PLLの周波数引き込み時間の長大化をもたらし、ロックアップ時間が増大してしまう。そこで、デジタル位相差検出器100は、ロック検出器108から出力されるMODEに基づいて、非ロック時には、従来と同様に、CKVのHigh期間またはLow期間を2倍してCKVの1周期を計算するモードで動作し、ロック時には、CKVの1周期を直接検出するモードで動作する。これにより、PLLのロックアップ時間増大を回避することができる。
【産業上の利用可能性】
【0034】
本発明に係るデジタル位相差検出器および周波数シンセサイザは、高精度でありながら回路規模および消費電力を小さくすることができるため、小型化・低消費電力が求められる各種家電製品や携帯型通信機器などに有用である。
【符号の説明】
【0035】
10 遅延回路
11 遅延素子
20 フリップフロップ群
21 フリップフロップ
30 エッジ検出器
40 記憶回路
50 正規化回路
100 デジタル位相差検出器
108 ロック検出器
【特許請求の範囲】
【請求項1】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記第1および第2の位相差を記憶する記憶回路と、
前記記憶回路が記憶している過去の前記第1および第2の位相差の差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項2】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記第1および第2の位相差の差分を記憶する記憶回路と、
前記記憶回路が記憶している過去の前記第1および第2の位相差の差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項3】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力を記憶する記憶回路と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記記憶回路が記憶している過去の前記フリップフロップ群の出力から過去の前記第1および第2の位相差の差分を算出し、当該算出した差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項4】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記遅延回路は、縦続接続された複数の遅延素子を有する
ことを特徴とするデジタル位相差検出器。
【請求項5】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記遅延回路は、シフトレジスタである
ことを特徴とするデジタル位相差検出器。
【請求項6】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記正規化回路は、与えられたモード切り替え信号に従って、過去の前記第1および第2の位相差の差分と前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出する動作モードと、前記エッジ検出器が検出した前記第1および第2の位相差の差分を2倍して前記第1の信号の周期を算出する動作モードとが切り替わる
ことを特徴とするデジタル位相差検出器。
【請求項7】
基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項1から3のいずれか一つのデジタル位相差検出器を備えている
ことを特徴とする周波数シンセサイザ。
【請求項8】
基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項6のデジタル位相差検出器と、
当該周波数シンセサイザのロック状態を検出して、前記デジタル位相差検出器にモード切り替えを指示するロック検出器とを備えている
ことを特徴とする周波数シンセサイザ。
【請求項1】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記第1および第2の位相差を記憶する記憶回路と、
前記記憶回路が記憶している過去の前記第1および第2の位相差の差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項2】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記第1および第2の位相差の差分を記憶する記憶回路と、
前記記憶回路が記憶している過去の前記第1および第2の位相差の差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項3】
第1および第2の信号の位相差を検出するデジタル位相差検出器であって、
前記第1の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
前記第2の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
前記フリップフロップ群の出力を記憶する記憶回路と、
前記フリップフロップ群の出力から、前記第1の信号の立ち上がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第1の位相差、および前記第1の信号の立ち下がりと前記第2の信号の立ち上がりおよび立ち下がりのいずれか一方との第2の位相差を検出するエッジ検出器と、
前記記憶回路が記憶している過去の前記フリップフロップ群の出力から過去の前記第1および第2の位相差の差分を算出し、当該算出した差分および前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出し、当該周期を基準にして前記第1および第2の信号の位相差を正規化する正規化回路とを備えている
ことを特徴とするデジタル位相差検出器。
【請求項4】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記遅延回路は、縦続接続された複数の遅延素子を有する
ことを特徴とするデジタル位相差検出器。
【請求項5】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記遅延回路は、シフトレジスタである
ことを特徴とするデジタル位相差検出器。
【請求項6】
請求項1から3のいずれか一つのデジタル位相差検出器において、
前記正規化回路は、与えられたモード切り替え信号に従って、過去の前記第1および第2の位相差の差分と前記エッジ検出器が新たに検出した前記第1および第2の位相差の差分から前記第1の信号の周期を算出する動作モードと、前記エッジ検出器が検出した前記第1および第2の位相差の差分を2倍して前記第1の信号の周期を算出する動作モードとが切り替わる
ことを特徴とするデジタル位相差検出器。
【請求項7】
基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項1から3のいずれか一つのデジタル位相差検出器を備えている
ことを特徴とする周波数シンセサイザ。
【請求項8】
基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項6のデジタル位相差検出器と、
当該周波数シンセサイザのロック状態を検出して、前記デジタル位相差検出器にモード切り替えを指示するロック検出器とを備えている
ことを特徴とする周波数シンセサイザ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2012−5022(P2012−5022A)
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2010−140479(P2010−140479)
【出願日】平成22年6月21日(2010.6.21)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成22年6月21日(2010.6.21)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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