位相差検出回路
【課題】 ノイズ耐性を向上できる位相差検出回路を提供すること。
【解決手段】 次エッジタイプ判定器31と先立ち上がり判定器32と立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを設け、前記次エッジタイプ判定器31と前記先立ち上がり判定器32から出力される検出信号をもとに、立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90からそれぞれ出力されるUP出力、DN出力をスイッチ回路61〜68、スイッチ回路71〜78により切り替える。
【解決手段】 次エッジタイプ判定器31と先立ち上がり判定器32と立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを設け、前記次エッジタイプ判定器31と前記先立ち上がり判定器32から出力される検出信号をもとに、立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90からそれぞれ出力されるUP出力、DN出力をスイッチ回路61〜68、スイッチ回路71〜78により切り替える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号間の位相差を検出する位相差検出回路に関する。
【背景技術】
【0002】
DVD−ROMなどの光ディスク再生装置において、レーザを精度良くpit列に照射させるトラッキングサーボ回路の方式としてDifferential Phase Detector(DPD)というものがある。これはディスク表面上から反射したレーザ光を分割された受光素子で受けると、トラッキング誤差に応じて前記分割された受光素子から出力される信号間に位相差が生じることを利用し、その位相差情報をフィードバックすることでトラッキング制御する方式である。
図1は、従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子901、前記受光素子901の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ902a,902b,902c,902d、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路903a,903b,903c,903d、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ904a,904b,904c,904d、アナログ信号を2値化する2値化回路905a,905b,905c,905d、2値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力する位相差検出回路906a,906b、前記位相差検出回路906a,906bにより検出した位相差に応じた信号波形を加算する加算回路907、その加算結果を積分するローパスフィルタ908を備えている。
【0003】
4分割された受光素子から出力される信号は、図1の場合、信号Aと信号C、または信号Bと信号Dが同位相であり、よって信号A−B間、信号C−D間において位相差を検出し、ローパスフィルタ908の手前でそれらを加算する方式と、予め各々の信号を信号A+C、信号B+Dというように加算しておき、それらの間の位相差を検出する方式の2通りある。図1は前者の例であり、信号Aと信号Bとの間の回路と、信号Cと信号Dとの間の回路は基本的に同一構成であるので、以下の説明では信号Aと信号Bとの間の回路について説明する。なお、信号Aと信号Bを信号Cと信号Dへ置き換えれば、信号Aと信号Bとの間の回路についての説明は信号Cと信号Dとの間の回路の説明として流用可能である。
【0004】
図2は、位相差検出回路906aの具体的な回路例を示す論理回路図である。図3は、図2に示す位相差検出回路906aの動作を示すタイミングチャートである。基本的動作としては、ExOR回路951で入力信号A−B間の不一致期間を検出し、それを入力信号Aと入力信号Bのどちらが先に立ち上がるか、即ちどちらの信号の位相が進んでいるかをDフリップフロップ952で判定した結果を用いて出力の極性を決めることで、位相誤差絶対量と極性とを同時に判断し出力する回路である。この例では入力信号Aが入力信号Bよりも先に立ち上がった場合、即ち入力信号Aが入力信号Bよりも位相が進んでいると判断された場合にUP側出力がアクティブになり、逆に入力信号Bが入力信号Aよりも先に立ち上がった場合、即ち入力信号Bが入力信号Aよりも位相が進んでいると判断された場合にDN(DOWN)側出力がアクティブになるような極性に設定されている。
【0005】
なお、この位相差検出回路においては、読み取りディスクの線速度が高速化され、同じ位相差でも相対的に絶対時間差が微少になってくるとExOR回路951の出力が反応できずデッドゾーンが起こることが予想される。
【0006】
図4は、このExOR回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。この図4に示す回路動作の概要は、PLL回路などで良く知られているDフリップフロップを主体としたエッジ検出回路を基本とすることで、デッドゾーン発生を回避するものである。ただし、この回路は複雑かつ規模も大きくなってしまうため、デッドゾーンが問題とならない程度の速度域で読み取りを行う場合には、図2に示した回路の方が適している。
【0007】
次に、従来の位相差検出回路として図2に示した回路(以下、ExOR主体回路という)と、図4に示したDフリップフロップを主体とした回路(以下、Dフリップフロップ主体回路という)について、入力信号にチャタリングノイズなどの定常的なノイズが乗った場合の動作について説明する。
ここでいうチャタリングノイズとは、例えば図1の2値化回路905a、905bの手前において本来の信号へノイズが重畳されることにより生ずるものであり、よって位相差検出回路への入力時においては本来捉えたいエッジはチャタリング期間中のほぼ中央にあると仮定する。図5は、このようなチャタリングノイズの発生過程を示す説明図である。
【0008】
先ず、図2に示すExOR主体回路においてどの様な誤動作が起こるかタイミングチャートを使って説明する。
最初に、立ち上がりエッジ比較時、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合について説明する。この場合において、入力信号Bにチャタリングが発生した場合のUP出力、DN出力の波形図を図6(a)に示す。DPD回路の最終出力は、UP出力の積分値とDN出力の積分値の差であるため、この場合はUP側にプラスとなる出力値となり、本来の入力信号Bのエッジが図6(a)のタイミングTBであるならば期待値と出力極性は合致しているため、トラッキング制御信号が反対側に作用するといったことはなく、また誤差検出絶対量についても例えチャタリング期間の長さが変動しても、UP出力とDN出力とで打ち消し合うため大きくずれることはなく、よってサーボ制御に大きな破綻はない。
【0009】
また、同じく立ち上がりエッジ比較時において、入力信号Aの位相が入力信号Bの位相よりも遅れている場合、すなわち、タイミングTBで立ち上がる入力信号Bにチャタリングが乗った場合の波形図を図6(b)に示す。この場合は、UP出力の積分値とDN出力の積分値の差はDN側にプラスとなり、よって出力極性は正しく、さらに図6(a)と同じく誤差絶対量に関しても大きくずれることはない。よってこの場合もサーボ制御に大きな破綻は発生しない。
【0010】
次に、立ち下がりエッジ比較時において入力信号Bにチャタリングノイズが重畳しており、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合の波形図を図6(c)に示す。誤差検出の絶対量に関しては大きくずれてはいないが、UP出力の積分値とDN出力の積分値の差がDN側にプラスとなってしまい、タイミングTBで立ち下がる本来の入力信号Bとの比較で得られる期待値と極性が逆となっており、このままではサーボ制御が破綻する。
【0011】
また、同じく立ち下がりエッジ比較時において、今度は入力信号Aの位相が入力信号Bの位相よりも遅れている場合において、入力信号Bにチャタリングが重畳した場合の波形図を図6(d)に示す。この場合についても誤差検出絶対量は大きくずれていないが、出力の極性が期待値と逆になっており、サーボ制御が破綻する。
【0012】
次に、入力信号Aにチャタリングが重畳した場合の立ち上がりエッジ比較時のUP出力、DN出力の波形図を図7に示す。この場合の出力の極性は、入力信号Bが立ち上がる前までは、その直前の極性判定結果をそのまま用いるため正しい結果が得られるとは限らない。さらに入力信号Bが立ち上がった後は、入力信号Bが立ち上がる瞬間の入力信号Aの状態によって極性が決まってしまうため、入力信号Aが“High”レベルであるとUP側、入力信号Aが“Low”レベルであるとDN側になるなど不定となる。出力極性がその時々によって変わってしまうというのはサーボ制御にとっては非常に都合が悪い。
また、入力信号Aにチャタリングが重畳した場合の立ち下がりエッジ比較時については、直前の出力極性判定結果をそのまま使い続けるため所望の極性になるとは限らず、こちらもサーボ制御が破綻する危険性が高い。
【0013】
次に、図4に示すDフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明する。
図8は、このDフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
立ち上がりエッジ比較時において入力信号Bにチャタリングが重畳している場合において、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合の波形図を図8(a)に示し、入力信号Aの位相が入力信号Bの位相よりも遅れている場合の波形図を図8(b)に示す。これらの場合、両者ともUP出力の積分値とDN出力の積分値の差はDN側に大幅にプラスとなっており、極性も入力信号Aと入力信号Bの前後関係とは関係なくDN側に出ている。
図6(a)、(b)に示すExOR主体回路においては誤差絶対量は期待値と大きくずれていないが、このDフリップフロップ主体回路においてはDN出力は本来の位相誤差とは無関係に入力信号Bのチャタリング期間の長さによってのみ決まるため、誤差絶対量については期待値と大きく異なる可能性が高く、サーボ制御が破綻する危険性が高い。
【0014】
次に、立ち下がりエッジ比較時における入力信号Bにチャタリングが重畳した場合の波形図を図8(c),(d)に示す。図8(c),(d)の両出力を見ると、図8(a),(b)に示す立ち上がりエッジ比較時と同じ結果を出力している。誤差検出絶対量は位相誤差量と無関係に入力信号Bのチャタリング期間の長さによってのみ決まるため、チャタリング期間が長いと本来の期待値とは大きく異なってしまい、サーボ制御は破綻する危険性が高い。
図9は、Dフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートであり、入力信号Aにチャタリングが重畳した場合における立ち上がりエッジ、立ち下がりエッジ比較の両ケースを図9(a)、(b)、(c)、(d)の波形図に示す。今度は先ほどとは逆にUP出力側が位相誤差量とは無関係に入力信号Aのチャタリング期間の長さによってのみ決まり、そのため大幅にプラスになる可能性があり、サーボ制御が破綻する危険性が高い。
このような位相差検出回路を用いたトラッキング誤差検出回路としては、光ビームが光ディスク上のトラックを正確にトレースするためのトラッキングサーボ技術についてのトラッキングエラー信号生成方法がある(例えば、特許文献1参照)。
【特許文献1】特開2003−228857号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
かかる従来の位相差検出回路では、以下の短所が付随している。前述したように位相差検出回路のいずれにおいても入力信号にチャタリングノイズなどの定常的なノイズが重畳した場合の対策は施されておらず、ディスク読取り速度の高速化や、次世代光ディスクなどでの高記録密度化により信号のS/Nが悪化し、品質の低下した信号が位相差検出回路に入力されると誤検出結果を出力する危険性が高いという課題がある。
【0016】
本発明は、このような事情に鑑みてなされたものであり、入力信号に重畳したチャタリングノイズを含む定常的なノイズに対するノイズ耐性を向上できる位相差検出回路を提供することを目的とする。
【課題を解決するための手段】
【0017】
上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路と、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路と、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を選択する第1のスイッチ回路と、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を選択する第2のスイッチ回路と、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第3のスイッチ回路と、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第4のスイッチ回路とを備えたことを特徴とする。
【0018】
上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力し、また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第1の共用スイッチ回路と、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第2の共用スイッチ回路と、前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを反転させる入力信号制御回路とを備えたことを特徴とする。
【0019】
また、上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力する第1の遅延回路と、前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力する第2の遅延回路と、前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット信号を生成するリセット回路と、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第1のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第1の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第2のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第2の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力する出力回路とを備えたことを特徴とする。
【発明の効果】
【0020】
本発明によれば、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供できる効果がある。
【発明を実施するための最良の形態】
【0021】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第1の入力信号、第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路から、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力させ、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路から、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力させ、次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を第1のスイッチ回路により選択し、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を第2のスイッチ回路により選択し、先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力を選択し、前記UP出力、DN出力ごとに第3のスイッチ回路により共通出力させ、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力を選択し、前記UP出力、DN出力ごとに第4のスイッチ回路により共通出力させることで実現した。
【0022】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ共用位相差検出回路から出力させ、また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ前記共用位相差検出回路から出力させ、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを次エッジタイプ判定器により判定し、前記判定結果をもとに次立ち下がり検出信号を出力させ、前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を先立ち上がり判定器により判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力させ、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を第1の共用スイッチ回路により選択し、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を第2の共用スイッチ回路により選択し、前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを入力信号制御回路により反転させることで実現した。
【0023】
また、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第1の遅延回路により第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力させ、第2の遅延回路により前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力させ、前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット回路によりリセット信号を生成させ、次エッジタイプ判定回路により次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定させ、前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を第1のF/F主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ第1の出力切り替え回路により切り替え出力させる立ち上がりエッジ比較用回路ブロックと、前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を第2のF/F主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ第2の出力切り替え回路により切り替え出力させる立ち下がりエッジ比較用回路ブロックと、出力回路により、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力することで実現した。
【実施例1】
【0024】
図10は、この実施例1のExOR主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。この図では、図6(c)および(d)で示した様な、前記第1の入力と第2の入力の立ち下がりエッジ間位相比較時に起こる、期待する出力と実際の出力極性が異なってしまう問題を解決するための一例として、これら2入力の立ち下がりエッジ比較時には、位相差検出回路出力UPおよびDNを入れ替えて出力させて期待する出力と極性の整合性を取る例を示している。また、図11は、この実施例1のノイズ耐性向上機能を備えたExOR主体回路として構成された位相差検出回路を示す論理回路図である。
また、この実施例1の位相差検出回路は、図1に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路906a,906bを除く図1の説明はこの実施例1の位相差検出回路にも適用する。すなわち、図1は、この実施例1の位相差検出回路が適用されるトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子901、前記受光素子901の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ902a,902b,902c,902d、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路903a,903b,903c,903d、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ904a,904b,904c,904d、アナログ信号を2値化する2値化回路905a,905b,905c,905d、2値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力するこの実施例1の位相差検出回路、前記位相差検出回路により検出した位相差に応じた信号波形を加算する加算回路907、その加算結果を積分するローパスフィルタ908を備えている。
【0025】
4分割された受光素子から出力される信号は、図1の場合、信号Aと信号C、または信号Bと信号Dが同位相であり、よって信号A−B間、信号C−D間において位相差を検出し、ローパスフィルタ908の手前でそれらを加算する方式と、予め各々の信号を信号A+C、信号B+Dというように加算しておき、それらの間の位相差を検出する方式の2通りある。図1は前者の例であり、信号Aと信号Bとの間の回路と、信号Cと信号Dとの間の回路は基本的に同一構成であるので、以下の説明では信号Aと信号Bとの間の回路について説明する。なお、信号Aと信号Bを信号Cと信号Dへ置き換えれば、信号Aと信号Bとの間の回路についての説明は信号Cと信号Dとの間の回路の説明として流用可能である。
【0026】
ExOR主体回路として構成された図2に示す従来の位相差検出回路においては、図6(a)、(b)、(c)、(d)に示した入力信号Bにチャタリングノイズが重畳した場合だけを考察してみると、図6(a)、(b)に示す立ち上がりエッジ比較時においては誤差検出絶対量、出力極性ともにほぼ問題はないと思われるが、図6(c)、(d)に示す立ち下がりエッジ比較時においては出力極性を反転させる必要があり、その概念を表したものが図10である。
このことから、従来の図2に示すExOR主体回路として構成された位相差検出回路において入力信号Bにチャタリングノイズが重畳した場合のノイズ耐性向上機能としては、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定できる「次エッジタイプ判定器」を実現する。そして、この「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、図2に示すExOR主体回路として構成された位相差検出回路のDフリップフロップの出力をもとに生成されたUP出力とDN出力とをそのまま出力させる。
【0027】
なお、これだけでは図7に示すような入力信号Aにチャタリングノイズが重畳した場合のノイズ耐性向上機能は実現されていないので、さらに入力信号Aをクロックとして、入力信号Bをデータ入力端子Dへ入力するDフリップフロップをもう一つ追加し、「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、この追加したDフリップフロップの出力をもとに生成されるUP出力とDN出力とをそのまま出力させる。
【0028】
そして、さらに入力信号Aと入力信号Bのどちらが先に立ち上がるかを判定する「先立ち上がり判定器」を追加する。この「先立ち上がり判定器」の判定出力が、入力信号Bが先に立ち上がっていることを示しているときには、図2に示すExOR主体回路として構成された位相差検出回路のDフリップフロップの出力をもとに生成されたUP出力とDN出力とを選択し、また前記判定出力が、入力信号Aが先に立ち上がっていることを示しているときには、前記追加したDフリップフロップの出力をもとに生成されるUP出力とDN出力とを選択する。
【0029】
図11に、このような前記「次エッジタイプ判定器」と前記「先立ち上がり判定器」とを備えた位相差検出回路を示す。
このExOR主体回路として構成された位相差検出回路は、ExOR回路1、Dフリップフロップ2,21、2入力AND回路3,4,22,23、例えばアナログスイッチにより構成されたスイッチ回路5,6,7,8,9,10,24,25,26,27,28,29、次エッジタイプ判定器31および先立ち上がり判定器32を備えている。
なお、Dフリップフロップ2,21は、データ入力端子Dへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Qへ、また前記読み込んだ信号を反転した信号を出力端子XQへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路5,6,7,8,9,10,24,25,26,27,28,29は制御端子を有し、前記制御端子へ供給される次立ち上がり判定出力や次立ち下がり判定出力によりその接点の状態が切り替えられる。
【0030】
入力信号Aおよび入力信号BはExOR回路1の各入力端子と次エッジタイプ判定器31と先立ち上がり判定器32へ供給される構成である。入力信号Aは、さらに、Dフリップフロップ2のデータ入力端子Dと、Dフリップフロップ21のクロック入力端子CKとへ供給される構成である。入力信号Bは、さらに、Dフリップフロップ2のクロック入力端子CKと、Dフリップフロップ21のデータ入力端子Dとへ供給される構成である。Dフリップフロップ2の出力端子Qは2入力AND回路4の一方の入力端子へ接続され、出力端子XQは2入力AND回路3の一方の入力端子へ接続されている。2入力AND回路3,4の各他方の入力端子は共通接続され、前記ExOR回路1の出力端子と接続されている。
【0031】
2入力AND回路3の出力端子はスイッチ回路5,6の一方の端子へ接続され、2入力AND回路4の出力端子はスイッチ回路8,9の一方の端子へ接続されている。スイッチ回路5およびスイッチ回路9の他方の端子はスイッチ回路7の一方の端子へ接続されている。また、スイッチ回路8およびスイッチ回路6の他方の端子はスイッチ回路10の一方の端子へ接続されている。
【0032】
Dフリップフロップ21の出力端子Qは2入力AND回路22の一方の入力端子へ接続され、出力端子XQは2入力AND回路23の一方の入力端子へ接続されている。2入力AND回路22,23の各他方の入力端子は共通接続され、前記ExOR回路1の出力端子と接続されている。
【0033】
2入力AND回路22の出力端子はスイッチ回路24,25の一方の端子へ接続され、2入力AND回路23の出力端子はスイッチ回路27,28の一方の端子へ接続されている。スイッチ回路24およびスイッチ回路28の他方の端子はスイッチ回路26の一方の端子へ接続されている。また、スイッチ回路27およびスイッチ回路25の他方の端子はスイッチ回路29の一方の端子へ接続されている。
【0034】
スイッチ回路7とスイッチ回路26の他方の端子は共通接続され、DN出力が取り出される構成である。また、スイッチ回路10とスイッチ回路29の他方の端子は共通接続され、UP出力が取り出される構成である。
【0035】
次エッジタイプ判定器31からは、次の比較が立ち上がりエッジ比較であることを示す次立ち上がり判定出力と、次の比較が立ち下がりエッジ比較であることを示す次立ち下がり判定出力とが取り出され、次立ち上がり判定出力は、スイッチ回路5,8,24,27の制御端子へ供給される構成である。また、次立ち下がり判定出力は、スイッチ回路6,9,25,28の制御端子へ供給される構成である。
【0036】
先立ち上がり判定器32からは、入力信号Aが入力信号Bより先に立ち上がったことを示す先A立ち上がり信号判定出力と、入力信号Bが入力信号Aより先に立ち上がったことを示す先B立ち上がり信号判定出力とが取り出され、先A立ち上がり信号判定出力は、スイッチ回路26,29の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力は、スイッチ回路7,10の制御端子へ供給される構成である。
【0037】
なお、図11に示す構成では立ち上がりエッジをトリガとするDフリップフロップの特性から、「次エッジタイプ判定器」の判定出力が、次の比較が立ち下がりエッジ比較を示しているときには対応できない。すなわち、図11に示す位相差検出回路では、立ち下りエッジ比較時には正確な極性判定を行うことが出来ず、このため、入力信号Aと入力信号Bの反転信号を入力とする、立ち下りエッジ比較時に対応する立ち下がりエッジ専用位相差検出回路および先立ち上がり判定器をもう一つ設け、これらの出力を前述の次エッジタイプ判定器31を用いて切り替える構成にする。
【0038】
図12は、このような前記次エッジタイプ判定器31と前記先立ち上がり判定器32a
,32bとを備え、立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なExOR主体回路として構成された位相差検出回路の構成を示す論理回路図である。この位相差検出回路は、立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを備え、基本的には先に立ち上がる信号を常に極性判定Dフリップフロップのクロックに用いる構成である。
【0039】
ここで、図12に示す位相差検出回路について説明する。
なお、図12において図11と同一または相当の部分については同一の符号を付し説明を省略する。この位相差検出回路の立ち上がりエッジ専用位相差検出回路80は、ExOR回路(第1の比較回路)1、Dフリップフロップ(第2の極性判定回路)2,Dフリップフロップ(第1の極性判定回路)21、2入力AND回路(第4のゲート回路)3,2入力AND回路(第3のゲート回路)4,2入力AND回路(第2のゲート回路)22,2入力AND回路(第1のゲート回路)23、例えばアナログスイッチにより構成されたスイッチ回路(第1のスイッチ回路)61,スイッチ回路(第4のスイッチ回路)62,スイッチ回路(第1のスイッチ回路)63,スイッチ回路(第4のスイッチ回路)64,スイッチ回路(第1のスイッチ回路)65,スイッチ回路(第3のスイッチ回路)66,スイッチ回路(第1のスイッチ回路)67,スイッチ回路(第3のスイッチ回路)68を備えている。
なお、ExOR回路(第1の比較回路)1、Dフリップフロップ(第2の極性判定回路)2,Dフリップフロップ(第1の極性判定回路)21、2入力AND回路(第4のゲート回路)3,2入力AND回路(第3のゲート回路)4,2入力AND回路(第2のゲート回路)22,2入力AND回路(第1のゲート回路)23は請求項1の第1の位相差検出回路に相当する。
また、立ち下がりエッジ専用位相差検出回路90は、インバータ回路41,42、ExOR回路(第2の比較回路)51、Dフリップフロップ(第4の極性判定回路)52,Dフリップフロップ(第3の極性判定回路)55、2入力AND回路(第8のゲート回路)53,2入力AND回路(第7のゲート回路)54,2入力AND回路(第6のゲート回路)56,2入力AND回路(第5のゲート回路)57、例えばアナログスイッチにより構成されたスイッチ回路(第2のスイッチ回路)71,スイッチ回路(第4のスイッチ回路)72,スイッチ回路(第2のスイッチ回路)73,スイッチ回路(第4のスイッチ回路)74,スイッチ回路(第2のスイッチ回路)75,スイッチ回路(第3のスイッチ回路)76,スイッチ回路(第2のスイッチ回路)77,スイッチ回路(第3のスイッチ回路)78を備えている。
なお、ExOR回路(第2の比較回路)51、Dフリップフロップ(第4の極性判定回路)52,Dフリップフロップ(第3の極性判定回路)55、2入力AND回路(第8のゲート回路)53,2入力AND回路(第7のゲート回路)54,2入力AND回路(第6のゲート回路)56,2入力AND回路(第5のゲート回路)57は、請求項1の第2の位相差検出回路に相当する。
【0040】
立ち上がりエッジ専用位相差検出回路80において、2入力AND回路3の出力端子はスイッチ回路61の一方の端子へ接続されている。また、2入力AND回路4の出力端子はスイッチ回路63の一方の端子へ接続されている。また、2入力AND回路22の出力端子はスイッチ回路65の一方の端子へ接続されている。また、2入力AND回路23の出力端子はスイッチ回路67の一方の端子へ接続されている。スイッチ回路61にはスイッチ回路62が直列接続され、スイッチ回路62の一方の端子から、入力信号Bが先に立ち上がったときのDN出力が取り出される構成である。また、スイッチ回路63にはスイッチ回路64が直列接続され、スイッチ回路64の一方の端子から、入力信号Bが先に立ち上がったときのUP出力が取り出される構成である。また、スイッチ回路65にはスイッチ回路66が直列接続され、スイッチ回路66の一方の端子から、入力信号Aが先に立ち上がったときのDN出力が取り出される構成である。また、スイッチ回路67にはスイッチ回路68が直列接続され、スイッチ回路68の一方の端子から、入力信号Aが先に立ち上がったときのUP出力が取り出される構成である。
そして、スイッチ回路62の一方の端子とスイッチ回路66の一方の端子とは共通接続されている。また、スイッチ回路64の一方の端子とスイッチ回路68の一方の端子とは共通接続されている。
【0041】
また、次エッジタイプ判定器31からの次立ち上がり判定出力が、スイッチ回路61,63,65,67の制御端子へ供給される構成である。また、先立ち上がり判定器32aからの先A立ち上がり信号判定出力が、スイッチ回路66,68の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力が、スイッチ回路62,64の制御端子へ供給される構成である。
【0042】
立ち下がりエッジ専用位相差検出回路90において、インバータ回路41は入力信号Bを反転し出力する回路である。インバータ回路42は入力信号Aを反転し出力する回路である。そして、インバータ回路41の出力端子はExOR回路51の一方の入力端子とDフリップフロップ52のクロック入力端子CKとDフリップフロップ55のデータ入力端子Dと先立ち上がり判定器32bへ接続されている。また、インバータ回路42の出力端子はExOR回路51の他方の入力端子とDフリップフロップ52のデータ入力端子DとDフリップフロップ55のクロック入力端子CKと先立ち上がり判定器32bへ接続されている。
Dフリップフロップ52,55は、データ入力端子Dへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Qへ、また前記読み込んだ信号を反転した信号を出力端子XQへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路71,72,73,74,75,76,77,78は制御端子を有し、前記制御端子へ供給される次立ち下がり判定出力、前記先立ち上がり判定器32bから出力される先A立ち上がり信号判定出力または先B立ち上がり信号判定出力によりその接点の状態が切り替えられる。
【0043】
Dフリップフロップ52の出力端子Qは2入力AND回路54の一方の入力端子へ接続され、出力端子XQは2入力AND回路53の一方の入力端子へ接続されている。2入力AND回路53,54の各他方の入力端子は共通接続され、前記ExOR回路51の出力端子と接続されている。
【0044】
2入力AND回路53の出力端子はスイッチ回路71の一方の端子へ接続され、2入力AND回路54の出力端子はスイッチ回路73の一方の端子へ接続されている。スイッチ回路71の他方の端子はスイッチ回路72の一方の端子と接続され、スイッチ回路73の他方の端子はスイッチ回路74の一方の端子と接続されている。
【0045】
Dフリップフロップ55の出力端子Qは2入力AND回路56の一方の入力端子へ接続され、出力端子XQは2入力AND回路57の一方の入力端子へ接続されている。2入力AND回路56,57の各他方の入力端子は共通接続され、前記ExOR回路51の出力端子と接続されている。
【0046】
2入力AND回路56の出力端子はスイッチ回路75の一方の端子へ接続され、2入力AND回路57の出力端子はスイッチ回路77の一方の端子へ接続されている。スイッチ回路75の他方の端子はスイッチ回路76の一方の端子と接続され、スイッチ回路77の他方の端子はスイッチ回路78の一方の端子と接続されている。
また、次エッジタイプ判定器31からの次立ち下がり判定出力が、スイッチ回路71,73,75,77の制御端子へ供給される構成である。また、先立ち上がり判定器32bからの先A立ち上がり信号判定出力が、スイッチ回路76,78の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力が、スイッチ回路72,74の制御端子へ供給される構成である。
【0047】
そして、立ち下りエッジ比較時において、スイッチ回路72の他方の端子から、入力信号Bが先に立ち下がったときのDN出力が取り出される構成である。また、スイッチ回路74の他方の端子から、入力信号Bが先に立ち下がったときのUP出力が取り出される構成である。また、スイッチ回路76の他方の端子から、入力信号Aが先に立ち下がったときのDN出力が取り出される構成である。また、また、スイッチ回路78の他方の端子から、入力信号Aが先に立ち下がったときのUP出力が取り出される構成である。
そして、スイッチ回路72の他方の端子とスイッチ回路76の他方の端子とは共通接続され、さらに前記スイッチ回路62,66の一方の端子と共通接続されている。また、スイッチ回路74の他方の端子とスイッチ回路78の他方の端子とは共通接続され、さらに
前記スイッチ回路64,68の一方の端子と共通接続されている。
【0048】
次に動作について説明する。
先ず、立ち上がりエッジ専用位相差検出回路80の動作について説明する。この立ち上がりエッジ専用位相差検出回路80は、次の比較が立ち上がりエッジ比較である場合に有効となる。入力信号Aと入力信号Bとの立ち上がりのタイミングについては、入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合と、その逆の場合がある。
入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器32は先A立ち上がり判定出力をスイッチ回路66,68の制御端子へ出力し、Dフリップフロップ21の出力をもとに生成されるUP出力、DN出力を有効にする。また、入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い場合、先立ち上がり判定器32aは先B立ち上がり判定出力をスイッチ回路62,64の制御端子へ出力し、Dフリップフロップ2の出力をもとに生成されるUP出力、DN出力を有効にする。
【0049】
入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、Dフリップフロップ21のクロック入力端子CKへ入力信号Aが供給されると、入力信号Aの立ち上がりエッジのタイミングでデータ入力端子Dへの入力を読み込むが、入力信号Aが立ち上がったときの入力信号Bは“Low”レベルであるから、Dフリップフロップ21のQ出力はLowレベル、XQ出力は“High”レベルとなり、入力信号Aの立ち上がりエッジのタイミングが入力信号Bの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したUP出力が2入力AND回路23から出力される。
図6(a)は入力信号Bにチャタリングノイズが重畳している場合を示しているが、このチャタリングノイズが重畳している状態では、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジにより、先立ち上がり判定器32aは、入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い旨のB先立ち上がり判定出力をスイッチ回路62,64へ出力する。この結果、入力信号Bにチャタリングノイズが重畳している場合にはDフリップフロップ2の出力をもとに生成されるUP出力、DN出力が有効になる。そして、図6(a)に示すように、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Aの“High”レベルを読み込むタイミングT0を境にして、タイミングT0以前ではExOR回路1の出力が2入力AND回路3からDN出力として出力され、また、タイミングT0以降ではExOR回路1の出力が2入力AND回路4からUP出力として出力される。
【0050】
入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器32aは先B立ち上がり判定出力をスイッチ回路62,64へ出力する。
Dフリップフロップ2のクロック入力端子CKへ入力信号Bが供給されると、入力信号Bの立ち上がりエッジのタイミングでデータ入力端子Dへの入力を読み込むが、入力信号Bが立ち上がったときの入力信号Aは“Low”レベルであるから、Dフリップフロップ2のQ出力はLowレベル、XQ出力は“High”レベルとなり、入力信号Bの立ち上がりエッジのタイミングが入力信号Aの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したDN出力が2入力AND回路3から出力される。
図6(b)は入力信号Bにチャタリングノイズが重畳している場合であり、このチャタリングノイズが重畳している状態では、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Aの“High”レベルを読み込むタイミングT0を境にして、タイミングT0以前では2入力AND回路3からExOR回路1の出力がDN出力として出力され、タイミングT0以降、2入力AND回路4からExOR回路1の出力がUP出力として出力される。
【0051】
次に、次の比較が立ち上がりエッジ比較であって、チャタリングノイズが入力信号Aに重畳している場合について説明する。
チャタリングノイズが入力信号Aに重畳しており、その状態遷移が入力信号Bよりも先に起こる場合では、入力信号Aに重畳しているチャタリングノイズの立ち上がりエッジにより先立ち上がり判定器32aは先A立ち上がり判定出力をスイッチ回路66,68の制御端子へ出力し、立ち上がりエッジ専用位相差検出回路80のDフリップフロップ21の出力をもとに生成されるUP出力、DN出力を有効にする。
【0052】
チャタリングノイズが重畳している入力信号Aにおいて、その本来の立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ21はデータ入力端子Dの状態を取り込むが、このとき前記データ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでDフリップフロップ21はこの状態を維持する。このため、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がUP出力として2入力AND回路23から出力される。
入力信号Bが“High”レベルへ立ち上がり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでDフリップフロップ21のQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がDN出力として2入力AND回路22から出力される。
入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるタイミングは、入力信号Bが“High”レベルへ立ち上がった後であり、入力信号Bの立ち上がりのタイミングは、入力信号Aの本来のエッジが“High”レベルへ立ち上がった後であることから、2入力AND回路22と2入力AND回路23の出力の期間については、2入力AND回路23の出力の方が2入力AND回路22の出力よりも長い。すなわち、2入力AND回路22と2入力AND回路23の出力の積分値については、2入力AND回路23の出力の方が2入力AND回路22の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはUP出力が供給されることになる。
【0053】
次に、図7に示すように、入力信号Bの立ち上がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち上がりのタイミングより早い場合について説明する。
この場合でも、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ21はデータ入力端子Dの状態を取り込むが、このときデータ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでこの状態を維持する。このため、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がUP出力として2入力AND回路23から出力される。
入力信号Bが“High”レベルへ立ち上がり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がDN出力として2入力AND回路22から出力される。
この場合、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるタイミングは、入力信号Aの本来のエッジが“High”レベルへ立ち上がる前であることから、2入力AND回路22と2入力AND回路23の出力期間については、2入力AND回路22の出力の方が2入力AND回路23の出力よりも長い。すなわち、2入力AND回路22と2入力AND回路23の出力の積分値については、2入力AND回路22の出力の方が2入力AND回路23の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはDN出力が供給されることになる。
【0054】
次に、次の比較が立ち下がりエッジ比較であって、チャタリングノイズが入力信号Aに重畳している場合について説明する。入力信号Bの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち下がりのタイミングより早い場合、
入力信号Aはインバータ回路42により反転され、入力信号Bはインバータ回路Bにより反転され、反転入力信号Aと反転入力信号Bとして立ち下がりエッジ専用位相差検出回路90へ供給される。従って、反転入力信号Aと反転入力信号Bとの関係は図7に示すタイミングチャートのようになる。このため、チャタリングノイズが入力信号Aに重畳しており、入力信号Bの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち下がりのタイミングより早い場合、先立ち上がり判定器32bは、スイッチ回路76,78を導通状態、スイッチ回路72,74を非導通状態に制御する。
そして、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ55はデータ入力端子Dの状態を取り込むが、このときデータ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでこの状態を維持する。このため、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路51による反転入力信号Aと反転入力信号BとのExOR演算出力がUP出力として2入力AND回路57から出力される。
反転入力信号Bが“High”レベルへ立ち上がり、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路51による反転入力信号Aと反転入力信号BとのExOR演算出力がDN出力として2入力AND回路56から出力される。
この場合、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより反転入力信号Bの“High”レベルが読み込まれるタイミングは、反転入力信号Aの本来のエッジが“High”レベルへ立ち上がる前であることから、2入力AND回路56と2入力AND回路57の出力期間については、2入力AND回路56の出力の方が2入力AND回路57の出力よりも長い。すなわち、2入力AND回路56と2入力AND回路57の出力の積分値については、2入力AND回路56の出力の方が2入力AND回路57の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはDN出力が供給されることになる。
【0055】
以上、説明した図12に示す位相差検出回路の動作をまとめると、チャタリングノイズが重畳していないときであって、次の比較が立ち上がりエッジ比較、入力信号Aが入力信号Bより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力が選択される。
また、入力信号Bが入力信号Aより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路3からのDN出力が選択される。
【0056】
次に、チャタリングノイズが重畳していないときであって、次の比較が立ち下がりエッジ比較、入力信号Aが入力信号Bより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力が選択される。
また、入力信号Bが入力信号Aより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路53からのDN出力が選択される。
【0057】
次に、チャタリングノイズが入力信号Aに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Aの本来のエッジが入力信号Bより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力と2入力AND回路22のDN出力が選択され、2入力NAND回路23からのUP出力期間、2入力AND回路22のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bが入力信号Aの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力と2入力AND回路22のDN出力が選択され、2入力NAND回路23からのUP出力期間、2入力AND回路22のDN出力期間の差から、結果としてDN出力となる。
【0058】
次に、チャタリングノイズが入力信号Aに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Aの本来のエッジが入力信号Bより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力と2入力AND回路56のDN出力が選択され、2入力NAND回路57からのUP出力期間、2入力AND回路56のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bが入力信号Aの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力と2入力AND回路56のDN出力が選択され、2入力NAND回路57からのUP出力期間、2入力AND回路56のDN出力期間の差から、結果としてDN出力となる。
【0059】
次に、チャタリングノイズが入力信号Bに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Aが入力信号Bの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路4からのUP出力と2入力AND回路3のDN出力が選択され、2入力NAND回路4からのUP出力期間、2入力AND回路3のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bの本来のエッジが入力信号Aより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路4からのUP出力と2入力AND回路3からのDN出力が選択され、2入力NAND回路4からのUP出力期間、2入力AND回路3のDN出力期間の差から、結果としてDN出力となる。
【0060】
次に、チャタリングノイズが入力信号Bに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Aが入力信号Bの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路54からのUP出力と2入力AND回路53のDN出力が選択され、2入力NAND回路54からのUP出力期間、2入力AND回路53のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bの本来のエッジが入力信号Aより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路54からのUP出力と2入力AND回路53のDN出力が選択され、2入力NAND回路54からのUP出力期間、2入力AND回路53のDN出力期間の差から、結果としてDN出力となる。
【0061】
なお、図12に示すような立ち上がりエッジ用と立ち下がりエッジ用に同じ構成の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を設けるのは無駄が多い。このため、入力信号Aと入力信号BをExOR回路の2入力の一方の入力とし、もう一方の入力に前記次エッジタイプ判定器の“次立ち下がり判定”出力を与えることで、次エッジが立ち上がりの際は入力信号Aと入力信号Bをスルーさせ、立ち下がりの際は反転させる機能を持たせることで、位相検出回路にとっては常に立ち上がりエッジ比較しか行なわないように見せることが可能である。この場合には立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路とを設ける必要はなく、立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路は1つの立ち上がり/立ち下がりエッジ共用位相差検出回路だけでよい。
【0062】
図13は、この立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を1つの立ち上がり/立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
図13において図12と同一または相当の部分については同一の符号を付し説明を省略する。この図13に示す位相差検出回路は、図12の位相差検出回路の立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを立ち上がりエッジおよび立ち下がりエッジ共用の1つの共用位相差検出回路で構成するとともに、図12に示す次エッジタイプ判定器31と先立ち上がり判定器32を設け、次エッジタイプ判定器31が出力する次立ち下がり判定出力を用いてExOR回路(入力信号制御回路)101,102により次の比較が立ち下がりエッジ比較であるときには入力信号A、入力信号Bを反転させ反転入力信号A、反転入力信号Bを生成し、これらを共用位相差検出回路へ入力するようにしたものである。
【0063】
なお、先立ち上がり判定器32は、図13に示すように、リセット機能を有したDフリップフロップ151,152および2入力OR153,154で構成し、先に立ち上がる入力信号Aまたは入力信号B、もしくは反転入力信号Aまたは反転入力信号Bによりデータ入力端子Dへ与えられている電源電圧すなわち“High”レベルを先に読み込んだ一方のDフリップフロップのQ出力により他方のDフリップフロップをリセット状態に固定するものである。なお、これらDフリップフロップ151,152は別途入力されるリセット信号により初期状態としてリセットされる。
この先立ち上がり判定器32へ別途与えられる前記リセット信号は、次エッジタイプ判定器31から出力され、その信号は次の信号比較が立ち上がりエッジ比較もしくは立ち下がりエッジ比較かを判定した瞬間、即ち次立ち下がり信号が切り替わる瞬間にパルス状に出力される信号を想定している。
【0064】
以上のように、この実施例1によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光りディスク再生装置におけるDPD回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクなどにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【実施例2】
【0065】
この実施例2では、Dフリップフロップ主体回路である位相差検出回路について説明する。
なお、この実施例2の位相差検出回路は、前記実施例1と同様に図1に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路906a,906bを除く図1の説明はこの実施例2の位相差検出回路にも適用する。
図4に示すDフリップフロップ主体回路である従来の位相差検出回路においては、図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。また、図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Aが“Low”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
【0066】
次に、図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号BがHighレベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。図9(d)に示す立ち下がりエッジ比較時においては、入力信号Bが“Low”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
これらのことから、図4に示すDフリップフロップ主体回路である位相差検出回路においては、前記実施例1で説明したExOR主体回路の位相差検出回路と同様に、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判断できれば、あとは入力信号Aと入力信号Bの状態によってUP出力とDN出力を入れ替えるかどうかを判断することで、期待値に近い出力を得ることが出来る。
【0067】
図14は、この実施例2の位相差検出回路をDフリップフロップ主体回路として構成したときのUP出力、DN出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。また、図15は、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定するための次エッジタイプ判定器の構成を示す論理回路図である。図16は、図15に示した次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。図17は、図15に示した次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。図18は、Dフリップフロップ主体回路であるこの実施例2の位相差検出回路の構成を示す論理回路図であり、UP出力、DN出力の入れ替え動作を実現する演算回路を追加した構成である。前記演算回路による演算式は図18に示す通りである。
【0068】
先ず、この実施例2の位相差検出回路における次エッジタイプ判定器について説明する。この次エッジタイプ判定器は、ある任意の遅延期間、入力信号Aと入力信号Bが一致した状態が続けばチャタリング期間は終了したと見なし、その際に入力信号Aと入力信号Bがともに“High”レベルならば次は立ち下がりエッジ比較、ともに“Low”レベルならば次は立ち上がりエッジ比較であると判定する機能を有する。
図15に示すように、2入力NOR回路1001、2入力AND回路1002、Dフリップフロップ1003,1004、遅延回路DL11,DL12、2入力OR回路1005、一致期間設定用遅延反転回路DL1006、Dフリップフロップ1007,1008、遅延回路DL21,DL22およびR−Sフリップフロップ1009を備えている。
2入力NOR回路1001には入力信号Aおよび入力信号Bが入力される。2入力AND回路1002にも入力信号Aおよび入力信号Bが入力される。2入力NOR回路1001の出力は、Dフリップフロップ1003のクロック端子CKとDフリップフロップ1007のデータ入力端子Dへ接続されている。2入力AND回路1002の出力は、Dフリップフロップ1004のクロック端子CKとDフリップフロップ1008のデータ入力端子Dへ接続されている。
Dフリップフロップ1003,1004は、データ入力端子Dが電源電圧VDDに接続され、入力としては“High”レベルに固定されている。
遅延回路DL11は,前記Dフリップフロップ1003のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1003をリセットする信号としてリセット端子へ供給する回路である。
遅延回路DL12は,前記Dフリップフロップ1004のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1004をリセットする信号として前記リセット端子へ供給する回路である。
2入力OR回路1005は、その入力端子が前記Dフリップフロップ1003,1004のQ出力端子へそれぞれ接続されている。2入力OR回路1005の出力は、前記一致期間設定用遅延反転回路DL1006へ接続される構成である。
【0069】
一致期間設定用遅延反転回路DL1006の一例として図17に示す構成を挙げる。この例では五段構成の2入力NAND回路と、一つの4入力AND回路とを備えている。図15に示す前記2入力OR回路1005は、図17では2入力NOR回路とインバータ回路とにより示されており、前記2入力NOR回路の出力は前記インバータ回路と、2段目の2入力NAND回路および4段目の2入力NAND回路の一方の入力端子と、前記4入力AND回路の第1の入力端子へ接続される構成である。前記インバータ回路の出力は1段目の2入力NAND回路の一方の入力端子へ接続されている。前記1段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL1が供給される構成である。前記1段目の2入力NAND回路の出力は、前記2段目の2入力NAND回路の他方の入力端子と前記4入力AND回路の第2の入力端子とへ接続されている。前記2段目の2入力NAND回路の出力は3段目の2入力NAND回路の一方の入力端子と接続されている。前記3段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL2が供給される構成である。前記3段目の2入力NAND回路の出力は、前記4段目の2入力NAND回路の他方の入力端子と、前記4入力AND回路の第3の入力端子と接続されている。前記4段目の2入力NAND回路の出力は5段目の2入力NAND回路の一方の入力端子と接続されている。前記5段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL3が供給される構成である。前記5段目の2入力NAND回路の出力は、前記4入力AND回路の第4の入力端子と接続されている。
【0070】
図15へ戻り、Dフリップフロップ1007,1008のクロック端子CKは、一致期間設定用遅延反転回路DL1006の出力と接続されている。Dフリップフロップ1007のQ出力端子は、遅延回路DL21と、R−Sフリップフロップ1009のセット端子Sへ接続されている。Dフリップフロップ1008のQ出力端子は、遅延回路DL22と、R−Sフリップフロップのリセット端子Rへ接続されている。
遅延回路DL21は,前記Dフリップフロップ1007のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1007をリセットする信号としてリセット端子へ供給する回路である。
遅延回路DL22は,前記Dフリップフロップ1008のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1008をリセットする信号として前記リセット端子へ供給する回路である。
R−Sフリップフロップ1009のQ出力端子からは次の比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。R−Sフリップフロップ1009のXQ出力端子からは次の比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。
【0071】
次に、図16に示したタイミングチャートを用いて次エッジタイプ判定器の詳細動作について説明する。
NOR回路1001は、図16(c)に示すように、入力信号Aと入力信号Bがどちらも“Low”レベルにある状態で、どちらかにチャタリングが発生した場合にそのチャタリングノイズをノードN11へ反転し出力する。AND回路1002は、同図(d)に示すように、入力信号Aと入力信号BがどちらもHighレベルにある状態で、どちらかにチャタリングが発生した場合にそれをノードN12へ出力する。Dフリップフロップ1003は、同図(e)に示すように、ノードN11にチャタリングが出力された場合にその立ち上がりエッジを使い、パルス幅が遅延回路DL11で決まるパルスをQ出力端子から出力させる。Dフリップフロップ1004は、同図(f)に示すように、ノードN12にチャタリングが出力された場合にその立ち上がりエッジを使ってパルス幅が遅延回路DL12で決まるパルスをQ出力端子から出力させる。これらのパルスは、同図(g)に示すように、OR回路1005でまとめられて一致時間設定用遅延反転回路DL1006へ入力される。
【0072】
この一致時間設定用遅延反転回路DL1006は、図17に示すように構成されているため、立ち下がり信号が入力された場合は内部の遅延時間だけ遅れて出力が立ち上がるが、立ち上がり信号が入力された場合は即座に出力が立ち下がるような構成を用いる。すなわちCMOSにおいては、この機能は遅延段部分に能力の低いPチャネルMOSと能力の高いNチャネルMOSを用いることで実現できる。
【0073】
OR回路1005の出力のノードN3を見ると、図16(h)に示すように、チャタリングノイズが起こっている期間はノードN3にパルスが絶え間なく発生しており、このパルスが立ち下がるとノードN4は低能力PチャネルMOSによって時間をかけて立ち上がってくるが、パルス立ち上がりが来るとノードN4は即座にリセットされ、またノードN3のパルス立ち下がりから時間をかけて立ち上がることをチャタリングノイズ発生期間内、繰り返す。やがてチャタリングノイズが収まりノードN3のパルスも起こらなくなると、ノードN4の電位は“High”レベルまで上昇し、Dフリップフロップ1007とDフリップフロップ1008のクロック端子へ入力される。これらDフリップフロップ1007,1008のデータ入力端子DはそれぞれノードN11とノードN12が接続されており、そのため入力信号Aと入力信号Bがともに“High”レベルの場合はノードN12が“High”レベルとなっており、同図(j)に示すように、ノードN52に遅延回路DL22の遅延時間で決まるパルス幅DL2のパルスが出力される。
入力信号Aと入力信号Bがともに“Low”レベルの場合は、ノードN11が“High”レベルとなっておりノードN51に遅延回路21の遅延時間で決まるパルス幅のパルスが出力される。
これらノードN51とノードN52はRSフリップフロップ1009のセット−リセット信号として入力されており、入力信号Aと入力信号BがともにHighレベルの場合はRSフリップフロップ1009がリセットされるため、そのQ出力が“Low”レベル、XQ出力が“High“レベルとなる。また、入力信号Aと入力信号Bがともに“Low”レベルの場合はRSフリップフロップ1009がセットされるため、RSフリップフロップ1009のQ出力が“High”レベル、XQ出力が“Low”レベルとなる。よってRSフリップフロップ1009のQ出力が“High”レベルの場合は次の比較が立ち上がりエッジ比較であり、また、RSフリップフロップ1009のQ出力が“Low”レベルあるいはRSフリップフロップ1009のXQ出力が“High”レベルの場合は次の比較が立ち下がりエッジ比較である次エッジタイプ判定信号となる。
【0074】
なお、この遅延時間はプロセスばらつきなどに大きく依存するため外部から切替信号を用いて遅延段数を制御できるようにしておくことで、実際のチップ動作状況を見ながら最適なものに設定可能であり、例えば図17に示すような遅延段回路にしておけば、外部から遅延時間を切り替えることが可能である。
【0075】
次に、図18に示す、UP出力、DN出力の入れ替え動作を実現する演算回路を追加したこの実施例2の位相差検出回路について説明する。
この位相差検出回路は、図4に示す位相差検出回路に図15に示す次エッジタイプ判定器1000と前記演算回路を追加することでノイズ耐性向上機能を実現したものである。
図18に示すように、遅延回路501,511,522,542と、2入力AND回路502,512,523,543と、2入力OR回路503,513,531,571,572と、2入力NOR回路541と、インバータ回路551,552と、立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562を備えている。
【0076】
立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562は同一構成の回路ブロックであり、ここでは立ち上がりエッジ比較用回路ブロック561の構成について説明する。
図18に示すように、立ち上がりエッジ比較用回路ブロック561は、Dフリップフロップ(第1のF/F主体回路、第2のF/F主体回路)581,582と、例えば制御端子に供給される制御信号により制御されるアナログスイッチ585,586,591,592と、2入力OR回路587,593と、組み合わせ回路583,584を備えている。
【0077】
なお、アナログスイッチ585,586,591,592と、2入力OR回路587,593と、組み合わせ回路583,584は請求項4の第1の出力切り替え回路、第2の出力切り替え回路に相当する。
【0078】
Dフリップフロップ581,582はクロック入力端子CKへ与えられるクロック信号の立ち上がりエッジにより、データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を読み込み、Q出力端子へは前記データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を出力し、またXQ出力端子へは前記データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を反転した“Low”レベルまたは“High”レベルを出力する。また、リセットについてはリセット端子へ“High”レベルが与えられている状態でリセット状態、すなわちQ出力端子から“Low”レベル、XQ出力端子から“High”レベルを出力した状態になる。
組み合わせ回路583は、遅延回路511の出力とDフリップフロップ582のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力を反転した信号と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
また、組み合わせ回路584は、遅延回路501の出力を反転した信号とDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
【0079】
アナログスイッチ585は、組み合わせ回路583の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ586は、組み合わせ回路583の前記論理和演算結果をそのまま制御信号とする。アナログスイッチ591は、組み合わせ回路584の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ592は、組み合わせ回路584の前記論理和演算結果をそのまま制御信号とする。
【0080】
Dフリップフロップ581,582のデータ入力端子Dには電源電圧VDDが印加されており、“High”レベルに固定されている。Dフリップフロップ581のクロック入力端子CKには遅延回路501の出力が接続され、さらにそのQ出力端子は前記アナログスイッチ585,586の導通、非導通が制御される主回路の一方の端子と演算回路584へ接続されている。Dフリップフロップ582のクロック入力端子CKには遅延回路511の出力が接続され、さらにそのQ出力端子は前記アナログスイッチ591,592の導通、非導通が制御される主回路の一方の端子と演算回路583へ接続されている。2入力OR回路587の一方の入力端子は、前記アナログスイッチ585の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路587からはUP出力O1が出力される。
また2入力OR回路587の他方の入力端子は、前記アナログスイッチ592の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路593の一方の入力端子は前記アナログスイッチ586の導通、非導通が制御される前記主回路の他方の端子と接続され、また2入力OR回路593の他方の入力端子は前記アナログスイッチ591の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路593からはDN出力O2が出力される。
すなわち、立ち上がりエッジ比較用回路ブロック561は、次のエッジ比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号NEと、遅延回路501の出力である遅延入力信号Aと、遅延回路511の出力である遅延入力信号BとをもとにUP出力O1またはDN出力O2を出力する。
また、立ち下がりエッジ比較用回路ブロック562は、次のエッジ比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号NEと、遅延回路501の出力を反転した遅延反転入力信号Aと、遅延回路511の出力を反転した遅延反転入力信号BとをもとにUP出力O1またはDN出力O2を出力する。
【0081】
遅延回路(第1の遅延回路)501は、入力信号Aに所定の遅延時間を付与して出力する回路である。遅延回路501の出力は、2入力AND回路502および2入力OR回路503の一方の入力端子とインバータ回路551の入力端子へ接続され、また遅延回路501により遅延時間が付与された遅延入力信号Aを立ち上がりエッジ比較用回路ブロック561へ供給する構成である。なお、インバータ回路551の出力は立ち下がりエッジ比較用回路ブロック562へ、遅延回路501により遅延時間が付与された遅延入力信号Aを反転した遅延反転入力信号Aを供給する構成である。2入力AND回路502は、その一方の入力端子が遅延回路501の出力と接続されるとともに、他方の入力端子が遅延回路501の入力と接続されている。2入力AND回路502の出力端子は、2入力AND回路521の一方の入力端子と接続されている。2入力AND回路521の他方の入力端子は、2入力AND回路512の出力端子と接続されている。2入力OR回路503は、その一方の入力端子が遅延回路501の出力と接続されるとともに、他方の入力端子が遅延回路501の入力と接続されている。2入力AND回路521の出力端子は遅延回路522の入力と接続されると共に2入力AND回路523の一方の入力端子と接続されている。2入力AND回路523の他方の入力端子は遅延回路522の出力と接続されている。2入力AND回路523の出力端子は、2入力OR回路531の一方の入力端子へ接続されている。
【0082】
遅延回路(第2の遅延回路)511は、入力信号Bに所定の遅延時間を付与して出力する回路である。遅延回路511の出力は、2入力AND回路512および2入力OR回路513の一方の入力端子とインバータ回路552の入力端子へ接続され、また遅延回路511により遅延時間が付与された遅延入力信号Bを立ち上がりエッジ比較用回路ブロック561へ供給する構成である。なお、インバータ回路552の出力は立ち下がりエッジ比較用回路ブロック562へ、遅延回路511により遅延時間が付与された遅延入力信号Bを反転した遅延反転入力信号Bを供給する構成である。2入力AND回路512は、その一方の入力端子が遅延回路511の出力と接続されるとともに、他方の入力端子が遅延回路511の入力と接続されている。2入力OR回路513は、その一方の入力端子が遅延回路511の出力と接続されるとともに、他方の入力端子が遅延回路511の入力と接続されている。2入力OR回路513の出力端子は2入力NOR回路541の一方の入力端子へ接続されている。2入力NOR回路541の他方の入力端子は前記2入力OR回路503の出力端子と接続されている。2入力OR回路541の出力端子は遅延回路542の入力と接続されると共に2入力AND回路543の一方の入力端子と接続されている。2入力AND回路543の他方の入力端子は遅延回路542の出力と接続されている。2入力AND回路543の出力端子は、2入力OR回路531の他方の入力端子へ接続されている。
2入力OR回路531から立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562へリセット信号を供給する構成であり、2入力OR回路531の出力は、立ち上がりエッジ比較用回路ブロック561についてはそのDフリップフロップ581,582のリセット信号入力端子と接続されている。
【0083】
なお、2入力AND回路502,512,521,523,543と、2入力OR回路503,513,531と、遅延回路522,542と、2入力NOR回路531は、請求項4のリセット回路に相当する。
【0084】
2入力OR回路(出力回路)571の一方の入力端子は立ち上がりエッジ比較用回路ブロック561の2入力OR回路581の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック562のUP出力が供給される構成である。
2入力OR回路(出力回路)572の一方の入力端子は立ち上がりエッジ比較用回路ブロック561の2入力OR回路593の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック562のDN出力が供給される構成である。
【0085】
次に動作について説明する。
図19および図20は、この実施例2の位相差検出回路においてチャタリングノイズが入力信号に重畳したときのUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
図18に示す位相差検出回路では、図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときに図14(a)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値へ近づける。図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図19(a)にそのタイミングチャートを示す。
また、図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Aが“Low”レベルになったときに、図14(b)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値に近づける。図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図19(b)にそのタイミングチャートを示す。
また、図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号BがHighレベルになったときに、図14(c)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量が期待値へ近づける。図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図20(a)にそのタイミングチャートを示す。
また、図9(d)に示す立ち下がりエッジ比較時においては、入力信号Bが“Low”レベルになったときに、図14(d)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値に近づける。図9(d)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図20(b)にそのタイミングチャートを示す。
このため、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを図15に示す次エッジタイプ判定器により判定し、その判定出力と入力信号Aと入力信号Bとの状態によってUP出力とDN出力を入れ替える。
【0086】
先ず、図14(a)、(b)の場合について、図18と図19(a)、(b)のタイミングチャートとを参照し動作を説明する。最初に、図18と図19(a)のタイミングチャートとを参照し、図14(a)の場合についての動作を説明する。
この場合、次エッジタイプ判定器は次立ち上がりエッジ比較であることを示す“High”レベルの判定出力NEを立ち上がりエッジ比較用回路ブロック561へ出力するとともに、次立ち下がりエッジ比較でないことを示す“Low”レベルの判定出力NEを立ち下がりエッジ比較用回路ブロック562へ出力する。そして、入力信号Aは遅延回路501により所定の遅延時間が付与されて遅延入力信号AIN_Rとして立ち上がりエッジ比較用回路ブロック561へ供給される。また、入力信号Aはインバータ回路551により反転されて反転入力信号Aとして立ち下がりエッジ比較用回路ブロック562へ供給される。
また、チャタリングノイズが重畳した入力信号Bは、遅延回路511により所定の遅延時間が付与されて遅延入力信号BIN_Rとして立ち上がりエッジ比較用回路ブロック561へ供給される。また、前記遅延入力信号BIN_Rはインバータ回路552により反転されて遅延反転入力信号Bとして立ち下がりエッジ比較用回路ブロック562へ供給される。
立ち上がりエッジ比較用回路ブロック561では、遅延入力信号BIN_Rに重畳したチャタリングノイズの最初の立ち上がりエッジのタイミングtaでDフリップフロップ582がデータ入力端子Dの“High”レベルを読み込み、Q出力端子から図19(ロ)に示すように“High”レベルの信号DN_Pを出力する。
立ち上がりエッジ比較用回路ブロック561へのリセット信号については、入力信号Aが立ち上がる前においては、2入力OR回路513の出力の最初の立ち下がりエッジが2入力NOR回路541により立ち上がりエッジへ反転され出力される。この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記セットされた状態のDフリップフロップ582をタイミングt11においてリセットする。
【0087】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtbでデータ入力端子Dの“High”レベルを読み込んで、図19(ロ)に示すようにQ出力端子から “High”レベルを出力し、再度セット状態になる。
2入力OR回路513の出力の次の立ち下がりエッジも、2入力NOR回路541により立ち上がりエッジへ反転され、この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtbでセットされた状態のDフリップフロップ582をタイミングt12においてリセットする。
【0088】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtcでデータ入力端子Dの“High”レベルを読み込んで、Q出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は、入力信号Aが立ち上がったタイミングに対し遅延回路501により付与される遅延時間遅れたタイミングで“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtcでセットされた状態のDフリップフロップ582をタイミングt13においてリセットする。
【0089】
この状態でDフリップフロップ582は、今度は遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtdでデータ入力端子Dの“High”レベルを読み込んで、Q出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtdでセットされた状態のDフリップフロップ582をタイミングt14においてリセットする。
【0090】
Dフリップフロップ581については、入力信号Aに対し遅延回路501により付与された遅延時間遅れて立ち上がる遅延入力信号Aの立ち上がりエッジのタイミングでQ出力が“High”レベルとなり、この直後に2入力AND回路543から出力されるリセット信号によりDフリップフロップ581はリセットされる。この結果、遅延入力信号Aの立ち上がりエッジのタイミングで“High”レベルへ立ち上がり、その直後に2入力AND回路543から出力されるリセット信号の“High”レベルの立ち上がりエッジのタイミングで“Low”レベルへ立ち下がる、図19(イ)に示す“High”レベルの信号UP_PをQ出力端子から出力する。
【0091】
次に、組み合わせ回路583,584について説明する。
組み合わせ回路583,584については、その論理式を図18中の組み合わせ回路583,584を示すブロック内に記載してある。すなわち、組み合わせ回路583は、遅延回路511の出力である遅延入力信号BとDフリップフロップ582のQ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力を反転した信号である遅延反転入力信号Bと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ハ)に示すような信号CtrlUPとしてスイッチ回路586へ出力するとともに、前記信号CtrlUPを反転した信号XCtrlUPをスイッチ回路585へ出力する。
また、組み合わせ回路584は、遅延回路501の出力を反転した遅延反転入力信号AとDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力である遅延入力信号Aと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ニ)に示すような信号CtrlDNとしてスイッチ回路592へ出力するとともに、前記信号CtrlDNを反転した信号XCtrlDNをスイッチ回路591へ出力する。
【0092】
この結果、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック561の組み合わせ回路583から出力される信号CtrlUPによりスイッチ回路586が制御されるとともに、信号CtrlUPを反転した信号によりスイッチ回路585が制御され、また、組み合わせ回路584から出力される信号CtrlDNによりスイッチ回路592が制御されるとともに、信号CtrlDNを反転した信号によりスイッチ回路591が制御され、図19(イ)、(ロ)に示す信号波形が同図(ホ)、(へ)に示す信号波形に変換され、立ち上がりエッジ比較用回路ブロック561から同図(ホ)に示す信号波形がUP出力、同図(へ)に示す信号波形がDN出力として取り出される。
【0093】
次に、立ち下がりエッジ比較用回路ブロック562の動作について説明するが、立ち下がりエッジ比較用回路ブロック562の各構成要素については立ち上がりエッジ比較用回路ブロック561の各構成要素と同一符号として説明する。
【0094】
このとき立ち下がりエッジ比較用回路ブロック562についても、次エッジタイプ判定器から、次立ち下がりエッジ比較でないことを示す“Low”レベルの判定出力NEが出力されている。また、入力信号Aはインバータ回路551により反転されて反転入力信号Aとして供給される。また、チャタリングノイズが重畳した入力信号Bは、遅延回路511により所定の遅延時間が付与されて遅延入力信号BIN_Rとなり、さらにインバータ回路552により反転されて遅延反転入力信号Bとして供給される。
立ち下がりエッジ比較用回路ブロック562では、遅延入力信号BIN_Rに重畳したチャタリングノイズの最初の立ち下がりエッジのタイミングtfでDフリップフロップ582がデータ入力端子Dの“High”レベルを読み込み、Q出力端子から図19(チ)に示すように“High”レベルの信号DN_Pを出力する。
立ち下がりエッジ比較用回路ブロック562へのリセット信号については、入力信号Aが立ち上がる前においては、2入力OR回路513の出力の最初の立ち下がりエッジが2入力NOR回路541により立ち上がりエッジへ反転され出力され、この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記セットされた状態のDフリップフロップ582をタイミングt21においてリセットする。
【0095】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングtgでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から “High”レベルを出力し、再度セット状態になる。
2入力OR回路513の出力の次の立ち下がりエッジは、2入力NOR回路541の一方の入力端子へ供給されるが、入力信号Aが“High”レベルへ立ち上がるため、2入力NOR回路541の他方の入力端子は“High”レベルとなり、2入力NOR回路541の出力は“Low”レベルとなって2入力AND回路543からはリセット信号は出力されない。これに対し2入力AND回路512の出力と2入力AND回路502の出力とをもとに2入力AND回路523からリセット信号が立ち下がりエッジ比較用回路ブロック562へ出力され、前記タイミングtgでセットされた状態のDフリップフロップ582をタイミングt22においてリセットする。
【0096】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングthでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は、入力信号Aにより“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記タイミングthでセットされた状態のDフリップフロップ582をタイミングt23においてリセットする。
【0097】
この状態でDフリップフロップ582は、今度は遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングtiでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記タイミングtiでセットされた状態のDフリップフロップ582をタイミングt24においてリセットする。
【0098】
Dフリップフロップ581については、入力信号Aに対し遅延回路501により付与された遅延時間遅れて立ち上がる遅延入力信号Aがインバータ回路551により反転された遅延反転入力信号Aの立ち下がりエッジがクロック入力端子CKへ供給されるが、Dフリップフロップ581は立ち上がりエッジによりデータ入力端子Dの状態を読み込むため、図19(ト)に示すようにDフリップフロップ581の出力状態は変化しない。
【0099】
次に、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583,584について説明する。
立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583,584についても立ち上がりエッジ比較用回路ブロック561の組み合わせ回路と同様に動作するが、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583は、遅延回路511の出力である遅延入力信号Bを反転した遅延反転入力信号BとDフリップフロップ582のQ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力である遅延入力信号Bと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(リ)に示すような信号CtrlUPとしてスイッチ回路586へ出力するとともに、前記信号CtrlUPを反転した信号XCtrlUPをスイッチ回路585へ出力する。
また、組み合わせ回路584は、遅延回路501の出力を反転した遅延反転入力信号AとDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力である遅延入力信号Aと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ヌ)に示すような信号CtrlDNとしてスイッチ回路592へ出力するとともに、前記信号CtrlDNを反転した信号XCtrlDNをスイッチ回路591へ出力する。
【0100】
この結果、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583から出力される信号CtrlUPによりスイッチ回路586が制御されるとともに、信号CtrlUPを反転した信号によりスイッチ回路585が制御され、また、組み合わせ回路584から出力される信号CtrlDNによりスイッチ回路592が制御されるとともに、信号CtrlDNを反転した信号によりスイッチ回路591が制御され、図19(ト)、(チ)に示す信号波形が同図(ル)、(ヲ)に示す信号波形に変換され、立ち下がりエッジ比較用回路ブロック562から同図(ル)に示す信号波形がUP出力、同図(ヲ)に示す信号波形がDN出力として取り出される。
【0101】
そして、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック561と立ち下がりエッジ比較用回路ブロック562からそれぞれ出力される図19(ホ)、(ル)に示す前記各UP出力の論理和が2入力OR回路571により演算され、その論理和戦算結果が図19(ワ)に示す最終UP出力として取り出される。また、立ち上がりエッジ比較用回路ブロック561と立ち下がりエッジ比較用回路ブロック562からそれぞれ出力される図19(ヘ)、(ヲ)に示す前記各DN出力の論理和が2入力OR回路572により演算され、その論理和演算結果が図19(カ)に示す最終DN出力として取り出される。
すなわち、図18に示す位相差検出回路により、図8(a)、図19(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときに図14(a)、具体的には図19(a)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図19(a)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図19(a)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0102】
なお、図8(c)、図19(b)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Aが“Low”レベルになったときに図14(b)、具体的には図19(b)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図19(b)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図19(b)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0103】
また、図9(b)、図20(a)に示す入力信号Aにチャタリングノイズが重畳している場合の立ち上がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Bが“High”レベルになったときに図14(c)、具体的には図20(a)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図20(a)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図20(a)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0104】
また、図9(d)、図20(b)に示す入力信号Aにチャタリングノイズが重畳している場合の立ち下がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Bが“Low”レベルになったときに図14(d)、具体的には図20(b)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図20(b)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図20(b)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0105】
以上のように、この実施例2によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光ディスク再生装置におけるDPD回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【図面の簡単な説明】
【0106】
【図1】従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。
【図2】従来の位相差検出回路の具体的な回路例を示す論理回路図である。
【図3】従来の位相差検出回路の動作を示すタイミングチャートである。
【図4】ExOR回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。
【図5】チャタリングノイズの発生過程を示す説明図である。
【図6】入力信号にチャタリングが発生した場合のUP出力、DN出力の波形図である。
【図7】入力信号にチャタリングが重畳した場合の立ち上がりエッジ比較時のUP出力、DN出力の波形図である。
【図8】従来のDフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図9】従来のDフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図10】この実施例1のExOR主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。
【図11】この実施例1のノイズ耐性向上機能を備えたExOR主体回路として構成された位相差検出回路を示す論理回路図である。
【図12】この実施例1の立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なExOR主体回路として構成された位相差検出回路の構成を示す論理回路図である。
【図13】この実施例1の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を1つの立ち上がり/立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
【図14】この実施例2の位相差検出回路をDフリップフロップ主体回路として構成したときのUP出力、DN出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。
【図15】この実施例2の位相差検出回路における次エッジタイプ判定器の構成を示す論理回路図である。
【図16】次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。
【図17】次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。
【図18】この実施例2のDフリップフロップ主体回路である位相差検出回路の構成を示す論理回路図である。
【図19】この実施例2の位相差検出回路においてUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
【図20】この実施例2の位相差検出回路においてUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
【符号の説明】
【0107】
1……ExOR回路(第1の位相差検出回路、第1の比較回路)、2……Dフリップフロップ(第1の位相差検出回路、第2の極性判定回路)、21……Dフリップフロップ(第1の位相差検出回路、第1の極性判定回路)、3……2入力AND回路(第1の位相差検出回路、第4のゲート回路)、4……2入力AND回路(第1の位相差検出回路、第3のゲート回路)、22……2入力AND回路(第1の位相差検出回路、第2のゲート回路)、23……2入力AND回路(第1の位相差検出回路、第1のゲート回路)、61……スイッチ回路(第1のスイッチ回路)、62……スイッチ回路(第4のスイッチ回路)、63……スイッチ回路(第1のスイッチ回路)、64……スイッチ回路(第4のスイッチ回路)、65……スイッチ回路(第1のスイッチ回路)、66……スイッチ回路(第3のスイッチ回路)、67……スイッチ回路(第1のスイッチ回路)、68……スイッチ回路(第3のスイッチ回路)、51……ExOR回路(第2の位相差検出回路、第2の比較回路)、52……Dフリップフロップ(第2の位相差検出回路、第4の極性判定回路)、55……Dフリップフロップ(第2の位相差検出回路、第3の極性判定回路)、53……2入力AND回路(第2の位相差検出回路、第8のゲート回路)、54……2入力AND回路(第2の位相差検出回路、第7のゲート回路)、56……2入力AND回路(第2の位相差検出回路、第6のゲート回路)、57……2入力AND回路(第2の位相差検出回路、第5のゲート回路)、71……スイッチ回路(第2のスイッチ回路)、72……スイッチ回路(第4のスイッチ回路)、73……スイッチ回路(第2のスイッチ回路)、74……スイッチ回路(第4のスイッチ回路)、75……スイッチ回路(第2のスイッチ回路)、76……スイッチ回路(第3のスイッチ回路)、77……スイッチ回路(第2のスイッチ回路)、78……スイッチ回路(第3のスイッチ回路)、31……次エッジタイプ判定器(次エッジタイプ判定回路)、32a,32b……先立ち上がり判定器、101,102……ExOR回路(入力信号制御回路)、561……立ち上がりエッジ比較用回路ブロック、562……立ち下がりエッジ比較用回路ブロック、581,582……Dフリップフロップ(第1のF/F主体回路、第2のF/F主体回路)、585,586,591,592……アナログスイッチ(第1の出力切り替え回路、第2の出力切り替え回路)、587,593……2入力OR回路(第1の出力切り替え回路、第2の出力切り替え回路)、583,584……組み合わせ回路(第1の出力切り替え回路、第2の出力切り替え回路)、502,512,521,523,543……2入力AND回路(リセット回路)、503,513,531……2入力OR回路(リセット回路)、522,542……遅延回路(リセット回路)、531……2入力NOR回路(リセット回路)、571……2入力OR回路(出力回路)、572……2入力OR回路(出力回路)、1000……次エッジタイプ判定器(次エッジタイプ判定回路)。
【技術分野】
【0001】
本発明は、信号間の位相差を検出する位相差検出回路に関する。
【背景技術】
【0002】
DVD−ROMなどの光ディスク再生装置において、レーザを精度良くpit列に照射させるトラッキングサーボ回路の方式としてDifferential Phase Detector(DPD)というものがある。これはディスク表面上から反射したレーザ光を分割された受光素子で受けると、トラッキング誤差に応じて前記分割された受光素子から出力される信号間に位相差が生じることを利用し、その位相差情報をフィードバックすることでトラッキング制御する方式である。
図1は、従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子901、前記受光素子901の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ902a,902b,902c,902d、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路903a,903b,903c,903d、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ904a,904b,904c,904d、アナログ信号を2値化する2値化回路905a,905b,905c,905d、2値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力する位相差検出回路906a,906b、前記位相差検出回路906a,906bにより検出した位相差に応じた信号波形を加算する加算回路907、その加算結果を積分するローパスフィルタ908を備えている。
【0003】
4分割された受光素子から出力される信号は、図1の場合、信号Aと信号C、または信号Bと信号Dが同位相であり、よって信号A−B間、信号C−D間において位相差を検出し、ローパスフィルタ908の手前でそれらを加算する方式と、予め各々の信号を信号A+C、信号B+Dというように加算しておき、それらの間の位相差を検出する方式の2通りある。図1は前者の例であり、信号Aと信号Bとの間の回路と、信号Cと信号Dとの間の回路は基本的に同一構成であるので、以下の説明では信号Aと信号Bとの間の回路について説明する。なお、信号Aと信号Bを信号Cと信号Dへ置き換えれば、信号Aと信号Bとの間の回路についての説明は信号Cと信号Dとの間の回路の説明として流用可能である。
【0004】
図2は、位相差検出回路906aの具体的な回路例を示す論理回路図である。図3は、図2に示す位相差検出回路906aの動作を示すタイミングチャートである。基本的動作としては、ExOR回路951で入力信号A−B間の不一致期間を検出し、それを入力信号Aと入力信号Bのどちらが先に立ち上がるか、即ちどちらの信号の位相が進んでいるかをDフリップフロップ952で判定した結果を用いて出力の極性を決めることで、位相誤差絶対量と極性とを同時に判断し出力する回路である。この例では入力信号Aが入力信号Bよりも先に立ち上がった場合、即ち入力信号Aが入力信号Bよりも位相が進んでいると判断された場合にUP側出力がアクティブになり、逆に入力信号Bが入力信号Aよりも先に立ち上がった場合、即ち入力信号Bが入力信号Aよりも位相が進んでいると判断された場合にDN(DOWN)側出力がアクティブになるような極性に設定されている。
【0005】
なお、この位相差検出回路においては、読み取りディスクの線速度が高速化され、同じ位相差でも相対的に絶対時間差が微少になってくるとExOR回路951の出力が反応できずデッドゾーンが起こることが予想される。
【0006】
図4は、このExOR回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。この図4に示す回路動作の概要は、PLL回路などで良く知られているDフリップフロップを主体としたエッジ検出回路を基本とすることで、デッドゾーン発生を回避するものである。ただし、この回路は複雑かつ規模も大きくなってしまうため、デッドゾーンが問題とならない程度の速度域で読み取りを行う場合には、図2に示した回路の方が適している。
【0007】
次に、従来の位相差検出回路として図2に示した回路(以下、ExOR主体回路という)と、図4に示したDフリップフロップを主体とした回路(以下、Dフリップフロップ主体回路という)について、入力信号にチャタリングノイズなどの定常的なノイズが乗った場合の動作について説明する。
ここでいうチャタリングノイズとは、例えば図1の2値化回路905a、905bの手前において本来の信号へノイズが重畳されることにより生ずるものであり、よって位相差検出回路への入力時においては本来捉えたいエッジはチャタリング期間中のほぼ中央にあると仮定する。図5は、このようなチャタリングノイズの発生過程を示す説明図である。
【0008】
先ず、図2に示すExOR主体回路においてどの様な誤動作が起こるかタイミングチャートを使って説明する。
最初に、立ち上がりエッジ比較時、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合について説明する。この場合において、入力信号Bにチャタリングが発生した場合のUP出力、DN出力の波形図を図6(a)に示す。DPD回路の最終出力は、UP出力の積分値とDN出力の積分値の差であるため、この場合はUP側にプラスとなる出力値となり、本来の入力信号Bのエッジが図6(a)のタイミングTBであるならば期待値と出力極性は合致しているため、トラッキング制御信号が反対側に作用するといったことはなく、また誤差検出絶対量についても例えチャタリング期間の長さが変動しても、UP出力とDN出力とで打ち消し合うため大きくずれることはなく、よってサーボ制御に大きな破綻はない。
【0009】
また、同じく立ち上がりエッジ比較時において、入力信号Aの位相が入力信号Bの位相よりも遅れている場合、すなわち、タイミングTBで立ち上がる入力信号Bにチャタリングが乗った場合の波形図を図6(b)に示す。この場合は、UP出力の積分値とDN出力の積分値の差はDN側にプラスとなり、よって出力極性は正しく、さらに図6(a)と同じく誤差絶対量に関しても大きくずれることはない。よってこの場合もサーボ制御に大きな破綻は発生しない。
【0010】
次に、立ち下がりエッジ比較時において入力信号Bにチャタリングノイズが重畳しており、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合の波形図を図6(c)に示す。誤差検出の絶対量に関しては大きくずれてはいないが、UP出力の積分値とDN出力の積分値の差がDN側にプラスとなってしまい、タイミングTBで立ち下がる本来の入力信号Bとの比較で得られる期待値と極性が逆となっており、このままではサーボ制御が破綻する。
【0011】
また、同じく立ち下がりエッジ比較時において、今度は入力信号Aの位相が入力信号Bの位相よりも遅れている場合において、入力信号Bにチャタリングが重畳した場合の波形図を図6(d)に示す。この場合についても誤差検出絶対量は大きくずれていないが、出力の極性が期待値と逆になっており、サーボ制御が破綻する。
【0012】
次に、入力信号Aにチャタリングが重畳した場合の立ち上がりエッジ比較時のUP出力、DN出力の波形図を図7に示す。この場合の出力の極性は、入力信号Bが立ち上がる前までは、その直前の極性判定結果をそのまま用いるため正しい結果が得られるとは限らない。さらに入力信号Bが立ち上がった後は、入力信号Bが立ち上がる瞬間の入力信号Aの状態によって極性が決まってしまうため、入力信号Aが“High”レベルであるとUP側、入力信号Aが“Low”レベルであるとDN側になるなど不定となる。出力極性がその時々によって変わってしまうというのはサーボ制御にとっては非常に都合が悪い。
また、入力信号Aにチャタリングが重畳した場合の立ち下がりエッジ比較時については、直前の出力極性判定結果をそのまま使い続けるため所望の極性になるとは限らず、こちらもサーボ制御が破綻する危険性が高い。
【0013】
次に、図4に示すDフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明する。
図8は、このDフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
立ち上がりエッジ比較時において入力信号Bにチャタリングが重畳している場合において、入力信号Aの位相が入力信号Bの位相よりも進んでいる場合の波形図を図8(a)に示し、入力信号Aの位相が入力信号Bの位相よりも遅れている場合の波形図を図8(b)に示す。これらの場合、両者ともUP出力の積分値とDN出力の積分値の差はDN側に大幅にプラスとなっており、極性も入力信号Aと入力信号Bの前後関係とは関係なくDN側に出ている。
図6(a)、(b)に示すExOR主体回路においては誤差絶対量は期待値と大きくずれていないが、このDフリップフロップ主体回路においてはDN出力は本来の位相誤差とは無関係に入力信号Bのチャタリング期間の長さによってのみ決まるため、誤差絶対量については期待値と大きく異なる可能性が高く、サーボ制御が破綻する危険性が高い。
【0014】
次に、立ち下がりエッジ比較時における入力信号Bにチャタリングが重畳した場合の波形図を図8(c),(d)に示す。図8(c),(d)の両出力を見ると、図8(a),(b)に示す立ち上がりエッジ比較時と同じ結果を出力している。誤差検出絶対量は位相誤差量と無関係に入力信号Bのチャタリング期間の長さによってのみ決まるため、チャタリング期間が長いと本来の期待値とは大きく異なってしまい、サーボ制御は破綻する危険性が高い。
図9は、Dフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートであり、入力信号Aにチャタリングが重畳した場合における立ち上がりエッジ、立ち下がりエッジ比較の両ケースを図9(a)、(b)、(c)、(d)の波形図に示す。今度は先ほどとは逆にUP出力側が位相誤差量とは無関係に入力信号Aのチャタリング期間の長さによってのみ決まり、そのため大幅にプラスになる可能性があり、サーボ制御が破綻する危険性が高い。
このような位相差検出回路を用いたトラッキング誤差検出回路としては、光ビームが光ディスク上のトラックを正確にトレースするためのトラッキングサーボ技術についてのトラッキングエラー信号生成方法がある(例えば、特許文献1参照)。
【特許文献1】特開2003−228857号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
かかる従来の位相差検出回路では、以下の短所が付随している。前述したように位相差検出回路のいずれにおいても入力信号にチャタリングノイズなどの定常的なノイズが重畳した場合の対策は施されておらず、ディスク読取り速度の高速化や、次世代光ディスクなどでの高記録密度化により信号のS/Nが悪化し、品質の低下した信号が位相差検出回路に入力されると誤検出結果を出力する危険性が高いという課題がある。
【0016】
本発明は、このような事情に鑑みてなされたものであり、入力信号に重畳したチャタリングノイズを含む定常的なノイズに対するノイズ耐性を向上できる位相差検出回路を提供することを目的とする。
【課題を解決するための手段】
【0017】
上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路と、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路と、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を選択する第1のスイッチ回路と、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を選択する第2のスイッチ回路と、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第3のスイッチ回路と、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第4のスイッチ回路とを備えたことを特徴とする。
【0018】
上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力し、また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第1の共用スイッチ回路と、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第2の共用スイッチ回路と、前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを反転させる入力信号制御回路とを備えたことを特徴とする。
【0019】
また、上述の目的を達成するため、本発明にかかる位相差検出回路は、2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、前記第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力する第1の遅延回路と、前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力する第2の遅延回路と、前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット信号を生成するリセット回路と、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第1のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第1の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第2のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第2の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力する出力回路とを備えたことを特徴とする。
【発明の効果】
【0020】
本発明によれば、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供できる効果がある。
【発明を実施するための最良の形態】
【0021】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第1の入力信号、第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路から、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力させ、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路から、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力させ、次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を第1のスイッチ回路により選択し、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を第2のスイッチ回路により選択し、先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力を選択し、前記UP出力、DN出力ごとに第3のスイッチ回路により共通出力させ、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力を選択し、前記UP出力、DN出力ごとに第4のスイッチ回路により共通出力させることで実現した。
【0022】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ共用位相差検出回路から出力させ、また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ前記共用位相差検出回路から出力させ、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを次エッジタイプ判定器により判定し、前記判定結果をもとに次立ち下がり検出信号を出力させ、前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を先立ち上がり判定器により判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力させ、前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を第1の共用スイッチ回路により選択し、前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を第2の共用スイッチ回路により選択し、前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを入力信号制御回路により反転させることで実現した。
【0023】
また、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第1の遅延回路により第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力させ、第2の遅延回路により前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力させ、前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット回路によりリセット信号を生成させ、次エッジタイプ判定回路により次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定させ、前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を第1のF/F主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ第1の出力切り替え回路により切り替え出力させる立ち上がりエッジ比較用回路ブロックと、前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を第2のF/F主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ第2の出力切り替え回路により切り替え出力させる立ち下がりエッジ比較用回路ブロックと、出力回路により、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力することで実現した。
【実施例1】
【0024】
図10は、この実施例1のExOR主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。この図では、図6(c)および(d)で示した様な、前記第1の入力と第2の入力の立ち下がりエッジ間位相比較時に起こる、期待する出力と実際の出力極性が異なってしまう問題を解決するための一例として、これら2入力の立ち下がりエッジ比較時には、位相差検出回路出力UPおよびDNを入れ替えて出力させて期待する出力と極性の整合性を取る例を示している。また、図11は、この実施例1のノイズ耐性向上機能を備えたExOR主体回路として構成された位相差検出回路を示す論理回路図である。
また、この実施例1の位相差検出回路は、図1に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路906a,906bを除く図1の説明はこの実施例1の位相差検出回路にも適用する。すなわち、図1は、この実施例1の位相差検出回路が適用されるトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子901、前記受光素子901の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ902a,902b,902c,902d、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路903a,903b,903c,903d、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ904a,904b,904c,904d、アナログ信号を2値化する2値化回路905a,905b,905c,905d、2値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力するこの実施例1の位相差検出回路、前記位相差検出回路により検出した位相差に応じた信号波形を加算する加算回路907、その加算結果を積分するローパスフィルタ908を備えている。
【0025】
4分割された受光素子から出力される信号は、図1の場合、信号Aと信号C、または信号Bと信号Dが同位相であり、よって信号A−B間、信号C−D間において位相差を検出し、ローパスフィルタ908の手前でそれらを加算する方式と、予め各々の信号を信号A+C、信号B+Dというように加算しておき、それらの間の位相差を検出する方式の2通りある。図1は前者の例であり、信号Aと信号Bとの間の回路と、信号Cと信号Dとの間の回路は基本的に同一構成であるので、以下の説明では信号Aと信号Bとの間の回路について説明する。なお、信号Aと信号Bを信号Cと信号Dへ置き換えれば、信号Aと信号Bとの間の回路についての説明は信号Cと信号Dとの間の回路の説明として流用可能である。
【0026】
ExOR主体回路として構成された図2に示す従来の位相差検出回路においては、図6(a)、(b)、(c)、(d)に示した入力信号Bにチャタリングノイズが重畳した場合だけを考察してみると、図6(a)、(b)に示す立ち上がりエッジ比較時においては誤差検出絶対量、出力極性ともにほぼ問題はないと思われるが、図6(c)、(d)に示す立ち下がりエッジ比較時においては出力極性を反転させる必要があり、その概念を表したものが図10である。
このことから、従来の図2に示すExOR主体回路として構成された位相差検出回路において入力信号Bにチャタリングノイズが重畳した場合のノイズ耐性向上機能としては、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定できる「次エッジタイプ判定器」を実現する。そして、この「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、図2に示すExOR主体回路として構成された位相差検出回路のDフリップフロップの出力をもとに生成されたUP出力とDN出力とをそのまま出力させる。
【0027】
なお、これだけでは図7に示すような入力信号Aにチャタリングノイズが重畳した場合のノイズ耐性向上機能は実現されていないので、さらに入力信号Aをクロックとして、入力信号Bをデータ入力端子Dへ入力するDフリップフロップをもう一つ追加し、「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、この追加したDフリップフロップの出力をもとに生成されるUP出力とDN出力とをそのまま出力させる。
【0028】
そして、さらに入力信号Aと入力信号Bのどちらが先に立ち上がるかを判定する「先立ち上がり判定器」を追加する。この「先立ち上がり判定器」の判定出力が、入力信号Bが先に立ち上がっていることを示しているときには、図2に示すExOR主体回路として構成された位相差検出回路のDフリップフロップの出力をもとに生成されたUP出力とDN出力とを選択し、また前記判定出力が、入力信号Aが先に立ち上がっていることを示しているときには、前記追加したDフリップフロップの出力をもとに生成されるUP出力とDN出力とを選択する。
【0029】
図11に、このような前記「次エッジタイプ判定器」と前記「先立ち上がり判定器」とを備えた位相差検出回路を示す。
このExOR主体回路として構成された位相差検出回路は、ExOR回路1、Dフリップフロップ2,21、2入力AND回路3,4,22,23、例えばアナログスイッチにより構成されたスイッチ回路5,6,7,8,9,10,24,25,26,27,28,29、次エッジタイプ判定器31および先立ち上がり判定器32を備えている。
なお、Dフリップフロップ2,21は、データ入力端子Dへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Qへ、また前記読み込んだ信号を反転した信号を出力端子XQへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路5,6,7,8,9,10,24,25,26,27,28,29は制御端子を有し、前記制御端子へ供給される次立ち上がり判定出力や次立ち下がり判定出力によりその接点の状態が切り替えられる。
【0030】
入力信号Aおよび入力信号BはExOR回路1の各入力端子と次エッジタイプ判定器31と先立ち上がり判定器32へ供給される構成である。入力信号Aは、さらに、Dフリップフロップ2のデータ入力端子Dと、Dフリップフロップ21のクロック入力端子CKとへ供給される構成である。入力信号Bは、さらに、Dフリップフロップ2のクロック入力端子CKと、Dフリップフロップ21のデータ入力端子Dとへ供給される構成である。Dフリップフロップ2の出力端子Qは2入力AND回路4の一方の入力端子へ接続され、出力端子XQは2入力AND回路3の一方の入力端子へ接続されている。2入力AND回路3,4の各他方の入力端子は共通接続され、前記ExOR回路1の出力端子と接続されている。
【0031】
2入力AND回路3の出力端子はスイッチ回路5,6の一方の端子へ接続され、2入力AND回路4の出力端子はスイッチ回路8,9の一方の端子へ接続されている。スイッチ回路5およびスイッチ回路9の他方の端子はスイッチ回路7の一方の端子へ接続されている。また、スイッチ回路8およびスイッチ回路6の他方の端子はスイッチ回路10の一方の端子へ接続されている。
【0032】
Dフリップフロップ21の出力端子Qは2入力AND回路22の一方の入力端子へ接続され、出力端子XQは2入力AND回路23の一方の入力端子へ接続されている。2入力AND回路22,23の各他方の入力端子は共通接続され、前記ExOR回路1の出力端子と接続されている。
【0033】
2入力AND回路22の出力端子はスイッチ回路24,25の一方の端子へ接続され、2入力AND回路23の出力端子はスイッチ回路27,28の一方の端子へ接続されている。スイッチ回路24およびスイッチ回路28の他方の端子はスイッチ回路26の一方の端子へ接続されている。また、スイッチ回路27およびスイッチ回路25の他方の端子はスイッチ回路29の一方の端子へ接続されている。
【0034】
スイッチ回路7とスイッチ回路26の他方の端子は共通接続され、DN出力が取り出される構成である。また、スイッチ回路10とスイッチ回路29の他方の端子は共通接続され、UP出力が取り出される構成である。
【0035】
次エッジタイプ判定器31からは、次の比較が立ち上がりエッジ比較であることを示す次立ち上がり判定出力と、次の比較が立ち下がりエッジ比較であることを示す次立ち下がり判定出力とが取り出され、次立ち上がり判定出力は、スイッチ回路5,8,24,27の制御端子へ供給される構成である。また、次立ち下がり判定出力は、スイッチ回路6,9,25,28の制御端子へ供給される構成である。
【0036】
先立ち上がり判定器32からは、入力信号Aが入力信号Bより先に立ち上がったことを示す先A立ち上がり信号判定出力と、入力信号Bが入力信号Aより先に立ち上がったことを示す先B立ち上がり信号判定出力とが取り出され、先A立ち上がり信号判定出力は、スイッチ回路26,29の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力は、スイッチ回路7,10の制御端子へ供給される構成である。
【0037】
なお、図11に示す構成では立ち上がりエッジをトリガとするDフリップフロップの特性から、「次エッジタイプ判定器」の判定出力が、次の比較が立ち下がりエッジ比較を示しているときには対応できない。すなわち、図11に示す位相差検出回路では、立ち下りエッジ比較時には正確な極性判定を行うことが出来ず、このため、入力信号Aと入力信号Bの反転信号を入力とする、立ち下りエッジ比較時に対応する立ち下がりエッジ専用位相差検出回路および先立ち上がり判定器をもう一つ設け、これらの出力を前述の次エッジタイプ判定器31を用いて切り替える構成にする。
【0038】
図12は、このような前記次エッジタイプ判定器31と前記先立ち上がり判定器32a
,32bとを備え、立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なExOR主体回路として構成された位相差検出回路の構成を示す論理回路図である。この位相差検出回路は、立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを備え、基本的には先に立ち上がる信号を常に極性判定Dフリップフロップのクロックに用いる構成である。
【0039】
ここで、図12に示す位相差検出回路について説明する。
なお、図12において図11と同一または相当の部分については同一の符号を付し説明を省略する。この位相差検出回路の立ち上がりエッジ専用位相差検出回路80は、ExOR回路(第1の比較回路)1、Dフリップフロップ(第2の極性判定回路)2,Dフリップフロップ(第1の極性判定回路)21、2入力AND回路(第4のゲート回路)3,2入力AND回路(第3のゲート回路)4,2入力AND回路(第2のゲート回路)22,2入力AND回路(第1のゲート回路)23、例えばアナログスイッチにより構成されたスイッチ回路(第1のスイッチ回路)61,スイッチ回路(第4のスイッチ回路)62,スイッチ回路(第1のスイッチ回路)63,スイッチ回路(第4のスイッチ回路)64,スイッチ回路(第1のスイッチ回路)65,スイッチ回路(第3のスイッチ回路)66,スイッチ回路(第1のスイッチ回路)67,スイッチ回路(第3のスイッチ回路)68を備えている。
なお、ExOR回路(第1の比較回路)1、Dフリップフロップ(第2の極性判定回路)2,Dフリップフロップ(第1の極性判定回路)21、2入力AND回路(第4のゲート回路)3,2入力AND回路(第3のゲート回路)4,2入力AND回路(第2のゲート回路)22,2入力AND回路(第1のゲート回路)23は請求項1の第1の位相差検出回路に相当する。
また、立ち下がりエッジ専用位相差検出回路90は、インバータ回路41,42、ExOR回路(第2の比較回路)51、Dフリップフロップ(第4の極性判定回路)52,Dフリップフロップ(第3の極性判定回路)55、2入力AND回路(第8のゲート回路)53,2入力AND回路(第7のゲート回路)54,2入力AND回路(第6のゲート回路)56,2入力AND回路(第5のゲート回路)57、例えばアナログスイッチにより構成されたスイッチ回路(第2のスイッチ回路)71,スイッチ回路(第4のスイッチ回路)72,スイッチ回路(第2のスイッチ回路)73,スイッチ回路(第4のスイッチ回路)74,スイッチ回路(第2のスイッチ回路)75,スイッチ回路(第3のスイッチ回路)76,スイッチ回路(第2のスイッチ回路)77,スイッチ回路(第3のスイッチ回路)78を備えている。
なお、ExOR回路(第2の比較回路)51、Dフリップフロップ(第4の極性判定回路)52,Dフリップフロップ(第3の極性判定回路)55、2入力AND回路(第8のゲート回路)53,2入力AND回路(第7のゲート回路)54,2入力AND回路(第6のゲート回路)56,2入力AND回路(第5のゲート回路)57は、請求項1の第2の位相差検出回路に相当する。
【0040】
立ち上がりエッジ専用位相差検出回路80において、2入力AND回路3の出力端子はスイッチ回路61の一方の端子へ接続されている。また、2入力AND回路4の出力端子はスイッチ回路63の一方の端子へ接続されている。また、2入力AND回路22の出力端子はスイッチ回路65の一方の端子へ接続されている。また、2入力AND回路23の出力端子はスイッチ回路67の一方の端子へ接続されている。スイッチ回路61にはスイッチ回路62が直列接続され、スイッチ回路62の一方の端子から、入力信号Bが先に立ち上がったときのDN出力が取り出される構成である。また、スイッチ回路63にはスイッチ回路64が直列接続され、スイッチ回路64の一方の端子から、入力信号Bが先に立ち上がったときのUP出力が取り出される構成である。また、スイッチ回路65にはスイッチ回路66が直列接続され、スイッチ回路66の一方の端子から、入力信号Aが先に立ち上がったときのDN出力が取り出される構成である。また、スイッチ回路67にはスイッチ回路68が直列接続され、スイッチ回路68の一方の端子から、入力信号Aが先に立ち上がったときのUP出力が取り出される構成である。
そして、スイッチ回路62の一方の端子とスイッチ回路66の一方の端子とは共通接続されている。また、スイッチ回路64の一方の端子とスイッチ回路68の一方の端子とは共通接続されている。
【0041】
また、次エッジタイプ判定器31からの次立ち上がり判定出力が、スイッチ回路61,63,65,67の制御端子へ供給される構成である。また、先立ち上がり判定器32aからの先A立ち上がり信号判定出力が、スイッチ回路66,68の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力が、スイッチ回路62,64の制御端子へ供給される構成である。
【0042】
立ち下がりエッジ専用位相差検出回路90において、インバータ回路41は入力信号Bを反転し出力する回路である。インバータ回路42は入力信号Aを反転し出力する回路である。そして、インバータ回路41の出力端子はExOR回路51の一方の入力端子とDフリップフロップ52のクロック入力端子CKとDフリップフロップ55のデータ入力端子Dと先立ち上がり判定器32bへ接続されている。また、インバータ回路42の出力端子はExOR回路51の他方の入力端子とDフリップフロップ52のデータ入力端子DとDフリップフロップ55のクロック入力端子CKと先立ち上がり判定器32bへ接続されている。
Dフリップフロップ52,55は、データ入力端子Dへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Qへ、また前記読み込んだ信号を反転した信号を出力端子XQへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路71,72,73,74,75,76,77,78は制御端子を有し、前記制御端子へ供給される次立ち下がり判定出力、前記先立ち上がり判定器32bから出力される先A立ち上がり信号判定出力または先B立ち上がり信号判定出力によりその接点の状態が切り替えられる。
【0043】
Dフリップフロップ52の出力端子Qは2入力AND回路54の一方の入力端子へ接続され、出力端子XQは2入力AND回路53の一方の入力端子へ接続されている。2入力AND回路53,54の各他方の入力端子は共通接続され、前記ExOR回路51の出力端子と接続されている。
【0044】
2入力AND回路53の出力端子はスイッチ回路71の一方の端子へ接続され、2入力AND回路54の出力端子はスイッチ回路73の一方の端子へ接続されている。スイッチ回路71の他方の端子はスイッチ回路72の一方の端子と接続され、スイッチ回路73の他方の端子はスイッチ回路74の一方の端子と接続されている。
【0045】
Dフリップフロップ55の出力端子Qは2入力AND回路56の一方の入力端子へ接続され、出力端子XQは2入力AND回路57の一方の入力端子へ接続されている。2入力AND回路56,57の各他方の入力端子は共通接続され、前記ExOR回路51の出力端子と接続されている。
【0046】
2入力AND回路56の出力端子はスイッチ回路75の一方の端子へ接続され、2入力AND回路57の出力端子はスイッチ回路77の一方の端子へ接続されている。スイッチ回路75の他方の端子はスイッチ回路76の一方の端子と接続され、スイッチ回路77の他方の端子はスイッチ回路78の一方の端子と接続されている。
また、次エッジタイプ判定器31からの次立ち下がり判定出力が、スイッチ回路71,73,75,77の制御端子へ供給される構成である。また、先立ち上がり判定器32bからの先A立ち上がり信号判定出力が、スイッチ回路76,78の制御端子へ供給される構成である。また、先B立ち上がり信号判定出力が、スイッチ回路72,74の制御端子へ供給される構成である。
【0047】
そして、立ち下りエッジ比較時において、スイッチ回路72の他方の端子から、入力信号Bが先に立ち下がったときのDN出力が取り出される構成である。また、スイッチ回路74の他方の端子から、入力信号Bが先に立ち下がったときのUP出力が取り出される構成である。また、スイッチ回路76の他方の端子から、入力信号Aが先に立ち下がったときのDN出力が取り出される構成である。また、また、スイッチ回路78の他方の端子から、入力信号Aが先に立ち下がったときのUP出力が取り出される構成である。
そして、スイッチ回路72の他方の端子とスイッチ回路76の他方の端子とは共通接続され、さらに前記スイッチ回路62,66の一方の端子と共通接続されている。また、スイッチ回路74の他方の端子とスイッチ回路78の他方の端子とは共通接続され、さらに
前記スイッチ回路64,68の一方の端子と共通接続されている。
【0048】
次に動作について説明する。
先ず、立ち上がりエッジ専用位相差検出回路80の動作について説明する。この立ち上がりエッジ専用位相差検出回路80は、次の比較が立ち上がりエッジ比較である場合に有効となる。入力信号Aと入力信号Bとの立ち上がりのタイミングについては、入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合と、その逆の場合がある。
入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器32は先A立ち上がり判定出力をスイッチ回路66,68の制御端子へ出力し、Dフリップフロップ21の出力をもとに生成されるUP出力、DN出力を有効にする。また、入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い場合、先立ち上がり判定器32aは先B立ち上がり判定出力をスイッチ回路62,64の制御端子へ出力し、Dフリップフロップ2の出力をもとに生成されるUP出力、DN出力を有効にする。
【0049】
入力信号Aの立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、Dフリップフロップ21のクロック入力端子CKへ入力信号Aが供給されると、入力信号Aの立ち上がりエッジのタイミングでデータ入力端子Dへの入力を読み込むが、入力信号Aが立ち上がったときの入力信号Bは“Low”レベルであるから、Dフリップフロップ21のQ出力はLowレベル、XQ出力は“High”レベルとなり、入力信号Aの立ち上がりエッジのタイミングが入力信号Bの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したUP出力が2入力AND回路23から出力される。
図6(a)は入力信号Bにチャタリングノイズが重畳している場合を示しているが、このチャタリングノイズが重畳している状態では、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジにより、先立ち上がり判定器32aは、入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い旨のB先立ち上がり判定出力をスイッチ回路62,64へ出力する。この結果、入力信号Bにチャタリングノイズが重畳している場合にはDフリップフロップ2の出力をもとに生成されるUP出力、DN出力が有効になる。そして、図6(a)に示すように、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Aの“High”レベルを読み込むタイミングT0を境にして、タイミングT0以前ではExOR回路1の出力が2入力AND回路3からDN出力として出力され、また、タイミングT0以降ではExOR回路1の出力が2入力AND回路4からUP出力として出力される。
【0050】
入力信号Bの立ち上がりのタイミングが入力信号Aの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器32aは先B立ち上がり判定出力をスイッチ回路62,64へ出力する。
Dフリップフロップ2のクロック入力端子CKへ入力信号Bが供給されると、入力信号Bの立ち上がりエッジのタイミングでデータ入力端子Dへの入力を読み込むが、入力信号Bが立ち上がったときの入力信号Aは“Low”レベルであるから、Dフリップフロップ2のQ出力はLowレベル、XQ出力は“High”レベルとなり、入力信号Bの立ち上がりエッジのタイミングが入力信号Aの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したDN出力が2入力AND回路3から出力される。
図6(b)は入力信号Bにチャタリングノイズが重畳している場合であり、このチャタリングノイズが重畳している状態では、入力信号Bに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Aの“High”レベルを読み込むタイミングT0を境にして、タイミングT0以前では2入力AND回路3からExOR回路1の出力がDN出力として出力され、タイミングT0以降、2入力AND回路4からExOR回路1の出力がUP出力として出力される。
【0051】
次に、次の比較が立ち上がりエッジ比較であって、チャタリングノイズが入力信号Aに重畳している場合について説明する。
チャタリングノイズが入力信号Aに重畳しており、その状態遷移が入力信号Bよりも先に起こる場合では、入力信号Aに重畳しているチャタリングノイズの立ち上がりエッジにより先立ち上がり判定器32aは先A立ち上がり判定出力をスイッチ回路66,68の制御端子へ出力し、立ち上がりエッジ専用位相差検出回路80のDフリップフロップ21の出力をもとに生成されるUP出力、DN出力を有効にする。
【0052】
チャタリングノイズが重畳している入力信号Aにおいて、その本来の立ち上がりのタイミングが入力信号Bの立ち上がりのタイミングより早い場合、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ21はデータ入力端子Dの状態を取り込むが、このとき前記データ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでDフリップフロップ21はこの状態を維持する。このため、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がUP出力として2入力AND回路23から出力される。
入力信号Bが“High”レベルへ立ち上がり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでDフリップフロップ21のQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がDN出力として2入力AND回路22から出力される。
入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるタイミングは、入力信号Bが“High”レベルへ立ち上がった後であり、入力信号Bの立ち上がりのタイミングは、入力信号Aの本来のエッジが“High”レベルへ立ち上がった後であることから、2入力AND回路22と2入力AND回路23の出力の期間については、2入力AND回路23の出力の方が2入力AND回路22の出力よりも長い。すなわち、2入力AND回路22と2入力AND回路23の出力の積分値については、2入力AND回路23の出力の方が2入力AND回路22の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはUP出力が供給されることになる。
【0053】
次に、図7に示すように、入力信号Bの立ち上がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち上がりのタイミングより早い場合について説明する。
この場合でも、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ21はデータ入力端子Dの状態を取り込むが、このときデータ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでこの状態を維持する。このため、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がUP出力として2入力AND回路23から出力される。
入力信号Bが“High”レベルへ立ち上がり、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路1による入力信号Aと入力信号BとのExOR演算出力がDN出力として2入力AND回路22から出力される。
この場合、入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるタイミングは、入力信号Aの本来のエッジが“High”レベルへ立ち上がる前であることから、2入力AND回路22と2入力AND回路23の出力期間については、2入力AND回路22の出力の方が2入力AND回路23の出力よりも長い。すなわち、2入力AND回路22と2入力AND回路23の出力の積分値については、2入力AND回路22の出力の方が2入力AND回路23の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはDN出力が供給されることになる。
【0054】
次に、次の比較が立ち下がりエッジ比較であって、チャタリングノイズが入力信号Aに重畳している場合について説明する。入力信号Bの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち下がりのタイミングより早い場合、
入力信号Aはインバータ回路42により反転され、入力信号Bはインバータ回路Bにより反転され、反転入力信号Aと反転入力信号Bとして立ち下がりエッジ専用位相差検出回路90へ供給される。従って、反転入力信号Aと反転入力信号Bとの関係は図7に示すタイミングチャートのようになる。このため、チャタリングノイズが入力信号Aに重畳しており、入力信号Bの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Aの本来の立ち下がりのタイミングより早い場合、先立ち上がり判定器32bは、スイッチ回路76,78を導通状態、スイッチ回路72,74を非導通状態に制御する。
そして、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより、Dフリップフロップ55はデータ入力端子Dの状態を取り込むが、このときデータ入力端子Dは“Low”レベルであるため、Q出力は“Low”レベル、XQ出力は“High”レベルであり、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでこの状態を維持する。このため、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれるまでは、ExOR回路51による反転入力信号Aと反転入力信号BとのExOR演算出力がUP出力として2入力AND回路57から出力される。
反転入力信号Bが“High”レベルへ立ち上がり、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Bの“High”レベルが読み込まれると、このタイミングでQ出力は“High”レベル、XQ出力は“Low”レベルへ切り替わる。そして、このタイミングから、ExOR回路51による反転入力信号Aと反転入力信号BとのExOR演算出力がDN出力として2入力AND回路56から出力される。
この場合、反転入力信号Aに重畳したチャタリングノイズの立ち上がりエッジにより反転入力信号Bの“High”レベルが読み込まれるタイミングは、反転入力信号Aの本来のエッジが“High”レベルへ立ち上がる前であることから、2入力AND回路56と2入力AND回路57の出力期間については、2入力AND回路56の出力の方が2入力AND回路57の出力よりも長い。すなわち、2入力AND回路56と2入力AND回路57の出力の積分値については、2入力AND回路56の出力の方が2入力AND回路57の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはDN出力が供給されることになる。
【0055】
以上、説明した図12に示す位相差検出回路の動作をまとめると、チャタリングノイズが重畳していないときであって、次の比較が立ち上がりエッジ比較、入力信号Aが入力信号Bより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力が選択される。
また、入力信号Bが入力信号Aより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路3からのDN出力が選択される。
【0056】
次に、チャタリングノイズが重畳していないときであって、次の比較が立ち下がりエッジ比較、入力信号Aが入力信号Bより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力が選択される。
また、入力信号Bが入力信号Aより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路53からのDN出力が選択される。
【0057】
次に、チャタリングノイズが入力信号Aに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Aの本来のエッジが入力信号Bより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力と2入力AND回路22のDN出力が選択され、2入力NAND回路23からのUP出力期間、2入力AND回路22のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bが入力信号Aの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路22,23の出力が有効となり、2入力NAND回路23からのUP出力と2入力AND回路22のDN出力が選択され、2入力NAND回路23からのUP出力期間、2入力AND回路22のDN出力期間の差から、結果としてDN出力となる。
【0058】
次に、チャタリングノイズが入力信号Aに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Aの本来のエッジが入力信号Bより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力と2入力AND回路56のDN出力が選択され、2入力NAND回路57からのUP出力期間、2入力AND回路56のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bが入力信号Aの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路56,57の出力が有効となり、2入力NAND回路57からのUP出力と2入力AND回路56のDN出力が選択され、2入力NAND回路57からのUP出力期間、2入力AND回路56のDN出力期間の差から、結果としてDN出力となる。
【0059】
次に、チャタリングノイズが入力信号Bに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Aが入力信号Bの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路4からのUP出力と2入力AND回路3のDN出力が選択され、2入力NAND回路4からのUP出力期間、2入力AND回路3のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bの本来のエッジが入力信号Aより進んでいる場合、立ち上がりエッジ専用位相差検出回路80の2入力AND回路3,4の出力が有効となり、2入力NAND回路4からのUP出力と2入力AND回路3からのDN出力が選択され、2入力NAND回路4からのUP出力期間、2入力AND回路3のDN出力期間の差から、結果としてDN出力となる。
【0060】
次に、チャタリングノイズが入力信号Bに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Aが入力信号Bの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路54からのUP出力と2入力AND回路53のDN出力が選択され、2入力NAND回路54からのUP出力期間、2入力AND回路53のDN出力期間の差から、結果としてUP出力となる。
また、入力信号Bの本来のエッジが入力信号Aより進んでいる場合、立ち下がりエッジ専用位相差検出回路90の2入力AND回路53,54の出力が有効となり、2入力NAND回路54からのUP出力と2入力AND回路53のDN出力が選択され、2入力NAND回路54からのUP出力期間、2入力AND回路53のDN出力期間の差から、結果としてDN出力となる。
【0061】
なお、図12に示すような立ち上がりエッジ用と立ち下がりエッジ用に同じ構成の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を設けるのは無駄が多い。このため、入力信号Aと入力信号BをExOR回路の2入力の一方の入力とし、もう一方の入力に前記次エッジタイプ判定器の“次立ち下がり判定”出力を与えることで、次エッジが立ち上がりの際は入力信号Aと入力信号Bをスルーさせ、立ち下がりの際は反転させる機能を持たせることで、位相検出回路にとっては常に立ち上がりエッジ比較しか行なわないように見せることが可能である。この場合には立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路とを設ける必要はなく、立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路は1つの立ち上がり/立ち下がりエッジ共用位相差検出回路だけでよい。
【0062】
図13は、この立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を1つの立ち上がり/立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
図13において図12と同一または相当の部分については同一の符号を付し説明を省略する。この図13に示す位相差検出回路は、図12の位相差検出回路の立ち上がりエッジ専用位相差検出回路80と立ち下がりエッジ専用位相差検出回路90とを立ち上がりエッジおよび立ち下がりエッジ共用の1つの共用位相差検出回路で構成するとともに、図12に示す次エッジタイプ判定器31と先立ち上がり判定器32を設け、次エッジタイプ判定器31が出力する次立ち下がり判定出力を用いてExOR回路(入力信号制御回路)101,102により次の比較が立ち下がりエッジ比較であるときには入力信号A、入力信号Bを反転させ反転入力信号A、反転入力信号Bを生成し、これらを共用位相差検出回路へ入力するようにしたものである。
【0063】
なお、先立ち上がり判定器32は、図13に示すように、リセット機能を有したDフリップフロップ151,152および2入力OR153,154で構成し、先に立ち上がる入力信号Aまたは入力信号B、もしくは反転入力信号Aまたは反転入力信号Bによりデータ入力端子Dへ与えられている電源電圧すなわち“High”レベルを先に読み込んだ一方のDフリップフロップのQ出力により他方のDフリップフロップをリセット状態に固定するものである。なお、これらDフリップフロップ151,152は別途入力されるリセット信号により初期状態としてリセットされる。
この先立ち上がり判定器32へ別途与えられる前記リセット信号は、次エッジタイプ判定器31から出力され、その信号は次の信号比較が立ち上がりエッジ比較もしくは立ち下がりエッジ比較かを判定した瞬間、即ち次立ち下がり信号が切り替わる瞬間にパルス状に出力される信号を想定している。
【0064】
以上のように、この実施例1によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光りディスク再生装置におけるDPD回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクなどにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【実施例2】
【0065】
この実施例2では、Dフリップフロップ主体回路である位相差検出回路について説明する。
なお、この実施例2の位相差検出回路は、前記実施例1と同様に図1に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路906a,906bを除く図1の説明はこの実施例2の位相差検出回路にも適用する。
図4に示すDフリップフロップ主体回路である従来の位相差検出回路においては、図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。また、図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Aが“Low”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
【0066】
次に、図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号BがHighレベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。図9(d)に示す立ち下がりエッジ比較時においては、入力信号Bが“Low”レベルになったときにUP出力とDN出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
これらのことから、図4に示すDフリップフロップ主体回路である位相差検出回路においては、前記実施例1で説明したExOR主体回路の位相差検出回路と同様に、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判断できれば、あとは入力信号Aと入力信号Bの状態によってUP出力とDN出力を入れ替えるかどうかを判断することで、期待値に近い出力を得ることが出来る。
【0067】
図14は、この実施例2の位相差検出回路をDフリップフロップ主体回路として構成したときのUP出力、DN出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。また、図15は、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定するための次エッジタイプ判定器の構成を示す論理回路図である。図16は、図15に示した次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。図17は、図15に示した次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。図18は、Dフリップフロップ主体回路であるこの実施例2の位相差検出回路の構成を示す論理回路図であり、UP出力、DN出力の入れ替え動作を実現する演算回路を追加した構成である。前記演算回路による演算式は図18に示す通りである。
【0068】
先ず、この実施例2の位相差検出回路における次エッジタイプ判定器について説明する。この次エッジタイプ判定器は、ある任意の遅延期間、入力信号Aと入力信号Bが一致した状態が続けばチャタリング期間は終了したと見なし、その際に入力信号Aと入力信号Bがともに“High”レベルならば次は立ち下がりエッジ比較、ともに“Low”レベルならば次は立ち上がりエッジ比較であると判定する機能を有する。
図15に示すように、2入力NOR回路1001、2入力AND回路1002、Dフリップフロップ1003,1004、遅延回路DL11,DL12、2入力OR回路1005、一致期間設定用遅延反転回路DL1006、Dフリップフロップ1007,1008、遅延回路DL21,DL22およびR−Sフリップフロップ1009を備えている。
2入力NOR回路1001には入力信号Aおよび入力信号Bが入力される。2入力AND回路1002にも入力信号Aおよび入力信号Bが入力される。2入力NOR回路1001の出力は、Dフリップフロップ1003のクロック端子CKとDフリップフロップ1007のデータ入力端子Dへ接続されている。2入力AND回路1002の出力は、Dフリップフロップ1004のクロック端子CKとDフリップフロップ1008のデータ入力端子Dへ接続されている。
Dフリップフロップ1003,1004は、データ入力端子Dが電源電圧VDDに接続され、入力としては“High”レベルに固定されている。
遅延回路DL11は,前記Dフリップフロップ1003のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1003をリセットする信号としてリセット端子へ供給する回路である。
遅延回路DL12は,前記Dフリップフロップ1004のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1004をリセットする信号として前記リセット端子へ供給する回路である。
2入力OR回路1005は、その入力端子が前記Dフリップフロップ1003,1004のQ出力端子へそれぞれ接続されている。2入力OR回路1005の出力は、前記一致期間設定用遅延反転回路DL1006へ接続される構成である。
【0069】
一致期間設定用遅延反転回路DL1006の一例として図17に示す構成を挙げる。この例では五段構成の2入力NAND回路と、一つの4入力AND回路とを備えている。図15に示す前記2入力OR回路1005は、図17では2入力NOR回路とインバータ回路とにより示されており、前記2入力NOR回路の出力は前記インバータ回路と、2段目の2入力NAND回路および4段目の2入力NAND回路の一方の入力端子と、前記4入力AND回路の第1の入力端子へ接続される構成である。前記インバータ回路の出力は1段目の2入力NAND回路の一方の入力端子へ接続されている。前記1段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL1が供給される構成である。前記1段目の2入力NAND回路の出力は、前記2段目の2入力NAND回路の他方の入力端子と前記4入力AND回路の第2の入力端子とへ接続されている。前記2段目の2入力NAND回路の出力は3段目の2入力NAND回路の一方の入力端子と接続されている。前記3段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL2が供給される構成である。前記3段目の2入力NAND回路の出力は、前記4段目の2入力NAND回路の他方の入力端子と、前記4入力AND回路の第3の入力端子と接続されている。前記4段目の2入力NAND回路の出力は5段目の2入力NAND回路の一方の入力端子と接続されている。前記5段目の2入力NAND回路の他方の入力端子へは一致期間設定信号DL3が供給される構成である。前記5段目の2入力NAND回路の出力は、前記4入力AND回路の第4の入力端子と接続されている。
【0070】
図15へ戻り、Dフリップフロップ1007,1008のクロック端子CKは、一致期間設定用遅延反転回路DL1006の出力と接続されている。Dフリップフロップ1007のQ出力端子は、遅延回路DL21と、R−Sフリップフロップ1009のセット端子Sへ接続されている。Dフリップフロップ1008のQ出力端子は、遅延回路DL22と、R−Sフリップフロップのリセット端子Rへ接続されている。
遅延回路DL21は,前記Dフリップフロップ1007のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1007をリセットする信号としてリセット端子へ供給する回路である。
遅延回路DL22は,前記Dフリップフロップ1008のQ出力端子とリセット端子との間へ接続されており、前記Q出力端子から出力される信号へ所定の遅延時間を付与し、Dフリップフロップ1008をリセットする信号として前記リセット端子へ供給する回路である。
R−Sフリップフロップ1009のQ出力端子からは次の比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。R−Sフリップフロップ1009のXQ出力端子からは次の比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。
【0071】
次に、図16に示したタイミングチャートを用いて次エッジタイプ判定器の詳細動作について説明する。
NOR回路1001は、図16(c)に示すように、入力信号Aと入力信号Bがどちらも“Low”レベルにある状態で、どちらかにチャタリングが発生した場合にそのチャタリングノイズをノードN11へ反転し出力する。AND回路1002は、同図(d)に示すように、入力信号Aと入力信号BがどちらもHighレベルにある状態で、どちらかにチャタリングが発生した場合にそれをノードN12へ出力する。Dフリップフロップ1003は、同図(e)に示すように、ノードN11にチャタリングが出力された場合にその立ち上がりエッジを使い、パルス幅が遅延回路DL11で決まるパルスをQ出力端子から出力させる。Dフリップフロップ1004は、同図(f)に示すように、ノードN12にチャタリングが出力された場合にその立ち上がりエッジを使ってパルス幅が遅延回路DL12で決まるパルスをQ出力端子から出力させる。これらのパルスは、同図(g)に示すように、OR回路1005でまとめられて一致時間設定用遅延反転回路DL1006へ入力される。
【0072】
この一致時間設定用遅延反転回路DL1006は、図17に示すように構成されているため、立ち下がり信号が入力された場合は内部の遅延時間だけ遅れて出力が立ち上がるが、立ち上がり信号が入力された場合は即座に出力が立ち下がるような構成を用いる。すなわちCMOSにおいては、この機能は遅延段部分に能力の低いPチャネルMOSと能力の高いNチャネルMOSを用いることで実現できる。
【0073】
OR回路1005の出力のノードN3を見ると、図16(h)に示すように、チャタリングノイズが起こっている期間はノードN3にパルスが絶え間なく発生しており、このパルスが立ち下がるとノードN4は低能力PチャネルMOSによって時間をかけて立ち上がってくるが、パルス立ち上がりが来るとノードN4は即座にリセットされ、またノードN3のパルス立ち下がりから時間をかけて立ち上がることをチャタリングノイズ発生期間内、繰り返す。やがてチャタリングノイズが収まりノードN3のパルスも起こらなくなると、ノードN4の電位は“High”レベルまで上昇し、Dフリップフロップ1007とDフリップフロップ1008のクロック端子へ入力される。これらDフリップフロップ1007,1008のデータ入力端子DはそれぞれノードN11とノードN12が接続されており、そのため入力信号Aと入力信号Bがともに“High”レベルの場合はノードN12が“High”レベルとなっており、同図(j)に示すように、ノードN52に遅延回路DL22の遅延時間で決まるパルス幅DL2のパルスが出力される。
入力信号Aと入力信号Bがともに“Low”レベルの場合は、ノードN11が“High”レベルとなっておりノードN51に遅延回路21の遅延時間で決まるパルス幅のパルスが出力される。
これらノードN51とノードN52はRSフリップフロップ1009のセット−リセット信号として入力されており、入力信号Aと入力信号BがともにHighレベルの場合はRSフリップフロップ1009がリセットされるため、そのQ出力が“Low”レベル、XQ出力が“High“レベルとなる。また、入力信号Aと入力信号Bがともに“Low”レベルの場合はRSフリップフロップ1009がセットされるため、RSフリップフロップ1009のQ出力が“High”レベル、XQ出力が“Low”レベルとなる。よってRSフリップフロップ1009のQ出力が“High”レベルの場合は次の比較が立ち上がりエッジ比較であり、また、RSフリップフロップ1009のQ出力が“Low”レベルあるいはRSフリップフロップ1009のXQ出力が“High”レベルの場合は次の比較が立ち下がりエッジ比較である次エッジタイプ判定信号となる。
【0074】
なお、この遅延時間はプロセスばらつきなどに大きく依存するため外部から切替信号を用いて遅延段数を制御できるようにしておくことで、実際のチップ動作状況を見ながら最適なものに設定可能であり、例えば図17に示すような遅延段回路にしておけば、外部から遅延時間を切り替えることが可能である。
【0075】
次に、図18に示す、UP出力、DN出力の入れ替え動作を実現する演算回路を追加したこの実施例2の位相差検出回路について説明する。
この位相差検出回路は、図4に示す位相差検出回路に図15に示す次エッジタイプ判定器1000と前記演算回路を追加することでノイズ耐性向上機能を実現したものである。
図18に示すように、遅延回路501,511,522,542と、2入力AND回路502,512,523,543と、2入力OR回路503,513,531,571,572と、2入力NOR回路541と、インバータ回路551,552と、立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562を備えている。
【0076】
立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562は同一構成の回路ブロックであり、ここでは立ち上がりエッジ比較用回路ブロック561の構成について説明する。
図18に示すように、立ち上がりエッジ比較用回路ブロック561は、Dフリップフロップ(第1のF/F主体回路、第2のF/F主体回路)581,582と、例えば制御端子に供給される制御信号により制御されるアナログスイッチ585,586,591,592と、2入力OR回路587,593と、組み合わせ回路583,584を備えている。
【0077】
なお、アナログスイッチ585,586,591,592と、2入力OR回路587,593と、組み合わせ回路583,584は請求項4の第1の出力切り替え回路、第2の出力切り替え回路に相当する。
【0078】
Dフリップフロップ581,582はクロック入力端子CKへ与えられるクロック信号の立ち上がりエッジにより、データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を読み込み、Q出力端子へは前記データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を出力し、またXQ出力端子へは前記データ入力端子Dへ与えられている“High”レベルまたは“Low”レベルの状態を反転した“Low”レベルまたは“High”レベルを出力する。また、リセットについてはリセット端子へ“High”レベルが与えられている状態でリセット状態、すなわちQ出力端子から“Low”レベル、XQ出力端子から“High”レベルを出力した状態になる。
組み合わせ回路583は、遅延回路511の出力とDフリップフロップ582のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力を反転した信号と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
また、組み合わせ回路584は、遅延回路501の出力を反転した信号とDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
【0079】
アナログスイッチ585は、組み合わせ回路583の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ586は、組み合わせ回路583の前記論理和演算結果をそのまま制御信号とする。アナログスイッチ591は、組み合わせ回路584の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ592は、組み合わせ回路584の前記論理和演算結果をそのまま制御信号とする。
【0080】
Dフリップフロップ581,582のデータ入力端子Dには電源電圧VDDが印加されており、“High”レベルに固定されている。Dフリップフロップ581のクロック入力端子CKには遅延回路501の出力が接続され、さらにそのQ出力端子は前記アナログスイッチ585,586の導通、非導通が制御される主回路の一方の端子と演算回路584へ接続されている。Dフリップフロップ582のクロック入力端子CKには遅延回路511の出力が接続され、さらにそのQ出力端子は前記アナログスイッチ591,592の導通、非導通が制御される主回路の一方の端子と演算回路583へ接続されている。2入力OR回路587の一方の入力端子は、前記アナログスイッチ585の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路587からはUP出力O1が出力される。
また2入力OR回路587の他方の入力端子は、前記アナログスイッチ592の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路593の一方の入力端子は前記アナログスイッチ586の導通、非導通が制御される前記主回路の他方の端子と接続され、また2入力OR回路593の他方の入力端子は前記アナログスイッチ591の導通、非導通が制御される前記主回路の他方の端子と接続されている。2入力OR回路593からはDN出力O2が出力される。
すなわち、立ち上がりエッジ比較用回路ブロック561は、次のエッジ比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号NEと、遅延回路501の出力である遅延入力信号Aと、遅延回路511の出力である遅延入力信号BとをもとにUP出力O1またはDN出力O2を出力する。
また、立ち下がりエッジ比較用回路ブロック562は、次のエッジ比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号NEと、遅延回路501の出力を反転した遅延反転入力信号Aと、遅延回路511の出力を反転した遅延反転入力信号BとをもとにUP出力O1またはDN出力O2を出力する。
【0081】
遅延回路(第1の遅延回路)501は、入力信号Aに所定の遅延時間を付与して出力する回路である。遅延回路501の出力は、2入力AND回路502および2入力OR回路503の一方の入力端子とインバータ回路551の入力端子へ接続され、また遅延回路501により遅延時間が付与された遅延入力信号Aを立ち上がりエッジ比較用回路ブロック561へ供給する構成である。なお、インバータ回路551の出力は立ち下がりエッジ比較用回路ブロック562へ、遅延回路501により遅延時間が付与された遅延入力信号Aを反転した遅延反転入力信号Aを供給する構成である。2入力AND回路502は、その一方の入力端子が遅延回路501の出力と接続されるとともに、他方の入力端子が遅延回路501の入力と接続されている。2入力AND回路502の出力端子は、2入力AND回路521の一方の入力端子と接続されている。2入力AND回路521の他方の入力端子は、2入力AND回路512の出力端子と接続されている。2入力OR回路503は、その一方の入力端子が遅延回路501の出力と接続されるとともに、他方の入力端子が遅延回路501の入力と接続されている。2入力AND回路521の出力端子は遅延回路522の入力と接続されると共に2入力AND回路523の一方の入力端子と接続されている。2入力AND回路523の他方の入力端子は遅延回路522の出力と接続されている。2入力AND回路523の出力端子は、2入力OR回路531の一方の入力端子へ接続されている。
【0082】
遅延回路(第2の遅延回路)511は、入力信号Bに所定の遅延時間を付与して出力する回路である。遅延回路511の出力は、2入力AND回路512および2入力OR回路513の一方の入力端子とインバータ回路552の入力端子へ接続され、また遅延回路511により遅延時間が付与された遅延入力信号Bを立ち上がりエッジ比較用回路ブロック561へ供給する構成である。なお、インバータ回路552の出力は立ち下がりエッジ比較用回路ブロック562へ、遅延回路511により遅延時間が付与された遅延入力信号Bを反転した遅延反転入力信号Bを供給する構成である。2入力AND回路512は、その一方の入力端子が遅延回路511の出力と接続されるとともに、他方の入力端子が遅延回路511の入力と接続されている。2入力OR回路513は、その一方の入力端子が遅延回路511の出力と接続されるとともに、他方の入力端子が遅延回路511の入力と接続されている。2入力OR回路513の出力端子は2入力NOR回路541の一方の入力端子へ接続されている。2入力NOR回路541の他方の入力端子は前記2入力OR回路503の出力端子と接続されている。2入力OR回路541の出力端子は遅延回路542の入力と接続されると共に2入力AND回路543の一方の入力端子と接続されている。2入力AND回路543の他方の入力端子は遅延回路542の出力と接続されている。2入力AND回路543の出力端子は、2入力OR回路531の他方の入力端子へ接続されている。
2入力OR回路531から立ち上がりエッジ比較用回路ブロック561および立ち下がりエッジ比較用回路ブロック562へリセット信号を供給する構成であり、2入力OR回路531の出力は、立ち上がりエッジ比較用回路ブロック561についてはそのDフリップフロップ581,582のリセット信号入力端子と接続されている。
【0083】
なお、2入力AND回路502,512,521,523,543と、2入力OR回路503,513,531と、遅延回路522,542と、2入力NOR回路531は、請求項4のリセット回路に相当する。
【0084】
2入力OR回路(出力回路)571の一方の入力端子は立ち上がりエッジ比較用回路ブロック561の2入力OR回路581の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック562のUP出力が供給される構成である。
2入力OR回路(出力回路)572の一方の入力端子は立ち上がりエッジ比較用回路ブロック561の2入力OR回路593の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック562のDN出力が供給される構成である。
【0085】
次に動作について説明する。
図19および図20は、この実施例2の位相差検出回路においてチャタリングノイズが入力信号に重畳したときのUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
図18に示す位相差検出回路では、図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときに図14(a)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値へ近づける。図8(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図19(a)にそのタイミングチャートを示す。
また、図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Aが“Low”レベルになったときに、図14(b)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値に近づける。図8(c)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図19(b)にそのタイミングチャートを示す。
また、図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号BがHighレベルになったときに、図14(c)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量が期待値へ近づける。図9(b)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図20(a)にそのタイミングチャートを示す。
また、図9(d)に示す立ち下がりエッジ比較時においては、入力信号Bが“Low”レベルになったときに、図14(d)に示すようにUP出力とDN出力を入れ替え、極性と誤差絶対量を期待値に近づける。図9(d)に示す入力信号Aにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図20(b)にそのタイミングチャートを示す。
このため、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを図15に示す次エッジタイプ判定器により判定し、その判定出力と入力信号Aと入力信号Bとの状態によってUP出力とDN出力を入れ替える。
【0086】
先ず、図14(a)、(b)の場合について、図18と図19(a)、(b)のタイミングチャートとを参照し動作を説明する。最初に、図18と図19(a)のタイミングチャートとを参照し、図14(a)の場合についての動作を説明する。
この場合、次エッジタイプ判定器は次立ち上がりエッジ比較であることを示す“High”レベルの判定出力NEを立ち上がりエッジ比較用回路ブロック561へ出力するとともに、次立ち下がりエッジ比較でないことを示す“Low”レベルの判定出力NEを立ち下がりエッジ比較用回路ブロック562へ出力する。そして、入力信号Aは遅延回路501により所定の遅延時間が付与されて遅延入力信号AIN_Rとして立ち上がりエッジ比較用回路ブロック561へ供給される。また、入力信号Aはインバータ回路551により反転されて反転入力信号Aとして立ち下がりエッジ比較用回路ブロック562へ供給される。
また、チャタリングノイズが重畳した入力信号Bは、遅延回路511により所定の遅延時間が付与されて遅延入力信号BIN_Rとして立ち上がりエッジ比較用回路ブロック561へ供給される。また、前記遅延入力信号BIN_Rはインバータ回路552により反転されて遅延反転入力信号Bとして立ち下がりエッジ比較用回路ブロック562へ供給される。
立ち上がりエッジ比較用回路ブロック561では、遅延入力信号BIN_Rに重畳したチャタリングノイズの最初の立ち上がりエッジのタイミングtaでDフリップフロップ582がデータ入力端子Dの“High”レベルを読み込み、Q出力端子から図19(ロ)に示すように“High”レベルの信号DN_Pを出力する。
立ち上がりエッジ比較用回路ブロック561へのリセット信号については、入力信号Aが立ち上がる前においては、2入力OR回路513の出力の最初の立ち下がりエッジが2入力NOR回路541により立ち上がりエッジへ反転され出力される。この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記セットされた状態のDフリップフロップ582をタイミングt11においてリセットする。
【0087】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtbでデータ入力端子Dの“High”レベルを読み込んで、図19(ロ)に示すようにQ出力端子から “High”レベルを出力し、再度セット状態になる。
2入力OR回路513の出力の次の立ち下がりエッジも、2入力NOR回路541により立ち上がりエッジへ反転され、この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtbでセットされた状態のDフリップフロップ582をタイミングt12においてリセットする。
【0088】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtcでデータ入力端子Dの“High”レベルを読み込んで、Q出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は、入力信号Aが立ち上がったタイミングに対し遅延回路501により付与される遅延時間遅れたタイミングで“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtcでセットされた状態のDフリップフロップ582をタイミングt13においてリセットする。
【0089】
この状態でDフリップフロップ582は、今度は遅延入力信号Bに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングtdでデータ入力端子Dの“High”レベルを読み込んで、Q出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち上がりエッジ比較用回路ブロック561へ供給され、前記タイミングtdでセットされた状態のDフリップフロップ582をタイミングt14においてリセットする。
【0090】
Dフリップフロップ581については、入力信号Aに対し遅延回路501により付与された遅延時間遅れて立ち上がる遅延入力信号Aの立ち上がりエッジのタイミングでQ出力が“High”レベルとなり、この直後に2入力AND回路543から出力されるリセット信号によりDフリップフロップ581はリセットされる。この結果、遅延入力信号Aの立ち上がりエッジのタイミングで“High”レベルへ立ち上がり、その直後に2入力AND回路543から出力されるリセット信号の“High”レベルの立ち上がりエッジのタイミングで“Low”レベルへ立ち下がる、図19(イ)に示す“High”レベルの信号UP_PをQ出力端子から出力する。
【0091】
次に、組み合わせ回路583,584について説明する。
組み合わせ回路583,584については、その論理式を図18中の組み合わせ回路583,584を示すブロック内に記載してある。すなわち、組み合わせ回路583は、遅延回路511の出力である遅延入力信号BとDフリップフロップ582のQ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力を反転した信号である遅延反転入力信号Bと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ハ)に示すような信号CtrlUPとしてスイッチ回路586へ出力するとともに、前記信号CtrlUPを反転した信号XCtrlUPをスイッチ回路585へ出力する。
また、組み合わせ回路584は、遅延回路501の出力を反転した遅延反転入力信号AとDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力である遅延入力信号Aと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ニ)に示すような信号CtrlDNとしてスイッチ回路592へ出力するとともに、前記信号CtrlDNを反転した信号XCtrlDNをスイッチ回路591へ出力する。
【0092】
この結果、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック561の組み合わせ回路583から出力される信号CtrlUPによりスイッチ回路586が制御されるとともに、信号CtrlUPを反転した信号によりスイッチ回路585が制御され、また、組み合わせ回路584から出力される信号CtrlDNによりスイッチ回路592が制御されるとともに、信号CtrlDNを反転した信号によりスイッチ回路591が制御され、図19(イ)、(ロ)に示す信号波形が同図(ホ)、(へ)に示す信号波形に変換され、立ち上がりエッジ比較用回路ブロック561から同図(ホ)に示す信号波形がUP出力、同図(へ)に示す信号波形がDN出力として取り出される。
【0093】
次に、立ち下がりエッジ比較用回路ブロック562の動作について説明するが、立ち下がりエッジ比較用回路ブロック562の各構成要素については立ち上がりエッジ比較用回路ブロック561の各構成要素と同一符号として説明する。
【0094】
このとき立ち下がりエッジ比較用回路ブロック562についても、次エッジタイプ判定器から、次立ち下がりエッジ比較でないことを示す“Low”レベルの判定出力NEが出力されている。また、入力信号Aはインバータ回路551により反転されて反転入力信号Aとして供給される。また、チャタリングノイズが重畳した入力信号Bは、遅延回路511により所定の遅延時間が付与されて遅延入力信号BIN_Rとなり、さらにインバータ回路552により反転されて遅延反転入力信号Bとして供給される。
立ち下がりエッジ比較用回路ブロック562では、遅延入力信号BIN_Rに重畳したチャタリングノイズの最初の立ち下がりエッジのタイミングtfでDフリップフロップ582がデータ入力端子Dの“High”レベルを読み込み、Q出力端子から図19(チ)に示すように“High”レベルの信号DN_Pを出力する。
立ち下がりエッジ比較用回路ブロック562へのリセット信号については、入力信号Aが立ち上がる前においては、2入力OR回路513の出力の最初の立ち下がりエッジが2入力NOR回路541により立ち上がりエッジへ反転され出力され、この立ち上がりエッジのタイミングは、さらに遅延回路542と2入力AND回路543とにより、遅延回路542により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路543からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記セットされた状態のDフリップフロップ582をタイミングt21においてリセットする。
【0095】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングtgでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から “High”レベルを出力し、再度セット状態になる。
2入力OR回路513の出力の次の立ち下がりエッジは、2入力NOR回路541の一方の入力端子へ供給されるが、入力信号Aが“High”レベルへ立ち上がるため、2入力NOR回路541の他方の入力端子は“High”レベルとなり、2入力NOR回路541の出力は“Low”レベルとなって2入力AND回路543からはリセット信号は出力されない。これに対し2入力AND回路512の出力と2入力AND回路502の出力とをもとに2入力AND回路523からリセット信号が立ち下がりエッジ比較用回路ブロック562へ出力され、前記タイミングtgでセットされた状態のDフリップフロップ582をタイミングt22においてリセットする。
【0096】
この状態でDフリップフロップ582は、遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングthでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は、入力信号Aにより“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記タイミングthでセットされた状態のDフリップフロップ582をタイミングt23においてリセットする。
【0097】
この状態でDフリップフロップ582は、今度は遅延入力信号Bに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングtiでデータ入力端子Dの“High”レベルを読み込み、図19(チ)に示すようにQ出力端子から“High”レベルを出力し、再度セット状態になる。
このとき、2入力AND回路502の出力は“High”レベルになっている。また、2入力AND回路512からは、入力信号Bに対し遅延回路511により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路511により付与された遅延時間だけ狭められた信号が出力されている。そして、この2入力AND回路502の出力と前記2入力AND回路512の出力との論理積演算結果が2入力AND回路521から出力される。この2入力AND回路521の出力の立ち上がりエッジのタイミングは、さらに遅延回路522と2入力AND回路523とにより、遅延回路522により付与される遅延時間だけ遅延され、“High”レベルの信号が2入力AND回路523からリセット信号として2入力OR回路531を介して立ち下がりエッジ比較用回路ブロック562へ供給され、前記タイミングtiでセットされた状態のDフリップフロップ582をタイミングt24においてリセットする。
【0098】
Dフリップフロップ581については、入力信号Aに対し遅延回路501により付与された遅延時間遅れて立ち上がる遅延入力信号Aがインバータ回路551により反転された遅延反転入力信号Aの立ち下がりエッジがクロック入力端子CKへ供給されるが、Dフリップフロップ581は立ち上がりエッジによりデータ入力端子Dの状態を読み込むため、図19(ト)に示すようにDフリップフロップ581の出力状態は変化しない。
【0099】
次に、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583,584について説明する。
立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583,584についても立ち上がりエッジ比較用回路ブロック561の組み合わせ回路と同様に動作するが、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583は、遅延回路511の出力である遅延入力信号Bを反転した遅延反転入力信号BとDフリップフロップ582のQ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路511の出力である遅延入力信号Bと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(リ)に示すような信号CtrlUPとしてスイッチ回路586へ出力するとともに、前記信号CtrlUPを反転した信号XCtrlUPをスイッチ回路585へ出力する。
また、組み合わせ回路584は、遅延回路501の出力を反転した遅延反転入力信号AとDフリップフロップ581のQ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路501の出力である遅延入力信号Aと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図19(ヌ)に示すような信号CtrlDNとしてスイッチ回路592へ出力するとともに、前記信号CtrlDNを反転した信号XCtrlDNをスイッチ回路591へ出力する。
【0100】
この結果、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち下がりエッジ比較用回路ブロック562の組み合わせ回路583から出力される信号CtrlUPによりスイッチ回路586が制御されるとともに、信号CtrlUPを反転した信号によりスイッチ回路585が制御され、また、組み合わせ回路584から出力される信号CtrlDNによりスイッチ回路592が制御されるとともに、信号CtrlDNを反転した信号によりスイッチ回路591が制御され、図19(ト)、(チ)に示す信号波形が同図(ル)、(ヲ)に示す信号波形に変換され、立ち下がりエッジ比較用回路ブロック562から同図(ル)に示す信号波形がUP出力、同図(ヲ)に示す信号波形がDN出力として取り出される。
【0101】
そして、図19(a)に示す入力信号Bにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック561と立ち下がりエッジ比較用回路ブロック562からそれぞれ出力される図19(ホ)、(ル)に示す前記各UP出力の論理和が2入力OR回路571により演算され、その論理和戦算結果が図19(ワ)に示す最終UP出力として取り出される。また、立ち上がりエッジ比較用回路ブロック561と立ち下がりエッジ比較用回路ブロック562からそれぞれ出力される図19(ヘ)、(ヲ)に示す前記各DN出力の論理和が2入力OR回路572により演算され、その論理和演算結果が図19(カ)に示す最終DN出力として取り出される。
すなわち、図18に示す位相差検出回路により、図8(a)、図19(a)に示す入力信号Bにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Aが“High”レベルになったときに図14(a)、具体的には図19(a)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図19(a)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図19(a)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0102】
なお、図8(c)、図19(b)に示す入力信号Bにチャタリングが重畳している場合の立ち下がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Aが“Low”レベルになったときに図14(b)、具体的には図19(b)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図19(b)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図19(b)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0103】
また、図9(b)、図20(a)に示す入力信号Aにチャタリングノイズが重畳している場合の立ち上がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Bが“High”レベルになったときに図14(c)、具体的には図20(a)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図20(a)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図20(a)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0104】
また、図9(d)、図20(b)に示す入力信号Aにチャタリングノイズが重畳している場合の立ち下がりエッジ比較時における図18に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Bが“Low”レベルになったときに図14(d)、具体的には図20(b)の(ホ)、(へ)に示すように立ち上がりエッジ比較用回路ブロック561においてUP出力とDN出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック562において図20(b)の(ル)、(ヲ)に示すようにUP出力とDN出力とが入れ替えられ、図20(b)の(ワ)、(カ)に示す最終UP出力、最終DN出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【0105】
以上のように、この実施例2によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光ディスク再生装置におけるDPD回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【図面の簡単な説明】
【0106】
【図1】従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。
【図2】従来の位相差検出回路の具体的な回路例を示す論理回路図である。
【図3】従来の位相差検出回路の動作を示すタイミングチャートである。
【図4】ExOR回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。
【図5】チャタリングノイズの発生過程を示す説明図である。
【図6】入力信号にチャタリングが発生した場合のUP出力、DN出力の波形図である。
【図7】入力信号にチャタリングが重畳した場合の立ち上がりエッジ比較時のUP出力、DN出力の波形図である。
【図8】従来のDフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図9】従来のDフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図10】この実施例1のExOR主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。
【図11】この実施例1のノイズ耐性向上機能を備えたExOR主体回路として構成された位相差検出回路を示す論理回路図である。
【図12】この実施例1の立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なExOR主体回路として構成された位相差検出回路の構成を示す論理回路図である。
【図13】この実施例1の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を1つの立ち上がり/立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
【図14】この実施例2の位相差検出回路をDフリップフロップ主体回路として構成したときのUP出力、DN出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。
【図15】この実施例2の位相差検出回路における次エッジタイプ判定器の構成を示す論理回路図である。
【図16】次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。
【図17】次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。
【図18】この実施例2のDフリップフロップ主体回路である位相差検出回路の構成を示す論理回路図である。
【図19】この実施例2の位相差検出回路においてUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
【図20】この実施例2の位相差検出回路においてUP出力とDN出力との入れ替え動作を説明するためのタイミングチャートである。
【符号の説明】
【0107】
1……ExOR回路(第1の位相差検出回路、第1の比較回路)、2……Dフリップフロップ(第1の位相差検出回路、第2の極性判定回路)、21……Dフリップフロップ(第1の位相差検出回路、第1の極性判定回路)、3……2入力AND回路(第1の位相差検出回路、第4のゲート回路)、4……2入力AND回路(第1の位相差検出回路、第3のゲート回路)、22……2入力AND回路(第1の位相差検出回路、第2のゲート回路)、23……2入力AND回路(第1の位相差検出回路、第1のゲート回路)、61……スイッチ回路(第1のスイッチ回路)、62……スイッチ回路(第4のスイッチ回路)、63……スイッチ回路(第1のスイッチ回路)、64……スイッチ回路(第4のスイッチ回路)、65……スイッチ回路(第1のスイッチ回路)、66……スイッチ回路(第3のスイッチ回路)、67……スイッチ回路(第1のスイッチ回路)、68……スイッチ回路(第3のスイッチ回路)、51……ExOR回路(第2の位相差検出回路、第2の比較回路)、52……Dフリップフロップ(第2の位相差検出回路、第4の極性判定回路)、55……Dフリップフロップ(第2の位相差検出回路、第3の極性判定回路)、53……2入力AND回路(第2の位相差検出回路、第8のゲート回路)、54……2入力AND回路(第2の位相差検出回路、第7のゲート回路)、56……2入力AND回路(第2の位相差検出回路、第6のゲート回路)、57……2入力AND回路(第2の位相差検出回路、第5のゲート回路)、71……スイッチ回路(第2のスイッチ回路)、72……スイッチ回路(第4のスイッチ回路)、73……スイッチ回路(第2のスイッチ回路)、74……スイッチ回路(第4のスイッチ回路)、75……スイッチ回路(第2のスイッチ回路)、76……スイッチ回路(第3のスイッチ回路)、77……スイッチ回路(第2のスイッチ回路)、78……スイッチ回路(第3のスイッチ回路)、31……次エッジタイプ判定器(次エッジタイプ判定回路)、32a,32b……先立ち上がり判定器、101,102……ExOR回路(入力信号制御回路)、561……立ち上がりエッジ比較用回路ブロック、562……立ち下がりエッジ比較用回路ブロック、581,582……Dフリップフロップ(第1のF/F主体回路、第2のF/F主体回路)、585,586,591,592……アナログスイッチ(第1の出力切り替え回路、第2の出力切り替え回路)、587,593……2入力OR回路(第1の出力切り替え回路、第2の出力切り替え回路)、583,584……組み合わせ回路(第1の出力切り替え回路、第2の出力切り替え回路)、502,512,521,523,543……2入力AND回路(リセット回路)、503,513,531……2入力OR回路(リセット回路)、522,542……遅延回路(リセット回路)、531……2入力NOR回路(リセット回路)、571……2入力OR回路(出力回路)、572……2入力OR回路(出力回路)、1000……次エッジタイプ判定器(次エッジタイプ判定回路)。
【特許請求の範囲】
【請求項1】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路と、
前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路と、
次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を選択する第1のスイッチ回路と、
前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を選択する第2のスイッチ回路と、
前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第3のスイッチ回路と、
前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第4のスイッチ回路と、
を備えたことを特徴とする位相差検出回路。
【請求項2】
前記第1の位相差検出回路は、前記第1の入力信号と前記第2の入力信号との比較判定を行う第1の比較回路と、前記第1の入力信号をもとに前記第2の入力信号を読み込み、前記読み込んだ第2の入力信号をもとに互いに相補関係となる第1の制御信号および第2の制御信号を出力する第1の極性判定回路と、前記第1の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第1のゲート回路と、前記第2の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第2のゲート回路と、前記第2の入力信号をもとに前記第1の入力信号を読み込み、前記読み込んだ第1の入力信号をもとに互いに相補関係となる第3の制御信号および第4の制御信号を出力する第2の極性判定回路と、前記第3の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第3のゲート回路と、前記第4の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第4のゲート回路とを備え、
前記第2の位相差検出回路は、前記第1の入力信号を反転した第1の反転入力信号と前記第2の入力信号を反転した第2の反転入力信号との比較判定を行う第2の比較回路と、前記第1の反転入力信号をもとに前記第2の反転入力信号を読み込み、前記読み込んだ第2の反転入力信号をもとに互いに相補関係となる第5の制御信号および第6の制御信号を出力する第3の極性判定回路と、前記第5の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第5のゲート回路と、前記第6の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第6のゲート回路と、前記第2の反転入力信号をもとに前記第1の反転入力信号を読み込み、前記読み込んだ第1の反転入力信号をもとに互いに相補関係となる第7の制御信号および第8の制御信号を出力する第4の極性判定回路と、前記第7の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第7のゲート回路と、前記第8の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第8のゲート回路とを備え、
前記第1のスイッチ回路は、前記第1の位相差検出回路の第1のゲート回路、第2のゲート回路、第3のゲート回路および第4のゲート回路からのUP出力やDN出力を選択し、前記第2のスイッチ回路は、前記第2の位相差検出回路の第5のゲート回路、第6のゲート回路、第7のゲート回路および第8のゲート回路からのUP出力やDN出力を選択し、前記第3のスイッチ回路は、前記第1の位相差検出回路の第1のゲート回路および第2のゲート回路と、前記第2の位相差検出回路の第5のゲート回路および第6のゲート回路とからのUP出力やDN出力を選択し、第4のスイッチ回路は、前記第1の位相差検出回路の第3のゲート回路および第4のゲート回路と、前記第2の位相差検出回路の第7のゲート回路および第8のゲート回路とからのUP出力やDN出力を選択することを特徴とする請求項1記載の位相差検出回路。
【請求項3】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力し、
また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、
次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第1の共用スイッチ回路と、
前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第2の共用スイッチ回路と、
前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを反転させる入力信号制御回路と、
を備えたことを特徴とする位相差検出回路。
【請求項4】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力する第1の遅延回路と、
前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力する第2の遅延回路と、
前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット信号を生成するリセット回路と、
次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、
前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第1のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第1の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、
前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第2のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第2の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、
前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力する出力回路と、
を備えたことを特徴とする位相差検出回路。
【請求項1】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第1の位相差検出回路と、
前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第2の位相差検出回路と、
次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第1の位相差検出回路からのUP出力やDN出力を選択する第1のスイッチ回路と、
前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第2の位相差検出回路からのUP出力やDN出力を選択する第2のスイッチ回路と、
前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第3のスイッチ回路と、
前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、前記第1の位相差検出回路および前記第2の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合の前記UP出力やDN出力の誤差信号を選択し、前記UP出力、DN出力ごとに共通出力する第4のスイッチ回路と、
を備えたことを特徴とする位相差検出回路。
【請求項2】
前記第1の位相差検出回路は、前記第1の入力信号と前記第2の入力信号との比較判定を行う第1の比較回路と、前記第1の入力信号をもとに前記第2の入力信号を読み込み、前記読み込んだ第2の入力信号をもとに互いに相補関係となる第1の制御信号および第2の制御信号を出力する第1の極性判定回路と、前記第1の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第1のゲート回路と、前記第2の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第2のゲート回路と、前記第2の入力信号をもとに前記第1の入力信号を読み込み、前記読み込んだ第1の入力信号をもとに互いに相補関係となる第3の制御信号および第4の制御信号を出力する第2の極性判定回路と、前記第3の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第3のゲート回路と、前記第4の制御信号をもとに前記第1の比較回路の出力に対しゲート制御を行う第4のゲート回路とを備え、
前記第2の位相差検出回路は、前記第1の入力信号を反転した第1の反転入力信号と前記第2の入力信号を反転した第2の反転入力信号との比較判定を行う第2の比較回路と、前記第1の反転入力信号をもとに前記第2の反転入力信号を読み込み、前記読み込んだ第2の反転入力信号をもとに互いに相補関係となる第5の制御信号および第6の制御信号を出力する第3の極性判定回路と、前記第5の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第5のゲート回路と、前記第6の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第6のゲート回路と、前記第2の反転入力信号をもとに前記第1の反転入力信号を読み込み、前記読み込んだ第1の反転入力信号をもとに互いに相補関係となる第7の制御信号および第8の制御信号を出力する第4の極性判定回路と、前記第7の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第7のゲート回路と、前記第8の制御信号をもとに前記第2の比較回路の出力に対しゲート制御を行う第8のゲート回路とを備え、
前記第1のスイッチ回路は、前記第1の位相差検出回路の第1のゲート回路、第2のゲート回路、第3のゲート回路および第4のゲート回路からのUP出力やDN出力を選択し、前記第2のスイッチ回路は、前記第2の位相差検出回路の第5のゲート回路、第6のゲート回路、第7のゲート回路および第8のゲート回路からのUP出力やDN出力を選択し、前記第3のスイッチ回路は、前記第1の位相差検出回路の第1のゲート回路および第2のゲート回路と、前記第2の位相差検出回路の第5のゲート回路および第6のゲート回路とからのUP出力やDN出力を選択し、第4のスイッチ回路は、前記第1の位相差検出回路の第3のゲート回路および第4のゲート回路と、前記第2の位相差検出回路の第7のゲート回路および第8のゲート回路とからのUP出力やDN出力を選択することを特徴とする請求項1記載の位相差検出回路。
【請求項3】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号、前記第2の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第1の入力信号と前記第2の入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち上がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力し、
また、前記第1の入力信号、前記第2の入力信号を反転した第1の反転入力信号、第2の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第1の反転入力信号と前記第2の反転入力信号との比較結果とをもとに、前記第1の入力信号と前記第2の入力信号との間の位相差に応じたUP出力やDN出力の誤差信号を、立ち下がりエッジが前記第1の入力信号に先に発生した場合と、前記第2の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第1の入力信号と第2の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、
次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第1の入力信号と第2の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第1の入力信号先立ち上がり検出信号または第2の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記先立ち上がり判定器が出力する第1の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第1の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第1の共用スイッチ回路と、
前記先立ち上がり判定器が出力する第2の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第2の入力信号に先に発生した場合に前記共用位相差検出回路が出力するUP出力やDN出力を選択する第2の共用スイッチ回路と、
前記第1の入力信号と第2の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第1の入力信号と第2の入力信号との比較が立ち下がりエッジ比較である場合、前記第1の入力信号と第2の入力信号とを反転させる入力信号制御回路と、
を備えたことを特徴とする位相差検出回路。
【請求項4】
2値化された第1の入力信号と第2の入力信号との間の位相差を検出し、その検出結果に応じたUP出力やDN出力の誤差信号を出力する位相差検出回路であって、
前記第1の入力信号に対し所定の遅延時間を付与し第1の遅延入力信号を出力する第1の遅延回路と、
前記第2の入力信号に対し所定の遅延時間を付与し第2の遅延入力信号を出力する第2の遅延回路と、
前記第1の入力信号と前記第1の遅延入力信号、または前記第2の入力信号と前記第2の遅延入力信号をもとにリセット信号を生成するリセット回路と、
次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、
前記第1の遅延入力信号と前記第2の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第1のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延入力信号と前記第2の遅延入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第1のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第1の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、
前記第1の遅延入力信号を反転した第1の遅延反転入力信号と前記第2の遅延入力信号を反転した第2の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのUP出力やDN出力を出力するフリップフロップを主体とした第2のF/F主体回路と、前記次エッジタイプ判定器の判定結果と前記第1の遅延反転入力信号と前記第2の遅延反転入力信号とをもとに、前記第1の入力信号と前記第2の入力信号との状態に応じ、前記第2のF/F主体回路が出力したUP出力またはDN出力の一部を、DN出力またはUP出力へ切り替え出力する第2の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、
前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記UP出力両者を加算し出力するとともに、前記DN出力両者を加算し出力する出力回路と、
を備えたことを特徴とする位相差検出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
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【図17】
【図18】
【図19】
【図20】
【公開番号】特開2006−13687(P2006−13687A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2004−184971(P2004−184971)
【出願日】平成16年6月23日(2004.6.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願日】平成16年6月23日(2004.6.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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