デジタル制御発振器
【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、All-digital方式のＰＬＬ（ＡＤＰＬＬ）において使用されるデジタル制御発振器（ＤＣＯ）及びＴＤＣ(Time to Digital Converter)に関する。
【背景技術】
【０００２】
通常、ＡＤＰＬＬは、ＤＣＯから出力される発振信号と基準信号との位相差をデジタル値に変換するＴＤＣを備えている。従来のＴＤＣは、例えば特許文献１（特に、図５参照）に示すように、縦続接続されたインバータで構成される遅延段を含んでいる。ＴＤＣは、発振信号と基準信号との間の位相差を、これら遅延段を構成するインバータの各々が与える単位遅延量で量子化する。故に、従来のＴＤＣは、ＤＣＯの可変周波数の最小値（即ち、可変周期の最大値）に応じた段数の遅延段を必要とする。また、ＡＤＰＬＬは、小数位相情報を規格化して利用するため、周波数制御の実行毎に発振信号の周期を単位遅延量で量子化する必要もある。また、従来のＡＤＰＬＬは、カウンタからの整数位相情報の検出タイミングと、ＴＤＣからの小数位相情報の検出タイミングとの間の時間差に起因するスプリアスを回避するために、両情報を微分器によって微分してから位相比較を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＴＤＣをＡＤＰＬＬにおいて利用するためには、遅延段、微分器、発振信号の周期を単位遅延量で量子化するための回路などが必要となる。このような冗長な構成を削減できれば、回路面積の縮小、消費電力の低減などを期待できる。
【０００５】
従って、本発明は、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータを環状に接続したリングオシレータと、前記奇数個の単相インバータの出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個の第２のフリップフロップと、前記奇数個の第２のフリップフロップから出力される奇数組の第２の差動信号を入力し、当該奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記奇数組の第２の差動信号の位相数で除算し、規格化された小数位相情報を出力する規格化器とを具備する。
【０００７】
本発明の他の態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される複数の差動増幅器を環状に接続したリングオシレータと、前記複数の差動増幅器の出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記複数の差動増幅器の各々の出力信号をバッファリングし、第１の差動信号として夫々出力する複数のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する複数の第２のフリップフロップと、前記複数の第２のフリップフロップから出力される複数組の第２の差動信号を入力し、当該複数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記第２の差動信号の位相数で除算し、規格化された小数位相情報を得る規格化器とを具備する。
【発明の効果】
【０００８】
本発明によれば、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＤＣＯを示すブロック図。
【図２】図１のＤＣＯにおける各信号のタイミングチャート。
【図３Ａ】図１のＤＣＯにおける各信号のタイミングチャート。
【図３Ｂ】図１のＤＣＯにおける各信号のタイミングチャート。
【図４Ａ】図１のＤＣＯにおける各信号のタイミングチャート。
【図４Ｂ】図１のＤＣＯにおける各信号のタイミングチャート。
【図５】第２の実施形態に係るＤＣＯを示すブロック図。
【図６Ａ】図５のＤＣＯにおける各信号のタイミングチャート。
【図６Ｂ】図５のＤＣＯにおける各信号のタイミングチャート。
【図７】第３の実施形態に係るＤＣＯを示すブロック図。
【図８】図７のＤＣＯにおける各信号のタイミングチャート。
【図９】第４の実施形態に係るＤＣＯを示すブロック図。
【図１０】第５の実施形態に係るＰＬＬ回路を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係るＤＣＯは、単相インバータ１０１〜１０５、バッファ１１１〜１１５、Ｄフリップフロップ１２１〜１２５、エッジ検出器１３０、カウンタ１４０、Ｄフリップフロップ１５０、規格化器１６０、減算器１７０及び位相比較器１８０を有する。
【００１１】
単相インバータ１０１〜１０５は、環状接続されている。これら単相インバータ１０１〜１０５は、いわゆるリングオシレータに相当する。尚、リングオシレータは、奇数個（３以上）の単相インバータを環状接続することで構成される。故に、単相インバータ１０１〜１０５は、３段または７段以上の単相インバータに置き換えられてもよい。単相インバータ１０１〜１０５は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての単相インバータ１０１〜１０５の各々の遅延量は上記デジタル制御信号によって制御される。単相インバータ１０１〜１０５は、発振信号１１〜１５を夫々出力する。発振信号１１〜１５は、互いに位相が２π／５ずつ異なるものの、周波数は等しい。発振信号１１〜１５のうち少なくとも１つ（例えば発振信号１１）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号１１）は、カウンタ１４０にも入力される。
【００１２】
バッファ１１１〜１１５は、単相インバータ１０１〜１０５からの発振信号１１〜１５を夫々バッファリングする。発振信号１１〜１５をバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ１２１〜１２５との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。更に、バッファ１１１〜１１５は、発振信号１１〜１５を差動信号に変換する。即ち、バッファ１１１〜１１５は通常のバッファとしての役割だけでなく、単相−差動変換器としての役割も果たしている。
【００１３】
尚、バッファ１１１〜１１５は入力信号を１段のインバータに入力し、その出力信号を分岐して、一方を１段のインバータに与え、他方を２段のインバータに与えている。しかしながら、この構成は例示的であり、バッファ１１１〜１１５として利用可能な構成はこれに限られない。
【００１４】
より具体的には、バッファ１１１は、発振信号１１と位相及び周波数が等しい発振信号２１及びこの発振信号２１の逆相信号である発振信号２６を出力する。バッファ１１２は、発振信号１２と位相及び周波数が等しい発振信号２８及びこの発振信号２８の逆相信号である発振信号２２を出力する。バッファ１１３は、発振信号１３と位相及び周波数が等しい発振信号２３及びこの発振信号２３の逆相信号である発振信号２８を出力する。バッファ１１４は、発振信号１４と位相及び周波数が等しい発振信号２９及びこの発振信号２９の逆相信号である発振信号２４を出力する。バッファ１１５は、発振信号１５と位相及び周波数が等しい発振信号２５及びこの発振信号の逆相信号である発振信号３０を出力する。
【００１５】
Ｄフリップフロップ１２１〜１２５は、前段のバッファ１１１〜１１５からの差動信号を入力信号として受け、基準信号１０をクロック信号として受ける。即ち、Ｄフリップフロップ１２１〜１２５がポジティブエッジトリガフリップフロップであれば基準信号１０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号１０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ１２１〜１２５は、出力となる差動信号をエッジ検出器１３０に夫々入力する。
【００１６】
より具体的には、Ｄフリップフロップ１２１は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２１の値を保持してエッジ検出器１３０のＱ１端子に入力し、この逆相信号をエッジ検出器１３０のＱ１ｂ端子に入力する。Ｄフリップフロップ１２２は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２７の値を保持してエッジ検出器１３０のＱ２端子に入力し、この逆相信号をエッジ検出器１３０のＱ２ｂ端子に入力する。Ｄフリップフロップ１２３は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２３の値を保持してエッジ検出器１３０のＱ３端子に入力し、この逆相信号をエッジ検出器１３０のＱ３ｂ端子に入力する。Ｄフリップフロップ１２４は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２９の値を保持してエッジ検出器１３０のＱ４端子に入力し、この逆相信号をエッジ検出器１３０のＱ４ｂ端子に入力する。Ｄフリップフロップ１２５は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２５の値を保持してエッジ検出器１３０のＱ５端子に入力し、この逆相信号をエッジ検出器１３０のＱ５ｂ端子に入力する。
【００１７】
エッジ検出器１３０は、例えばpsuedo thermo-decoderである。エッジ検出器１３０は、基準信号１０と発振信号１１との間の位相誤差を検出する。より具体的には、エッジ検出器１３０は、Ｑ１、Ｑ２ｂ、Ｑ３、Ｑ４ｂ、Ｑ５、Ｑ１ｂ、Ｑ２、Ｑ３ｂ、Ｑ４、Ｑ５ｂの１０個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ５ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器１３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器１３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器１６０に入力する。例えば、エッジ検出器１３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「８（＝１０００）」を出力する。
【００１８】
以下、図２を用いてエッジ検出器１３０の動作例を説明する。
図２において、発振信号１１〜１５，２１〜３０及び基準信号１０のタイミングチャートが描かれている。尚、図２において、発振信号２１，２７，２３，２９，２５は発振信号１１，１２，１３，１４，１５と同期しているように描かれているが、実際にはバッファ１１１〜１１５の通過に伴う遅延が生じている。図２の例によれば、基準信号１０の立ち上がりエッジは、発振信号２６の立ち上がりエッジよりも遅く発振信号２７の立ち上がりエッジよりも早い。エッジ検出器１３０には、基準信号１０の立ち上がりエッジにおける各発振信号２１〜３０の値が入力される。即ち、１０組の２値信号「０」、「１」、「１」、「１」、「１」、「１」、「０」、「０」、「０」、「０」が、エッジ検出器の前述した１０個の入力端子に与えられる。そして、エッジ検出器１３０は連続する「１」の末尾である「６＝（０１１０）」を出力する。このバイナリデータは、基準信号１０が発振信号１１に比べて単位遅延量の６つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号１０と発振信号１１との間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号２１〜３０における最小位相差（π／５）である。
【００１９】
カウンタ１４０は、発振信号１１の立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ１５０に入力する。Ｄフリップフロップ１５０は、基準信号１０によってクロック制御される（前述したＤフリップフロップ１２１〜１２５と同じタイミングで動作する）。Ｄフリップフロップ１５０は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ１４０のカウント値を整数位相情報として減算器１７０に入力する。
【００２０】
規格化器１６０は、エッジ検出器１３０からのバイナリデータを規格化するための演算を行う。前述のように上記バイナリデータは基準信号１０と発振信号１１との間の位相誤差を表しているが、通常、ＡＤＰＬＬにおいて小数位相情報は規格化された状態で利用される。従って、規格化器１６０は、上記バイナリデータをエッジ検出器１３０の入力信号の位相数（本例では１０）で除算する。更に、本例では、カウンタ１４０は基準信号１０の立ち上がりエッジまたは立ち下がりエッジよりも以前の発振信号１１の立ち上がりエッジまたは立ち下がりエッジを「１」だけ余分に計数しているため、規格化器１６０は除算結果をこの「１」から減算する演算を更に行う。図２の例であれば、規格化器１６０はバイナリデータ（６）をエッジ検出器１３０の入力信号の位相数（１０）で除算し、除算結果（０．６）を「１」から減算し、規格化された小数位相情報ε（０．４）を得る。規格化器１６０は、規格化された小数位相情報εを減算器１７０に入力する。
【００２１】
減算器１７０は、整数位相情報から小数位相情報εを減算し、位相情報３２を得る。減算器１７０は、位相情報３２を位相比較器１８０に入力する。位相比較器１８０は、所望位相情報３３の整数部及び小数部と位相情報３２の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。
【００２２】
次に、図３Ａ及び図３Ｂを用いて、本実施形態に係るＤＣＯにおいて起こり得るスプリアスについて説明する。このスプリアスは、Ｄフリップフロップ１２１〜１２５への入力信号（発振信号２１〜３０）と、Ｄフリップフロップ１５０への入力信号（カウント値３１）との間の遅延差に起因する。
【００２３】
図３Ａ及び図３Ｂは、発振信号１１、カウント値３１、発振信号２１、基準信号１０、位相情報３２及び所望位相情報３３のタイミングチャートの一例である。図３Ａ及び図３Ｂにおいて、ΔＴｂはバッファ１１１〜１１５において発生する遅延時間（発振信号１１と発振信号２１との間の遅延時間と同程度である）を表し、ΔＴｃはカウンタ１４０において発生する遅延時間（発振信号１１とカウント値３１との間の遅延時間と同程度である）を表している。即ち、ΔＴｂは単相インバータ１０１の出力からＤフリップフロップ１２１の入力までの間の遅延時間を表し、ΔＴｃは単相インバータ１０１の出力からＤフリップフロップ１５０の入力までの間の遅延時間を表している。本例において、ΔＴｃはΔＴｂよりも小さいものとする。本例において、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期（ロック）した発振信号１１を出力することを目的として動作している。
【００２４】
図３Ａにおいて、発振信号１１の周波数は基準信号１０の４倍であるが、位相は同期しておらず位相誤差（ε＝０．４）が生じている。故に、位相情報３２は、「０．６」、「４．６」、「８．６」・・・のように増加する。このとき、位相情報３２の小数部分は「０．６」である。一方、所望位相情報３３の小数部分は「０．０」である。従って、ＤＣＯの発振周波数を高くするようにデジタル制御信号が調整される。
【００２５】
ＤＣＯの発振周波数が高くなると、図３Ｂに示すように、タイミングチャートが変化する。図３Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期した（ε＝０．０）としても、発振信号１１と発振信号２１（及び基準信号１０）との間にはΔＴｂの遅延時間がある。前述のように、ΔＴｃはΔＴｂよりも小さい。即ち、基準信号１０のエッジがＤフリップフロップ１５０に入力されるよりも前に、発振信号１１のエッジが１つ余分に計数されたカウント値３１がＤフリップフロップ１５０に入力されてしまう。故に、位相情報３２は、「２．０」、「６．０」、「１０．０」のように増加し、本来の位相情報よりも「１．０」だけ大きくなってしまう。そして、ＤＣＯの発振周波数を再び低くするようにデジタル制御信号が調整される。以上のようなデジタル制御信号の調整を繰り返すことにより、スプリアスが生じる。
【００２６】
以上のようなスプリアスの発生原理を考慮すると、ΔＴｂがΔＴｃよりも小さいことが望ましい。図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに対応するタイミングチャートを表している。図４Ａ及び図４Ｂは、ΔＴｂがΔＴｃよりも小さいことを除き、図３Ａ及び図３Ｂと条件は同じである。図４Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期すると（ε＝０．０）、基準信号１０のエッジは、この基準信号１０にＴｂだけ先行する発振信号１１のエッジによってカウント値３１が増加するよりも前に、Ｄフリップフロップ１５０に入力される。従って、Ｄフリップフロップ１５０は、図３Ｂのように発振信号１１のエッジが正しく計数されたカウント値３１を保持することができる。故に、位相情報３２は、「１．０」、「５．０」、「１０．０」のように正しく増加する。位相情報３２が所望位相情報３３に一致しているため、デジタル制御信号の調整は行われない。そして、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期した発振信号１１を出力する。このように、ΔＴｂがΔＴｃよりも小さくなるようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。
【００２７】
以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。
【００２８】
（第２の実施形態）
図５に示すように、本発明の第２の実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいて単相インバータ１０１とカウンタ１４０との間にバッファ２９０を更に設けた構成に相当する。以下の説明では、図５において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００２９】
バッファ２９０は、発振信号１１をバッファリングし、カウンタ１４０に入力する。バッファ２９０において、前述したバッファ１１１〜１１５と同程度の遅延が発生する。
【００３０】
以下、図６Ａ及び図６Ｂを用いてバッファ２９０を設けることの技術的意義を説明する。
第１の実施形態において説明したようにスプリアス回避の観点からすると、発振信号１１と発振信号２１との間の遅延時間が、発振信号１１とカウント値４１との間の遅延時間に比べて小さいことが望ましい。図６Ａに示すように、バッファ２９０においてバッファ１１１〜１１５と同程度の遅延時間ΔＴｂが発生する。従って、Ｄフリップフロップ１２１〜１２２への発振信号２１〜３０の入力タイミングと、カウンタ１４０への発振信号１１の入力タイミングとが同程度になる。そして、カウンタ１４０に入力された発振信号１１がカウント値４１に反映されるまでの間に更に遅延時間ΔＴｃが加算される。従って、バッファ２９０を設けることにより、発振信号１１と発振信号２１との間の遅延時間が発振信号１１とカウント値４１との間の遅延時間よりも小さくなることが保証される。故に、バッファ２９０を設けることによって、スプリアスをより確実に回避できる。
【００３１】
以上説明したように、本実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいてカウンタ１４０の前段に更にバッファ２９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。
【００３２】
（第３の実施形態）
図７に示すように、本発明の第３の実施形態に係るＤＣＯは、差動増幅器３０１〜３０４、バッファ３１１〜３１４、Ｄフリップフロップ３２１〜３２４、エッジ検出器３３０、カウンタ３４０、Ｄフリップフロップ３５０、規格化器３６０、減算器３７０、位相比較器３８０を有する。
【００３３】
差動増幅器３０１〜３０４は、環状接続されている。これら差動増幅器３０１〜３０４は、いわゆるリングオシレータに相当する。尚、リングオシレータは、複数の差動増幅器を環状接続することにより構成可能である。故に、差動増幅器３０１〜３０４は、３段以下または５段以上の差動増幅器に置き換えられてもよい。差動増幅器３０１〜３０４は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての差動増幅器３０１〜３０４の各々の遅延量は上記デジタル信号によって制御される。差動増幅器３０１〜３０４は、正相発振信号５１ｐ〜５４ｐ及び逆相発信信号５１ｎ〜５４ｎを夫々出力する。正相発振信号５１ｐ〜５４ｐは、互いに位相がπ／４ずつ異なるものの、周波数は等しい。また、逆相発振信号５１ｎ〜５４ｎは、正相発振信号５１ｐ〜５４ｐの逆相信号である。発振信号５１ｐ〜５４ｐ，５１ｎ〜５４ｎのうち少なくとも１つ（例えば発振信号５１ｐ）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号５１ｐ）は、カウンタ３４０にも入力される。
【００３４】
バッファ３１１〜３１５は、差動増幅器３０１〜３０４からの差動発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎを夫々バッファリングし、差動発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎを出力する。発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎをバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ３２１〜３２４との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。
【００３５】
Ｄフリップフロップ３２１〜３２４は、前段のバッファ３１１〜３１４からの差動信号を入力信号として受け、基準信号６０をクロック信号として受ける。即ち、Ｄフリップフロップ３２１〜３２４がポジティブエッジトリガフリップフロップであれば基準信号６０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号６０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ３２１〜３２４は、出力となる差動信号をエッジ検出器３３０に夫々入力する。
【００３６】
より具体的には、Ｄフリップフロップ３２１は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６１ｐの値を保持してエッジ検出器３３０のＱ１端子に入力し、この逆相信号をエッジ検出器３３０のＱ１ｂ端子に入力する。Ｄフリップフロップ３２２は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６２ｐの値を保持してエッジ検出器３３０のＱ２端子に入力し、この逆相信号をエッジ検出器３３０のＱ２ｂ端子に入力する。Ｄフリップフロップ３２３は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６３ｐの値を保持してエッジ検出器３３０のＱ３端子に入力し、この逆相信号をエッジ検出器３３０のＱ３ｂ端子に入力する。Ｄフリップフロップ３２４は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６４ｐの値を保持してエッジ検出器３３０のＱ４端子に入力し、この逆相信号をエッジ検出器３３０のＱ４ｂ端子に入力する。
【００３７】
エッジ検出器３３０は、基準信号６０と発振信号５１ｐとの間の位相誤差を検出する。より具体的には、エッジ検出器３３０は、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂの８個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ４ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器３３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器３３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器３６０に入力する。例えば、エッジ検出器３３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「７（＝０１１１）」を出力する。
【００３８】
以下、図８を用いてエッジ検出器３３０の動作例を説明する。
図８において、発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ及び基準信号６０のタイミングチャートが描かれている。尚、図８において、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎは発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎと同期しているように描かれているが、実際にはバッファ３１１〜３１４の通過に伴う遅延が生じている。図８の例によれば、基準信号６０の立ち上がりエッジは、発振信号６１ｎの立ち上がりエッジよりも遅く発振信号６２ｎの立ち上がりエッジよりも早い。エッジ検出器３３０には、基準信号６０の立ち上がりエッジにおける各発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎの値が入力される。即ち、８組の２値信号「０」、「１」、「１」、「１」、「１」、「０」、「０」、「０」が、エッジ検出器３３０の前述した８個の入力端子に与えられる。そして、エッジ検出器３３０は連続する「１」の末尾である「５＝（０１０１）」を出力する。このバイナリデータは、基準信号６０が発振信号５１ｐに比べて単位遅延量の５つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号６０と発振信号５１ｐとの間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎにおける最小位相差（π／４）である。
【００３９】
カウンタ３４０は、発振信号５１ｐの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ３５０に入力する。Ｄフリップフロップ３５０は、基準信号６０によってクロック制御される（前述したＤフリップフロップ３２１〜３２４と同じタイミングで動作する）。Ｄフリップフロップ３５０は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ３４０のカウント値を整数位相情報として減算器３７０に入力する。
【００４０】
規格化器３６０は、エッジ検出器３３０からのバイナリデータを規格化するための演算を行う。具体的には、前述の規格化器１６０と同様に、規格化器３６０は上記バイナリデータをエッジ検出器３３０の入力信号の位相数（本例では８）で除算する。また、規格化器３６０は、除算結果を「１」から減算する演算を更に行う。図８の例であれば、規格化器３６０はバイナリデータ（５）をエッジ検出器３３０の入力信号の位相数（８）で除算し、除算結果（０．６２５）を「１」から減算し、規格化された小数位相情報ε（０．３７５）を得る。規格化器３６０は、規格化された小数位相情報εを減算器３７０に入力する。
【００４１】
ところで、リングオシレータの段数が２の冪乗（例えば２2）であるならば、エッジ検出器３３０の入力信号の位相数も２の冪乗（例えば２3）となる。この条件を満たすならば、規格化器３６０は除算をビットシフト演算により実現することができる。即ち、規格化器３６０は、エッジ検出器３３０の入力信号の位相数に対応する冪数（例えば３）だけバイナリデータを右ビットシフトすればよい。
【００４２】
減算器３７０は、整数位相情報から小数位相情報εを減算し、位相情報を得る。減算器３７０は、位相情報を位相比較器３８０に入力する。位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。
【００４３】
前述したように、スプリアス回避の観点からすると、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が、発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間に比べて小さいことが望ましい。即ち、バッファ３１１〜３１４において発生する遅延時間が、カウンタ３４０において発生する遅延時間に比べて小さいことが望ましい。この条件を満たすようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。
【００４４】
以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。また、本実施形態に係るＤＣＯにおいてリングオシレータの段数を２の冪乗に設定すれば、規格化器３６０における除算をビットシフト演算によって簡易に実現できる。また、本実施形態に係るＤＣＯはリングオシレータを差動増幅器によって構成しているので、単相インバータによって構成する場合に比べて、発振信号の波形の対称性、同相ノイズ除去比が高い。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。
【００４５】
（第４の実施形態）
図９に示すように、本発明の第４の実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいて差動増幅器３０１の非反転出力端子とカウンタ３４０との間にバッファ４９０を更に設けた構成に相当する。以下の説明では、図９において図７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４６】
バッファ４９０は、発振信号５１ｐをバッファリングし、カウンタ３４０に入力する。バッファ４９０において、前述したバッファ３１１〜３１５と同程度の遅延が発生する。バッファ４９０を設けることにより、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間よりも小さくなることが保証される。故に、バッファ４９０を設けることによって、スプリアスをより確実に回避できる。
【００４７】
以上説明したように、本実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいてカウンタ３４０の前段に更にバッファ４９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。
【００４８】
（第５の実施形態）
前述した第１乃至第４の実施形態に係るＤＣＯを用いてＰＬＬ回路を構成することができる。図１０は、第４の実施形態に係るＤＣＯ５００を用いたＰＬＬ回路である。図１０のＰＬＬ回路は、ＤＣＯ５００、デジタル低域通過型フィルタ（ＬＰＦ）５１０及びループ利得制御部５２０を有する。尚、ＤＣＯ５００は、図９のＤＣＯに相当する。以下の説明では、図１０において図９と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４９】
位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、位相差情報をデジタルＬＰＦ５１０に入力する。
【００５０】
デジタルＬＰＦ５１０は、基準信号６０をクロック信号として受け取り、位相比較器３８０からの位相差情報を入力信号として受け取る。デジタルＬＰＦ１０は、位相差情報に対してデジタルドメインでフィルタ処理を行う。このフィルタ処理によって、位相差情報に混入した雑音成分が抑圧される。
【００５１】
ループ利得制御回路５２０は、基準信号６０をクロック信号として受け取り、デジタルＬＰＦ５１０からの位相差情報を入力信号として受け取る。ループ利得制御回路５２０は、位相差情報に対して、ビットシフト処理、積分処理などを行って、デジタル制御信号を生成する。ループ利得制御回路５２０は、デジタル制御信号を差動増幅器３０１〜３０４に夫々供給する。このデジタル制御信号は、差動増幅器３０１〜３０４の各々の遅延量（即ち、リングオシレータの周波数）、図１０のＰＬＬ回路のループ帯域、ループ次数などを制御する。
【００５２】
図１０のＰＬＬ回路が形成する負帰還ループにおいて、ＤＣＯ５００から出力される位相差情報に基づいてデジタル制御信号が生成され、このデジタル制御信号によってＤＣＯ５００が制御される。この負帰還ループの繰り返しによって、基準信号６０及び発振信号５１ｐの間の位相差が段階的に縮小する。
【００５３】
以上説明したように、本実施形態に係るＰＬＬ回路は前述した第１乃至第４の実施形態に係るＤＣＯを含んでいる。従って、本実施形態に係るＰＬＬ回路によれば、前述した第１乃至第４の実施形態と同様の効果を得ることができる。
【００５４】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５５】
１０・・・基準信号
１１〜１５，２１〜３０・・・発振信号
３１，４１・・・カウント値
３２，４２・・・位相情報
３３・・・所望位相情報
５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ・・・発振信号
６０・・・基準信号
１０１〜１０５・・・単相インバータ
１１１〜１１５，２９０，３１１〜３１４，４９０・・・バッファ
１２１〜１２５，１５０，３２１〜３２４，３５０・・・Ｄフリップフロップ
１３０，３３０・・・エッジ検出器
１４０，３４０・・・カウンタ
１６０，３６０・・・規格化器
１７０，３７０・・・減算器
１８０，３８０・・・位相比較器
３０１〜３０４・・・差動増幅器
５００・・・ＤＣＯ
５１０・・・デジタル低域通過型フィルタ
５２０・・・ループ利得制御部
【技術分野】
【０００１】
本発明は、All-digital方式のＰＬＬ（ＡＤＰＬＬ）において使用されるデジタル制御発振器（ＤＣＯ）及びＴＤＣ(Time to Digital Converter)に関する。
【背景技術】
【０００２】
通常、ＡＤＰＬＬは、ＤＣＯから出力される発振信号と基準信号との位相差をデジタル値に変換するＴＤＣを備えている。従来のＴＤＣは、例えば特許文献１（特に、図５参照）に示すように、縦続接続されたインバータで構成される遅延段を含んでいる。ＴＤＣは、発振信号と基準信号との間の位相差を、これら遅延段を構成するインバータの各々が与える単位遅延量で量子化する。故に、従来のＴＤＣは、ＤＣＯの可変周波数の最小値（即ち、可変周期の最大値）に応じた段数の遅延段を必要とする。また、ＡＤＰＬＬは、小数位相情報を規格化して利用するため、周波数制御の実行毎に発振信号の周期を単位遅延量で量子化する必要もある。また、従来のＡＤＰＬＬは、カウンタからの整数位相情報の検出タイミングと、ＴＤＣからの小数位相情報の検出タイミングとの間の時間差に起因するスプリアスを回避するために、両情報を微分器によって微分してから位相比較を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＴＤＣをＡＤＰＬＬにおいて利用するためには、遅延段、微分器、発振信号の周期を単位遅延量で量子化するための回路などが必要となる。このような冗長な構成を削減できれば、回路面積の縮小、消費電力の低減などを期待できる。
【０００５】
従って、本発明は、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータを環状に接続したリングオシレータと、前記奇数個の単相インバータの出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個の第２のフリップフロップと、前記奇数個の第２のフリップフロップから出力される奇数組の第２の差動信号を入力し、当該奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記奇数組の第２の差動信号の位相数で除算し、規格化された小数位相情報を出力する規格化器とを具備する。
【０００７】
本発明の他の態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される複数の差動増幅器を環状に接続したリングオシレータと、前記複数の差動増幅器の出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記複数の差動増幅器の各々の出力信号をバッファリングし、第１の差動信号として夫々出力する複数のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する複数の第２のフリップフロップと、前記複数の第２のフリップフロップから出力される複数組の第２の差動信号を入力し、当該複数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記第２の差動信号の位相数で除算し、規格化された小数位相情報を得る規格化器とを具備する。
【発明の効果】
【０００８】
本発明によれば、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＤＣＯを示すブロック図。
【図２】図１のＤＣＯにおける各信号のタイミングチャート。
【図３Ａ】図１のＤＣＯにおける各信号のタイミングチャート。
【図３Ｂ】図１のＤＣＯにおける各信号のタイミングチャート。
【図４Ａ】図１のＤＣＯにおける各信号のタイミングチャート。
【図４Ｂ】図１のＤＣＯにおける各信号のタイミングチャート。
【図５】第２の実施形態に係るＤＣＯを示すブロック図。
【図６Ａ】図５のＤＣＯにおける各信号のタイミングチャート。
【図６Ｂ】図５のＤＣＯにおける各信号のタイミングチャート。
【図７】第３の実施形態に係るＤＣＯを示すブロック図。
【図８】図７のＤＣＯにおける各信号のタイミングチャート。
【図９】第４の実施形態に係るＤＣＯを示すブロック図。
【図１０】第５の実施形態に係るＰＬＬ回路を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係るＤＣＯは、単相インバータ１０１〜１０５、バッファ１１１〜１１５、Ｄフリップフロップ１２１〜１２５、エッジ検出器１３０、カウンタ１４０、Ｄフリップフロップ１５０、規格化器１６０、減算器１７０及び位相比較器１８０を有する。
【００１１】
単相インバータ１０１〜１０５は、環状接続されている。これら単相インバータ１０１〜１０５は、いわゆるリングオシレータに相当する。尚、リングオシレータは、奇数個（３以上）の単相インバータを環状接続することで構成される。故に、単相インバータ１０１〜１０５は、３段または７段以上の単相インバータに置き換えられてもよい。単相インバータ１０１〜１０５は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての単相インバータ１０１〜１０５の各々の遅延量は上記デジタル制御信号によって制御される。単相インバータ１０１〜１０５は、発振信号１１〜１５を夫々出力する。発振信号１１〜１５は、互いに位相が２π／５ずつ異なるものの、周波数は等しい。発振信号１１〜１５のうち少なくとも１つ（例えば発振信号１１）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号１１）は、カウンタ１４０にも入力される。
【００１２】
バッファ１１１〜１１５は、単相インバータ１０１〜１０５からの発振信号１１〜１５を夫々バッファリングする。発振信号１１〜１５をバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ１２１〜１２５との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。更に、バッファ１１１〜１１５は、発振信号１１〜１５を差動信号に変換する。即ち、バッファ１１１〜１１５は通常のバッファとしての役割だけでなく、単相−差動変換器としての役割も果たしている。
【００１３】
尚、バッファ１１１〜１１５は入力信号を１段のインバータに入力し、その出力信号を分岐して、一方を１段のインバータに与え、他方を２段のインバータに与えている。しかしながら、この構成は例示的であり、バッファ１１１〜１１５として利用可能な構成はこれに限られない。
【００１４】
より具体的には、バッファ１１１は、発振信号１１と位相及び周波数が等しい発振信号２１及びこの発振信号２１の逆相信号である発振信号２６を出力する。バッファ１１２は、発振信号１２と位相及び周波数が等しい発振信号２８及びこの発振信号２８の逆相信号である発振信号２２を出力する。バッファ１１３は、発振信号１３と位相及び周波数が等しい発振信号２３及びこの発振信号２３の逆相信号である発振信号２８を出力する。バッファ１１４は、発振信号１４と位相及び周波数が等しい発振信号２９及びこの発振信号２９の逆相信号である発振信号２４を出力する。バッファ１１５は、発振信号１５と位相及び周波数が等しい発振信号２５及びこの発振信号の逆相信号である発振信号３０を出力する。
【００１５】
Ｄフリップフロップ１２１〜１２５は、前段のバッファ１１１〜１１５からの差動信号を入力信号として受け、基準信号１０をクロック信号として受ける。即ち、Ｄフリップフロップ１２１〜１２５がポジティブエッジトリガフリップフロップであれば基準信号１０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号１０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ１２１〜１２５は、出力となる差動信号をエッジ検出器１３０に夫々入力する。
【００１６】
より具体的には、Ｄフリップフロップ１２１は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２１の値を保持してエッジ検出器１３０のＱ１端子に入力し、この逆相信号をエッジ検出器１３０のＱ１ｂ端子に入力する。Ｄフリップフロップ１２２は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２７の値を保持してエッジ検出器１３０のＱ２端子に入力し、この逆相信号をエッジ検出器１３０のＱ２ｂ端子に入力する。Ｄフリップフロップ１２３は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２３の値を保持してエッジ検出器１３０のＱ３端子に入力し、この逆相信号をエッジ検出器１３０のＱ３ｂ端子に入力する。Ｄフリップフロップ１２４は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２９の値を保持してエッジ検出器１３０のＱ４端子に入力し、この逆相信号をエッジ検出器１３０のＱ４ｂ端子に入力する。Ｄフリップフロップ１２５は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２５の値を保持してエッジ検出器１３０のＱ５端子に入力し、この逆相信号をエッジ検出器１３０のＱ５ｂ端子に入力する。
【００１７】
エッジ検出器１３０は、例えばpsuedo thermo-decoderである。エッジ検出器１３０は、基準信号１０と発振信号１１との間の位相誤差を検出する。より具体的には、エッジ検出器１３０は、Ｑ１、Ｑ２ｂ、Ｑ３、Ｑ４ｂ、Ｑ５、Ｑ１ｂ、Ｑ２、Ｑ３ｂ、Ｑ４、Ｑ５ｂの１０個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ５ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器１３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器１３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器１６０に入力する。例えば、エッジ検出器１３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「８（＝１０００）」を出力する。
【００１８】
以下、図２を用いてエッジ検出器１３０の動作例を説明する。
図２において、発振信号１１〜１５，２１〜３０及び基準信号１０のタイミングチャートが描かれている。尚、図２において、発振信号２１，２７，２３，２９，２５は発振信号１１，１２，１３，１４，１５と同期しているように描かれているが、実際にはバッファ１１１〜１１５の通過に伴う遅延が生じている。図２の例によれば、基準信号１０の立ち上がりエッジは、発振信号２６の立ち上がりエッジよりも遅く発振信号２７の立ち上がりエッジよりも早い。エッジ検出器１３０には、基準信号１０の立ち上がりエッジにおける各発振信号２１〜３０の値が入力される。即ち、１０組の２値信号「０」、「１」、「１」、「１」、「１」、「１」、「０」、「０」、「０」、「０」が、エッジ検出器の前述した１０個の入力端子に与えられる。そして、エッジ検出器１３０は連続する「１」の末尾である「６＝（０１１０）」を出力する。このバイナリデータは、基準信号１０が発振信号１１に比べて単位遅延量の６つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号１０と発振信号１１との間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号２１〜３０における最小位相差（π／５）である。
【００１９】
カウンタ１４０は、発振信号１１の立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ１５０に入力する。Ｄフリップフロップ１５０は、基準信号１０によってクロック制御される（前述したＤフリップフロップ１２１〜１２５と同じタイミングで動作する）。Ｄフリップフロップ１５０は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ１４０のカウント値を整数位相情報として減算器１７０に入力する。
【００２０】
規格化器１６０は、エッジ検出器１３０からのバイナリデータを規格化するための演算を行う。前述のように上記バイナリデータは基準信号１０と発振信号１１との間の位相誤差を表しているが、通常、ＡＤＰＬＬにおいて小数位相情報は規格化された状態で利用される。従って、規格化器１６０は、上記バイナリデータをエッジ検出器１３０の入力信号の位相数（本例では１０）で除算する。更に、本例では、カウンタ１４０は基準信号１０の立ち上がりエッジまたは立ち下がりエッジよりも以前の発振信号１１の立ち上がりエッジまたは立ち下がりエッジを「１」だけ余分に計数しているため、規格化器１６０は除算結果をこの「１」から減算する演算を更に行う。図２の例であれば、規格化器１６０はバイナリデータ（６）をエッジ検出器１３０の入力信号の位相数（１０）で除算し、除算結果（０．６）を「１」から減算し、規格化された小数位相情報ε（０．４）を得る。規格化器１６０は、規格化された小数位相情報εを減算器１７０に入力する。
【００２１】
減算器１７０は、整数位相情報から小数位相情報εを減算し、位相情報３２を得る。減算器１７０は、位相情報３２を位相比較器１８０に入力する。位相比較器１８０は、所望位相情報３３の整数部及び小数部と位相情報３２の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。
【００２２】
次に、図３Ａ及び図３Ｂを用いて、本実施形態に係るＤＣＯにおいて起こり得るスプリアスについて説明する。このスプリアスは、Ｄフリップフロップ１２１〜１２５への入力信号（発振信号２１〜３０）と、Ｄフリップフロップ１５０への入力信号（カウント値３１）との間の遅延差に起因する。
【００２３】
図３Ａ及び図３Ｂは、発振信号１１、カウント値３１、発振信号２１、基準信号１０、位相情報３２及び所望位相情報３３のタイミングチャートの一例である。図３Ａ及び図３Ｂにおいて、ΔＴｂはバッファ１１１〜１１５において発生する遅延時間（発振信号１１と発振信号２１との間の遅延時間と同程度である）を表し、ΔＴｃはカウンタ１４０において発生する遅延時間（発振信号１１とカウント値３１との間の遅延時間と同程度である）を表している。即ち、ΔＴｂは単相インバータ１０１の出力からＤフリップフロップ１２１の入力までの間の遅延時間を表し、ΔＴｃは単相インバータ１０１の出力からＤフリップフロップ１５０の入力までの間の遅延時間を表している。本例において、ΔＴｃはΔＴｂよりも小さいものとする。本例において、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期（ロック）した発振信号１１を出力することを目的として動作している。
【００２４】
図３Ａにおいて、発振信号１１の周波数は基準信号１０の４倍であるが、位相は同期しておらず位相誤差（ε＝０．４）が生じている。故に、位相情報３２は、「０．６」、「４．６」、「８．６」・・・のように増加する。このとき、位相情報３２の小数部分は「０．６」である。一方、所望位相情報３３の小数部分は「０．０」である。従って、ＤＣＯの発振周波数を高くするようにデジタル制御信号が調整される。
【００２５】
ＤＣＯの発振周波数が高くなると、図３Ｂに示すように、タイミングチャートが変化する。図３Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期した（ε＝０．０）としても、発振信号１１と発振信号２１（及び基準信号１０）との間にはΔＴｂの遅延時間がある。前述のように、ΔＴｃはΔＴｂよりも小さい。即ち、基準信号１０のエッジがＤフリップフロップ１５０に入力されるよりも前に、発振信号１１のエッジが１つ余分に計数されたカウント値３１がＤフリップフロップ１５０に入力されてしまう。故に、位相情報３２は、「２．０」、「６．０」、「１０．０」のように増加し、本来の位相情報よりも「１．０」だけ大きくなってしまう。そして、ＤＣＯの発振周波数を再び低くするようにデジタル制御信号が調整される。以上のようなデジタル制御信号の調整を繰り返すことにより、スプリアスが生じる。
【００２６】
以上のようなスプリアスの発生原理を考慮すると、ΔＴｂがΔＴｃよりも小さいことが望ましい。図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに対応するタイミングチャートを表している。図４Ａ及び図４Ｂは、ΔＴｂがΔＴｃよりも小さいことを除き、図３Ａ及び図３Ｂと条件は同じである。図４Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期すると（ε＝０．０）、基準信号１０のエッジは、この基準信号１０にＴｂだけ先行する発振信号１１のエッジによってカウント値３１が増加するよりも前に、Ｄフリップフロップ１５０に入力される。従って、Ｄフリップフロップ１５０は、図３Ｂのように発振信号１１のエッジが正しく計数されたカウント値３１を保持することができる。故に、位相情報３２は、「１．０」、「５．０」、「１０．０」のように正しく増加する。位相情報３２が所望位相情報３３に一致しているため、デジタル制御信号の調整は行われない。そして、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期した発振信号１１を出力する。このように、ΔＴｂがΔＴｃよりも小さくなるようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。
【００２７】
以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。
【００２８】
（第２の実施形態）
図５に示すように、本発明の第２の実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいて単相インバータ１０１とカウンタ１４０との間にバッファ２９０を更に設けた構成に相当する。以下の説明では、図５において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００２９】
バッファ２９０は、発振信号１１をバッファリングし、カウンタ１４０に入力する。バッファ２９０において、前述したバッファ１１１〜１１５と同程度の遅延が発生する。
【００３０】
以下、図６Ａ及び図６Ｂを用いてバッファ２９０を設けることの技術的意義を説明する。
第１の実施形態において説明したようにスプリアス回避の観点からすると、発振信号１１と発振信号２１との間の遅延時間が、発振信号１１とカウント値４１との間の遅延時間に比べて小さいことが望ましい。図６Ａに示すように、バッファ２９０においてバッファ１１１〜１１５と同程度の遅延時間ΔＴｂが発生する。従って、Ｄフリップフロップ１２１〜１２２への発振信号２１〜３０の入力タイミングと、カウンタ１４０への発振信号１１の入力タイミングとが同程度になる。そして、カウンタ１４０に入力された発振信号１１がカウント値４１に反映されるまでの間に更に遅延時間ΔＴｃが加算される。従って、バッファ２９０を設けることにより、発振信号１１と発振信号２１との間の遅延時間が発振信号１１とカウント値４１との間の遅延時間よりも小さくなることが保証される。故に、バッファ２９０を設けることによって、スプリアスをより確実に回避できる。
【００３１】
以上説明したように、本実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいてカウンタ１４０の前段に更にバッファ２９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。
【００３２】
（第３の実施形態）
図７に示すように、本発明の第３の実施形態に係るＤＣＯは、差動増幅器３０１〜３０４、バッファ３１１〜３１４、Ｄフリップフロップ３２１〜３２４、エッジ検出器３３０、カウンタ３４０、Ｄフリップフロップ３５０、規格化器３６０、減算器３７０、位相比較器３８０を有する。
【００３３】
差動増幅器３０１〜３０４は、環状接続されている。これら差動増幅器３０１〜３０４は、いわゆるリングオシレータに相当する。尚、リングオシレータは、複数の差動増幅器を環状接続することにより構成可能である。故に、差動増幅器３０１〜３０４は、３段以下または５段以上の差動増幅器に置き換えられてもよい。差動増幅器３０１〜３０４は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての差動増幅器３０１〜３０４の各々の遅延量は上記デジタル信号によって制御される。差動増幅器３０１〜３０４は、正相発振信号５１ｐ〜５４ｐ及び逆相発信信号５１ｎ〜５４ｎを夫々出力する。正相発振信号５１ｐ〜５４ｐは、互いに位相がπ／４ずつ異なるものの、周波数は等しい。また、逆相発振信号５１ｎ〜５４ｎは、正相発振信号５１ｐ〜５４ｐの逆相信号である。発振信号５１ｐ〜５４ｐ，５１ｎ〜５４ｎのうち少なくとも１つ（例えば発振信号５１ｐ）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号５１ｐ）は、カウンタ３４０にも入力される。
【００３４】
バッファ３１１〜３１５は、差動増幅器３０１〜３０４からの差動発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎを夫々バッファリングし、差動発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎを出力する。発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎをバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ３２１〜３２４との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。
【００３５】
Ｄフリップフロップ３２１〜３２４は、前段のバッファ３１１〜３１４からの差動信号を入力信号として受け、基準信号６０をクロック信号として受ける。即ち、Ｄフリップフロップ３２１〜３２４がポジティブエッジトリガフリップフロップであれば基準信号６０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号６０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ３２１〜３２４は、出力となる差動信号をエッジ検出器３３０に夫々入力する。
【００３６】
より具体的には、Ｄフリップフロップ３２１は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６１ｐの値を保持してエッジ検出器３３０のＱ１端子に入力し、この逆相信号をエッジ検出器３３０のＱ１ｂ端子に入力する。Ｄフリップフロップ３２２は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６２ｐの値を保持してエッジ検出器３３０のＱ２端子に入力し、この逆相信号をエッジ検出器３３０のＱ２ｂ端子に入力する。Ｄフリップフロップ３２３は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６３ｐの値を保持してエッジ検出器３３０のＱ３端子に入力し、この逆相信号をエッジ検出器３３０のＱ３ｂ端子に入力する。Ｄフリップフロップ３２４は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６４ｐの値を保持してエッジ検出器３３０のＱ４端子に入力し、この逆相信号をエッジ検出器３３０のＱ４ｂ端子に入力する。
【００３７】
エッジ検出器３３０は、基準信号６０と発振信号５１ｐとの間の位相誤差を検出する。より具体的には、エッジ検出器３３０は、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂの８個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ４ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器３３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器３３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器３６０に入力する。例えば、エッジ検出器３３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「７（＝０１１１）」を出力する。
【００３８】
以下、図８を用いてエッジ検出器３３０の動作例を説明する。
図８において、発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ及び基準信号６０のタイミングチャートが描かれている。尚、図８において、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎは発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎと同期しているように描かれているが、実際にはバッファ３１１〜３１４の通過に伴う遅延が生じている。図８の例によれば、基準信号６０の立ち上がりエッジは、発振信号６１ｎの立ち上がりエッジよりも遅く発振信号６２ｎの立ち上がりエッジよりも早い。エッジ検出器３３０には、基準信号６０の立ち上がりエッジにおける各発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎの値が入力される。即ち、８組の２値信号「０」、「１」、「１」、「１」、「１」、「０」、「０」、「０」が、エッジ検出器３３０の前述した８個の入力端子に与えられる。そして、エッジ検出器３３０は連続する「１」の末尾である「５＝（０１０１）」を出力する。このバイナリデータは、基準信号６０が発振信号５１ｐに比べて単位遅延量の５つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号６０と発振信号５１ｐとの間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎにおける最小位相差（π／４）である。
【００３９】
カウンタ３４０は、発振信号５１ｐの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ３５０に入力する。Ｄフリップフロップ３５０は、基準信号６０によってクロック制御される（前述したＤフリップフロップ３２１〜３２４と同じタイミングで動作する）。Ｄフリップフロップ３５０は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ３４０のカウント値を整数位相情報として減算器３７０に入力する。
【００４０】
規格化器３６０は、エッジ検出器３３０からのバイナリデータを規格化するための演算を行う。具体的には、前述の規格化器１６０と同様に、規格化器３６０は上記バイナリデータをエッジ検出器３３０の入力信号の位相数（本例では８）で除算する。また、規格化器３６０は、除算結果を「１」から減算する演算を更に行う。図８の例であれば、規格化器３６０はバイナリデータ（５）をエッジ検出器３３０の入力信号の位相数（８）で除算し、除算結果（０．６２５）を「１」から減算し、規格化された小数位相情報ε（０．３７５）を得る。規格化器３６０は、規格化された小数位相情報εを減算器３７０に入力する。
【００４１】
ところで、リングオシレータの段数が２の冪乗（例えば２2）であるならば、エッジ検出器３３０の入力信号の位相数も２の冪乗（例えば２3）となる。この条件を満たすならば、規格化器３６０は除算をビットシフト演算により実現することができる。即ち、規格化器３６０は、エッジ検出器３３０の入力信号の位相数に対応する冪数（例えば３）だけバイナリデータを右ビットシフトすればよい。
【００４２】
減算器３７０は、整数位相情報から小数位相情報εを減算し、位相情報を得る。減算器３７０は、位相情報を位相比較器３８０に入力する。位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。
【００４３】
前述したように、スプリアス回避の観点からすると、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が、発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間に比べて小さいことが望ましい。即ち、バッファ３１１〜３１４において発生する遅延時間が、カウンタ３４０において発生する遅延時間に比べて小さいことが望ましい。この条件を満たすようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。
【００４４】
以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。また、本実施形態に係るＤＣＯにおいてリングオシレータの段数を２の冪乗に設定すれば、規格化器３６０における除算をビットシフト演算によって簡易に実現できる。また、本実施形態に係るＤＣＯはリングオシレータを差動増幅器によって構成しているので、単相インバータによって構成する場合に比べて、発振信号の波形の対称性、同相ノイズ除去比が高い。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。
【００４５】
（第４の実施形態）
図９に示すように、本発明の第４の実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいて差動増幅器３０１の非反転出力端子とカウンタ３４０との間にバッファ４９０を更に設けた構成に相当する。以下の説明では、図９において図７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４６】
バッファ４９０は、発振信号５１ｐをバッファリングし、カウンタ３４０に入力する。バッファ４９０において、前述したバッファ３１１〜３１５と同程度の遅延が発生する。バッファ４９０を設けることにより、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間よりも小さくなることが保証される。故に、バッファ４９０を設けることによって、スプリアスをより確実に回避できる。
【００４７】
以上説明したように、本実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいてカウンタ３４０の前段に更にバッファ４９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。
【００４８】
（第５の実施形態）
前述した第１乃至第４の実施形態に係るＤＣＯを用いてＰＬＬ回路を構成することができる。図１０は、第４の実施形態に係るＤＣＯ５００を用いたＰＬＬ回路である。図１０のＰＬＬ回路は、ＤＣＯ５００、デジタル低域通過型フィルタ（ＬＰＦ）５１０及びループ利得制御部５２０を有する。尚、ＤＣＯ５００は、図９のＤＣＯに相当する。以下の説明では、図１０において図９と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４９】
位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、位相差情報をデジタルＬＰＦ５１０に入力する。
【００５０】
デジタルＬＰＦ５１０は、基準信号６０をクロック信号として受け取り、位相比較器３８０からの位相差情報を入力信号として受け取る。デジタルＬＰＦ１０は、位相差情報に対してデジタルドメインでフィルタ処理を行う。このフィルタ処理によって、位相差情報に混入した雑音成分が抑圧される。
【００５１】
ループ利得制御回路５２０は、基準信号６０をクロック信号として受け取り、デジタルＬＰＦ５１０からの位相差情報を入力信号として受け取る。ループ利得制御回路５２０は、位相差情報に対して、ビットシフト処理、積分処理などを行って、デジタル制御信号を生成する。ループ利得制御回路５２０は、デジタル制御信号を差動増幅器３０１〜３０４に夫々供給する。このデジタル制御信号は、差動増幅器３０１〜３０４の各々の遅延量（即ち、リングオシレータの周波数）、図１０のＰＬＬ回路のループ帯域、ループ次数などを制御する。
【００５２】
図１０のＰＬＬ回路が形成する負帰還ループにおいて、ＤＣＯ５００から出力される位相差情報に基づいてデジタル制御信号が生成され、このデジタル制御信号によってＤＣＯ５００が制御される。この負帰還ループの繰り返しによって、基準信号６０及び発振信号５１ｐの間の位相差が段階的に縮小する。
【００５３】
以上説明したように、本実施形態に係るＰＬＬ回路は前述した第１乃至第４の実施形態に係るＤＣＯを含んでいる。従って、本実施形態に係るＰＬＬ回路によれば、前述した第１乃至第４の実施形態と同様の効果を得ることができる。
【００５４】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５５】
１０・・・基準信号
１１〜１５，２１〜３０・・・発振信号
３１，４１・・・カウント値
３２，４２・・・位相情報
３３・・・所望位相情報
５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ・・・発振信号
６０・・・基準信号
１０１〜１０５・・・単相インバータ
１１１〜１１５，２９０，３１１〜３１４，４９０・・・バッファ
１２１〜１２５，１５０，３２１〜３２４，３５０・・・Ｄフリップフロップ
１３０，３３０・・・エッジ検出器
１４０，３４０・・・カウンタ
１６０，３６０・・・規格化器
１７０，３７０・・・減算器
１８０，３８０・・・位相比較器
３０１〜３０４・・・差動増幅器
５００・・・ＤＣＯ
５１０・・・デジタル低域通過型フィルタ
５２０・・・ループ利得制御部
【特許請求の範囲】
【請求項１】
デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータを環状に接続したリングオシレータと、
前記奇数個の単相インバータの出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、
基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、
前記単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファと、
前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個の第２のフリップフロップと、
前記奇数個の第２のフリップフロップから出力される奇数組の第２の差動信号を入力し、当該奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器と、
前記情報を前記奇数組の第２の差動信号の位相数で除算し、規格化された小数位相情報を出力する規格化器と
を具備するデジタル制御発振器。
【請求項２】
前記奇数個の単相インバータの各々の出力信号が前記奇数個の第２のフリップフロップに入力されるまでの遅延量が、前記奇数個の単相インバータの出力信号のうち１つが前記第１のフリップフロップに入力されるまでの遅延量よりも小さい請求項１記載のデジタル制御発振器。
【請求項３】
デジタル制御信号によって遅延量が制御される複数の差動増幅器を環状に接続したリングオシレータと、
前記複数の差動増幅器の出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、
基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、
前記複数の差動増幅器の各々の出力信号をバッファリングし、第１の差動信号として夫々出力する複数のバッファと、
前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する複数の第２のフリップフロップと、
前記複数の第２のフリップフロップから出力される複数組の第２の差動信号を入力し、当該複数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器と、
前記情報を前記第２の差動信号の位相数で除算し、規格化された小数位相情報を得る規格化器と
を具備するデジタル制御発振器。
【請求項４】
前記複数組の第２の差動信号の位相数は２の冪乗であり、
前記情報はバイナリデータであり、
前記規格化器は、前記複数組の第２の差動信号の位相数に対応する冪数だけ前記バイナリデータをビットシフトさせて除算を行う
請求項３記載のデジタル制御発振器
【請求項５】
前記複数の差動増幅器の各々の出力信号が前記複数の第２のフリップフロップに入力されるまでの遅延量が、前記差動増幅器の出力信号のうち１つが前記第１のフリップフロップに入力されるまでの遅延量よりも小さい請求項３記載のデジタル制御発振器。
【請求項１】
デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータを環状に接続したリングオシレータと、
前記奇数個の単相インバータの出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、
基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、
前記単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファと、
前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個の第２のフリップフロップと、
前記奇数個の第２のフリップフロップから出力される奇数組の第２の差動信号を入力し、当該奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器と、
前記情報を前記奇数組の第２の差動信号の位相数で除算し、規格化された小数位相情報を出力する規格化器と
を具備するデジタル制御発振器。
【請求項２】
前記奇数個の単相インバータの各々の出力信号が前記奇数個の第２のフリップフロップに入力されるまでの遅延量が、前記奇数個の単相インバータの出力信号のうち１つが前記第１のフリップフロップに入力されるまでの遅延量よりも小さい請求項１記載のデジタル制御発振器。
【請求項３】
デジタル制御信号によって遅延量が制御される複数の差動増幅器を環状に接続したリングオシレータと、
前記複数の差動増幅器の出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、
基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、
前記複数の差動増幅器の各々の出力信号をバッファリングし、第１の差動信号として夫々出力する複数のバッファと、
前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する複数の第２のフリップフロップと、
前記複数の第２のフリップフロップから出力される複数組の第２の差動信号を入力し、当該複数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器と、
前記情報を前記第２の差動信号の位相数で除算し、規格化された小数位相情報を得る規格化器と
を具備するデジタル制御発振器。
【請求項４】
前記複数組の第２の差動信号の位相数は２の冪乗であり、
前記情報はバイナリデータであり、
前記規格化器は、前記複数組の第２の差動信号の位相数に対応する冪数だけ前記バイナリデータをビットシフトさせて除算を行う
請求項３記載のデジタル制御発振器
【請求項５】
前記複数の差動増幅器の各々の出力信号が前記複数の第２のフリップフロップに入力されるまでの遅延量が、前記差動増幅器の出力信号のうち１つが前記第１のフリップフロップに入力されるまでの遅延量よりも小さい請求項３記載のデジタル制御発振器。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−４５００６（Ｐ２０１１−４５００６Ａ）
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願番号】特願２００９−１９３２０４（Ｐ２００９−１９３２０４）
【出願日】平成２１年８月２４日（２００９．８．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願日】平成２１年８月２４日（２００９．８．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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