半導体装置及び遅延量調整方法
【課題】クロック信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを備えた半導体装置において遅延量がクロック信号の周期的なジッタの影響を受けないようにする半導体装置及び遅延量調整方法を提供する。
【解決手段】第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、タイミング信号発生回路は連続してタイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。
【解決手段】第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、タイミング信号発生回路は連続してタイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び遅延量調整方法に関する。特に、クロック信号などの周期的な信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを搭載した半導体装置及びその遅延量調整方法に関する。
【背景技術】
【０００２】
複数の半導体装置間で外部クロック信号に同期してデータの送受信を行う場合、半導体装置内部の遅延時間のばらつきに依存せずに外部クロック信号に精度よく同期した内部クロック信号を生成し、その内部クロック信号に基づいてデータを入出力する必要がある。一例をあげれば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式ＤＲＡＭでは、外部から供給されるクロックに精度よく同期してデータの入出力を行う必要がある。たとえば、ＤＤＲ２−ＳＤＲＡＭではメモリコントローラとの間で高速にデータの伝送を行うため、外部クロック信号に対してスペックｔＡＣで規定される時間内にデータを出力する必要がある。上記ｔＡＣは、ＤＤＲ２−ＳＤＲＡＭの規格の一つであるＤＤＲ２−６６７ＭＨＺであれば約４５０ｐｓ程度で規定されるのが一般的である。このように、精度の高いスペックに対応するためには内部クロック信号を外部クロック信号に精度良く一致させる必要があり、そのための回路としてＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く用いられる。
【０００３】
図５は、従来のＳＤＲＡＭなどの半導体装置に搭載されているＤＬＬ回路の一例である。ＤＬＬ回路１２０は、外部クロック信号ＣＬＫ１を受ける入力バッファ２１と、入力バッファ２１でバッファリングした中間クロック信号ＣＬＫＩを４分周して４分周クロック信号ＣＬＫＱを出力する４分周回路１５０と、中間クロック信号ＣＬＫＩを遅延させる可変遅延回路３０と、４分周クロック信号ＣＬＫＱのエッジに同期して外部クロックＣＬＫ１と内部クロックＣＬＫ２との位相を比較しその結果に基づいて可変遅延回路３０の遅延量を制御する遅延量調整回路４０と、可変遅延回路３０の出力クロックをバッファリングする出力バッファ２２と、を備え、出力バッファ２２の出力信号が内部クロック信号ＣＬＫ２として出力される。
【０００４】
なお、遅延量調整回路４０は、位相判定回路４１と、位相調整カウンタ４２、Ｄ／Ａ変換回路４３を備えている。位相判定回路４１は外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差を判定し、判定結果に基づいて、位相判定信号ＵＰを出力する。位相調整カウンタ４２は、４分周クロック信号ＣＬＫＱのエッジに同期してそのときの位相判定信号ＵＰの論理レベルに応じて、カウント値をアップまたはダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値に応じた電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力し可変遅延回路３０の遅延時間を制御する。
【０００５】
次に、図６の動作タイミング図を用いて図５の従来のＤＬＬ回路の動作を説明する。図６において、ＣＬＫ１は外部クロック信号、ＣＬＫ２はＤＬＬ回路１２０で生成する内部クロック信号、ＵＰは位相判定回路４１が出力する位相判定信号、ＣＬＫＩは中間クロック信号、カウンタ出力は４分周回路の状態、ＣＬＫＱは４分周クロック信号である。
【０００６】
位相判定回路４１は、外部クロック信号ＣＬＫ１より内部クロックＣＬＫ２の位相が遅れている場合は、位相判定信号ＵＰとしてハイレベルを出力する。一方、外部クロックＣＬＫ１より内部クロック信号ＣＬＫ２の位相が進んでいる場合は、位相判定信号ＵＰとしてロウレベルを出力する。４分周回路１５０は、入力バッファ２１が出力する中間クロック信号ＣＬＫＩを４分周し、中間クロック信号ＣＬＫＩの４サイクル毎（ｔ０−１、ｔ０−２、ｔ０−３、ｔ０−４）に４分周クロック信号ＣＬＫＱをワンショットで出力する。位相調整カウンタ４２は、４分周クロック信号ＣＬＫＱの立ち上がり時に位相判定信号ＵＰがハイレベルであればカウント値をアップし、位相判定信号ＵＰがロウレベルであればカウント値をダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値をアナログ電圧に変換した電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力する。すなわち、４分周クロック信号ＣＬＫＱは、可変遅延回路３０の遅延量を制御する制御信号ＣＯＮＴを更新するタイミング信号である。
【０００７】
図６において、タイミングｔ０−１では、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より遅れているので位相判定信号ＵＰはハイレベルである。すると、４分周クロック信号ＣＬＫＱの立ち上がりに同期して位相調整カウンタ４２はカウンタアップする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウントアップに対応して制御信号ＣＯＮＴの電圧値を上昇させる。制御信号ＣＯＮＴの電圧値が上昇すると、可変遅延回路３０の電流源回路に流れる電流が増加し、可変遅延回路３０の遅延時間は短くなり、内部クロック信号ＣＬＫ２の位相が早まる方向に調整される。同様にタイミングｔ−２、タイミングｔ０−３でも外部クロック信号ＣＬＫ１より内部クロック信号ＣＬＫ２の位相が遅れているので、タイミングｔ０−１と同様に可変遅延回路３０の遅延量が減少し、内部クロック信号ＣＬＫ２の位相が早くなるように調整される。
【０００８】
次にタイミングｔ０−３では、外部クロック信号ＣＬＫ１より内部クロック信号ＣＬＫ２の位相が進んでいるので、位相判定信号ＵＰはロウレベルとなる。すると、４分周クロック信号ＣＬＫＱの立ち上がりに同期して位相調整カウンタ４２はカウンタダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウントダウンした値を電圧値に変換し、制御信号ＣＯＮＴとして出力する。すなわち、制御信号ＣＯＮＴの電圧値は下降することになる。制御信号ＣＯＮＴの電圧値が下降すると、可変遅延回路の電流源回路に流れる電流が減少し、可変遅延回路３０の遅延時間は長くなる方向に調整される。このようにして、内部クロック信号ＣＬＫ２が外部クロックＣＬＫ１と所定の周期（例えば１周期）遅れで位相が揃うように、可変遅延回路３０の遅延量が調整される。
【０００９】
なお、中間クロック信号ＣＬＫＩを４分周回路により分周して４分周クロック信号ＣＬＫＱを生成し、そのＣＬＫＱを可変遅延回路の遅延時間を更新するタイミング信号としているのは、遅延量調整回路４０と可変遅延回路３０の応答時間を考慮しているためである。遅延量調整回路４０と可変遅延回路３０の応答時間が短ければ、中間クロック信号ＣＬＫＩの一周期毎に可変遅延回路の遅延量を更新してもよい。可変遅延回路の遅延量更新の周期（ＣＬＫＱの周期）は、遅延量調整回路４０と可変遅延回路３０の応答時間を考慮して適宜決められる。可変遅延回路の遅延量更新の周期（ＣＬＫＱの周期）が短すぎれば、位相判定結果が可変遅延回路の遅延時間の調整に反映される前に過剰に可変遅延回路の遅延量を調整してしまうことによって、内部クロック信号ＣＬＫ２の周波数は安定せず、内部クロック信号ＣＬＫ２のジッタが大きくなる。また、タイミング信号ＴＲＩＧの周期が長すぎれば、外部クロック信号ＣＬＫ１が与えられてから、内部クロック信号ＣＬＫ２が外部クロック信号ＣＬＫ１と同期が取れて位相が揃うまでの時間が長くなり、内部クロック信号ＣＬＫ２が外部クロック信号ＣＬＫ１と同期が取れるまでは外部クロック信号ＣＬＫ１に同期してデータの入出力ができないため、システムの応答性が悪くなる。
【００１０】
また、遅延量の調整を４分周クロック信号ＣＬＫＱが立ち上がったときのみ行うことにより、遅延量調整回路４０を通常時はスタンバイ状態に設定しておき、４分周クロック信号ＣＬＫＱが立ち上がったときだけ遅延量調整回路４０を動作させることにより、遅延量調整回路の消費電力を削減することも可能である。
【００１１】
なお、ＤＬＬ回路に関連する先行技術として特許文献１には、パワーダウンモード動作の際に安定した動作を行うＤＬＬ回路が記載されている。また、特許文献２には、可変遅延回路を構成する直列接続されるインバータの数を可変にする粗調整遅延回路と、制御電圧によって遅延時間を制御する微調整遅延回路（補間回路）を設けたＤＬＬ回路において、補間回路の最小動作周期を低減し、ＤＬＬの最大動作周波数を向上させるＤＬＬ回路が記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−９５２６５号公報
【特許文献２】特開２００９−２８４２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下の分析は本発明により与えられる。本発明者の検討によれば、図７に示すように、ＤＬＬを搭載した半導体が使用されるシステムの構成によっては、外部クロックの周波数や電源電圧が固有の周期Ｔｊでノイズにより変動する場合がある。そのような場合、その周期Ｔｊが可変遅延回路の遅延量を更新する周期（図７ではＴＲＩＧタイミングとして示す）が周期Ｔｊと一致してしまった場合には、外部クロックに対する内部クロックの位相ずれが増大してしまう場合がある。すなわち、外部クロックの位相がノイズ等により周期的に変動する場合、常に位相が進んだ状態（または遅れた状態）で位相判定、遅延量の調整が行われると本来の正常な外部クロックの位相（すなわち外部クロックの位相の平均）から常に一方向にずれた外部クロック信号の位相に内部クロック信号の位相を合わせようとするために、内部クロック信号の位相ずれが増大してしまう。
【課題を解決するための手段】
【００１４】
本発明の第１の側面による半導体装置は、第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、前記可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、前記遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、前記タイミング信号発生回路は連続して前記タイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。
【００１５】
また、本発明の第２の側面による遅延量調整方法は、第１のタイミングで可変遅延回路における遅延量を第１の遅延量に調整し、第２のタイミングで前記可変遅延回路における前記遅延量を前記第１の遅延量から第２の遅延量に調整し、第３のタイミングで前記可変遅延回路における前記遅延量を前記第２の遅延量から第３の遅延量に調整する遅延量調整方法であって、前記第１のタイミングから前記第２のタイミングまでの時間差は前記第２のタイミングから前記第３のタイミングまでの時間差と異なる。
【発明の効果】
【００１６】
本発明によれば、可変遅延回路の遅延量を制御する制御信号を更新するタイミングが固定の周期にならないようなタイミングで更新するので、外部クロックの周波数や電源電圧が周期的に変動した場合であっても、安定して外部クロックと内部クロックとの位相差を一定の範囲内に収束させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例によるＤＬＬ回路のブロック図である。
【図２】図１におけるタイミング信号発生回路の内部回路の構成の一例を示す回路ブロック図である。
【図３】一実施例におけるＤＬＬ回路の動作タイミング図である。
【図４】一実施例によるＤＬＬ回路を搭載した半導体装置のブロック図である。
【図５】従来のＤＬＬ回路のブロック図である。
【図６】従来のＤＬＬ回路の動作タイミング図である。
【図７】従来のＤＬＬ回路における問題点を説明する図面である。
【発明を実施するための形態】
【００１８】
最初の本発明の実施形態の概要について説明する。本発明によれば、タイミング信号発生回路（例えば、図１の５０）は、連続してタイミング信号（例えば図１のＴＲＩＧ）を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔を互いに異なる。すなわち、複数回タイミング信号を出力するうち、タイミング信号の間隔が互いに等しくない間隔が存在する。したがって、図７に示すような外部クロックや電源電圧のゆらぎの周期と可変遅延回路の遅延量を更新する周期がたまたま一致してしまう状態の発生を防ぐことができる。
【００１９】
また、タイミング信号発生回路は、制御信号（例えば図１のＣＯＮＴ）を更新するタイミングが固定の周期にならずに、かつ、平均して一定の周期になるようにタイミング信号を出力するものであることが好ましい。制御信号（例えば図１のＣＯＮＴ）を更新するタイミングが固定の周期にならなければ、外部クロックや電源電圧のゆらぎの周期と可変遅延回路の遅延量を更新するタイミングが常に一致してしまう状態の発生を防ぐことができる。また、遅延量の更新が平均して一定の周期になるように制御すれば、位相判定結果が可変遅延回路の遅延量に反映される前に過剰に遅延量を調整してしまって第２のクロック信号（例えば図１のＣＬＫ２）のジッタが大きくなったり、可変遅延回路の遅延量の調整が遅すぎてシステムの応答性が悪くなったりすることを避けることができる。
【００２０】
以下、本発明のより具体的な実施例について、図面を参照してさらに詳しく説明する。
【実施例１】
【００２１】
図１は、実施例１のＤＬＬ回路２０の回路ブロック図である。ＤＬＬ回路２０は半導体装置に搭載される。ＤＬＬ回路２０は、外部クロック信号ＣＬＫ１を入力し中間クロック信号ＣＬＫＩを出力する入力バッファ２１と、中間クロック信号ＣＬＫＩを入力して遅延量調整回路４０が可変遅延回路３０の遅延量を制御する制御信号ＣＯＮＴを更新するタイミング信号ＴＲＩＧを生成するタイミング信号発生回路５０と、中間クロック信号ＣＬＫＩを遅延させる可変遅延回路３０と、タイミング信号ＴＲＩＧのエッジに同期して外部クロックＣＬＫ１と内部クロックＣＬＫ２との位相を比較しその結果に基づいて可変遅延回路３０の遅延量を制御する遅延量調整回路４０と、可変遅延回路３０の出力クロックをバッファリングする出力バッファ２２と、を備え、出力バッファ２２の出力信号が内部クロック信号ＣＬＫ２として出力される。
【００２２】
なお、遅延量調整回路４０は、任意な構成とすることができるが、その構成の一例をあげれば、位相判定回路４１と、位相調整カウンタ４２、Ｄ／Ａ変換回路４３を備えている。位相判定回路４１は外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２とを入力し、両者の位相差を判定する。位相判定回路４１は、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より遅れている場合は、位相判定信号ＵＰとしてハイレベルを出力し、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より進んでいる場合は、位相判定信号ＵＰとしてロウレベルを出力する。
【００２３】
位相調整カウンタ４２は、タイミング信号発生回路５０が出力するタイミング信号ＴＲＩＧの立ち上がりに同期してそのときの位相判定信号ＵＰの論理レベルに応じて、自身のカウント値をアップまたはダウンするアップダウンカウンタである。位相調整カウンタ４２は、タイミング信号ＴＲＩＧが立ち上がったときに、位相判定信号ＵＰがハイレベルであるときは、カウントアップを行い、位相判定信号ＵＰがロウレベルであるときは、カウントダウンを行う。
【００２４】
Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値に応じた電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力し可変遅延回路３０の遅延量を制御する。Ｄ／Ａ変換回路４３は、位相調整カウンタのカウント値が増加すれば、制御信号ＣＯＮＴの電圧値を上昇させ、位相調整カウンタのカウント値が減少すれば、制御信号ＣＯＮＴの電圧値を下降させる。
【００２５】
可変遅延回路３０は、制御信号ＣＯＮＴの電圧値により遅延量が制御される可変遅延回路である。可変遅延回路３０の内部回路は、周知の回路であるので、図示は省略するが、概略を述べれば以下のとおりである。可変遅延回路３０は、電流源回路から電源電流が供給される複数の縦続接続された遅延回路（例えばインバータ回路）により構成され、縦続接続された遅延回路の初段の入力として中間クロック信号ＣＬＫＩが接続され、縦続接続された遅延回路の最終段の出力が出力バッファ２２の入力端子に接続されている。また、可変遅延回路３０の電流源回路には、電流量を制御する信号として制御信号ＣＯＮＴが接続されており、制御信号ＣＯＮＴの電圧値により電流源回路に流れる電流値が制御され、その電流値に基づいて、可変遅延回路３０を構成する縦続接続された各遅延回路の遅延値が制御される。すなわち、制御信号ＣＯＮＴに印加される電圧値が増加すれば、可変遅延回路３０の電流源回路に流れる電流値は増加し、可変遅延回路３０の遅延量は減少する。一方、制御信号ＣＯＮＴに印加される電圧値が減少すれば、可変遅延回路３０の電流源回路に流れる電流値は減少し、可変遅延回路３０の遅延量は増大する。
【００２６】
次に、図２を参照して、タイミング信号発生回路５０の内部回路の構成の一例を説明する。タイミング信号発生回路５０は、４ビットのカウンタ回路５１とカウンタ回路５１のカウント出力信号Ｂ０〜Ｂ３を受けてタイミング信号ＴＲＩＧを生成するタイミング信号出力回路５２を含んで構成される。カウンタ回路５１は、中間クロック信号ＣＬＫＩがクロック信号として入力され、４ビットのカウント出力信号Ｂ０〜Ｂ３を出力する。カウンタ回路５１は、中間クロック信号ＣＬＫＩが立ち上がる毎にカウンタアップし、カウンタ出力信号Ｂ０〜Ｂ３のうち、Ｂ３をＭＳＢ、Ｂ０をＬＳＢとする４ビットの出力信号として出力する。カウンタ出力信号Ｂ０〜Ｂ３は、カウント値０からスタートし、中間クロック信号ＣＬＫＩが立ち上がる毎にカウントアップし、１５（１０進数）までカウントした後は、０に戻り、再び、カウントアップする。カウンタ回路５１は、中間クロック信号ＣＬＫＩが入力される限りこの動作を繰り返す。また、カウンタ回路５１は各カウンタのビットを保持する保持回路を備えている。
【００２７】
タイミング信号出力回路５２は、デコード回路（ＡＮＤ回路）５３〜５６とＯＲ回路５７とフリップフロップ５８とを含んで構成される。デコード回路５３〜５６はそれぞれ４ビットのカウンタ出力信号Ｂ０〜Ｂ３の正転信号または、反転信号が入力される４入力ＡＮＤ回路であり、デコード回路５３〜５６は、それぞれ、４ビットのカウンタ出力信号Ｂ０〜Ｂ３が「０」、「５」、「１１」、「１４」（いずれも１０進数）のとき、ハイレベルを出力し、それ以外のときはロウレベルを出力する。ＯＲ回路５７は、デコード回路５３〜５６の出力信号が入力される４入力ＯＲ回路であり、デコード回路５３〜５６のいずれかがハイレベルを出力するときにハイレベルを出力し、デコード回路５３〜５６のいずれもがロウレベルを出力するときにロウレベルを出力する。フリップフロップ回路５８は、ＯＲ回路５７の出力信号を中間クロック信号ＣＬＫＩの立ち上がりに同期して取り込んで出力し、取り込んだ論理レベルを次に中間クロック信号ＣＬＫＩが立ち上がるまで保持する。
【００２８】
次に、図１と図２に示す実施例１のＤＬＬ回路の動作について図３の動作タイミング図を用いて説明する。図３において、ＣＬＫ１は外部クロック信号、ＣＬＫ２は内部クロック信号、ＵＰは位相判定回路４１（図１参照）が出力する位相判定信号、ＣＬＫＩは中間クロック信号、「カウンタ出力」はカウンタ回路５１（図２参照）が出力するカウンタ出力信号Ｂ０〜Ｂ３をビット毎に重み付けしてコード化した値である。また、ＴＲＩＧは、タイミング信号発生回路５０が出力するタイミング信号である。
【００２９】
図３において、まず最初にカウンタ出力のカウンタ値が０のとき、図２のデコード回路（ＡＮＤ回路）５３がハイレベルとなるので、ＯＲ回路５７もハイレベルを出力する。フリップフロップ５８は、タイミングｔ０の中間クロック信号ＣＬＫＩの立ち上がりでこのＯＲ回路５７のハイレベルを取り込んで、タイミング信号ＴＲＩＧにハイレベルを出力する。一方、このとき、内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１より位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。位相調整カウンタ４２は、タイミング信号ＴＲＩＧがタイミングｔ０で立ち上がったときに位相判定信号ＵＰがハイレベルであるので、位相調整カウンタ４２自身のカウンタ値をカウントアップする。Ｄ/Ａ変換回路４３は、位相調整カウンタ４２のカウント値が増加したことに伴って、制御信号ＣＯＮＴの電圧値を一段階上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧値の上昇に伴って、電源源回路に流れる電流が増加するので、可変遅延回路３０による遅延量は減少する。可変遅延回路３０の遅延量の減少に伴い、内部クロック信号ＣＬＫ２の位相は早まり、外部クロック信号ＣＬＫ１との位相差は減少する。なお、タイミン信号ＴＲＩＧが立ち上がってから位相判定回路４１の判定結果に基づいて位相調整カウンタ４２のカウント値を更新し、位相調整カウンタのカウント値に基づいてＤ／Ａ変換回路が制御信号ＣＯＮＴとして出力する電圧値を更新し、その電圧値の更新に応答して可変遅延回路の遅延量が調整されるまでには、一定の処理時間を要する。
【００３０】
なお、タイミングｔ０の次の中間クロック信号ＣＬＫＩの立ち上がりでは、デコード回路５３〜５６の出力はいずれもロウレベルとなり、ＯＲ回路５７の出力もロウレベルとなるのでタイミング信号ＴＲＩＧはハイレベルからロウレベルに立ち下がる。
【００３１】
次に、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「５（１０進数）」になると、デコード回路５４がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ５の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。このとき、内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１よりまだ位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。従って、位相調整カウンタ４２は、カウントアップし、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントアップした計数値に応答して制御信号ＣＯＮＴの電圧レベルを上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧上昇に伴って遅延量を減少させ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の相対的な位相遅れは減少する。タイミング信号ＴＲＩＧは、タイミングｔ５の次の中間クロック信号ＣＬＫＩの立ち上がりでハイレベルからロウレベルに立ち下がる。
【００３２】
次に、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「１１（１０進数）」になると、デコード回路５５がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ１１の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。このとき、内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１よりまだ位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。従って、位相調整カウンタ４２は、カウントアップし、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントアップした計数値に応答して制御信号ＣＯＮＴの電圧レベルを上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧上昇に伴って遅延量を減少させ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の相対的な位相遅れはさらに減少する。タイミング信号ＴＲＩＧは、タイミングｔ１１の次の中間クロック信号ＣＬＫＩの立ち上がりでハイレベルからロウレベルに立ち下がる。
【００３３】
さらに、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「１４（１０進数）」になると、デコード回路５６がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ１４の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。
【００３４】
このとき、タイミングｔ０、ｔ５、ｔ１１と異なり、内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１より位相が進んでいる。したがって、位相判定回路４１は位相判定信号ＵＰとしてロウレベルを出力する。タイミング信号ＴＲＩＧがハイレベルに立ち上がったときに、位相判定信号ＵＰがロウレベルであるとき、位相調整カウンタ４２は、カウントダウンする。位相調整カウンタ４２がカウントダウンすると、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントダウンした計数値に応答して制御信号ＣＯＮＴの電圧レベルを下降させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧下降に伴って電流源回路の流す電流を減少させ、遅延回路の遅延量を増大させる。そうすると、可変遅延回路により位相が遅らされた内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１に対する位相が遅れる方向に調整される。このようにして、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が揃うように調整される。
【００３５】
次に、中間クロック信号ＣＬＫＩがロウレベルからハイレベルに立ち上がり、カウンタ回路５１のカウント値が「１５」から「０」に更新されると、デコード回路５６がハイレベルからロウレベルに立ち下がるのでタイミング信号ＴＲＩＧはハイレベルからロウレベルに立ち下がる。カウンタ回路５１のカウント値が「０」に戻ったので、タイミング信号発生回路５０の動作は初期状態に戻り、カウント値が「０」からの動作を繰り返す。ただし、遅延量調整回路４０、可変遅延回路３０の動作は、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差に基づいて動作するので、遅延量調整回路４０と、可変遅延回路３０の動作は、同じ動作を繰り返すわけではない。
【００３６】
図３を見れば容易に理解できるように、タイミングｔ０でタイミング信号ＴＲＩＧが出力されてからタイミングｔ５で次にタイミング信号ＴＲＩＧが出力されるまでは中間クロックＣＬＫＩのサイクル数で５クロックサイクルである。それに対して、タイミングｔ５でタイミング信号ＴＲＩＧが出力されてからタイミングｔ１１で次にタイミング信号ＴＲＩＧが出力されるまでは６クロックサイクル、さらに次のタイミングｔ１４でタイミング信号ＴＲＩＧが出力されるまでは３クロックサイクル、その次のタイミングｔ０でタイミング信号ＴＲＩＧが出力されるまでは２クロックサイクルと、タイミング信号ＴＲＩＧが出力される間隔は一定の固定した周期ではない。タイミング信号ＴＲＩＧが立ち上がるとそのときの外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差に基づいて可変遅延回路の遅延量が更新されるので、タイミング信号ＴＲＩＧが出力される周期が一定でないということは、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新の周期が固定ではないことになる。
【００３７】
図７を用いて、すでに説明したように、外部クロック信号ＣＬＫ２が周期的なノイズ等により一定の周期Ｔｊを持って変動している場合、この周期Ｔｊとタイミング信号ＴＲＩＧの周期が一致してしまい、かつ、外部クロック信号ＣＬＫ２の周波数が高め、または低めに変動したときに、タイミング信号ＴＲＩＧにより外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新が行われると、内部クロック信号ＣＬＫ２を外部クロック信号ＣＬＫ１の平均周波数からずれた周波数（位相）に位相を合わせようとすることになる。このような状態に陥ると、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の位相ずれが増大してしまう。
【００３８】
また、外部クロック信号ＣＬＫ２が変動していなくとも、可変遅延回路やＤ/Ａ変換回路の電源電圧がノイズ等によって周期的に変動し、その変動周期がタイミング信号ＴＲＩＧの周期と一致してしまった場合も同様な問題が生じ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の位相ずれが増大してしまう。
【００３９】
上記実施例１では、タイミング信号ＴＲＩＧの周期を一定の周期に固定せずに変化させているので、上述した従来技術における外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新の周期と、外部クロックＣＬＫ１のノイズ等による変動周期、または、半導体装置内部のＤ／Ａ変換回路４３や可変遅延回路３０の電源電圧変動周期とが一致し、内部クロック信号ＣＬＫ２の位相ずれが増大
する問題の発生を防ぐことができる。
【００４０】
なお、実施例１において、タイミング信号発生回路５０は、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相判定、及び可変遅延回路の遅延時間の更新が一定の周期にならないようにするものであれば、どのような構成のタイミング信号発生回路を用いてもよい。タイミング信号ＴＲＩＧの周期は実施例１のように毎回異なることがより望ましいが、例えば、何回かに１回タイミング信号ＴＲＩＧの発生周期を短くしたり長くしたりするものであってもよい。
【実施例２】
【００４１】
なお、上記実施例１では、説明を簡単にするために内部クロック信号ＣＬＫ２の位相を外部クロック信号ＣＬＫ１の位相と一致させるように制御する例について説明したが、ＤＬＬ回路を用いれば、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２を一定の位相差を有するクロック信号とすることもできる。図４は、例えば、同期式のＤＲＡＭのように、外部クロックＣＬＫ１に対して半導体装置内部の遅延量の大きさのばらつきに依存せずに外部クロックＣＬＫ１に同期してデータを出力する半導体装置１０において、実施例１の遅延量を調整する回路を適用する実施例２の半導体装置１０のブロック図である。図４において、半導体装置１０は、外部から入力する外部クロック信号ＣＬＫ１に精度よく同期してデータ出力端子ＤＯＵＴからデータを出力する。ＤＬＬ回路２０Ａは、レプリカ遅延回路２３が付加されていることを除いて実施例１のＤＬＬ回路２０と同一である。また、半導体装置１０は、出力回路７０を備えている。出力回路７０は、データ入力端子ＤＩＮから入力したデータを内部クロック信号ＣＬＫ２に基づいて加工し、外部出力端子ＤＯＵＴから半導体装置１０の外部へ出力する。出力回路７０において、データ入力信号ＤＩＮを内部クロック信号ＣＬＫ２に同期して取り込んでからデータを加工してデータ出力端子ＤＯＵＴから出力するまでに一定の遅延が発生する。内部クロック信号ＣＬＫ２は、この出力回路７０のデータ遅延を考慮し、出力回路７０で発生する遅延量だけ外部クロック信号ＣＬＫ１より位相の早い内部クロック信号ＣＬＫ２を生成して出力回路に与える。これにより、出力回路７０で生じる遅延量だけ、内部クロック信号ＣＬＫ２の位相を外部クロック信号ＣＬＫ１より早まる。従って、半導体装置１０の内部遅延時間のばらつきに依存せずに、外部出力端子ＤＯＵＴから出力されるデータの位相が外部クロック信号ＣＬＫ１と揃えられる。すなわち、出力回路７０で生じる遅延をレプリカ遅延回路２３により補償している。レプリカ遅延回路２３は、出力回路７０において内部クロック信号ＣＬＫ２のエッジからデータ出力信号ＤＯＵＴが出力されるまでの遅延時間と同等な遅延時間を有する遅延回路である。実施例２の半導体装置１０では、内部クロック信号ＣＬＫ２をレプリカ遅延回路２３により遅延させた内部クロック信号と外部クロック信号ＣＬＫ１との位相が揃うようにＤＬＬ回路２０Ａは動作するので、外部データ出力信号ＤＯＵＴは、外部クロック信号ＣＬＫ１に精度よく同期して出力することができる。この実施例２においても、タイミング信号発生回路５０により、内部クロック信号と外部クロック信号との位相判定、可変遅延回路３０の遅延時間の調整が一定周期にならないように行われるので、たまたま、ノイズの周期と可変遅延回路の遅延周期が一致してしまう問題が発生する恐れはない。したがって、実施例２でも実施例１と同様に効果が得られる。
【００４２】
なお、図１、図４の各実施例では、位相判定回路４１の判定結果は、外部クロック信号ＣＬＫ１に比較して内部クロック信号ＣＬＫ２の位相が遅いか早いかによって１つの位相判定信号ＵＰをハイレベルとするかロウレベルとするかに基づいて遅延量を調整している。すなわち、位相調整カウンタ４２は、タイミング信号ＴＲＩＧが立ち上がったときに、位相判定信号ＵＰをハイレベルであれば、カウントアップし、位相判定信号ＵＰをロウレベルであれば、カウントダウンするように制御している。
【００４３】
しかし、タイミング信号ＴＲＩＧが立ち上がったときに、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が充分小さく、位相差が一定の範囲内に収まっている場合は、位相調整カウンタ４２のカウンタアップもカウントダウンも行わずにそのときのカウント値を維持するように制御することもできる。そのような制御を行う場合は、位相判定回路４１から位相調整カウンタ４２に出力する信号として、位相判定信号ＵＰの他に位相判定信号ＤＯＷＮを設ければよい。位相判定回路４１は、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が一定以上遅れているときに、位相判定信号ＵＰをハイレベルにする。一方、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が一定以上進んでいるときに、位相判定信号ＤＯＷＮをハイレベルにする。外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が一定の範囲内にあるときには、位相判定信号ＵＰ、ＤＯＷＮは、共にロウレベルを出力することとする。そして、位相調整カウンタ４２のカウントアップは、タイミング信号ＴＲＩＧが立ち上がったときに位相判定信号ＵＰがハイレベルであるときに行う。また、位相調整カウンタ４２のカウントダウンは、タイミング信号ＴＲＩＧが立ち上がったときに位相判定信号ＤＯＷＮがハイレベルであるときに行う。外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が一定の範囲内に収まっている場合は、位相判定信号ＵＰ、ＤＯＷＮのいずれもロウレベルを出力するので、位相調整カウンタ４２はカウントアップ、カウントダウンのいずれも行わないように制御すればよい。
【００４４】
なお、遅延量調整回路４０の構成は、図１に示した構成以外にも様々な構成の遅延量調整回路を用いることができる。たとえば、図１では、Ｄ/Ａ変換回路４３の出力電圧を制御信号ＣＯＮＴとして用いる例について説明したが、Ｄ/Ａ変換回路４３を電流出力型のＤ/Ａ変換回路として、Ｄ/Ａ変換回路の出力する電流を直接、または、カレントミラー回路等を通して可変遅延回路３０の電流源に流れる電流量を制御することもできる。
【００４５】
さらには、特許文献２のように、位相調整カウンタの計数値をそのまま、ディジタル信号として可変遅延回路３０を構成するインバータ回路等の直列接続される遅延回路の段数を制御することもできる。また、特許文献２のように、可変遅延回路の粗調整を上記ディジタル信号により制御し、その補間をＤ/Ａ変換回路４３の出力する電圧によって行うこともできる。
【００４６】
また、Ｄ/Ａ変換回路４３や位相調整カウンタ４２に代えて、チャージポンプ回路と容量とを設け、位相判定回路４１で判定した判定結果に基づいて、チャージポンプ回路により容量の電荷を充放電し、その容量の端子間電圧を可変遅延回路３０を制御する制御信号ＣＯＮＴとすることができる。この場合、ＤＬＬ回路の同期が取れているときは、タイミング信号ＴＲＩＧを受けたときだけ、位相判定回路４１やチャージポンプ回路を動作させることにより、遅延量調整回路の消費電力を削減することもできる。
【００４７】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００４８】
本発明は、同期式半導体記憶装置のＤＬＬ回路に用いることができるだけでなく、周期的な信号の遅延量を調整する機能を有する半導体装置において広く用いることができる。
【符号の説明】
【００４９】
１０：半導体装置
２０、２０Ａ、１２０:ＤＬＬ回路
２１：入力バッファ
２２：出力バッファ
２３：レプリカ遅延回路
３０：可変遅延回路
４０：遅延量調整回路
４１：位相判定回路
４２：位相調整カウンタ
４３：Ｄ／Ａ変換回路
５０：タイミング信号発生回路
５１：カウンタ回路（４ビットカウンタ回路）
５２：タイミング信号出力回路
５３〜５６：デコード回路（ＡＮＤ回路）
５７：ＯＲ回路
５８：フリップフロップ
７０：出力回路
１５０：４分周回路
Ｂ０〜Ｂ３：カウンタ出力信号
ＣＬＫ１：外部クロック信号
ＣＬＫ２：内部クロック信号
ＣＬＫＩ：中間クロック信号
ＣＬＫＱ：４分周クロック信号
ＣＯＮＴ：制御信号（可変遅延回路における遅延量を制御する制御信号）
ＴＲＩＧ：タイミング信号（遅延量調整回路が可変遅延回路の遅延量を制御する制御信号を更新するタイミング信号）
ＵＰ：位相判定信号
【技術分野】
【０００１】
本発明は、半導体装置及び遅延量調整方法に関する。特に、クロック信号などの周期的な信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを搭載した半導体装置及びその遅延量調整方法に関する。
【背景技術】
【０００２】
複数の半導体装置間で外部クロック信号に同期してデータの送受信を行う場合、半導体装置内部の遅延時間のばらつきに依存せずに外部クロック信号に精度よく同期した内部クロック信号を生成し、その内部クロック信号に基づいてデータを入出力する必要がある。一例をあげれば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式ＤＲＡＭでは、外部から供給されるクロックに精度よく同期してデータの入出力を行う必要がある。たとえば、ＤＤＲ２−ＳＤＲＡＭではメモリコントローラとの間で高速にデータの伝送を行うため、外部クロック信号に対してスペックｔＡＣで規定される時間内にデータを出力する必要がある。上記ｔＡＣは、ＤＤＲ２−ＳＤＲＡＭの規格の一つであるＤＤＲ２−６６７ＭＨＺであれば約４５０ｐｓ程度で規定されるのが一般的である。このように、精度の高いスペックに対応するためには内部クロック信号を外部クロック信号に精度良く一致させる必要があり、そのための回路としてＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く用いられる。
【０００３】
図５は、従来のＳＤＲＡＭなどの半導体装置に搭載されているＤＬＬ回路の一例である。ＤＬＬ回路１２０は、外部クロック信号ＣＬＫ１を受ける入力バッファ２１と、入力バッファ２１でバッファリングした中間クロック信号ＣＬＫＩを４分周して４分周クロック信号ＣＬＫＱを出力する４分周回路１５０と、中間クロック信号ＣＬＫＩを遅延させる可変遅延回路３０と、４分周クロック信号ＣＬＫＱのエッジに同期して外部クロックＣＬＫ１と内部クロックＣＬＫ２との位相を比較しその結果に基づいて可変遅延回路３０の遅延量を制御する遅延量調整回路４０と、可変遅延回路３０の出力クロックをバッファリングする出力バッファ２２と、を備え、出力バッファ２２の出力信号が内部クロック信号ＣＬＫ２として出力される。
【０００４】
なお、遅延量調整回路４０は、位相判定回路４１と、位相調整カウンタ４２、Ｄ／Ａ変換回路４３を備えている。位相判定回路４１は外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差を判定し、判定結果に基づいて、位相判定信号ＵＰを出力する。位相調整カウンタ４２は、４分周クロック信号ＣＬＫＱのエッジに同期してそのときの位相判定信号ＵＰの論理レベルに応じて、カウント値をアップまたはダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値に応じた電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力し可変遅延回路３０の遅延時間を制御する。
【０００５】
次に、図６の動作タイミング図を用いて図５の従来のＤＬＬ回路の動作を説明する。図６において、ＣＬＫ１は外部クロック信号、ＣＬＫ２はＤＬＬ回路１２０で生成する内部クロック信号、ＵＰは位相判定回路４１が出力する位相判定信号、ＣＬＫＩは中間クロック信号、カウンタ出力は４分周回路の状態、ＣＬＫＱは４分周クロック信号である。
【０００６】
位相判定回路４１は、外部クロック信号ＣＬＫ１より内部クロックＣＬＫ２の位相が遅れている場合は、位相判定信号ＵＰとしてハイレベルを出力する。一方、外部クロックＣＬＫ１より内部クロック信号ＣＬＫ２の位相が進んでいる場合は、位相判定信号ＵＰとしてロウレベルを出力する。４分周回路１５０は、入力バッファ２１が出力する中間クロック信号ＣＬＫＩを４分周し、中間クロック信号ＣＬＫＩの４サイクル毎（ｔ０−１、ｔ０−２、ｔ０−３、ｔ０−４）に４分周クロック信号ＣＬＫＱをワンショットで出力する。位相調整カウンタ４２は、４分周クロック信号ＣＬＫＱの立ち上がり時に位相判定信号ＵＰがハイレベルであればカウント値をアップし、位相判定信号ＵＰがロウレベルであればカウント値をダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値をアナログ電圧に変換した電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力する。すなわち、４分周クロック信号ＣＬＫＱは、可変遅延回路３０の遅延量を制御する制御信号ＣＯＮＴを更新するタイミング信号である。
【０００７】
図６において、タイミングｔ０−１では、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より遅れているので位相判定信号ＵＰはハイレベルである。すると、４分周クロック信号ＣＬＫＱの立ち上がりに同期して位相調整カウンタ４２はカウンタアップする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウントアップに対応して制御信号ＣＯＮＴの電圧値を上昇させる。制御信号ＣＯＮＴの電圧値が上昇すると、可変遅延回路３０の電流源回路に流れる電流が増加し、可変遅延回路３０の遅延時間は短くなり、内部クロック信号ＣＬＫ２の位相が早まる方向に調整される。同様にタイミングｔ−２、タイミングｔ０−３でも外部クロック信号ＣＬＫ１より内部クロック信号ＣＬＫ２の位相が遅れているので、タイミングｔ０−１と同様に可変遅延回路３０の遅延量が減少し、内部クロック信号ＣＬＫ２の位相が早くなるように調整される。
【０００８】
次にタイミングｔ０−３では、外部クロック信号ＣＬＫ１より内部クロック信号ＣＬＫ２の位相が進んでいるので、位相判定信号ＵＰはロウレベルとなる。すると、４分周クロック信号ＣＬＫＱの立ち上がりに同期して位相調整カウンタ４２はカウンタダウンする。Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウントダウンした値を電圧値に変換し、制御信号ＣＯＮＴとして出力する。すなわち、制御信号ＣＯＮＴの電圧値は下降することになる。制御信号ＣＯＮＴの電圧値が下降すると、可変遅延回路の電流源回路に流れる電流が減少し、可変遅延回路３０の遅延時間は長くなる方向に調整される。このようにして、内部クロック信号ＣＬＫ２が外部クロックＣＬＫ１と所定の周期（例えば１周期）遅れで位相が揃うように、可変遅延回路３０の遅延量が調整される。
【０００９】
なお、中間クロック信号ＣＬＫＩを４分周回路により分周して４分周クロック信号ＣＬＫＱを生成し、そのＣＬＫＱを可変遅延回路の遅延時間を更新するタイミング信号としているのは、遅延量調整回路４０と可変遅延回路３０の応答時間を考慮しているためである。遅延量調整回路４０と可変遅延回路３０の応答時間が短ければ、中間クロック信号ＣＬＫＩの一周期毎に可変遅延回路の遅延量を更新してもよい。可変遅延回路の遅延量更新の周期（ＣＬＫＱの周期）は、遅延量調整回路４０と可変遅延回路３０の応答時間を考慮して適宜決められる。可変遅延回路の遅延量更新の周期（ＣＬＫＱの周期）が短すぎれば、位相判定結果が可変遅延回路の遅延時間の調整に反映される前に過剰に可変遅延回路の遅延量を調整してしまうことによって、内部クロック信号ＣＬＫ２の周波数は安定せず、内部クロック信号ＣＬＫ２のジッタが大きくなる。また、タイミング信号ＴＲＩＧの周期が長すぎれば、外部クロック信号ＣＬＫ１が与えられてから、内部クロック信号ＣＬＫ２が外部クロック信号ＣＬＫ１と同期が取れて位相が揃うまでの時間が長くなり、内部クロック信号ＣＬＫ２が外部クロック信号ＣＬＫ１と同期が取れるまでは外部クロック信号ＣＬＫ１に同期してデータの入出力ができないため、システムの応答性が悪くなる。
【００１０】
また、遅延量の調整を４分周クロック信号ＣＬＫＱが立ち上がったときのみ行うことにより、遅延量調整回路４０を通常時はスタンバイ状態に設定しておき、４分周クロック信号ＣＬＫＱが立ち上がったときだけ遅延量調整回路４０を動作させることにより、遅延量調整回路の消費電力を削減することも可能である。
【００１１】
なお、ＤＬＬ回路に関連する先行技術として特許文献１には、パワーダウンモード動作の際に安定した動作を行うＤＬＬ回路が記載されている。また、特許文献２には、可変遅延回路を構成する直列接続されるインバータの数を可変にする粗調整遅延回路と、制御電圧によって遅延時間を制御する微調整遅延回路（補間回路）を設けたＤＬＬ回路において、補間回路の最小動作周期を低減し、ＤＬＬの最大動作周波数を向上させるＤＬＬ回路が記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−９５２６５号公報
【特許文献２】特開２００９−２８４２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下の分析は本発明により与えられる。本発明者の検討によれば、図７に示すように、ＤＬＬを搭載した半導体が使用されるシステムの構成によっては、外部クロックの周波数や電源電圧が固有の周期Ｔｊでノイズにより変動する場合がある。そのような場合、その周期Ｔｊが可変遅延回路の遅延量を更新する周期（図７ではＴＲＩＧタイミングとして示す）が周期Ｔｊと一致してしまった場合には、外部クロックに対する内部クロックの位相ずれが増大してしまう場合がある。すなわち、外部クロックの位相がノイズ等により周期的に変動する場合、常に位相が進んだ状態（または遅れた状態）で位相判定、遅延量の調整が行われると本来の正常な外部クロックの位相（すなわち外部クロックの位相の平均）から常に一方向にずれた外部クロック信号の位相に内部クロック信号の位相を合わせようとするために、内部クロック信号の位相ずれが増大してしまう。
【課題を解決するための手段】
【００１４】
本発明の第１の側面による半導体装置は、第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、前記可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、前記遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、前記タイミング信号発生回路は連続して前記タイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。
【００１５】
また、本発明の第２の側面による遅延量調整方法は、第１のタイミングで可変遅延回路における遅延量を第１の遅延量に調整し、第２のタイミングで前記可変遅延回路における前記遅延量を前記第１の遅延量から第２の遅延量に調整し、第３のタイミングで前記可変遅延回路における前記遅延量を前記第２の遅延量から第３の遅延量に調整する遅延量調整方法であって、前記第１のタイミングから前記第２のタイミングまでの時間差は前記第２のタイミングから前記第３のタイミングまでの時間差と異なる。
【発明の効果】
【００１６】
本発明によれば、可変遅延回路の遅延量を制御する制御信号を更新するタイミングが固定の周期にならないようなタイミングで更新するので、外部クロックの周波数や電源電圧が周期的に変動した場合であっても、安定して外部クロックと内部クロックとの位相差を一定の範囲内に収束させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例によるＤＬＬ回路のブロック図である。
【図２】図１におけるタイミング信号発生回路の内部回路の構成の一例を示す回路ブロック図である。
【図３】一実施例におけるＤＬＬ回路の動作タイミング図である。
【図４】一実施例によるＤＬＬ回路を搭載した半導体装置のブロック図である。
【図５】従来のＤＬＬ回路のブロック図である。
【図６】従来のＤＬＬ回路の動作タイミング図である。
【図７】従来のＤＬＬ回路における問題点を説明する図面である。
【発明を実施するための形態】
【００１８】
最初の本発明の実施形態の概要について説明する。本発明によれば、タイミング信号発生回路（例えば、図１の５０）は、連続してタイミング信号（例えば図１のＴＲＩＧ）を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔を互いに異なる。すなわち、複数回タイミング信号を出力するうち、タイミング信号の間隔が互いに等しくない間隔が存在する。したがって、図７に示すような外部クロックや電源電圧のゆらぎの周期と可変遅延回路の遅延量を更新する周期がたまたま一致してしまう状態の発生を防ぐことができる。
【００１９】
また、タイミング信号発生回路は、制御信号（例えば図１のＣＯＮＴ）を更新するタイミングが固定の周期にならずに、かつ、平均して一定の周期になるようにタイミング信号を出力するものであることが好ましい。制御信号（例えば図１のＣＯＮＴ）を更新するタイミングが固定の周期にならなければ、外部クロックや電源電圧のゆらぎの周期と可変遅延回路の遅延量を更新するタイミングが常に一致してしまう状態の発生を防ぐことができる。また、遅延量の更新が平均して一定の周期になるように制御すれば、位相判定結果が可変遅延回路の遅延量に反映される前に過剰に遅延量を調整してしまって第２のクロック信号（例えば図１のＣＬＫ２）のジッタが大きくなったり、可変遅延回路の遅延量の調整が遅すぎてシステムの応答性が悪くなったりすることを避けることができる。
【００２０】
以下、本発明のより具体的な実施例について、図面を参照してさらに詳しく説明する。
【実施例１】
【００２１】
図１は、実施例１のＤＬＬ回路２０の回路ブロック図である。ＤＬＬ回路２０は半導体装置に搭載される。ＤＬＬ回路２０は、外部クロック信号ＣＬＫ１を入力し中間クロック信号ＣＬＫＩを出力する入力バッファ２１と、中間クロック信号ＣＬＫＩを入力して遅延量調整回路４０が可変遅延回路３０の遅延量を制御する制御信号ＣＯＮＴを更新するタイミング信号ＴＲＩＧを生成するタイミング信号発生回路５０と、中間クロック信号ＣＬＫＩを遅延させる可変遅延回路３０と、タイミング信号ＴＲＩＧのエッジに同期して外部クロックＣＬＫ１と内部クロックＣＬＫ２との位相を比較しその結果に基づいて可変遅延回路３０の遅延量を制御する遅延量調整回路４０と、可変遅延回路３０の出力クロックをバッファリングする出力バッファ２２と、を備え、出力バッファ２２の出力信号が内部クロック信号ＣＬＫ２として出力される。
【００２２】
なお、遅延量調整回路４０は、任意な構成とすることができるが、その構成の一例をあげれば、位相判定回路４１と、位相調整カウンタ４２、Ｄ／Ａ変換回路４３を備えている。位相判定回路４１は外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２とを入力し、両者の位相差を判定する。位相判定回路４１は、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より遅れている場合は、位相判定信号ＵＰとしてハイレベルを出力し、内部クロック信号ＣＬＫ２の位相が外部クロック信号ＣＬＫ１より進んでいる場合は、位相判定信号ＵＰとしてロウレベルを出力する。
【００２３】
位相調整カウンタ４２は、タイミング信号発生回路５０が出力するタイミング信号ＴＲＩＧの立ち上がりに同期してそのときの位相判定信号ＵＰの論理レベルに応じて、自身のカウント値をアップまたはダウンするアップダウンカウンタである。位相調整カウンタ４２は、タイミング信号ＴＲＩＧが立ち上がったときに、位相判定信号ＵＰがハイレベルであるときは、カウントアップを行い、位相判定信号ＵＰがロウレベルであるときは、カウントダウンを行う。
【００２４】
Ｄ／Ａ変換回路４３は、位相調整カウンタ４２のカウント値に応じた電圧を制御信号ＣＯＮＴとして可変遅延回路３０へ出力し可変遅延回路３０の遅延量を制御する。Ｄ／Ａ変換回路４３は、位相調整カウンタのカウント値が増加すれば、制御信号ＣＯＮＴの電圧値を上昇させ、位相調整カウンタのカウント値が減少すれば、制御信号ＣＯＮＴの電圧値を下降させる。
【００２５】
可変遅延回路３０は、制御信号ＣＯＮＴの電圧値により遅延量が制御される可変遅延回路である。可変遅延回路３０の内部回路は、周知の回路であるので、図示は省略するが、概略を述べれば以下のとおりである。可変遅延回路３０は、電流源回路から電源電流が供給される複数の縦続接続された遅延回路（例えばインバータ回路）により構成され、縦続接続された遅延回路の初段の入力として中間クロック信号ＣＬＫＩが接続され、縦続接続された遅延回路の最終段の出力が出力バッファ２２の入力端子に接続されている。また、可変遅延回路３０の電流源回路には、電流量を制御する信号として制御信号ＣＯＮＴが接続されており、制御信号ＣＯＮＴの電圧値により電流源回路に流れる電流値が制御され、その電流値に基づいて、可変遅延回路３０を構成する縦続接続された各遅延回路の遅延値が制御される。すなわち、制御信号ＣＯＮＴに印加される電圧値が増加すれば、可変遅延回路３０の電流源回路に流れる電流値は増加し、可変遅延回路３０の遅延量は減少する。一方、制御信号ＣＯＮＴに印加される電圧値が減少すれば、可変遅延回路３０の電流源回路に流れる電流値は減少し、可変遅延回路３０の遅延量は増大する。
【００２６】
次に、図２を参照して、タイミング信号発生回路５０の内部回路の構成の一例を説明する。タイミング信号発生回路５０は、４ビットのカウンタ回路５１とカウンタ回路５１のカウント出力信号Ｂ０〜Ｂ３を受けてタイミング信号ＴＲＩＧを生成するタイミング信号出力回路５２を含んで構成される。カウンタ回路５１は、中間クロック信号ＣＬＫＩがクロック信号として入力され、４ビットのカウント出力信号Ｂ０〜Ｂ３を出力する。カウンタ回路５１は、中間クロック信号ＣＬＫＩが立ち上がる毎にカウンタアップし、カウンタ出力信号Ｂ０〜Ｂ３のうち、Ｂ３をＭＳＢ、Ｂ０をＬＳＢとする４ビットの出力信号として出力する。カウンタ出力信号Ｂ０〜Ｂ３は、カウント値０からスタートし、中間クロック信号ＣＬＫＩが立ち上がる毎にカウントアップし、１５（１０進数）までカウントした後は、０に戻り、再び、カウントアップする。カウンタ回路５１は、中間クロック信号ＣＬＫＩが入力される限りこの動作を繰り返す。また、カウンタ回路５１は各カウンタのビットを保持する保持回路を備えている。
【００２７】
タイミング信号出力回路５２は、デコード回路（ＡＮＤ回路）５３〜５６とＯＲ回路５７とフリップフロップ５８とを含んで構成される。デコード回路５３〜５６はそれぞれ４ビットのカウンタ出力信号Ｂ０〜Ｂ３の正転信号または、反転信号が入力される４入力ＡＮＤ回路であり、デコード回路５３〜５６は、それぞれ、４ビットのカウンタ出力信号Ｂ０〜Ｂ３が「０」、「５」、「１１」、「１４」（いずれも１０進数）のとき、ハイレベルを出力し、それ以外のときはロウレベルを出力する。ＯＲ回路５７は、デコード回路５３〜５６の出力信号が入力される４入力ＯＲ回路であり、デコード回路５３〜５６のいずれかがハイレベルを出力するときにハイレベルを出力し、デコード回路５３〜５６のいずれもがロウレベルを出力するときにロウレベルを出力する。フリップフロップ回路５８は、ＯＲ回路５７の出力信号を中間クロック信号ＣＬＫＩの立ち上がりに同期して取り込んで出力し、取り込んだ論理レベルを次に中間クロック信号ＣＬＫＩが立ち上がるまで保持する。
【００２８】
次に、図１と図２に示す実施例１のＤＬＬ回路の動作について図３の動作タイミング図を用いて説明する。図３において、ＣＬＫ１は外部クロック信号、ＣＬＫ２は内部クロック信号、ＵＰは位相判定回路４１（図１参照）が出力する位相判定信号、ＣＬＫＩは中間クロック信号、「カウンタ出力」はカウンタ回路５１（図２参照）が出力するカウンタ出力信号Ｂ０〜Ｂ３をビット毎に重み付けしてコード化した値である。また、ＴＲＩＧは、タイミング信号発生回路５０が出力するタイミング信号である。
【００２９】
図３において、まず最初にカウンタ出力のカウンタ値が０のとき、図２のデコード回路（ＡＮＤ回路）５３がハイレベルとなるので、ＯＲ回路５７もハイレベルを出力する。フリップフロップ５８は、タイミングｔ０の中間クロック信号ＣＬＫＩの立ち上がりでこのＯＲ回路５７のハイレベルを取り込んで、タイミング信号ＴＲＩＧにハイレベルを出力する。一方、このとき、内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１より位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。位相調整カウンタ４２は、タイミング信号ＴＲＩＧがタイミングｔ０で立ち上がったときに位相判定信号ＵＰがハイレベルであるので、位相調整カウンタ４２自身のカウンタ値をカウントアップする。Ｄ/Ａ変換回路４３は、位相調整カウンタ４２のカウント値が増加したことに伴って、制御信号ＣＯＮＴの電圧値を一段階上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧値の上昇に伴って、電源源回路に流れる電流が増加するので、可変遅延回路３０による遅延量は減少する。可変遅延回路３０の遅延量の減少に伴い、内部クロック信号ＣＬＫ２の位相は早まり、外部クロック信号ＣＬＫ１との位相差は減少する。なお、タイミン信号ＴＲＩＧが立ち上がってから位相判定回路４１の判定結果に基づいて位相調整カウンタ４２のカウント値を更新し、位相調整カウンタのカウント値に基づいてＤ／Ａ変換回路が制御信号ＣＯＮＴとして出力する電圧値を更新し、その電圧値の更新に応答して可変遅延回路の遅延量が調整されるまでには、一定の処理時間を要する。
【００３０】
なお、タイミングｔ０の次の中間クロック信号ＣＬＫＩの立ち上がりでは、デコード回路５３〜５６の出力はいずれもロウレベルとなり、ＯＲ回路５７の出力もロウレベルとなるのでタイミング信号ＴＲＩＧはハイレベルからロウレベルに立ち下がる。
【００３１】
次に、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「５（１０進数）」になると、デコード回路５４がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ５の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。このとき、内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１よりまだ位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。従って、位相調整カウンタ４２は、カウントアップし、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントアップした計数値に応答して制御信号ＣＯＮＴの電圧レベルを上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧上昇に伴って遅延量を減少させ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の相対的な位相遅れは減少する。タイミング信号ＴＲＩＧは、タイミングｔ５の次の中間クロック信号ＣＬＫＩの立ち上がりでハイレベルからロウレベルに立ち下がる。
【００３２】
次に、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「１１（１０進数）」になると、デコード回路５５がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ１１の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。このとき、内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１よりまだ位相が遅れているので、位相判定回路４１は位相判定信号ＵＰとしてハイレベルを出力する。従って、位相調整カウンタ４２は、カウントアップし、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントアップした計数値に応答して制御信号ＣＯＮＴの電圧レベルを上昇させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧上昇に伴って遅延量を減少させ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の相対的な位相遅れはさらに減少する。タイミング信号ＴＲＩＧは、タイミングｔ１１の次の中間クロック信号ＣＬＫＩの立ち上がりでハイレベルからロウレベルに立ち下がる。
【００３３】
さらに、カウンタ回路５１のカウンタ出力信号Ｂ０〜Ｂ３の値が「１４（１０進数）」になると、デコード回路５６がロウレベルからハイレベルに立ち上がる。するとＯＲ回路５７の出力もハイレベルに立ち上がり、タイミングｔ１４の中間クロック信号ＣＬＫＩの立ち上がりに同期してタイミング信号ＴＲＩＧが再びロウレベルからハイレベルに立ち上がる。
【００３４】
このとき、タイミングｔ０、ｔ５、ｔ１１と異なり、内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１より位相が進んでいる。したがって、位相判定回路４１は位相判定信号ＵＰとしてロウレベルを出力する。タイミング信号ＴＲＩＧがハイレベルに立ち上がったときに、位相判定信号ＵＰがロウレベルであるとき、位相調整カウンタ４２は、カウントダウンする。位相調整カウンタ４２がカウントダウンすると、Ｄ/Ａ変換回路４３は、位相調整カウンタ４２がカウントダウンした計数値に応答して制御信号ＣＯＮＴの電圧レベルを下降させる。可変遅延回路３０は、制御信号ＣＯＮＴの電圧下降に伴って電流源回路の流す電流を減少させ、遅延回路の遅延量を増大させる。そうすると、可変遅延回路により位相が遅らされた内部クロック信号ＣＬＫ２は、外部クロック信号ＣＬＫ１に対する位相が遅れる方向に調整される。このようにして、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が揃うように調整される。
【００３５】
次に、中間クロック信号ＣＬＫＩがロウレベルからハイレベルに立ち上がり、カウンタ回路５１のカウント値が「１５」から「０」に更新されると、デコード回路５６がハイレベルからロウレベルに立ち下がるのでタイミング信号ＴＲＩＧはハイレベルからロウレベルに立ち下がる。カウンタ回路５１のカウント値が「０」に戻ったので、タイミング信号発生回路５０の動作は初期状態に戻り、カウント値が「０」からの動作を繰り返す。ただし、遅延量調整回路４０、可変遅延回路３０の動作は、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差に基づいて動作するので、遅延量調整回路４０と、可変遅延回路３０の動作は、同じ動作を繰り返すわけではない。
【００３６】
図３を見れば容易に理解できるように、タイミングｔ０でタイミング信号ＴＲＩＧが出力されてからタイミングｔ５で次にタイミング信号ＴＲＩＧが出力されるまでは中間クロックＣＬＫＩのサイクル数で５クロックサイクルである。それに対して、タイミングｔ５でタイミング信号ＴＲＩＧが出力されてからタイミングｔ１１で次にタイミング信号ＴＲＩＧが出力されるまでは６クロックサイクル、さらに次のタイミングｔ１４でタイミング信号ＴＲＩＧが出力されるまでは３クロックサイクル、その次のタイミングｔ０でタイミング信号ＴＲＩＧが出力されるまでは２クロックサイクルと、タイミング信号ＴＲＩＧが出力される間隔は一定の固定した周期ではない。タイミング信号ＴＲＩＧが立ち上がるとそのときの外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差に基づいて可変遅延回路の遅延量が更新されるので、タイミング信号ＴＲＩＧが出力される周期が一定でないということは、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新の周期が固定ではないことになる。
【００３７】
図７を用いて、すでに説明したように、外部クロック信号ＣＬＫ２が周期的なノイズ等により一定の周期Ｔｊを持って変動している場合、この周期Ｔｊとタイミング信号ＴＲＩＧの周期が一致してしまい、かつ、外部クロック信号ＣＬＫ２の周波数が高め、または低めに変動したときに、タイミング信号ＴＲＩＧにより外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新が行われると、内部クロック信号ＣＬＫ２を外部クロック信号ＣＬＫ１の平均周波数からずれた周波数（位相）に位相を合わせようとすることになる。このような状態に陥ると、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の位相ずれが増大してしまう。
【００３８】
また、外部クロック信号ＣＬＫ２が変動していなくとも、可変遅延回路やＤ/Ａ変換回路の電源電圧がノイズ等によって周期的に変動し、その変動周期がタイミング信号ＴＲＩＧの周期と一致してしまった場合も同様な問題が生じ、外部クロック信号ＣＬＫ１に対する内部クロック信号ＣＬＫ２の位相ずれが増大してしまう。
【００３９】
上記実施例１では、タイミング信号ＴＲＩＧの周期を一定の周期に固定せずに変化させているので、上述した従来技術における外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差の判定と可変遅延回路３０の遅延量の更新の周期と、外部クロックＣＬＫ１のノイズ等による変動周期、または、半導体装置内部のＤ／Ａ変換回路４３や可変遅延回路３０の電源電圧変動周期とが一致し、内部クロック信号ＣＬＫ２の位相ずれが増大
する問題の発生を防ぐことができる。
【００４０】
なお、実施例１において、タイミング信号発生回路５０は、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相判定、及び可変遅延回路の遅延時間の更新が一定の周期にならないようにするものであれば、どのような構成のタイミング信号発生回路を用いてもよい。タイミング信号ＴＲＩＧの周期は実施例１のように毎回異なることがより望ましいが、例えば、何回かに１回タイミング信号ＴＲＩＧの発生周期を短くしたり長くしたりするものであってもよい。
【実施例２】
【００４１】
なお、上記実施例１では、説明を簡単にするために内部クロック信号ＣＬＫ２の位相を外部クロック信号ＣＬＫ１の位相と一致させるように制御する例について説明したが、ＤＬＬ回路を用いれば、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２を一定の位相差を有するクロック信号とすることもできる。図４は、例えば、同期式のＤＲＡＭのように、外部クロックＣＬＫ１に対して半導体装置内部の遅延量の大きさのばらつきに依存せずに外部クロックＣＬＫ１に同期してデータを出力する半導体装置１０において、実施例１の遅延量を調整する回路を適用する実施例２の半導体装置１０のブロック図である。図４において、半導体装置１０は、外部から入力する外部クロック信号ＣＬＫ１に精度よく同期してデータ出力端子ＤＯＵＴからデータを出力する。ＤＬＬ回路２０Ａは、レプリカ遅延回路２３が付加されていることを除いて実施例１のＤＬＬ回路２０と同一である。また、半導体装置１０は、出力回路７０を備えている。出力回路７０は、データ入力端子ＤＩＮから入力したデータを内部クロック信号ＣＬＫ２に基づいて加工し、外部出力端子ＤＯＵＴから半導体装置１０の外部へ出力する。出力回路７０において、データ入力信号ＤＩＮを内部クロック信号ＣＬＫ２に同期して取り込んでからデータを加工してデータ出力端子ＤＯＵＴから出力するまでに一定の遅延が発生する。内部クロック信号ＣＬＫ２は、この出力回路７０のデータ遅延を考慮し、出力回路７０で発生する遅延量だけ外部クロック信号ＣＬＫ１より位相の早い内部クロック信号ＣＬＫ２を生成して出力回路に与える。これにより、出力回路７０で生じる遅延量だけ、内部クロック信号ＣＬＫ２の位相を外部クロック信号ＣＬＫ１より早まる。従って、半導体装置１０の内部遅延時間のばらつきに依存せずに、外部出力端子ＤＯＵＴから出力されるデータの位相が外部クロック信号ＣＬＫ１と揃えられる。すなわち、出力回路７０で生じる遅延をレプリカ遅延回路２３により補償している。レプリカ遅延回路２３は、出力回路７０において内部クロック信号ＣＬＫ２のエッジからデータ出力信号ＤＯＵＴが出力されるまでの遅延時間と同等な遅延時間を有する遅延回路である。実施例２の半導体装置１０では、内部クロック信号ＣＬＫ２をレプリカ遅延回路２３により遅延させた内部クロック信号と外部クロック信号ＣＬＫ１との位相が揃うようにＤＬＬ回路２０Ａは動作するので、外部データ出力信号ＤＯＵＴは、外部クロック信号ＣＬＫ１に精度よく同期して出力することができる。この実施例２においても、タイミング信号発生回路５０により、内部クロック信号と外部クロック信号との位相判定、可変遅延回路３０の遅延時間の調整が一定周期にならないように行われるので、たまたま、ノイズの周期と可変遅延回路の遅延周期が一致してしまう問題が発生する恐れはない。したがって、実施例２でも実施例１と同様に効果が得られる。
【００４２】
なお、図１、図４の各実施例では、位相判定回路４１の判定結果は、外部クロック信号ＣＬＫ１に比較して内部クロック信号ＣＬＫ２の位相が遅いか早いかによって１つの位相判定信号ＵＰをハイレベルとするかロウレベルとするかに基づいて遅延量を調整している。すなわち、位相調整カウンタ４２は、タイミング信号ＴＲＩＧが立ち上がったときに、位相判定信号ＵＰをハイレベルであれば、カウントアップし、位相判定信号ＵＰをロウレベルであれば、カウントダウンするように制御している。
【００４３】
しかし、タイミング信号ＴＲＩＧが立ち上がったときに、外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が充分小さく、位相差が一定の範囲内に収まっている場合は、位相調整カウンタ４２のカウンタアップもカウントダウンも行わずにそのときのカウント値を維持するように制御することもできる。そのような制御を行う場合は、位相判定回路４１から位相調整カウンタ４２に出力する信号として、位相判定信号ＵＰの他に位相判定信号ＤＯＷＮを設ければよい。位相判定回路４１は、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が一定以上遅れているときに、位相判定信号ＵＰをハイレベルにする。一方、外部クロック信号ＣＬＫ１に対して内部クロック信号ＣＬＫ２の位相が一定以上進んでいるときに、位相判定信号ＤＯＷＮをハイレベルにする。外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が一定の範囲内にあるときには、位相判定信号ＵＰ、ＤＯＷＮは、共にロウレベルを出力することとする。そして、位相調整カウンタ４２のカウントアップは、タイミング信号ＴＲＩＧが立ち上がったときに位相判定信号ＵＰがハイレベルであるときに行う。また、位相調整カウンタ４２のカウントダウンは、タイミング信号ＴＲＩＧが立ち上がったときに位相判定信号ＤＯＷＮがハイレベルであるときに行う。外部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２との位相差が一定の範囲内に収まっている場合は、位相判定信号ＵＰ、ＤＯＷＮのいずれもロウレベルを出力するので、位相調整カウンタ４２はカウントアップ、カウントダウンのいずれも行わないように制御すればよい。
【００４４】
なお、遅延量調整回路４０の構成は、図１に示した構成以外にも様々な構成の遅延量調整回路を用いることができる。たとえば、図１では、Ｄ/Ａ変換回路４３の出力電圧を制御信号ＣＯＮＴとして用いる例について説明したが、Ｄ/Ａ変換回路４３を電流出力型のＤ/Ａ変換回路として、Ｄ/Ａ変換回路の出力する電流を直接、または、カレントミラー回路等を通して可変遅延回路３０の電流源に流れる電流量を制御することもできる。
【００４５】
さらには、特許文献２のように、位相調整カウンタの計数値をそのまま、ディジタル信号として可変遅延回路３０を構成するインバータ回路等の直列接続される遅延回路の段数を制御することもできる。また、特許文献２のように、可変遅延回路の粗調整を上記ディジタル信号により制御し、その補間をＤ/Ａ変換回路４３の出力する電圧によって行うこともできる。
【００４６】
また、Ｄ/Ａ変換回路４３や位相調整カウンタ４２に代えて、チャージポンプ回路と容量とを設け、位相判定回路４１で判定した判定結果に基づいて、チャージポンプ回路により容量の電荷を充放電し、その容量の端子間電圧を可変遅延回路３０を制御する制御信号ＣＯＮＴとすることができる。この場合、ＤＬＬ回路の同期が取れているときは、タイミング信号ＴＲＩＧを受けたときだけ、位相判定回路４１やチャージポンプ回路を動作させることにより、遅延量調整回路の消費電力を削減することもできる。
【００４７】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００４８】
本発明は、同期式半導体記憶装置のＤＬＬ回路に用いることができるだけでなく、周期的な信号の遅延量を調整する機能を有する半導体装置において広く用いることができる。
【符号の説明】
【００４９】
１０：半導体装置
２０、２０Ａ、１２０:ＤＬＬ回路
２１：入力バッファ
２２：出力バッファ
２３：レプリカ遅延回路
３０：可変遅延回路
４０：遅延量調整回路
４１：位相判定回路
４２：位相調整カウンタ
４３：Ｄ／Ａ変換回路
５０：タイミング信号発生回路
５１：カウンタ回路（４ビットカウンタ回路）
５２：タイミング信号出力回路
５３〜５６：デコード回路（ＡＮＤ回路）
５７：ＯＲ回路
５８：フリップフロップ
７０：出力回路
１５０：４分周回路
Ｂ０〜Ｂ３：カウンタ出力信号
ＣＬＫ１：外部クロック信号
ＣＬＫ２：内部クロック信号
ＣＬＫＩ：中間クロック信号
ＣＬＫＱ：４分周クロック信号
ＣＯＮＴ：制御信号（可変遅延回路における遅延量を制御する制御信号）
ＴＲＩＧ：タイミング信号（遅延量調整回路が可変遅延回路の遅延量を制御する制御信号を更新するタイミング信号）
ＵＰ：位相判定信号
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、前記可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、前記遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、
前記タイミング信号発生回路は連続して前記タイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なることを特徴とする半導体装置。
【請求項２】
前記タイミング信号発生回路は、第１の回数毎の平均の周期が互いに等しくなるように前記タイミング信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記タイミング信号発生回路は、
前記第１のクロック信号の立ち上がり又は立ち下がりエッジの一方をカウントし、そのカウント値の一部を其々保持する複数の保持回路を含むカウンタ回路と、
前記複数の保持回路から其々出力される複数の保持信号を受けて、互いに異なるカウント値に対応して其々第１、第２及び第３の活性信号を出力する第１、第２及び第３のデコーダ回路と、を備え、
前記第１の活性信号の出力から前記第２の活性信号の出力までの期間と前記第２の活性信号の出力から前記第３の活性信号の出力までの期間とは互いに異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記遅延量調整回路は、前記第１のクロック信号と前記第２のクロック信号との位相差を判定する位相判定回路を含み、前記遅延量調整回路は、前記タイミング信号発生回路が出力するタイミング信号を受けて前記位相判定回路の判定結果に基づいて前記制御信号を更新することを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記遅延量調整回路は、
前記タイミング信号を受ける毎に位相判定回路の判定結果に基づいてカウンタ値を更新する位相調整カウンタと、
前記位相調整カウンタのカウンタ値を制御電圧に変換して前記可変遅延回路の遅延量を制御するＤ／Ａ変換回路と、
をさらに含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２のクロック信号に同期してデータを出力する出力回路と、
前記第２のクロック信号を入力し、前記第２のクロック信号を前記出力回路の出力遅延時間に相当する時間遅延させるレプリカ遅延回路と、
を更に備え、
前記位相判定回路は前記レプリカ遅延回路により遅延された前記第２のクロック信号と前記第１のクロック信号とを入力し、両者の位相差を判定し、
前記遅延量調整回路は、前記両者の位相差が少なくなるように前記可変遅延回路の遅延量を制御することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
第１のタイミングで可変遅延回路における遅延量を第１の遅延量に調整し、
第２のタイミングで前記可変遅延回路における前記遅延量を前記第１の遅延量から第２の遅延量に調整し、
第３のタイミングで前記可変遅延回路における前記遅延量を前記第２の遅延量から第３の遅延量に調整する遅延量調整方法であって、
前記第１のタイミングから前記第２のタイミングまでの時間差は前記第２のタイミングから前記第３のタイミングまでの時間差と異なることを特徴とする遅延量調整方法。
【請求項８】
前記第１乃至第３のタイミングにおける遅延量の調整が前記可変遅延回路に入力されるクロック信号と前記可変遅延回路から出力されるクロック信号との位相差に基づいて行われることを特徴とする請求項７記載の遅延量調整方法。
【請求項９】
前記第１乃至第３のタイミングを含む遅延量の調整を行うタイミングの周期が固定されずに、かつ、平均して一定の周期で遅延量の調整を行うことを特徴とする請求項７または８記載の遅延量調整方法。
【請求項１】
第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、前記可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、前記遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、
前記タイミング信号発生回路は連続して前記タイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なることを特徴とする半導体装置。
【請求項２】
前記タイミング信号発生回路は、第１の回数毎の平均の周期が互いに等しくなるように前記タイミング信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記タイミング信号発生回路は、
前記第１のクロック信号の立ち上がり又は立ち下がりエッジの一方をカウントし、そのカウント値の一部を其々保持する複数の保持回路を含むカウンタ回路と、
前記複数の保持回路から其々出力される複数の保持信号を受けて、互いに異なるカウント値に対応して其々第１、第２及び第３の活性信号を出力する第１、第２及び第３のデコーダ回路と、を備え、
前記第１の活性信号の出力から前記第２の活性信号の出力までの期間と前記第２の活性信号の出力から前記第３の活性信号の出力までの期間とは互いに異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記遅延量調整回路は、前記第１のクロック信号と前記第２のクロック信号との位相差を判定する位相判定回路を含み、前記遅延量調整回路は、前記タイミング信号発生回路が出力するタイミング信号を受けて前記位相判定回路の判定結果に基づいて前記制御信号を更新することを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記遅延量調整回路は、
前記タイミング信号を受ける毎に位相判定回路の判定結果に基づいてカウンタ値を更新する位相調整カウンタと、
前記位相調整カウンタのカウンタ値を制御電圧に変換して前記可変遅延回路の遅延量を制御するＤ／Ａ変換回路と、
をさらに含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２のクロック信号に同期してデータを出力する出力回路と、
前記第２のクロック信号を入力し、前記第２のクロック信号を前記出力回路の出力遅延時間に相当する時間遅延させるレプリカ遅延回路と、
を更に備え、
前記位相判定回路は前記レプリカ遅延回路により遅延された前記第２のクロック信号と前記第１のクロック信号とを入力し、両者の位相差を判定し、
前記遅延量調整回路は、前記両者の位相差が少なくなるように前記可変遅延回路の遅延量を制御することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
第１のタイミングで可変遅延回路における遅延量を第１の遅延量に調整し、
第２のタイミングで前記可変遅延回路における前記遅延量を前記第１の遅延量から第２の遅延量に調整し、
第３のタイミングで前記可変遅延回路における前記遅延量を前記第２の遅延量から第３の遅延量に調整する遅延量調整方法であって、
前記第１のタイミングから前記第２のタイミングまでの時間差は前記第２のタイミングから前記第３のタイミングまでの時間差と異なることを特徴とする遅延量調整方法。
【請求項８】
前記第１乃至第３のタイミングにおける遅延量の調整が前記可変遅延回路に入力されるクロック信号と前記可変遅延回路から出力されるクロック信号との位相差に基づいて行われることを特徴とする請求項７記載の遅延量調整方法。
【請求項９】
前記第１乃至第３のタイミングを含む遅延量の調整を行うタイミングの周期が固定されずに、かつ、平均して一定の周期で遅延量の調整を行うことを特徴とする請求項７または８記載の遅延量調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２０５１６５（Ｐ２０１１−２０５１６５Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６７４９４（Ｐ２０１０−６７４９４）
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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