多相クロック生成回路
【課題】 基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供する。
【解決手段】 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロック(clka,clkb)をそれぞれ分周して出力クロックを生成する第１及び第２の分周回路（diva,divb）と、第１及び第２の分周回路の所定のノード（divbx_qx,divax_qx）間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡する。具体的には、スイッチは、第１、第２の基準クロックのいずれかまたは両方により短絡制御される。独立して動作する分周回路が、位相が異なる基準クロックを分周して、位相が異なる出力クロックを生成し、短絡スイッチにより両分周回路の動作を整合させて、分周回路が生成するそれぞれの分周クロックの位相ずれを整合させる。
【解決手段】 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロック(clka,clkb)をそれぞれ分周して出力クロックを生成する第１及び第２の分周回路（diva,divb）と、第１及び第２の分周回路の所定のノード（divbx_qx,divax_qx）間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡する。具体的には、スイッチは、第１、第２の基準クロックのいずれかまたは両方により短絡制御される。独立して動作する分周回路が、位相が異なる基準クロックを分周して、位相が異なる出力クロックを生成し、短絡スイッチにより両分周回路の動作を整合させて、分周回路が生成するそれぞれの分周クロックの位相ずれを整合させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック生成回路に関し、特に、位相が異なる複数のクロックを生成する多相クロック生成回路に関する。
【背景技術】
【０００２】
多相クロック生成回路は、基準クロックを分周して位相が異なる複数のクロックを生成する。位相が異なる複数のクロックは、例えば、高速シリアルデータの受信回路において、シリアルデータの各データを検出するタイミングクロックとして利用される。したがって、シリアルデータがより高速になると、それを検出するためのタイミングクロックの位相差も小さくする必要がある。一般に、多相クロック生成回路は、基準クロックを分周する回路で構成されるが、分周されたクロックの位相差を小さくするためには、基準クロックの周期を短く、つまり周波数を高くする必要がある。
【０００３】
図１は、従来の一般的な多相クロック生成回路の構成と動作を示す図である。この多相クロック生成回路では、４段のＤ型フリップフロップ（Ｄ−ＦＦ）１１〜１４が縦列に接続され、最終段のＤ−ＦＦ１４の反転出力div2x_qxが初段のＤ−ＦＦ１１の入力データ端子Ｄにフィーバック接続される。そして、初段と３段目のＤ−ＦＦ１１，１３にはクロックｃｌｋが、２段、４段目のＤ−ＦＦ１２，１４にはクロックｃｌｋの反転クロックがそれぞれ供給され、それらクロックの立ち上がりエッジに応答して、各Ｄ−ＦＦが入力データＤをラッチし、出力データ端子Ｑ，ＸＱにそのデータを出力する。したがって、この多相クロック生成回路は、基準クロックｃｌｋを４分周する分周回路である。
【０００４】
図中のタイミング波形によれば、基準クロックｃｌｋのエッジ１〜８に応答して、それぞれ立ち上がる出力クロックdiv1_q, div1x_q, div2_q, div2x_q, div1_qx, div1x_qx, div2_qx, div2x_qxが生成される。これらの８個の位相が異なる出力クロックは、基準クロックｃｌｋの４周期の期間ｔ１中に生成される。したがって、単純に出力クロックの位相差を狭くするためには、基準クロックｃｌｋの周波数を高くして周期を短くすることが要求される。
【０００５】
図１の多相クロック生成回路を、４段構成から８段構成にすると、それぞれの出力クロックは基準クロックを８分周したクロックとなり、１６個の位相が異なる出力クロックが、基準クロックｃｌｋの８周期の期間中に生成される。その場合は、基準クロックｃｌｋの周波数を２倍にすることで、図１と同じ期間ｔ１中に１６個の出力クロックを生成することができ、それら１６個の出力クロックの位相差は、図１の出力クロックの位相差の１／２になる。つまり、この場合も、出力クロックの位相差を狭くするためには、基準クロックｃｌｋの周波数を高くすることが必要になる。
【０００６】
このように、図１の分周回路による多相クロック生成回路は、位相差がより狭い多相クロックを生成するためには、より高速の基準クロックを使用する必要がある。そのため、高速の基準クロックを生成する必要があるとともに、Ｄ−ＦＦは、高速基準クロックに応答して動作することができるよう、高速動作仕様にする必要があり、コストアップを招く。
【０００７】
更に、多段接続のＤ−ＦＦに基準クロックを２分周した低速クロックを入力し、異なる位相の基準クロックでフリップフロップを制御することにより、基準クロックの高速化を回避することが提案されている。例えば、特許文献１に示されるとおりである。この回路では、基準クロックを２分周した低速クロックを初段のＤ−ＦＦのデータ入力に供給し、多段接続のＤ−ＦＦが異なる位相の基準クロックに応答して入力クロックを転送して、多相クロックを生成する。したがって、かならずしも高速クロックにより回路動作を制御する必要はない。しかし、この回路は、低速の入力クロックを順次後段のＤ−ＦＦに転送する構成であるため、各Ｄ−ＦＦは高速に動作可能であることが要求される。そのため、高速動作仕様が要求され、コストアップを招くことになる。
【特許文献１】特開２００１−３１８７３１号公報の例えば図１〜４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来例では、多相クロックの位相差を狭くするためには、より高速の基準クロックを供給する必要があり、また、より高速動作可能なフリップフロップを使用する必要がある。そのため、高速デバイス仕様が要求され、高コスト製造プロセスを必要とし、デバイスのコストアップを招く。
【０００９】
そこで、本発明の目的は、基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の第１の側面によれば、基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする。
【００１１】
上記の発明の第１の側面において、好ましい実施例によれば、前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により短絡制御される。
【００１２】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力される。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１３】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、奇数段目のラッチ回路が、入力信号を取り込んで後段のラッチ回路に出力し、前記対応する基準クロックの反転基準クロックに応答して、偶数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、当該複数のラッチ回路の出力が前記出力クロックとして出力される。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１４】
上記の発明の第１の側面において、好ましい実施例によれば、前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する。
【００１５】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、それぞれリング状に接続された複数のラッチ回路を有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が、前記出力クロックとして出力され、前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１６】
上記の目的を達成するために、本発明の第２の側面によれば、基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を短絡するスイッチとを有し、前記スイッチは、定常動作状態において、前記所定のノードが同じレベルに制御されるタイミングで当該所定のノード間を短絡することを特徴とする。
【００１７】
上記の発明の第２の側面において、好ましい実施例によれば、前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡する。
【００１８】
上記の発明の第２の側面において、好ましい実施例によれば、前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有する。
【発明の効果】
【００１９】
上記の発明の側面によれば、互いに位相が異なる基準クロックで、複数の分周回路をそれぞれ分周動作させて、位相がずれた複数の出力クロックを生成しているので、基準クロックを高速化しなくても位相差が狭い複数の出力クロックを生成することができる。また、分周回路は、複数に分割されているので、それぞれの分周比が小さくなり、高速分周動作を要求されることがない。したがって、低速動作仕様で、位相差を狭くした複数の出力クロックを生成することができ、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２１】
図２は、本実施の形態における多相クロック生成回路の原理図及び具体的回路図である。図２（Ａ）の原理図の多相クロック生成回路は、位相が異なる基準クロックｃｌｋａ，ｃｌｋｂをそれぞれ分周する２つの分周回路ｄｉｖａ、ｄｉｖｂと、それら分周回路の出力ノードdivax_qx、divbx_qxを基準クロックｃｌｋａのＨレベルに応答して短絡するスイッチＳＷａｂとを有する。分周回路ｄｉｖａは、Ｄ型フリップフロップ１１ａ，１１ａｘをリング状に接続し、そのフリップフロップ１１ａ，１１ａｘは、基準クロックｃｌｋａとその反転クロックがＨレベルになるときに、それぞれ入力データ端子Ｄの信号をラッチし、出力データ端子Ｑ，ＱＸに入力データＤの非反転信号と反転信号とを出力する。初段フリップフロップ１１ａの入力データ端子Ｄには、後段フリップフロップ１１ａｘの反転出力データ端子ＱＸが接続されている。そして、分周回路ｄｉｖａは、２つのフリップフロップの出力データ端子Ｑと反転出力データ端子ＱＸとから、位相が異なる４つの出力クロックdiva_q、diva_qx、divax_q、divax_qxを出力する。分周回路ｄｉｖｂも分周回路ｄｉｖａと実質的に同じであり、基準クロックｃｌｋｂによって各フリップフロップ１１ｂ、１１ｂｘが入力データ端子Ｄの信号をラッチし、出力データ端子Ｑ，ＱＸにその信号を出力する。
【００２２】
つまり、多相クロック生成回路は、基準クロックｃｌｋａを２分周して位相が異なる出力クロックdiva_q、diva_qx、divax_q、divax_qxを生成する分周回路ｄｉｖａと、基準クロックｃｌｋａとは位相がずれている基準クロックｃｌｋｂを２分周して位相が異なる出力クロックdivb_q、divb_qx、divbx_q、divbx_qxを生成する分周回路ｄｉｖｂとを有する。そして、両分周回路のノードdivax_qx、divbx_qxを基準クロックｃｌｋａのＨレベルに応答して短絡するスイッチＳＷａｂとを有する。
【００２３】
図２（Ｂ）の具体的回路は、スイッチＳＷａｂがＣＭＯＳトランスファーゲートよりなり、そのＣＭＯＳトランスファーゲートが、基準クロックｃｌｋａとその反転基準クロックｃｌｋａｘとにより導通制御される。それ以外の構成は、図２（Ａ）の回路と同じである。
【００２４】
図３は、図２の多相クロック生成回路のタイミングチャート図である。図３中、期間ｔ１０は初期動作状態であり、期間ｔ１１〜ｔ１３は通常動作状態である。まず、通常動作状態における動作を説明する。
【００２５】
基準クロックｃｌｋａ，ｃｌｋｂは、図示されるとおり、位相が９０°異なる同じ周波数のクロックである。これらの基準クロックは、図示しない基準クロック生成回路により単一の基準クロックから生成される。このように単一の基準クロックから位相が９０°異なるクロックを生成する回路は、一般的に当業者に知られており、ここでの説明を省略する。
【００２６】
分周回路ｄｉｖａは、基準クロックｃｌｋａを２分周して、位相が異なる出力クロックするdiva_q、diva_qx、divax_q、divax_qxを生成する。図示されるように、期間ｔ１１で、クロックｃｌｋａのＨレベルに応答して出力クロックdiva_qがＨレベルになり、その反転出力クロックdiva_qxがＬレベルになる。期間ｔ１２で、クロックｃｌｋａのＬレベルに応答して、出力divax_qがＨレベルになり、その反転出力クロックdivax_qxがＬレベルになる。そして、期間ｔ１３，ｔ１４で、上記と反転した動作が行われる。その結果、出力クロックdiva_q、diva_qx、divax_q、divax_qxは、それぞれ基準クロックｃｌｋａを２分周した２倍周期のクロックであり、基準クロックｃｌｋａの１８０°の位相だけ異なる位相をそれぞれ有する。
【００２７】
一方、分周回路ｄｉｖｂも分周回路ｄｉｖａと同様の動作であり、基準クロックｃｌｋｂを２分周して、位相が基準クロックｃｌｋｂの１８０°の位相ずれており、基準クロックの２倍の周期を有する出力クロックdivb_q、divb_qx、divbx_q、divbx_qxを生成する。これらの出力クロックは、分周回路ｄｉｖａの出力クロックとは、基準クロックの９０°位相だけ互いにずれている。したがって、基準クロックの９０°の位相だけずれた８個の出力クロックが生成されることになる。
【００２８】
２つの分周回路ｄｉｖａ，ｄｉｖｂは、互いに異なる基準クロックｃｌｋａ，ｃｌｋｂを分周するものであり、それぞれの動作は独立している。したがって、両分周回路の動作を整合させないと、各分周回路のフリップフロップの初期状態（特にラッチ回路の初期状態）のばらつきによって、それぞれの出力クロックを整合させることができない。その結果、８つの出力クロックが所望の順番で位相ずれしたものにならなくなる。そこで、スイッチＳＷａｂが設けられ、両分周回路の動作の整合を確保している。つまり、スイッチＳＷａｂは、基準クロックｃｌｋａのＨレベルの期間ｔ１１，ｔ１３，ｔ１５に導通して、出力ノードdivax_qx、divbx_qxを短絡する。この短絡スイッチＳＷａｂの短絡動作により、両分周回路diva,divbの動作の整合をとることができる。すなわち、期間ｔ１１，ｔ１３，ｔ１５では、２つの出力ノードdivax_qx、divbx_qxがスイッチにより短絡されるので、これらの出力ノードのレベルは一致するように両分周回路が動作する。図中、丸印で示したとおり、これらの出力ノードdivax_qx、divbx_qxは、期間ｔ１１，ｔ１３，ｔ１５にて、それぞれＨレベル、Ｌレベル、Ｈレベルと一致したレベルになっている。そして、上記期間以外では、スイッチが非導通状態になり、両分周回路の動作の独立性を維持する。
【００２９】
このような短絡スイッチＳＷａｂを設けたことにより、多相クロック生成回路の初期動作状態において、スイッチＳＷａｂで短絡されたノードdivax_qx、divbx_qxが同じレベルになるように制御される。期間ｔ１０は、初期動作状態であり、基準クロックｃｌｋａの立ち上がりエッジに応答して、出力ノードdivax_qxがＨレベル、出力ノードdivbx_qxがＬレベルの状態になると仮定する。このように、それぞれの分周回路の初期状態が異なることに起因して、出力ノードdivax_qx、divbx_qxが異なるレベルになったとしても、基準クロックｃｌｋａがＨレベルになる期間ｔ１０で、両出力ノードがスイッチＳＷａｂにより短絡され、図中丸印で示したとおり、分周回路ｄｉｖｂ側の出力ノードdivbx_qxがＬレベルから強制的にＨレベルに駆動される。つまり、この動作は、フリップフロップ１１ｂｘの反転出力ＱＸのＬ側駆動能力よりもフリップフロップ１１ａｘの反転出力ＱＸのＨ側駆動能力が強いことなどによるものであり、いずれかのレベルに収斂することが理解される。
【００３０】
このような短絡動作により、分周回路ｄｉｖｂでは、フリップフロップ１１ｂが、基準クロックｃｌｋｂの立ち上がりエッジに応答して、短絡された出力ノードdivbx_qxのレベルをラッチし、出力ノードdivb_q,divb_qxに出力する。図３中では、短絡された出力ノードdivbx_qxが充分Ｈレベルになっていない可能性があることから、出力ノードdivb_q,divb_qxのレベルはＬ，ＨまたはＨ，Ｌ（破線）になっている。そして、その後の基準クロックｃｌｋｂの立ち下がりエッジに応答して、フリップフロップ回路１１ｂｘが出力ノードdivb_qのレベルをラッチし、出力ノードdivbx_q,divbx_qxに出力する。また、その後の基準クロックｃｌｋａの立ち上がりエッジに応答して、短絡スイッチが導通し、出力ノードdivax_qx,divbx_qxを再度短絡する。この時も、出力ノードdivbx_qxが出力ノードdivax_qxのレベルに近づく。この短絡された出力ノードdivbx_qxのレベルが少なくともフリップフロップ１１ｂの入力ゲート閾値より高くなると、フリップフロップ１１ｂは、分周回路ｄｉｖａの出力ノードdivax_qxと同じレベルを取り込むことができる。その結果、分周回路ｄｉｖｂの動作は、分周回路ｄｉｖａの動作から９０°位相が遅れた動作に整合される。この初期動作状態では、複数回の期間ｔ１０を経ることにより、分周回路ｄｉｖａの分周動作と分周回路ｄｉｖｂの分周動作とが、基準クロックｃｌｋａ，ｃｌｋｂの位相差９０°だけずれた動作で安定することになる。
【００３１】
そして、期間ｔ１１〜ｔ１５の定常動作状態では、２つの分周回路がそれぞれの基準クロックを２分周する動作を行い、それらの分周動作が９０°の位相ずれの関係で整合されている。その結果、８個の出力クロックは、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差で生成される。従来例の図１のタイミングチャートと比較するとわかるように、従来例では、基準クロックｃｌｋの４周期の期間ｔ１内に８個の位相がずれた出力クロックが生成されていたのに対して、本実施の形態では、基準クロックｃｌｋａ，ｃｌｋｂの２周期の期間ｔ１１〜ｔ１４内に８個の位相がずれた出力クロックが生成されている。つまり、より低速の基準クロックにより同じ８個の出力クロックを生成することができる。そして、従来例も本実施の形態も４個のフリップフロップで構成されている。
【００３２】
本実施の形態の多相クロック発生回路は、２つの分周回路に限定されるものではない。４つの分周回路あるいは８つの分周回路で構成されてもよい。また、各分周回路は、２個のフリップフロップからなる分周回路に限定されるものではなく、４個のフリップフロップあるいは８個のフリップフロップからなる分周回路でもよい。いずれの構成であっても、同じ個数のフリップフロップをリング状に接続した分周回路よりも、低速の基準クロックを使用することができ、各フリップフロップは高速動作を要求されない。
【００３３】
図４は、本実施の形態における多相クロック発生回路の概略構成図である。１つの基準クロックｒｅｆ−ｃｌｋから基準クロック生成回路２２が、図示されるように４５°の位相ずれした４つの基準クロックｃｌｋａ〜ｃｌｋｄを生成し、それぞれの基準クロックが、対応する４つの分周回路ＤＩＶａ〜ＤＩＶｄで分周される。分周回路の構成は図２と同じである。そして、初段の分周回路ＤＩＶａと次段の分周回路ＤＩＶｂの出力ノードが、スイッチＳＷａｂにより間欠的に短絡される。このスイッチＳＷａｂは、例えば基準クロックｃｌｋａにより制御されるが、基準クロックｃｌｋｂにより制御されても良い。また、スイッチＳＷａｂが複数個設けられて、両基準クロックによりそれぞれ制御されても良い。
【００３４】
同様に、分周回路ＤＩＶｂと分周回路ＤＩＶｃとの間にはスイッチＳＷｂｃが、分周回路ＤＩＶｃと分周回路ＤＩＶｄとの間にはスイッチＳＷｃｄが、それぞれ設けられ、クロックｃｌｋｂ、ｃｌｋｃにより制御される。これらのスイッチは、通常動作状態で整合させたいノード間のレベルを一致させることができれば良いので、短絡対象のノードを同じレベルにさせたいタイミングに応じて、クロックｃｌｋｃまたはｃｌｋｄのいずれにより制御されてもよい。
【００３５】
このように、４つの分周回路がそれぞれ対応する基準クロックを分周して、分周された出力クロックを生成する。そして、分周回路の所定のノードが、スイッチにより間欠的に短絡されるので、４つの分周回路の分周動作は、４つの基準クロックｃｌｋａ〜ｃｌｋｄの４５°の位相ずれた状態で整合する。その結果、位相が４５°ずつずれた１６個の出力クロックが生成される。
【００３６】
図５は、本実施の形態における分周回路のフリップフロップの具体的回路図である。分周回路ｄｉｖａ，ｄｉｖｂを構成するフリップフロップは、例えば、図５（Ａ）（Ｂ）に示したＤ型フリップフロップ回路である。図５（Ａ）の回路では、クロックＣＬＫの立ち下がりで導通する入力ゲート３０と、入力データＤをクロックＣＬＫの立ち上がりでラッチする前段ラッチ回路３２と、クロックＣＬＫの立ち上がりで導通するトランスファーゲート３４と、クロックＣＬＫの立ち下がりでラッチする後段ラッチ回路３６とからなる。つまり、クロックＣＬＫがＬレベルの時に、入力データＤが前段ラッチ回路３２によりラッチ可能な状態になっており、クロックＣＬＫの立ち上がりに応答して、その入力データＤを前段ラッチ回路３２がラッチするとともに、トランスファーゲート３４と後段ラッチ回路のインバータを介して、出力データＱＸからラッチした信号が出力される。そして、クロックＣＬＫの立ち下がりに応答して、出力データＱＸが後段ラッチ回路３６によりラッチされ、その出力データの状態がクロックＣＬＫがＬレベルの間、維持される。要すれば、クロックＣＬＫがＨレベルになると入力データＤを取り込んで出力データＱＸに出力し、クロックＣＬＫがＬレベルになるとその出力データの状態を維持するのである。クロックＣＬＫがＨレベルになると入力データＤの影響が遮断されるので、安定したラッチ動作と出力データの維持を行うことができる。
【００３７】
図５（Ｂ）も、図５（Ａ）と同じ動作を行うＤ型フリップフロップ回路である。同様に、入力ゲート４０，４０Ｘと、前段ラッチ回路４２と、トランスファーゲート４４，４４Ｘと、後段ラッチ回路４６とで構成される。但し、図５（Ａ）と異なり、互いに逆相の相補入力データＤ，ＤＸと、相補出力データＱ，ＱＸとを有する。
【００３８】
図５（Ｃ）は、Ｄ型ラッチ回路である。このラッチ回路は、クロックＣＬＫがＨレベルの時に導通する入力ゲートと、クロックＣＬＫがＬレベルの間ラッチ動作を行うラッチ回路５２とを有する。この回路も、クロックＣＬＫの立ち上がりに応答して、入力データＤ，ＤＸが取り込まれ、出力データＱ，ＱＸに出力される。そして、クロックＣＬＫがＬレベルの間、その状態がラッチ回路５２によりラッチされる。したがって、ラッチ回路５２は、上記のフリップフロップの後段ラッチ回路と同じ機能を有する。
【００３９】
図２に示した本実施の形態における多相クロック生成回路の分周回路は、図５（Ａ）（Ｂ）に示したフリップフロップ回路をリング状に接続して構成することもでき、或いは、図５（Ｃ）に示したＤ型ラッチ回路をリング状に接続して構成することもできる。いずれにしても、クロックの立ち上がりに応答して取り込み、クロックがＬレベルの間その出力状態をラッチするラッチ機能があればよい。
【００４０】
図６は、第２の実施の形態における多相クロック生成回路の回路図である。図６の多相クロック生成回路では、分周回路ｄｉｖａの４つの出力クロックノードと、分周回路ｄｉｖｂの４つの出力クロックノードとを全てスイッチＳＷ１〜ＳＷ４を介して短絡する構成にし、それらのスイッチを基準クロックｃｌｋａとその反転クロックｃｌｋａｘとでそれぞれ制御するようにしている。つまり、図２の例では、１対の出力ノードdivax_qxとdivbx_qxだけをスイッチＳＷａｂで短絡制御している。これでは、短絡制御される１対の出力ノードには、そのスイッチの負荷容量が追加され、他の出力ノードよりも出力容量が大きくなり、バランスが悪くなる。それに対して、第２の実施の形態の回路では、すべての出力ノードに対して、短絡用スイッチを設けているので、全ての出力ノードの容量を等しくすることができ、回路バランスが良くなり、高速動作に寄与することができる。
【００４１】
図７は、第２の実施の形態における多相クロック生成回路の動作タイミングチャート図である。この動作タイミングは、図３と実質的に同じである。但し、図７には、通常動作状態における各出力ノードのレベルの関係から、短絡用スイッチが設けられる出力ノードの組合せと、その短絡タイミングを制御する基準クロックの関係が示されている。
【００４２】
図７の動作タイミングチャートによれば、クロックｃｌｋａがＨレベルになる期間ｔ２１，ｔ２３では、出力ノードdivax_q、divbx_qと、出力ノードdivax_qx、divbx_qxとが同じレベルに制御されることが期待されているので、これらの出力ノードの組が、スイッチＳＷ１，ＳＷ２により短絡制御される。一方、クロックｃｌｋａがＬレベルになる期間ｔ２２，ｔ２４では、出力ノードdiva_q、divb_qと、出力ノードdiva_qx、divb_qxとが同じレベルに制御されることが期待されているので、これらの出力ノードの組が、スイッチＳＷ３，ＳＷ４により短絡制御される。したがって、スイッチＳＷ１，ＳＷ２は基準クロックｃｌｋａがＨレベルの時導通し、スイッチＳＷ３，ＳＷ４は基準クロックｃｌｋａがＬレベルの時導通する。
【００４３】
図７の多相クロック生成回路では、分周回路を構成する全てのフリップフロップ１１ａ、１１ａｘ、１１ｂ、１１ｂｘの出力Ｑ，ＱＸのうち、同じタイミングで同じレベルになることが期待される全ての出力対が、それぞれスイッチで短絡される。したがって、全ての出力Ｑ，ＱＸに同じ負荷容量が形成され、容量バランスが良くなり、回路の誤動作が減り、高速動作可能になる。第２の実施の形態においても、フリップフロップ回路として、図５に示したＤ型フリップフロップ回路を採用することができ、更に、図５に示したＤ型ラッチ回路を採用することもできる。
【００４４】
図８は、第３の実施の形態における多相クロック生成回路の回路図である。また、図９は、第３の実施の形態における多相クロック生成回路の動作タイミングチャート図である。この多相クロック生成回路では、基準クロックｃｌｋａにより制御されるスイッチ群ＳＷａｂ−１に加えて、基準クロックｃｌｋｂにより制御されるスイッチ群ＳＷａｂ−２を設けている。このようにすることで、２つの基準クロックｃｌｋａ，ｃｌｋｂに対する負荷容量を等しくすることができ、２つの基準クロックのバランスを良くすることができる。そして、第２の実施の形態に比較して、スイッチ群を２倍にすることで、各スイッチトランジスタのサイズを１／２にすることができ、各フリップフロップの出力負荷容量は増大せず、第２の実施の形態と同じにできる。
【００４５】
図９の動作タイミングチャート図を参照して、スイッチ群ＳＷａｂ−１、ＳＷａｂ−２について説明する。まず、基準クロックｃｌｋａにより制御されるスイッチ群ＳＷａｂ−１の４つのスイッチＳＷ１〜ＳＷ４は、第２の実施の形態と同じである。つまり、図９に示すとおり、基準クロックｃｌｋａがＨレベルになる期間ｔ３１，ｔ３３では、そのタイミングで同じレベルになることが期待される出力ノード間をスイッチＳＷ１，ＳＷ２が短絡し、基準クロックｃｌｋａがＬレベルになる期間ｔ３２，ｔ３４では、そのタイミングで同じレベルになることが期待される出力ノード間をスイッチＳＷ３，ＳＷ４が短絡する。
【００４６】
同様に、基準クロックｃｌｋｂがＨレベルになる期間ｔ４２，ｔ４４では、スイッチＳＷ１１，ＳＷ１２が出力ノードdiva_q、divbx_qxと出力ノードdiva_qx、divbx_qとを短絡する。一方、基準クロックｃｌｋｂがＬレベルになる期間ｔ４３，ｔ４１では、スイッチＳＷ１３，ＳＷ１４が、出力ノードdivax_q、divb_qと出力ノードdivax_qx、divb_qxとを短絡する。
【００４７】
つまり、スイッチ群ＳＷａｂ−１は、基準クロックｃｌｋａに応答して、分周回路ｄｉｖａ，ｄｉｖｂの前段フリップフロップの出力の間と、後段フリップフロップの出力の間をそれぞれ短絡する。一方、スイッチ群ＳＷａｂ−２は、基準クロックｃｌｋｂに応答して、分周回路ｄｉｖａの前段フリップフロップ出力と分周回路ｄｉｖｂの後段フリップフロップ出力とを短絡し、分周回路ｄｉｖａの後段フリップフロップ出力と分周回路ｄｉｖｂの前段フリップフロップ出力とを短絡する。
【００４８】
第３の実施の形態においても、分周回路を構成するフリップフロップ回路は、図５のフリップフロップ回路またはラッチ回路により構成することができる。
【００４９】
図１０は、第４の実施の形態における多相クロック生成回路の回路図である。この回路は、第３の実施の形態と同じスイッチ群ＳＷａｂ−１，ＳＷａｂ−２を有し、分周回路ｄｉｖａ，ｄｉｖｂを構成するフリップフロップ回路に代えてＤ型ラッチ回路を使用している。つまり、図５（Ｃ）に示したラッチ回路である。したがって、この多相クロック生成回路の動作は、第３の実施の形態と同じである。
【００５０】
図１０では、基準クロックｃｌｋａを分周する分周回路ｄｉｖａを左側に示し、基準クロックｃｌｋｂを分周する分周回路ｄｉｖｂを右側に示している。しかも、分周回路ｄｉｖｂは、初段ラッチ回路１１ｂと次段ラッチ回路１１ｂｘとが左右逆に配置され、よって、その信号の流れは分周回路ｄｉｖａと逆の時計回りである。そして、スイッチ群ＳＷａｂ−１，ＳＷａｂ−２が、図８と同じように配置されている。そして、分周回路をＤ型ラッチ回路をリング状の接続して構成しているので、フリップフロップ回路を使用する場合に比較して、ラッチ回路の構成がシンプルになり、高速動作可能になる。但し、安定動作の点では、フリップフロップ回路には劣る。
【００５１】
図１１は、第４の実施の形態での動作を説明するタイミングチャート図である。図１１（Ａ）には、スイッチ群が設けられていない場合の動作タイミングチャートが示され、図１１（Ｂ）には、スイッチ群が設けられている場合の動作タイミングチャートが示されている。
【００５２】
図１１（Ａ）において、時間ｔ５１の基準クロックｃｌｋａ／ａｘに応答して、出力クロックdiva_q/qxが変化し、時間ｔ５２の基準クロックｃｌｋｂ／ｂｘに応答して、出力クロックdivb_q/qxが変化し、同様に時間ｔ５３、ｔ５４で、出力クロックdivax_q/qxと出力クロックdivbx_q/qxが変化する。但し、両分周回路の動作を整合させるためのスイッチ群が設けられていないので、それぞれの出力クロックのレベルはバラバラであり、２つの分周回路の出力は逆相になっている。そのため、基準クロックｃｌｋａを分周した４つの出力クロックと基準クロックｃｌｋｂを分周した４つの出力クロックとが、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差をもって発生してはいない。
【００５３】
一方、図１１（Ｂ）においては、時間ｔ５１〜ｔ５４において、対応する出力クロックdiva_q/qx、divb_q/qx、divax_q/qx、divbx_q/qxが全て同じ方向に変化している。これは、短絡スイッチ群ＳＷａｂを設けて、初期動作時に同じタイミングで同じレベルになることが期待されている出力ノードどうしを短絡して、両分周回路の動作を整合させているからである。そのため、期間ｔ６１，ｔ６２，ｔ６３，ｔ６４において、図中示した三角印と丸印どおしが同じレベルになり、８つの出力クロックが、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差をもって発生している。
【００５４】
以上のとおり、本実施の形態によれば、複数の分周回路を位相差を有する基準クロックでそれぞれ動作させると共に、それら複数の分周回路内の同じタイミングで同じレベルになることが期待されているノード間を間欠的に短絡するスイッチ群を設けて、複数の分周回路の動作を整合させている。よって、複数の分周回路の出力クロックを、基準クロックの位相差に対応させてずらすことができる。分周回路の分周比を少なくでき、基準クロックの周波数が低くても、位相差が狭い複数の出力クロックを生成することができる。また、分周回路を構成するラッチ回路またはフリップフロップ回路は、高速動作を必要としない。そして、スイッチ群を全ての出力ノードに設けることで、分周回路の出力負荷バランスを高め、高速動作を可能にする。よって、本実施の形態の多相クロック生成回路によれば、分周回路を構成するラッチ回路やフリップフロップ回路が低速動作で、ジッタが大きい場合でも、回路バランスが高められているので、誤動作の発生が抑制される。
以上の実施の形態をまとめると以下の付記の通りである。
【００５５】
（付記１）基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、
前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００５６】
（付記２）付記１において、
前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により制御されることを特徴とする多相クロック生成回路。
【００５７】
（付記３）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【００５８】
（付記４）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、奇数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記対応する基準クロックの反転基準クロックに応答して、偶数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、当該複数のラッチ回路の出力が、前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【００５９】
（付記５）付記３または４において、
前記ラッチ回路は、フリップフロップ回路またはラッチ回路であることを特徴とする多相クロック生成回路。
【００６０】
（付記６）付記１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６１】
（付記７）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の奇数段出力及び偶数段出力間を短絡する第１のスイッチと、前記第１の分周回路の奇数段出力と第２の分周回路の偶数段出力間と、前記第１の分周回路の偶数段出力と第２の分周回路の奇数段出力間とを短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６２】
（付記８）付記７において、
前記第１のスイッチは、前記第１の基準クロックに応答して短絡し、前記第２のスイッチは、前記第２の基準クロックに応答して短絡することを特徴とする多相クロック生成回路。
【００６３】
（付記９）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する多相クロック生成回路。
【００６４】
（付記１０）付記１において、
更に、互いに位相が異なる第３及び第４の基準クロックをそれぞれ分周して出力クロックを生成する第３及び第４の分周回路と、
前記第３及び第４の分周回路の所定のノード間を間欠的に短絡する第２のスイッチとを有し、
当該第２のスイッチは、定常動作状態で前記第３及び第４の分周回路の所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６５】
（付記１１）基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、
前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
前記スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６６】
（付記１２）付記１１において、
前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６７】
（付記１３）付記１１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６８】
（付記１４）付記１１において、
前記分周回路は、差動信号対によりリング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号対を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力対が前記出力クロックとして出力され、
前記スイッチは、前記第１の分周回路の出力対と第２の分周回路の出力対の第１の組合せの間を短絡する第１のスイッチと、前記第１の分周回路の出力対と第２の分周回路の第２の出力対の第２の組合せの間を短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【図面の簡単な説明】
【００６９】
【図１】従来の一般的な多相クロック生成回路の構成と動作を示す図である。
【図２】本実施の形態における多相クロック生成回路の原理図及び具体的回路図である。
【図３】図２の多相クロック生成回路のタイミングチャート図である。
【図４】本実施の形態における多相クロック発生回路の概略構成図である。
【図５】本実施の形態における分周回路のフリップフロップの具体的回路図である。
【図６】第２の実施の形態における多相クロック生成回路の回路図である。
【図７】第２の実施の形態における多相クロック生成回路の動作タイミングチャート図である。
【図８】第３の実施の形態における多相クロック生成回路の回路図である。
【図９】第３の実施の形態における多相クロック生成回路の動作タイミングチャート図である。
【図１０】第４の実施の形態における多相クロック生成回路の回路図である。
【図１１】第４の実施の形態での動作を説明するタイミングチャート図である。
【符号の説明】
【００７０】
diva、divb：分周回路、clka,clkb：基準クロック、ＳＷａｂ：短絡スイッチ
11a,11ax,11b,11bx：フリップフロップ回路、ラッチ回路
diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qx：出力クロック
【技術分野】
【０００１】
本発明は、多相クロック生成回路に関し、特に、位相が異なる複数のクロックを生成する多相クロック生成回路に関する。
【背景技術】
【０００２】
多相クロック生成回路は、基準クロックを分周して位相が異なる複数のクロックを生成する。位相が異なる複数のクロックは、例えば、高速シリアルデータの受信回路において、シリアルデータの各データを検出するタイミングクロックとして利用される。したがって、シリアルデータがより高速になると、それを検出するためのタイミングクロックの位相差も小さくする必要がある。一般に、多相クロック生成回路は、基準クロックを分周する回路で構成されるが、分周されたクロックの位相差を小さくするためには、基準クロックの周期を短く、つまり周波数を高くする必要がある。
【０００３】
図１は、従来の一般的な多相クロック生成回路の構成と動作を示す図である。この多相クロック生成回路では、４段のＤ型フリップフロップ（Ｄ−ＦＦ）１１〜１４が縦列に接続され、最終段のＤ−ＦＦ１４の反転出力div2x_qxが初段のＤ−ＦＦ１１の入力データ端子Ｄにフィーバック接続される。そして、初段と３段目のＤ−ＦＦ１１，１３にはクロックｃｌｋが、２段、４段目のＤ−ＦＦ１２，１４にはクロックｃｌｋの反転クロックがそれぞれ供給され、それらクロックの立ち上がりエッジに応答して、各Ｄ−ＦＦが入力データＤをラッチし、出力データ端子Ｑ，ＸＱにそのデータを出力する。したがって、この多相クロック生成回路は、基準クロックｃｌｋを４分周する分周回路である。
【０００４】
図中のタイミング波形によれば、基準クロックｃｌｋのエッジ１〜８に応答して、それぞれ立ち上がる出力クロックdiv1_q, div1x_q, div2_q, div2x_q, div1_qx, div1x_qx, div2_qx, div2x_qxが生成される。これらの８個の位相が異なる出力クロックは、基準クロックｃｌｋの４周期の期間ｔ１中に生成される。したがって、単純に出力クロックの位相差を狭くするためには、基準クロックｃｌｋの周波数を高くして周期を短くすることが要求される。
【０００５】
図１の多相クロック生成回路を、４段構成から８段構成にすると、それぞれの出力クロックは基準クロックを８分周したクロックとなり、１６個の位相が異なる出力クロックが、基準クロックｃｌｋの８周期の期間中に生成される。その場合は、基準クロックｃｌｋの周波数を２倍にすることで、図１と同じ期間ｔ１中に１６個の出力クロックを生成することができ、それら１６個の出力クロックの位相差は、図１の出力クロックの位相差の１／２になる。つまり、この場合も、出力クロックの位相差を狭くするためには、基準クロックｃｌｋの周波数を高くすることが必要になる。
【０００６】
このように、図１の分周回路による多相クロック生成回路は、位相差がより狭い多相クロックを生成するためには、より高速の基準クロックを使用する必要がある。そのため、高速の基準クロックを生成する必要があるとともに、Ｄ−ＦＦは、高速基準クロックに応答して動作することができるよう、高速動作仕様にする必要があり、コストアップを招く。
【０００７】
更に、多段接続のＤ−ＦＦに基準クロックを２分周した低速クロックを入力し、異なる位相の基準クロックでフリップフロップを制御することにより、基準クロックの高速化を回避することが提案されている。例えば、特許文献１に示されるとおりである。この回路では、基準クロックを２分周した低速クロックを初段のＤ−ＦＦのデータ入力に供給し、多段接続のＤ−ＦＦが異なる位相の基準クロックに応答して入力クロックを転送して、多相クロックを生成する。したがって、かならずしも高速クロックにより回路動作を制御する必要はない。しかし、この回路は、低速の入力クロックを順次後段のＤ−ＦＦに転送する構成であるため、各Ｄ−ＦＦは高速に動作可能であることが要求される。そのため、高速動作仕様が要求され、コストアップを招くことになる。
【特許文献１】特開２００１−３１８７３１号公報の例えば図１〜４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来例では、多相クロックの位相差を狭くするためには、より高速の基準クロックを供給する必要があり、また、より高速動作可能なフリップフロップを使用する必要がある。そのため、高速デバイス仕様が要求され、高コスト製造プロセスを必要とし、デバイスのコストアップを招く。
【０００９】
そこで、本発明の目的は、基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の第１の側面によれば、基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする。
【００１１】
上記の発明の第１の側面において、好ましい実施例によれば、前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により短絡制御される。
【００１２】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力される。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１３】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、奇数段目のラッチ回路が、入力信号を取り込んで後段のラッチ回路に出力し、前記対応する基準クロックの反転基準クロックに応答して、偶数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、当該複数のラッチ回路の出力が前記出力クロックとして出力される。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１４】
上記の発明の第１の側面において、好ましい実施例によれば、前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する。
【００１５】
上記の発明の第１の側面において、好ましい実施例によれば、前記第１、第２の分周回路は、それぞれリング状に接続された複数のラッチ回路を有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が、前記出力クロックとして出力され、前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する。上記ラッチ回路は、フリップフロップ回路であってもよい。
【００１６】
上記の目的を達成するために、本発明の第２の側面によれば、基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を短絡するスイッチとを有し、前記スイッチは、定常動作状態において、前記所定のノードが同じレベルに制御されるタイミングで当該所定のノード間を短絡することを特徴とする。
【００１７】
上記の発明の第２の側面において、好ましい実施例によれば、前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡する。
【００１８】
上記の発明の第２の側面において、好ましい実施例によれば、前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有する。
【発明の効果】
【００１９】
上記の発明の側面によれば、互いに位相が異なる基準クロックで、複数の分周回路をそれぞれ分周動作させて、位相がずれた複数の出力クロックを生成しているので、基準クロックを高速化しなくても位相差が狭い複数の出力クロックを生成することができる。また、分周回路は、複数に分割されているので、それぞれの分周比が小さくなり、高速分周動作を要求されることがない。したがって、低速動作仕様で、位相差を狭くした複数の出力クロックを生成することができ、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２１】
図２は、本実施の形態における多相クロック生成回路の原理図及び具体的回路図である。図２（Ａ）の原理図の多相クロック生成回路は、位相が異なる基準クロックｃｌｋａ，ｃｌｋｂをそれぞれ分周する２つの分周回路ｄｉｖａ、ｄｉｖｂと、それら分周回路の出力ノードdivax_qx、divbx_qxを基準クロックｃｌｋａのＨレベルに応答して短絡するスイッチＳＷａｂとを有する。分周回路ｄｉｖａは、Ｄ型フリップフロップ１１ａ，１１ａｘをリング状に接続し、そのフリップフロップ１１ａ，１１ａｘは、基準クロックｃｌｋａとその反転クロックがＨレベルになるときに、それぞれ入力データ端子Ｄの信号をラッチし、出力データ端子Ｑ，ＱＸに入力データＤの非反転信号と反転信号とを出力する。初段フリップフロップ１１ａの入力データ端子Ｄには、後段フリップフロップ１１ａｘの反転出力データ端子ＱＸが接続されている。そして、分周回路ｄｉｖａは、２つのフリップフロップの出力データ端子Ｑと反転出力データ端子ＱＸとから、位相が異なる４つの出力クロックdiva_q、diva_qx、divax_q、divax_qxを出力する。分周回路ｄｉｖｂも分周回路ｄｉｖａと実質的に同じであり、基準クロックｃｌｋｂによって各フリップフロップ１１ｂ、１１ｂｘが入力データ端子Ｄの信号をラッチし、出力データ端子Ｑ，ＱＸにその信号を出力する。
【００２２】
つまり、多相クロック生成回路は、基準クロックｃｌｋａを２分周して位相が異なる出力クロックdiva_q、diva_qx、divax_q、divax_qxを生成する分周回路ｄｉｖａと、基準クロックｃｌｋａとは位相がずれている基準クロックｃｌｋｂを２分周して位相が異なる出力クロックdivb_q、divb_qx、divbx_q、divbx_qxを生成する分周回路ｄｉｖｂとを有する。そして、両分周回路のノードdivax_qx、divbx_qxを基準クロックｃｌｋａのＨレベルに応答して短絡するスイッチＳＷａｂとを有する。
【００２３】
図２（Ｂ）の具体的回路は、スイッチＳＷａｂがＣＭＯＳトランスファーゲートよりなり、そのＣＭＯＳトランスファーゲートが、基準クロックｃｌｋａとその反転基準クロックｃｌｋａｘとにより導通制御される。それ以外の構成は、図２（Ａ）の回路と同じである。
【００２４】
図３は、図２の多相クロック生成回路のタイミングチャート図である。図３中、期間ｔ１０は初期動作状態であり、期間ｔ１１〜ｔ１３は通常動作状態である。まず、通常動作状態における動作を説明する。
【００２５】
基準クロックｃｌｋａ，ｃｌｋｂは、図示されるとおり、位相が９０°異なる同じ周波数のクロックである。これらの基準クロックは、図示しない基準クロック生成回路により単一の基準クロックから生成される。このように単一の基準クロックから位相が９０°異なるクロックを生成する回路は、一般的に当業者に知られており、ここでの説明を省略する。
【００２６】
分周回路ｄｉｖａは、基準クロックｃｌｋａを２分周して、位相が異なる出力クロックするdiva_q、diva_qx、divax_q、divax_qxを生成する。図示されるように、期間ｔ１１で、クロックｃｌｋａのＨレベルに応答して出力クロックdiva_qがＨレベルになり、その反転出力クロックdiva_qxがＬレベルになる。期間ｔ１２で、クロックｃｌｋａのＬレベルに応答して、出力divax_qがＨレベルになり、その反転出力クロックdivax_qxがＬレベルになる。そして、期間ｔ１３，ｔ１４で、上記と反転した動作が行われる。その結果、出力クロックdiva_q、diva_qx、divax_q、divax_qxは、それぞれ基準クロックｃｌｋａを２分周した２倍周期のクロックであり、基準クロックｃｌｋａの１８０°の位相だけ異なる位相をそれぞれ有する。
【００２７】
一方、分周回路ｄｉｖｂも分周回路ｄｉｖａと同様の動作であり、基準クロックｃｌｋｂを２分周して、位相が基準クロックｃｌｋｂの１８０°の位相ずれており、基準クロックの２倍の周期を有する出力クロックdivb_q、divb_qx、divbx_q、divbx_qxを生成する。これらの出力クロックは、分周回路ｄｉｖａの出力クロックとは、基準クロックの９０°位相だけ互いにずれている。したがって、基準クロックの９０°の位相だけずれた８個の出力クロックが生成されることになる。
【００２８】
２つの分周回路ｄｉｖａ，ｄｉｖｂは、互いに異なる基準クロックｃｌｋａ，ｃｌｋｂを分周するものであり、それぞれの動作は独立している。したがって、両分周回路の動作を整合させないと、各分周回路のフリップフロップの初期状態（特にラッチ回路の初期状態）のばらつきによって、それぞれの出力クロックを整合させることができない。その結果、８つの出力クロックが所望の順番で位相ずれしたものにならなくなる。そこで、スイッチＳＷａｂが設けられ、両分周回路の動作の整合を確保している。つまり、スイッチＳＷａｂは、基準クロックｃｌｋａのＨレベルの期間ｔ１１，ｔ１３，ｔ１５に導通して、出力ノードdivax_qx、divbx_qxを短絡する。この短絡スイッチＳＷａｂの短絡動作により、両分周回路diva,divbの動作の整合をとることができる。すなわち、期間ｔ１１，ｔ１３，ｔ１５では、２つの出力ノードdivax_qx、divbx_qxがスイッチにより短絡されるので、これらの出力ノードのレベルは一致するように両分周回路が動作する。図中、丸印で示したとおり、これらの出力ノードdivax_qx、divbx_qxは、期間ｔ１１，ｔ１３，ｔ１５にて、それぞれＨレベル、Ｌレベル、Ｈレベルと一致したレベルになっている。そして、上記期間以外では、スイッチが非導通状態になり、両分周回路の動作の独立性を維持する。
【００２９】
このような短絡スイッチＳＷａｂを設けたことにより、多相クロック生成回路の初期動作状態において、スイッチＳＷａｂで短絡されたノードdivax_qx、divbx_qxが同じレベルになるように制御される。期間ｔ１０は、初期動作状態であり、基準クロックｃｌｋａの立ち上がりエッジに応答して、出力ノードdivax_qxがＨレベル、出力ノードdivbx_qxがＬレベルの状態になると仮定する。このように、それぞれの分周回路の初期状態が異なることに起因して、出力ノードdivax_qx、divbx_qxが異なるレベルになったとしても、基準クロックｃｌｋａがＨレベルになる期間ｔ１０で、両出力ノードがスイッチＳＷａｂにより短絡され、図中丸印で示したとおり、分周回路ｄｉｖｂ側の出力ノードdivbx_qxがＬレベルから強制的にＨレベルに駆動される。つまり、この動作は、フリップフロップ１１ｂｘの反転出力ＱＸのＬ側駆動能力よりもフリップフロップ１１ａｘの反転出力ＱＸのＨ側駆動能力が強いことなどによるものであり、いずれかのレベルに収斂することが理解される。
【００３０】
このような短絡動作により、分周回路ｄｉｖｂでは、フリップフロップ１１ｂが、基準クロックｃｌｋｂの立ち上がりエッジに応答して、短絡された出力ノードdivbx_qxのレベルをラッチし、出力ノードdivb_q,divb_qxに出力する。図３中では、短絡された出力ノードdivbx_qxが充分Ｈレベルになっていない可能性があることから、出力ノードdivb_q,divb_qxのレベルはＬ，ＨまたはＨ，Ｌ（破線）になっている。そして、その後の基準クロックｃｌｋｂの立ち下がりエッジに応答して、フリップフロップ回路１１ｂｘが出力ノードdivb_qのレベルをラッチし、出力ノードdivbx_q,divbx_qxに出力する。また、その後の基準クロックｃｌｋａの立ち上がりエッジに応答して、短絡スイッチが導通し、出力ノードdivax_qx,divbx_qxを再度短絡する。この時も、出力ノードdivbx_qxが出力ノードdivax_qxのレベルに近づく。この短絡された出力ノードdivbx_qxのレベルが少なくともフリップフロップ１１ｂの入力ゲート閾値より高くなると、フリップフロップ１１ｂは、分周回路ｄｉｖａの出力ノードdivax_qxと同じレベルを取り込むことができる。その結果、分周回路ｄｉｖｂの動作は、分周回路ｄｉｖａの動作から９０°位相が遅れた動作に整合される。この初期動作状態では、複数回の期間ｔ１０を経ることにより、分周回路ｄｉｖａの分周動作と分周回路ｄｉｖｂの分周動作とが、基準クロックｃｌｋａ，ｃｌｋｂの位相差９０°だけずれた動作で安定することになる。
【００３１】
そして、期間ｔ１１〜ｔ１５の定常動作状態では、２つの分周回路がそれぞれの基準クロックを２分周する動作を行い、それらの分周動作が９０°の位相ずれの関係で整合されている。その結果、８個の出力クロックは、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差で生成される。従来例の図１のタイミングチャートと比較するとわかるように、従来例では、基準クロックｃｌｋの４周期の期間ｔ１内に８個の位相がずれた出力クロックが生成されていたのに対して、本実施の形態では、基準クロックｃｌｋａ，ｃｌｋｂの２周期の期間ｔ１１〜ｔ１４内に８個の位相がずれた出力クロックが生成されている。つまり、より低速の基準クロックにより同じ８個の出力クロックを生成することができる。そして、従来例も本実施の形態も４個のフリップフロップで構成されている。
【００３２】
本実施の形態の多相クロック発生回路は、２つの分周回路に限定されるものではない。４つの分周回路あるいは８つの分周回路で構成されてもよい。また、各分周回路は、２個のフリップフロップからなる分周回路に限定されるものではなく、４個のフリップフロップあるいは８個のフリップフロップからなる分周回路でもよい。いずれの構成であっても、同じ個数のフリップフロップをリング状に接続した分周回路よりも、低速の基準クロックを使用することができ、各フリップフロップは高速動作を要求されない。
【００３３】
図４は、本実施の形態における多相クロック発生回路の概略構成図である。１つの基準クロックｒｅｆ−ｃｌｋから基準クロック生成回路２２が、図示されるように４５°の位相ずれした４つの基準クロックｃｌｋａ〜ｃｌｋｄを生成し、それぞれの基準クロックが、対応する４つの分周回路ＤＩＶａ〜ＤＩＶｄで分周される。分周回路の構成は図２と同じである。そして、初段の分周回路ＤＩＶａと次段の分周回路ＤＩＶｂの出力ノードが、スイッチＳＷａｂにより間欠的に短絡される。このスイッチＳＷａｂは、例えば基準クロックｃｌｋａにより制御されるが、基準クロックｃｌｋｂにより制御されても良い。また、スイッチＳＷａｂが複数個設けられて、両基準クロックによりそれぞれ制御されても良い。
【００３４】
同様に、分周回路ＤＩＶｂと分周回路ＤＩＶｃとの間にはスイッチＳＷｂｃが、分周回路ＤＩＶｃと分周回路ＤＩＶｄとの間にはスイッチＳＷｃｄが、それぞれ設けられ、クロックｃｌｋｂ、ｃｌｋｃにより制御される。これらのスイッチは、通常動作状態で整合させたいノード間のレベルを一致させることができれば良いので、短絡対象のノードを同じレベルにさせたいタイミングに応じて、クロックｃｌｋｃまたはｃｌｋｄのいずれにより制御されてもよい。
【００３５】
このように、４つの分周回路がそれぞれ対応する基準クロックを分周して、分周された出力クロックを生成する。そして、分周回路の所定のノードが、スイッチにより間欠的に短絡されるので、４つの分周回路の分周動作は、４つの基準クロックｃｌｋａ〜ｃｌｋｄの４５°の位相ずれた状態で整合する。その結果、位相が４５°ずつずれた１６個の出力クロックが生成される。
【００３６】
図５は、本実施の形態における分周回路のフリップフロップの具体的回路図である。分周回路ｄｉｖａ，ｄｉｖｂを構成するフリップフロップは、例えば、図５（Ａ）（Ｂ）に示したＤ型フリップフロップ回路である。図５（Ａ）の回路では、クロックＣＬＫの立ち下がりで導通する入力ゲート３０と、入力データＤをクロックＣＬＫの立ち上がりでラッチする前段ラッチ回路３２と、クロックＣＬＫの立ち上がりで導通するトランスファーゲート３４と、クロックＣＬＫの立ち下がりでラッチする後段ラッチ回路３６とからなる。つまり、クロックＣＬＫがＬレベルの時に、入力データＤが前段ラッチ回路３２によりラッチ可能な状態になっており、クロックＣＬＫの立ち上がりに応答して、その入力データＤを前段ラッチ回路３２がラッチするとともに、トランスファーゲート３４と後段ラッチ回路のインバータを介して、出力データＱＸからラッチした信号が出力される。そして、クロックＣＬＫの立ち下がりに応答して、出力データＱＸが後段ラッチ回路３６によりラッチされ、その出力データの状態がクロックＣＬＫがＬレベルの間、維持される。要すれば、クロックＣＬＫがＨレベルになると入力データＤを取り込んで出力データＱＸに出力し、クロックＣＬＫがＬレベルになるとその出力データの状態を維持するのである。クロックＣＬＫがＨレベルになると入力データＤの影響が遮断されるので、安定したラッチ動作と出力データの維持を行うことができる。
【００３７】
図５（Ｂ）も、図５（Ａ）と同じ動作を行うＤ型フリップフロップ回路である。同様に、入力ゲート４０，４０Ｘと、前段ラッチ回路４２と、トランスファーゲート４４，４４Ｘと、後段ラッチ回路４６とで構成される。但し、図５（Ａ）と異なり、互いに逆相の相補入力データＤ，ＤＸと、相補出力データＱ，ＱＸとを有する。
【００３８】
図５（Ｃ）は、Ｄ型ラッチ回路である。このラッチ回路は、クロックＣＬＫがＨレベルの時に導通する入力ゲートと、クロックＣＬＫがＬレベルの間ラッチ動作を行うラッチ回路５２とを有する。この回路も、クロックＣＬＫの立ち上がりに応答して、入力データＤ，ＤＸが取り込まれ、出力データＱ，ＱＸに出力される。そして、クロックＣＬＫがＬレベルの間、その状態がラッチ回路５２によりラッチされる。したがって、ラッチ回路５２は、上記のフリップフロップの後段ラッチ回路と同じ機能を有する。
【００３９】
図２に示した本実施の形態における多相クロック生成回路の分周回路は、図５（Ａ）（Ｂ）に示したフリップフロップ回路をリング状に接続して構成することもでき、或いは、図５（Ｃ）に示したＤ型ラッチ回路をリング状に接続して構成することもできる。いずれにしても、クロックの立ち上がりに応答して取り込み、クロックがＬレベルの間その出力状態をラッチするラッチ機能があればよい。
【００４０】
図６は、第２の実施の形態における多相クロック生成回路の回路図である。図６の多相クロック生成回路では、分周回路ｄｉｖａの４つの出力クロックノードと、分周回路ｄｉｖｂの４つの出力クロックノードとを全てスイッチＳＷ１〜ＳＷ４を介して短絡する構成にし、それらのスイッチを基準クロックｃｌｋａとその反転クロックｃｌｋａｘとでそれぞれ制御するようにしている。つまり、図２の例では、１対の出力ノードdivax_qxとdivbx_qxだけをスイッチＳＷａｂで短絡制御している。これでは、短絡制御される１対の出力ノードには、そのスイッチの負荷容量が追加され、他の出力ノードよりも出力容量が大きくなり、バランスが悪くなる。それに対して、第２の実施の形態の回路では、すべての出力ノードに対して、短絡用スイッチを設けているので、全ての出力ノードの容量を等しくすることができ、回路バランスが良くなり、高速動作に寄与することができる。
【００４１】
図７は、第２の実施の形態における多相クロック生成回路の動作タイミングチャート図である。この動作タイミングは、図３と実質的に同じである。但し、図７には、通常動作状態における各出力ノードのレベルの関係から、短絡用スイッチが設けられる出力ノードの組合せと、その短絡タイミングを制御する基準クロックの関係が示されている。
【００４２】
図７の動作タイミングチャートによれば、クロックｃｌｋａがＨレベルになる期間ｔ２１，ｔ２３では、出力ノードdivax_q、divbx_qと、出力ノードdivax_qx、divbx_qxとが同じレベルに制御されることが期待されているので、これらの出力ノードの組が、スイッチＳＷ１，ＳＷ２により短絡制御される。一方、クロックｃｌｋａがＬレベルになる期間ｔ２２，ｔ２４では、出力ノードdiva_q、divb_qと、出力ノードdiva_qx、divb_qxとが同じレベルに制御されることが期待されているので、これらの出力ノードの組が、スイッチＳＷ３，ＳＷ４により短絡制御される。したがって、スイッチＳＷ１，ＳＷ２は基準クロックｃｌｋａがＨレベルの時導通し、スイッチＳＷ３，ＳＷ４は基準クロックｃｌｋａがＬレベルの時導通する。
【００４３】
図７の多相クロック生成回路では、分周回路を構成する全てのフリップフロップ１１ａ、１１ａｘ、１１ｂ、１１ｂｘの出力Ｑ，ＱＸのうち、同じタイミングで同じレベルになることが期待される全ての出力対が、それぞれスイッチで短絡される。したがって、全ての出力Ｑ，ＱＸに同じ負荷容量が形成され、容量バランスが良くなり、回路の誤動作が減り、高速動作可能になる。第２の実施の形態においても、フリップフロップ回路として、図５に示したＤ型フリップフロップ回路を採用することができ、更に、図５に示したＤ型ラッチ回路を採用することもできる。
【００４４】
図８は、第３の実施の形態における多相クロック生成回路の回路図である。また、図９は、第３の実施の形態における多相クロック生成回路の動作タイミングチャート図である。この多相クロック生成回路では、基準クロックｃｌｋａにより制御されるスイッチ群ＳＷａｂ−１に加えて、基準クロックｃｌｋｂにより制御されるスイッチ群ＳＷａｂ−２を設けている。このようにすることで、２つの基準クロックｃｌｋａ，ｃｌｋｂに対する負荷容量を等しくすることができ、２つの基準クロックのバランスを良くすることができる。そして、第２の実施の形態に比較して、スイッチ群を２倍にすることで、各スイッチトランジスタのサイズを１／２にすることができ、各フリップフロップの出力負荷容量は増大せず、第２の実施の形態と同じにできる。
【００４５】
図９の動作タイミングチャート図を参照して、スイッチ群ＳＷａｂ−１、ＳＷａｂ−２について説明する。まず、基準クロックｃｌｋａにより制御されるスイッチ群ＳＷａｂ−１の４つのスイッチＳＷ１〜ＳＷ４は、第２の実施の形態と同じである。つまり、図９に示すとおり、基準クロックｃｌｋａがＨレベルになる期間ｔ３１，ｔ３３では、そのタイミングで同じレベルになることが期待される出力ノード間をスイッチＳＷ１，ＳＷ２が短絡し、基準クロックｃｌｋａがＬレベルになる期間ｔ３２，ｔ３４では、そのタイミングで同じレベルになることが期待される出力ノード間をスイッチＳＷ３，ＳＷ４が短絡する。
【００４６】
同様に、基準クロックｃｌｋｂがＨレベルになる期間ｔ４２，ｔ４４では、スイッチＳＷ１１，ＳＷ１２が出力ノードdiva_q、divbx_qxと出力ノードdiva_qx、divbx_qとを短絡する。一方、基準クロックｃｌｋｂがＬレベルになる期間ｔ４３，ｔ４１では、スイッチＳＷ１３，ＳＷ１４が、出力ノードdivax_q、divb_qと出力ノードdivax_qx、divb_qxとを短絡する。
【００４７】
つまり、スイッチ群ＳＷａｂ−１は、基準クロックｃｌｋａに応答して、分周回路ｄｉｖａ，ｄｉｖｂの前段フリップフロップの出力の間と、後段フリップフロップの出力の間をそれぞれ短絡する。一方、スイッチ群ＳＷａｂ−２は、基準クロックｃｌｋｂに応答して、分周回路ｄｉｖａの前段フリップフロップ出力と分周回路ｄｉｖｂの後段フリップフロップ出力とを短絡し、分周回路ｄｉｖａの後段フリップフロップ出力と分周回路ｄｉｖｂの前段フリップフロップ出力とを短絡する。
【００４８】
第３の実施の形態においても、分周回路を構成するフリップフロップ回路は、図５のフリップフロップ回路またはラッチ回路により構成することができる。
【００４９】
図１０は、第４の実施の形態における多相クロック生成回路の回路図である。この回路は、第３の実施の形態と同じスイッチ群ＳＷａｂ−１，ＳＷａｂ−２を有し、分周回路ｄｉｖａ，ｄｉｖｂを構成するフリップフロップ回路に代えてＤ型ラッチ回路を使用している。つまり、図５（Ｃ）に示したラッチ回路である。したがって、この多相クロック生成回路の動作は、第３の実施の形態と同じである。
【００５０】
図１０では、基準クロックｃｌｋａを分周する分周回路ｄｉｖａを左側に示し、基準クロックｃｌｋｂを分周する分周回路ｄｉｖｂを右側に示している。しかも、分周回路ｄｉｖｂは、初段ラッチ回路１１ｂと次段ラッチ回路１１ｂｘとが左右逆に配置され、よって、その信号の流れは分周回路ｄｉｖａと逆の時計回りである。そして、スイッチ群ＳＷａｂ−１，ＳＷａｂ−２が、図８と同じように配置されている。そして、分周回路をＤ型ラッチ回路をリング状の接続して構成しているので、フリップフロップ回路を使用する場合に比較して、ラッチ回路の構成がシンプルになり、高速動作可能になる。但し、安定動作の点では、フリップフロップ回路には劣る。
【００５１】
図１１は、第４の実施の形態での動作を説明するタイミングチャート図である。図１１（Ａ）には、スイッチ群が設けられていない場合の動作タイミングチャートが示され、図１１（Ｂ）には、スイッチ群が設けられている場合の動作タイミングチャートが示されている。
【００５２】
図１１（Ａ）において、時間ｔ５１の基準クロックｃｌｋａ／ａｘに応答して、出力クロックdiva_q/qxが変化し、時間ｔ５２の基準クロックｃｌｋｂ／ｂｘに応答して、出力クロックdivb_q/qxが変化し、同様に時間ｔ５３、ｔ５４で、出力クロックdivax_q/qxと出力クロックdivbx_q/qxが変化する。但し、両分周回路の動作を整合させるためのスイッチ群が設けられていないので、それぞれの出力クロックのレベルはバラバラであり、２つの分周回路の出力は逆相になっている。そのため、基準クロックｃｌｋａを分周した４つの出力クロックと基準クロックｃｌｋｂを分周した４つの出力クロックとが、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差をもって発生してはいない。
【００５３】
一方、図１１（Ｂ）においては、時間ｔ５１〜ｔ５４において、対応する出力クロックdiva_q/qx、divb_q/qx、divax_q/qx、divbx_q/qxが全て同じ方向に変化している。これは、短絡スイッチ群ＳＷａｂを設けて、初期動作時に同じタイミングで同じレベルになることが期待されている出力ノードどうしを短絡して、両分周回路の動作を整合させているからである。そのため、期間ｔ６１，ｔ６２，ｔ６３，ｔ６４において、図中示した三角印と丸印どおしが同じレベルになり、８つの出力クロックが、diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qxの順に、９０°の位相差をもって発生している。
【００５４】
以上のとおり、本実施の形態によれば、複数の分周回路を位相差を有する基準クロックでそれぞれ動作させると共に、それら複数の分周回路内の同じタイミングで同じレベルになることが期待されているノード間を間欠的に短絡するスイッチ群を設けて、複数の分周回路の動作を整合させている。よって、複数の分周回路の出力クロックを、基準クロックの位相差に対応させてずらすことができる。分周回路の分周比を少なくでき、基準クロックの周波数が低くても、位相差が狭い複数の出力クロックを生成することができる。また、分周回路を構成するラッチ回路またはフリップフロップ回路は、高速動作を必要としない。そして、スイッチ群を全ての出力ノードに設けることで、分周回路の出力負荷バランスを高め、高速動作を可能にする。よって、本実施の形態の多相クロック生成回路によれば、分周回路を構成するラッチ回路やフリップフロップ回路が低速動作で、ジッタが大きい場合でも、回路バランスが高められているので、誤動作の発生が抑制される。
以上の実施の形態をまとめると以下の付記の通りである。
【００５５】
（付記１）基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、
前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００５６】
（付記２）付記１において、
前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により制御されることを特徴とする多相クロック生成回路。
【００５７】
（付記３）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【００５８】
（付記４）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、奇数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記対応する基準クロックの反転基準クロックに応答して、偶数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、当該複数のラッチ回路の出力が、前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【００５９】
（付記５）付記３または４において、
前記ラッチ回路は、フリップフロップ回路またはラッチ回路であることを特徴とする多相クロック生成回路。
【００６０】
（付記６）付記１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６１】
（付記７）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の奇数段出力及び偶数段出力間を短絡する第１のスイッチと、前記第１の分周回路の奇数段出力と第２の分周回路の偶数段出力間と、前記第１の分周回路の偶数段出力と第２の分周回路の奇数段出力間とを短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６２】
（付記８）付記７において、
前記第１のスイッチは、前記第１の基準クロックに応答して短絡し、前記第２のスイッチは、前記第２の基準クロックに応答して短絡することを特徴とする多相クロック生成回路。
【００６３】
（付記９）付記１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する多相クロック生成回路。
【００６４】
（付記１０）付記１において、
更に、互いに位相が異なる第３及び第４の基準クロックをそれぞれ分周して出力クロックを生成する第３及び第４の分周回路と、
前記第３及び第４の分周回路の所定のノード間を間欠的に短絡する第２のスイッチとを有し、
当該第２のスイッチは、定常動作状態で前記第３及び第４の分周回路の所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６５】
（付記１１）基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、
前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
前記スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６６】
（付記１２）付記１１において、
前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡することを特徴とする多相クロック生成回路。
【００６７】
（付記１３）付記１１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【００６８】
（付記１４）付記１１において、
前記分周回路は、差動信号対によりリング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号対を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力対が前記出力クロックとして出力され、
前記スイッチは、前記第１の分周回路の出力対と第２の分周回路の出力対の第１の組合せの間を短絡する第１のスイッチと、前記第１の分周回路の出力対と第２の分周回路の第２の出力対の第２の組合せの間を短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【図面の簡単な説明】
【００６９】
【図１】従来の一般的な多相クロック生成回路の構成と動作を示す図である。
【図２】本実施の形態における多相クロック生成回路の原理図及び具体的回路図である。
【図３】図２の多相クロック生成回路のタイミングチャート図である。
【図４】本実施の形態における多相クロック発生回路の概略構成図である。
【図５】本実施の形態における分周回路のフリップフロップの具体的回路図である。
【図６】第２の実施の形態における多相クロック生成回路の回路図である。
【図７】第２の実施の形態における多相クロック生成回路の動作タイミングチャート図である。
【図８】第３の実施の形態における多相クロック生成回路の回路図である。
【図９】第３の実施の形態における多相クロック生成回路の動作タイミングチャート図である。
【図１０】第４の実施の形態における多相クロック生成回路の回路図である。
【図１１】第４の実施の形態での動作を説明するタイミングチャート図である。
【符号の説明】
【００７０】
diva、divb：分周回路、clka,clkb：基準クロック、ＳＷａｂ：短絡スイッチ
11a,11ax,11b,11bx：フリップフロップ回路、ラッチ回路
diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qx：出力クロック
【特許請求の範囲】
【請求項１】
基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、
前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項２】
請求項１において、
前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により制御されることを特徴とする多相クロック生成回路。
【請求項３】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【請求項４】
請求項１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項５】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の奇数段出力及び偶数段出力間を短絡する第１のスイッチと、前記第１の分周回路の奇数段出力と第２の分周回路の偶数段出力間と、前記第１の分周回路の偶数段出力と第２の分周回路の奇数段出力間とを短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項６】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する多相クロック生成回路。
【請求項７】
基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、
前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
前記スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項８】
請求項８において、
前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項９】
請求項８において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項１０】
請求項８において、
前記分周回路は、差動信号対によりリング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号対を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力対が前記出力クロックとして出力され、
前記スイッチは、前記第１の分周回路の出力対と第２の分周回路の出力対の第１の組合せの間を短絡する第１のスイッチと、前記第１の分周回路の出力対と第２の分周回路の第２の出力対の第２の組合せの間を短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項１】
基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる第１及び第２の基準クロックをそれぞれ分周して出力クロックを生成する第１及び第２の分周回路と、
前記第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項２】
請求項１において、
前記スイッチは、前記第１、第２の基準クロックのいずれかまたは両方により制御されることを特徴とする多相クロック生成回路。
【請求項３】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
【請求項４】
請求項１において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項５】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の奇数段出力及び偶数段出力間を短絡する第１のスイッチと、前記第１の分周回路の奇数段出力と第２の分周回路の偶数段出力間と、前記第１の分周回路の偶数段出力と第２の分周回路の奇数段出力間とを短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項６】
請求項１において、
前記第１、第２の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第１及び第２の分周回路の第１のラッチ回路出力ノード間を第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のラッチ回路出力ノード間を第２の基準クロックに応答して短絡する第２のスイッチとを有する多相クロック生成回路。
【請求項７】
基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、
前記複数の分周回路のうち第１及び第２の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
前記スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項８】
請求項８において、
前記スイッチは、前記第１または第２の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡することを特徴とする多相クロック生成回路。
【請求項９】
請求項８において、
前記スイッチは、前記第１及び第２の分周回路の第１のノード間を前記第１の分周回路に対応する第１の基準クロックに応答して短絡する第１のスイッチと、前記第１及び第２の分周回路の第２のノード間を前記第２の分周回路に対応する第２の基準クロックに応答して短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【請求項１０】
請求項８において、
前記分周回路は、差動信号対によりリング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号対を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力対が前記出力クロックとして出力され、
前記スイッチは、前記第１の分周回路の出力対と第２の分周回路の出力対の第１の組合せの間を短絡する第１のスイッチと、前記第１の分周回路の出力対と第２の分周回路の第２の出力対の第２の組合せの間を短絡する第２のスイッチとを有することを特徴とする多相クロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−８６８０４（Ｐ２００６−８６８０４Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２６９３８９（Ｐ２００４−２６９３８９）
【出願日】平成１６年９月１６日（２００４．９．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１６日（２００４．９．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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