【課題】誤動作を確実に防止する。
【解決手段】クロック信号が供給されて動作する演算回路と、第１クロック信号を生成する発振回路と、基準クロックに基づいて第２クロック信号を生成するＰＬＬ回路と、第２クロック信号の異常を検出する異常検出回路と、第１クロック信号と第２クロック信号のいずれかを選択して演算回路に供給する選択回路であって、電源起動時には第１クロック信号を選択し、異常検出回路で異常が検出されない場合には、ファームウェアの設定に応じて第１クロック信号から第２クロック信号に切り換え、異常検出回路で異常が検出された場合には、ファームウェアの設定に関わらずに、第１クロック信号から第２クロック信号への切り換えを行わない選択回路と、異常検出回路で異常が検出された場合に、第１クロック信号から第２クロック信号への切り換えが行われなかったことを演算回路に知らせるステータスレジスタと、を備える。 （もっと読む）

【課題】クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減する半導体集積回路装置において、規模が小さくシンプルで確実に動作する回路構成を用いて、デッドロックや誤動作から確実に復帰する。
【解決手段】この装置は、基準クロック信号に基づいて多相クロック信号を出力する遅延回路と、多相クロック信号の内の１つを選択信号に従って選択することにより変調クロック信号を生成する選択回路と、変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、リセット信号によってリセットされ、変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、タイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する制御回路とを具備する。 （もっと読む）

【課題】所定の動作の期間においてクロックを停止させ、消費電力を低減する半導体装置を提供すること。
【解決手段】発振器１１からの第１クロックＣＬＫ_oriをＮ分周した第２クロックＣＬＫ_divを出力する分周回路１２０−１と、前記第１クロックと前記分周回路からの前記第２クロックとを選択し、選択したクロックを出力する選択回路１２０−２と、前記第１クロックまたは前記第２クロックをカウントするタイマ回路１２０−３と、前記タイマ回路のカウント結果をデコードし、第１結果を出力するデコーダ１２０−４と、前記デコーダからの前記第１結果に基づき、前記選択回路が前記第２クロックを選択するよう第１選択信号を出力するステートマシン１２０−９と、前記第１選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路１２０−６とを具備する。 （もっと読む）

【課題】緩い制約条件の下で、複数の分周回路の分周動作開始タイミングを揃える。
【解決手段】ゲート信号生成回路１４は、分周回路１１及び１２のリセット信号入力点Ｂ及びＣに入力されるべきリセット信号を入力点Ｆにて受け、入力点Ｆでのリセット信号を数クロックサイクルだけ遅延させた信号をゲート信号として出力する。ゲート回路１３は、自身に入力されるソースクロックを出力点ｈから出力するか否かをゲート信号に応じて制御する。出力点ｈから出力されたソースクロックは、ゲーテッドクロックとして分周回路１１及び１２のクロック入力点ｂ及びｃに入力される。入力点Ｂ及びＣへのリセット信号によって各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、ソースクロック（ゲーテッドクロック）が入力点ｂ及びｃに入力されるよう、リセット信号の遅延によるゲート信号生成及びゲート回路制御が成される。 （もっと読む）

【課題】トランジスタのばらつきによる影響を抑制し、位相歪みを解消する位相補間回路を提供する。
【解決手段】位相補間回路は、位相の異なる入力波形を受け付ける複数の差動対を含み、複数の差動対のうち、第１の差動対及び第２の差動対の出力波形を合成する位相補間回路である。さらに、複数の差動対にバイアス電流を供給する電流源をｎ個含み、第１の差動対に供給するバイアス電流を、ｎ個の電流源のうち、ｍ個の電流源から供給可能であると共に、第２の差動対に供給するバイアス電流をｎ個の電流源のうち、ｎ−ｍ個の電流源から供給可能であって、ｎ個の電流源が供給する電流は、予め定められた単位電流値を基準として、それぞれ重み付けがされている可変電流源と、出力波形の位相シフト量に基づいて、可変電流源のｍ個の電流源の数を変更する制御回路と、を備えている。 （もっと読む）

【課題】消費電力を抑え、占有面積が小さい半導体装置を提供する。
【解決手段】フリップフロップ回路を構成するトランジスタに、チャネルが酸化物半導体に形成されるトランジスタを用いることで、トランジスタ数を低減し、消費電力が少なく、占有面積が小さい分周回路を実現する。また、該分周回路を用いることで、動作が安定し、信頼性の高い半導体装置を実現することができる。 （もっと読む）

【課題】 プロセッサクロックの切替によって不具合が生じることを防いで、実行中の動作を正常に継続させることが可能なマイコンのクロック制御回路を提供する。
【解決手段】 本発明の代表的な構成は、プロセッサ１０２のプロセッサクロック１３２を変更可能なマイコンのクロック制御回路１１０において、入力クロック（ＰＬＬクロック１３０）を分周してプロセッサクロック１３２を生成する分周器１１４と、プロセッサクロック１３２と他の回路のクロック（周辺クロック１３４、通信クロック１３６）との同期タイミングを検出して分周器１１４に対し分周比の変更を指示する変更イネーブル信号１４０を出力する変更イネーブル回路１２２と、を備えることを特徴とする。 （もっと読む）

【課題】クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現すること。
【解決手段】逆相関係のクロック信号対CKq,CKqxを含むクロック信号群を生成する送信クロック生成回路21と、クロック信号群の送信経路22と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路23-0,23-1,23-nと、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路24を有するクロック動作システム。 （もっと読む）

【課題】分周回路の動作不良を抑制する。
【解決手段】第１又は第２のクロック信号に従って２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成して出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成して出力する分周信号出力回路と、を具備し、分周信号出力回路は、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える。 （もっと読む）

【課題】ＣＰＵに供給するクロック信号の周波数に関わらず、周辺回路に所定の周波数のクロック信号を供給することができるクロック信号生成回路及びクロック信号生成方法を提供する。
【解決手段】本発明にかかるクロック信号生成回路は、ＣＰＵに入力される第１クロック信号から、周辺回路に入力される所定の周波数を有する第２クロック信号を生成する。外部から入力される逓倍比及び分周比のうち少なくとも１に基づき、発振子が出力するクロック信号から入力される第１クロック信号を生成する第１クロック生成部と、第１クロック信号から第２クロックを作成するための基準値を算出する基準値算出部と、第１クロック信号のカウント値と基準値との比較結果に基づき、第２クロックを生成する第２クロック生成部とを有し、基準値算出部は、逓倍比及び分周比のうち少なくとも１つが変更され第１のクロック信号の周波数が変更されると、基準値を再度算出する。 （もっと読む）

【課題】 複数のクロックの分周比を同時に切り替えることで、クロック分周回路が搭載されるシステムの性能を向上する。
【解決手段】 クロック分周回路は、クロックの分周比を外部より設定可能な複数の分周器、プリセットレジスタ群およびセレクタを有している。プリセットレジスタ群は、複数の分周器に設定する分周比を格納する。セレクタは、プリセットレジスタ群の内、１つのプリセットレジスタを選択し、選択したプリセットレジスタに格納されている分周比を複数の分周器に与える。セレクタの選択動作により複数のクロックの分周比を同時に切り替えることができ、クロック分周回路が供給される回路ブロックの動作効率を向上できる。 （もっと読む）

【課題】ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供する。
【解決手段】本実施の形態の半導体装置１００は、外部からクロック信号が入力されるクロック入力端子ＭＣＫと、クロック入力端子ＭＣＫを介して入力されたクロック信号を波形整形するクロックバッファ回路３４と、クロックバッファ回路３４の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号ＩＣＫＰＦを発生するためのＰＬＬ回路３６と、第１の内部クロック信号ＩＣＫＰＦを分周してクロック信号の周波数に戻した第２の内部クロック信号ＩＣＫＰとクロックバッファ回路の出力ＩＣＫＳとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ４０とを備える。 （もっと読む）

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】従来技術のクロック発生回路は、クロックの周波数の切り替え時において、電流変動を抑制することができないという問題があった。
【解決手段】本発明にかかるクロック発生回路は、第１の周波数を有するクロック信号を第１の周波数よりも周波数が高い第２の周波数に切り替え可能なクロック発生部と、クロック信号のクロックパルスを所定の間引き率でマスクする間欠クロック生成部と、を有する。そして、間欠クロック生成部は、クロック信号の周波数が第１の周波数から第２の周波数に切り替わる場合に、第２の周波数に切り替わる時点から所定の期間、第２の周波数を有するクロック信号のクロックパルスを所定の間引き率でマスクすることを特徴とする。 （もっと読む）

【課題】クロック分周回路において動作電圧を低下させて消費電力を削減すること。
【解決手段】クロック分周回路は、入力クロック信号をカウントしてＤ進カウント値とするカウンタと、出力クロック信号をカウントしてＮ進カウント値とするカウンタと、出力クロック信号と出力クロックの最小周期と出力クロックの半周期精度差分とＤ進カウント値とＮ進カウント値とから立ち上がり及び立ち下がりトグルイネーブル信号を求めるトグル位置解析部と、入力クロック信号の立ち上がりエッジにおいて立ち上がりトグルイネーブル信号に応じてトグルする第１のフリップフロップと、入力クロック信号の立ち下がりエッジにおいて立ち下がりトグルイネーブル信号に応じてトグルする第２のフリップフロップと、第１及び第２のフリップフロップの出力の間における排他的論理和を求めて出力クロックする排他的論理和回路と、を備えている。 （もっと読む）

【課題】高精度な高速クロック信号で動作する主制御回路部との間で相互交信する監視制御回路部を安価低精度な中速クロック信号で動作させ、相互に独立して動作可能な電子制御装置を得る。
【解決手段】高精度な高速クロック信号ＣＬＫ０によって動作する主制御回路部２０Ａは、分周された中速の通信同期信号ＣＬＫ１を監視制御回路部３０Ａに供給する。監視制御回路部３０Ａは、中速クロック信号ＣＬＫ２によって動作して主制御回路部２０Ａの制御動作を監視する。監視制御回路部３０Ａ内の誤差測定回路３００Ａは、通信同期信号ＣＬＫ１の信号周期Ｔ１と中速クロック信号ＣＬＫ２の通信周期Ｔ２との比率である誤差補正係数Ｋｎを算出する。算出された誤差補正係数Ｋｎの値は、主制御回路部２０Ａによって逆監視されている。これにより、主制御回路部２０Ａの応答遅延異常の判定精度を向上させることができる。 （もっと読む）

【課題】タイミング収束のイタレーションを削減する。
【解決手段】半導体集積回路６００のクロックツリー７００Ａが、分周器７５２が追加されたクロックツリー７００Ｂで置換されない場合について、モジュール７６１及び７６２に関するホールドエラー値ＨＥＶ１を算出する（Ｓ１０５）。クロックツリー７００Ａがクロックツリー７００Ｂで置換された場合について、モジュール７６１及び７６２に関するホールドエラー値ＨＥＶ２を算出する（Ｓ１０７）。ホールドエラー値ＨＥＶ１及びＨＥＶ２に基づいて、クロックツリー７００Ａをクロックツリー７００Ｂで置換することで半導体集積回路６００のホールドエラーが削減されるか判定する（Ｓ１０８）。半導体集積回路６００のホールドエラーが削減されると判定された場合、クロックツリー７００Ａがクロックツリー７００Ｂで置換された半導体集積回路６００を記述する回路データを生成する（Ｓ１０９）。 （もっと読む）

集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法が、開示される。ＩＣは、クロック信号を受信するように連結されるスプリッタ回路を含む。クロック信号は、２つの異なるクロック信号に分割される。クロック信号のうちの１つは、他方の反転したバージョンである。遅延回路は、クロック信号の各々に連結される。遅延回路の各々は、対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方を受信するように連結される。補正器回路は、補正されたデューティサイクルを有するクロック出力信号を発生させる。
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【課題】Ｎ相クロックの相間スキューの検出を行なうための基準クロックを半導体集積回路内で生成する。
【解決手段】分周回路１４は、Ｎ相（４相）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４をＮ＋１個（６個）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周し、位相比較対象クロック生成回路１２は、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）から位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。そして、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する。 （もっと読む）