半導体装置
【課題】ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供する。
【解決手段】本実施の形態の半導体装置100は、外部からクロック信号が入力されるクロック入力端子MCKと、クロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ回路34と、クロックバッファ回路34の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号ICKPFを発生するためのPLL回路36と、第1の内部クロック信号ICKPFを分周してクロック信号の周波数に戻した第2の内部クロック信号ICKPとクロックバッファ回路の出力ICKSとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ40とを備える。
【解決手段】本実施の形態の半導体装置100は、外部からクロック信号が入力されるクロック入力端子MCKと、クロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ回路34と、クロックバッファ回路34の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号ICKPFを発生するためのPLL回路36と、第1の内部クロック信号ICKPFを分周してクロック信号の周波数に戻した第2の内部クロック信号ICKPとクロックバッファ回路の出力ICKSとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ40とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関し、特に、複数の信号の中から選択した選択クロック信号を出力する選択回路を備える半導体装置に関する。
【背景技術】
【0002】
複数のクロック信号のうちから使用するクロック信号を選択する集積回路に関する先行文献として、特開2007−257290号公報(特許文献1)がある。
【0003】
この先行文献に開示される集積回路は、外部電源から供給される第1の電源電圧のレベルを監視して外部電源から第1の電源電圧が供給されているか否かを判定する電源電圧監視部と、第1の周波数の第1のクロック及び第1の周波数よりも低い第2の周波数を有する第2のクロックが供給され、電源電圧監視部において、第1の電源電圧が供給されている旨が判定された場合には第1のクロックを選択し、第1の電源電圧が供給されていない旨が判定された場合には第2のクロックを選択し出力するクロック選択部と、クロック選択部が出力する第1のクロック又は第2のクロックのうちいずれか一方の供給を受けて動作し、集積回路の動作を制御するプロセッサと、を備える。
【0004】
この集積回路は、このような構成によって、外部電源の供給状況に応じて供給する電源電圧を適切に制御することにより、電力消費を低減している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−257290号公報
【特許文献2】特開平9−83356号公報
【特許文献3】特表2005−502241号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体装置の中には、クロック信号の品質に性能が大きく左右されるものがある。たとえば、A/Dコンバータ(以下ADCと称する)やD/Aコンバータ(以下DACと称する)を内蔵した半導体装置である。
【0007】
たとえば、オーバーサンプルデルタシグマ方式のオーディオ用DAC等の達成できる精度(SNR:シグナル−ノイズ比など)は、印加クロックのジッタによって大きく影響を受ける。DACの精度を最大限に発揮するには、供給するクロックのジッタを極力低減することが必要になる。
【0008】
印加クロックにジッタが多い場合だけでなく、DSP(デジタルシグナルプロセッサ)等のデジタル回路とオーディオ用DAC等のアナログ回路を混載するLSIにおいては、ジッタの少ないクロックをLSIに供給してもDACの精度が劣化する場合もある。たとえば、デジタル回路部のノイズが電源電位やGND電位の変動を引き起こし、これが原因でDACに供給しているクロックのジッタが増加してしまう場合などである。
【0009】
このため、印加クロックのジッタ量に応じたDACの精度で妥協するか、または、印加クロックとしてジッタの少ないものを用いることにしてDSP等デジタル回路のクロックをクロック系回路も含めてDACと分離して、ノイズの影響を受けにくい特別の構成にする必要があった。
【0010】
しかし、半導体装置の内部のクロック信号のジッタは、開発の設計開始段階では予測し難い。試作をして初めてジッタが予想以上に大きいことが判明する場合もある。
【0011】
この発明の目的は、ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供することである。
【課題を解決するための手段】
【0012】
この発明は、要約すると、半導体装置であって、外部からクロック信号が入力されるクロック入力端子と、クロック入力端子を介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、第1の内部クロック信号を分周してクロック信号の周波数に戻した第2の内部クロック信号とクロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【0013】
この発明は、他の局面では、半導体装置であって、第1および第2の電源端子と、外部からクロック信号が入力されるクロック入力端子と、第1の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第1のクロックバッファ回路と、第2の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第2のクロックバッファ回路と、第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【発明の効果】
【0014】
本発明によれば、ジッタが小さいクロック信号を選択して使用することができるので、たとえばアナログ信号を扱う処理を行なう回路など、クロック信号の品質に左右されやすい回路の性能を最大限に発揮させることができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1に係る半導体装置の構成を示すブロック図である。
【図2】図1の電流源DAC20の構成例を示す回路図である。
【図3】図2のフリップフロップFF1の構成を示す回路図である。
【図4】図1のクロックバッファ34の構成を示す回路図である。
【図5】クロックのジッタの説明をするための第1の図である。
【図6】クロックのジッタの説明をするための第2の図である。
【図7】クロックのジッタの説明をするための第3の図である。
【図8】クロックにジッタが重畳された場合のDACおよびフリップフロップ回路の各波形を示した図である。
【図9】実施の形態1におけるクロック供給選択に関する構成を示したブロック図である。
【図10】図9に示したクロック選択に関する構成の変形例を示したブロック図である。
【図11】実施の形態2の半導体装置100Aの概略構成を示すブロック図である。
【図12】実施の形態3の半導体装置100Bの概略構成を示すブロック図である。
【図13】実施の形態4の半導体装置100Cの概略構成を示すブロック図である。
【図14】実施の形態5の半導体装置100Dの概略構成を示すブロック図である。
【図15】実施の形態6の半導体装置100Eの概略構成を示すブロック図である。
【図16】変形例1の半導体装置100Fの構成を示したブロック図である。
【図17】変形例2の半導体装置100Gの構成を示したブロック図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0017】
[実施の形態1]
本実施の形態では、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したLSIにおいてアナログ回路(DAC、ADC)に、複数の経路でクロックを供給し、ジッタの少ない経路を選択して使用する例を説明する。複数の経路は、PLL回路を介して供給する経路も含む。
【0018】
図1は、実施の形態1に係る半導体装置の構成を示すブロック図である。
図1を参照して、半導体装置100は、アナログ処理部2と、電源端子Vdd_Aと、接地端子GND_Aと、電源端子Vdd_Aからアナログ処理部2に電源電圧を供給する電源配線6と、接地端子GND_Aからアナログ処理部2に接地電圧を供給する接地配線8とを含む。半導体装置100は、さらに、デジタル処理部4と、電源端子Vdd_Dと、接地端子GND_Dと、電源端子Vdd_Dからデジタル処理部4に電源電圧を供給する電源配線10と、接地端子GND_Dからデジタル処理部4に接地電圧を供給する接地配線12とを含む。
【0019】
半導体装置100は、さらに、アナログオーディオデータ入力端子AINL,AINRと、アナログオーディオデータ出力端子AOUTL,AOUTRと、デジタルオーディオ入出力端子DIOと、外部クロック入力端子MCKと、MCU(Micro Contorol Unit)からの入力端子MCUINとを含む。
【0020】
アナログ処理部2は、ΔΣ変調器18と、電流源DAC20とを含む。デジタル処理部4は、デジタルフィルタ22,28と、DSP26と、ΔΣ変調器30と、分周器24,32,38,41と、クロックバッファ34と、PLL回路36と、セレクタ40とデコーダ42とを含む。
【0021】
ΔΣ変調器18とデジタルフィルタ22と分周器24とは、ΔΣ型のADC14を構成する。また、電流源DAC20とΔΣ変調器30とデジタルフィルタ28と、分周器32とは、ΔΣ型のDAC16を構成する。DAC16の構成は、デジタルフィルタ部とΔΣモジュレータ部を有するオーバーサンプリング型の代表的な構成である。
【0022】
ΔΣ変調器18はデジタルフィルタ22に3ビットのデータを出力する。デジタルフィルタ22は1ビットのデータをDSP26に出力する。またDSP26は、1ビットのデータをデジタルフィルタ28に出力し、ΔΣ変調器30は電流源DAC20に3ビットのデータを出力する。
【0023】
マスタークロックと呼ばれる外部クロック、たとえば384fs(fs:サンプリング周波数、たとえば1fs=44.1kHzとすることができる)というクロック信号を外部クロック入力端子MCKからチップに供給し、DAC16の分周器32において分周して、オーバーサンプルDACとして必要な64fsのクロックを得ている。
【0024】
PLL回路36は、外部クロックに基づいてそれよりも周波数の高いDSP26用の内部クロックを発生する。外部クロックが384fsの場合、PLLはその4倍の周波数の1536fsのクロックを発生する。
【0025】
オーディオ用DACとDSPとが同じ半導体チップ上(または同一のパッケージ中)に搭載されると、DSPのノイズがDACのクロックにジッタを発生させる場合がある。また、端子MCKから入力される外部クロック信号のジッタが大きいと、PLLで発生した内部クロックのジッタのほうが小さくなる場合もある。内部クロックのジッタの大きさは、試作品で評価しなければ分からない場合も多く、外部クロックにどれ程のジッタがあるのかも、半導体装置100が組み込まれるオーディオ機器によって異なる。
【0026】
そこで、セレクタ40を設ける。外部クロックをクロックバッファ34で波形整形した内部クロックICKSと、クロックバッファ34が波形整形した内部クロックICKP0をPLL36で4倍した後に、分周器38で4分の1に分周したICKPとのいずれか一方がセレクタ40で選択されDAC16及びADC14に供給される。実施の形態1では、セレクタ40からの出力クロックがADC,DAC双方に入力される。
【0027】
セレクタ40は、半導体装置100の外部のマイクロコンピュータ(上記のMCU)によって制御される。デコーダ42にはレジスタ(記憶装置)が設けられており、MCUがそのレジスタに書込みを行なう。デコーダ42がそのレジスタの内容に基づきDSP,ADC,DACの制御を行なうとともに、セレクタ40の選択制御も行なう。
【0028】
DAC16内の分周器32はそれぞれ異なる周波数の複数のクロックを同時に生成する。これら複数の周波数は例えば、1fs,2fs,8fs,64fs,128fsなどである(1fs=44.1kHz)。これらはデジタルフィルタ28に供給される。そのうちの64fsのクロックはΔΣ変調器18及び電流源DAC20に供給される。
【0029】
分周器24はADC14に含まれるもので、DAC16の場合と同様にデコーダ42に制御される。図1の例では、ADC14に供給されるクロックもセレクタ40が選択している。
【0030】
また、デコーダ42は、分周器41の分周数を決定する。分周器41は64fs,48fs,32fsなど複数の周波数のビットクロック(Bit Clock)を生成することができ、デコーダ42の制御で選択された一つの周波数のビットクロックを出力する。
【0031】
デジタル音声データ(1ビット)がDSP26と端子DIOとの間で双方向で転送される。ビットクロックはその転送クロックとなる。またADC14からDSP26に出力される1ビットシリアル転送もこのビットクロックを転送クロックとしている。同様にDSP26からDAC16に出力される1ビットシリアル転送もこのビットクロックを転送クロックとしている。
【0032】
半導体装置100は、以下の3つの経路での処理が可能である。すなわち、1)アナログ入力→ADC→DSP(データ処理)→DAC→アナログ出力の順にデータ転送を行なう経路の他に、2)アナログ入力→ADC→DSP(データ処理)→デジタル出力とする経路、及び、3)デジタル入力→DSP(データ処理)→DAC→アナログ出力の順に転送する経路が選択可能である。
【0033】
なお、MCUは、半導体装置100のチップの外付けとして図示したが、むろんチップ内や同一パッケージ内にMCUを設けてもよい。
【0034】
図2は、図1の電流源DAC20の構成例を示す回路図である。
図2を参照して、電流源DAC20は、フリップフロップFF1〜FFnと、電流源IS1〜ISnと、電流源スイッチSW1〜SWn、/SW1〜/SWnと、電流経路IBおよび/IBとを含む。電流経路IBからは電流出力Ioutが出力される。電流経路/IBからは電流出力Ioutbが出力される。
【0035】
なお、図示しないが電流源DAC20はΔΣ変調器30からのデータをデコードしてデジタルデータD1〜Dnを出力するデコーダを含む。データD1〜Dnは、フリップフロップFF1〜FFnにそれぞれ入力される。図1の場合はΔΣ変調器30からのデータは3ビットであり、この場合、バイナリで表現された3ビットは、2の3乗の8ビットにデコードされ、デジタルデータはD1〜D8となる。
【0036】
図3は、図2のフリップフロップFF1の構成を示す回路図である。なお図2のフリップフロップFF2〜FFnも同様な構成を有するので、これらについては説明を繰返さない。
【0037】
図3を参照して、フリップフロップFF1は、クロック信号CKを受けるインバータ104と、インバータ104の出力を受けるインバータ114とを含む。クロックの位相はφとその反転位相/φとで示されている。
【0038】
フリップフロップFF1は、さらに、ゲートにクロック信号CKを受け、データ信号D1を伝達するためのトランスファゲート102と、トランスファゲート102から入力されたデータ信号D1を受けるインバータ106と、インバータ106の出力を受けるインバータ108と、インバータ108の出力をインバータ106の入力に戻すためのトランスファゲート110とを含む。トランスファゲート110のゲートにはインバータ104の出力が与えられる。
【0039】
フリップフロップFF1は、さらに、ゲートにインバータ104の出力を受け、インバータ106の出力を伝達するためのトランスファゲート112と、トランスファゲート112から入力された信号を受けるインバータ116と、インバータ116の出力を受けるインバータ118と、インバータ118の出力をインバータ116の入力に戻すためのトランスファゲート120とを含む。トランスファゲート120のゲートにはインバータ114の出力が与えられる。
【0040】
フリップフロップFF1は、さらに、インバータ116の出力する信号OUTを反転して信号OUTBを出力するインバータ122を含む。
【0041】
図2、図3を参照して、デジタルデータD1〜Dn(n本)はそれぞれフリップフロップFF1〜FFnに入力され、クロック信号CKによってタイミングを合わせられる。フリップフロップFF1〜FFnの出力によって、電流源スイッチSW1〜SWn、/SW1〜/SWnが切替えられ、電流源IS1〜ISnが出力する電流の流し先が電流経路IBまたは/IBに切替えられる。
【0042】
このときクロックCKにジッタが生じると電流源スイッチSW1〜SWn、/SW1〜/SWnの切替え時間にブレが生じ、SNRが劣化する。
【0043】
図4は、図1のクロックバッファ34の構成を示す回路図である。
図4を参照して、クロックバッファ34は、直列に接続された6個のインバータ131〜136を含む。すなわち、クロックバッファ34は、図4のように、外部クロック端子から複数のインバータが直列に接続された構成を有する。例えば、図1のセレクタ40へ出力されるのは、インバータ134が出力するクロック信号ICKSであり、PLL回路36へ出力されるのは、インバータ136が出力するクロック信号ICKP0である。しかしインバータの数及びセレクタ40、PLL回路36へのそれぞれの出力ノードは図4に示した構成に限るものではない。外部クロック端子からセレクタ40、外部クロック端子からPLL回路36までの各距離に依存して、クロックバッファ34のインバータ数やクロック出力ノードは適宜変更される。
【0044】
次に電源/GNDに電圧変動が生じた場合に、クロックにジッタが重畳される原理を、インバータの電源電圧が変動した場合のインバータの入出力特性とその入出力波形のイメージ図を示しながら説明する。
【0045】
図5は、クロックのジッタの説明をするための第1の図である。図5において、図4のクロックバッファ34の直列に接続されたインバータのうち一部のインバータが示されている。インバータが直列に接続されていると、伝達波形のパルス幅はインバータ論理しきい値Vthresと電源電圧の影響を受ける。
【0046】
図6は、クロックのジッタの説明をするための第2の図である。図6では、インバータの入力電圧が横軸に示され、出力電圧が縦軸に示されている。入力電圧を変化させた場合に出力電圧がどのように変化するかが、電源電圧V0の場合と電源電圧V1の場合との2通り示されている。図6に示すように、電源電圧に応じて論理閾値がずれる。つまり、インバータの電源電圧が変動すると、その論理閾値がわずかにずれる。
【0047】
図7は、クロックのジッタの説明をするための第3の図である。図6、図7を参照して、クロック信号が印加された場合、その応答開始時間が電源電圧変動ΔVに応じて変わり、それがジッタになることが分かる。
【0048】
図8は、クロックにジッタが重畳された場合のDACおよびフリップフロップ回路の各波形を示した図である。
【0049】
クロックにジッタが重畳されると、図2で示したDACおよび図3で示したフリップフロップ回路のクロックφ、/φにもジッタが重畳される。その結果、スイッチSW1,/SW1の切替えタイミングを決めるフリップフロップの出力OUTにもぶれが生じ、データD1に対応するアナログ出力(電流)Ioutにもジッタの影響が生じることになる。
【0050】
このジッタの発生の原因はいくつか考えられるので、半導体装置を試作してみないとジッタが大きいか少ないかは良く分からない場合が多い。
【0051】
たとえば、チップ外部からジッタの大きいクロックがDACに供給される場合がある。また、ジッタの少ないクロックをチップ外部から供給しても、チップ内部のDSP、ロジック回路(クロックタイミングジェネレータなど含む)等の電源配線およびGND配線の共通インピーダンスとバッファなどのスイッチング電流の関係で、電源配線およびGND配線の電位変動が生じDACクロックにジッタを引き起こす場合もある。つまり、チップ上の回路レイアウトに依存してジッタがチップ内部で大きく付加されたクロックがDAC部に供給される場合があり、この場合DACのSNRが劣化する。
【0052】
また、供給クロックがチップの中で損なわれる他の例として、DSP等デジタル回路とクロックバッファ回路の電源端子を共通化する場合がある。この場合、DSP等の動作に応じて電源電位やGND電位が変動しこの電源電位やGND電位を用いたクロックバッファでクロックにジッタが付加される。
【0053】
そこで、本実施の形態では、DACに供給するクロックに関し、複数の供給経路を設け、複数の供給経路を切替えて使用可能に構成する。いずれのクロック供給経路のクロックのジッタが最小となるかは半導体装置を試作してみるまではわからないことも多い。しかしクロックを切替えて評価すれば、いずれの経路のクロックのジッタが少ないか、またいずれのクロックを使用すればDACの精度が良いかが分かる。そして、DACの精度劣化が少ない状態で動作させるようにクロック供給経路を選択し、DACコアの性能を最大限引き出す。
【0054】
図9は、実施の形態1におけるクロック供給選択に関する構成を示したブロック図である。図1、図9を参照して、PLL回路36は、端子MCKからクロックバッファ34を経由して入力される内部クロック信号ICKP0を一方の比較入力ノードに受ける位相比較器152と、位相比較器152の出力を受けるループフィルタ154と、ループフィルタ154の出力に応じた周波数の信号を出力する電圧制御発振器(以下、VCO(Voltage Controlled Oscllator)という)156と、VCO156の出力を1/Nに分周する分周器158と含む。分周器158の出力は位相比較器152の他方の比較入力ノードに与えられる。
【0055】
PLL回路36はマスタークロックの周波数を逓倍(×N)するための“逓倍器”とも呼ばれる。逓倍を具体的に行うために通常は分周器158が内部に設けられる。なお、分周器158を削除した構成であってもよく、この場合はN=1の場合に相当し、PLL回路36はマスタークロックと同じ周期(×1)のクロックを出力する。
【0056】
VCO156の出力は、図1のDSP26に1536fsのクロック信号として供給されるとともに、分周器38で1/Nに分周される。図1ではN=4の場合の一例が示されているが、Nは4以外の数でも良い。分周器38の出力とクロック信号ICKP0は、同じ周波数の信号であるが、ジッタの大きさは異なる場合がある。
【0057】
PLL回路36の入力に入るクロックICKP0のジッタ(位相ノイズ)とPLL内部のVCO156のもつジッタ(位相ノイズ)とが、それぞれ異なる伝達関数で出力のクロックに重畳される。伝達関数はここでは詳細には示さないが、LPFの特性の項とHPFの特性の項に分けることができる。このうち入力のクロックICKP0に重畳されたジッタはLPF(ループフィルタ154)の特性により高い周波数成分は減衰させられる。一方、入力のクロックICKP0のジッタが非常に少ないものであれば、VCO156のジッタがHPFの特性で低い周波数成分が落とされた形で出力のクロックに重畳される。
【0058】
つまり、PLL回路36では、入力基準信号のジッタはLPF(ループフィルタ154)を通した形で出力に伝えられ、また、VCO156で生じたジッタはHPFを通した形で出力に伝えられる。入力のクロックのジッタの周波数が高く大きければ出力のクロックのジッタは低減され、入力のクロックのジッタが小さければ出力のクロックのジッタはPLL回路36内のVCO156のジッタが目立つように見える。
【0059】
簡単に言えば、VCO156のジッタは固定なので、これよりジッタのひどい入力に対してはPLL回路36はジッタをきれいにして出力するように見える。逆に、ジッタの少ない入力に対してはVCO156でジッタを付加して出力することになるのでPLL回路36はジッタを増加させているように見える。
【0060】
そこで、DACやADCなどのアナログ処理を行なう回路のクロック信号としてジッタの小さい方を選択できるようにセレクタ40が設けられている。なお、図9では説明の簡単のためクロックICKP0がセレクタ40に入力されているが、遅延時間の調整のため図1および図4に示すようにインバータチェーンにおいてクロックICKP0の前または後ろのクロックICKSをセレクタ40に入力するようにしても良い。
【0061】
図10は、図9に示したクロック選択に関する構成の変形例を示したブロック図である。図9に示したPLL回路内部にある分周器158を、PLL出力をマスタークロックの周波数に戻すための分周器38と兼用することも可能である。
【0062】
図10を参照して、変形例において、PLL回路36Aは、端子MCKからクロックバッファ34を経由して入力される内部クロック信号ICKP0を一方の比較入力ノードに受ける位相比較器152Aと、位相比較器152Aの出力を受けるループフィルタ154Aと、ループフィルタ154Aの出力に応じた周波数の信号を出力するVCO156Aと、VCO156Aの出力を1/Nに分周する分周器158Aと含む。分周器158Aの出力は位相比較器152Aの他方の比較入力ノードに与えられる。以上の構成は、図9に示したPLL回路36と同様である。
【0063】
しかし、図10に示した構成では、分周器38は削除されており、分周器158Aの出力が位相比較器152Aに与えられるとともに、セレクタ40Aの一方の入力にも与えられる。そしてセレクタ40Aの他方の入力にはクロック信号ICKP0が与えられる。したがって、セレクタ40Aは、分周器158Aの出力と、クロックICKP0とのいずれか一方を選択して出力する。
【0064】
PLL回路36,36Aはともに入力されたクロック信号ICKP0と等しい周波数の信号を作成する。したがって、図9、図10の回路は、クロック信号ICKP0と等しい周波数の別信号であって、PLLによって発生したVCOの出力信号を分周して得られた信号をクロック信号ICKP0(図1ではICKS)の代わりに選択可能とする点で共通している。
【0065】
以上説明したように、実施の形態1の半導体装置は、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したLSIにおいて、DACやADCに複数の経路からのクロックを供給可能とする。複数の経路は、PLL回路を介して供給する経路も含む。そして、1度の試作品を作成するだけでも、ジッタの少ない経路を選択してDACやADCを動作させることが可能であるので、開発期間を短縮しつつアナログ処理の性能を向上させることも可能となる。
【0066】
実施の形態1について図面を再度参照して総括する。図1に示すように、本実施の形態の半導体装置100は、外部からクロック信号が入力されるクロック入力端子MCKと、クロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ34と、クロックバッファ34の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号ICKPFを発生するためのフェーズロックドループ(PLL)回路36と、第1の内部クロック信号ICKPFを分周してクロック信号の周波数に戻した第2の内部クロック信号ICKPとクロックバッファ回路の出力ICKSとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ40とを備える。
【0067】
このように、周波数の等しい複数のクロック信号のうちから選択する構成とすることによって、設計段階では予測の難しいクロックのジッタの問題があったとしても、試作、評価時にセレクタ40を切替えれば最良のクロックを用いることが可能となる。
【0068】
好ましくは、図1、図9に示す例では、半導体装置100は、第1の内部クロック信号ICKPFを受け、第2の内部クロック信号ICKPを出力する分周器38をさらに備える。
【0069】
好ましくは、図10に示す例では、フェーズロックドループ回路36は、クロックバッファ34の出力ICKP0と第2の内部クロック信号ICKPと受ける位相比較器152Aと、位相比較器152Aの出力に応じた指令電圧を生成するループフィルタ154Aと、指令電圧に応じて第1の内部クロック信号ICKPFを発生する電圧制御発振器156Aと、第1の内部クロック信号ICKPFを受けて分周し、第2の内部クロック信号ICKPを出力する分周器158Aとを含む。
【0070】
好ましくは、半導体装置100は、クロックバッファ34の出力を動作クロック信号として用いるデジタル回路(DSP26、デジタルフィルタ22,28、分周器24,32等)と、選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路(ΔΣ変調器18、電流源DAC20等)とをさらに備える。デジタル回路とアナログ回路とを混載する半導体装置において、セレクタにより同一周波数の複数のクロックのうちから最良のクロックを選択することが可能であるので、アナログ回路の性能を最大限引き出すことが可能となる。
【0071】
[実施の形態2]
図11は、実施の形態2の半導体装置100Aの概略構成を示すブロック図である。
【0072】
図11を参照して、半導体装置100Aは、DACなどクロックのジッタに影響を受けやすい回路にクロック信号を供給する必要があるとき、クロック信号の供給経路を複数設ける。その複数の供給経路のそれぞれは異なる電源系で動作する。
【0073】
半導体装置100Aは、オーディオ用DACとDSPとロジック系回路ブロック170とロジック系回路ブロック172とを搭載している。このうち、DSPとロジック系回路ブロック170が同じ電源/GND系(VDD1/GND1)によって電力供給され、ロジック系回路ブロック172は別系統の電源/GND系(VDD2/GND2)によって供給されている。ロジック系回路ブロック170とロジック系回路ブロック172とは、まったく別の機能を有する回路ブロックである。これらの回路ブロックは、シリアルで送られてくる制御信号をパラレルに変換する回路であったり、デジタルフィルタ回路であったりさまざまなケースがある。
【0074】
ジッタの少ないクロックMCKが、DACの変換速度fsの1536倍の周波数で供給されている。このクロックはロジック系回路ブロック170内部のクロックバッファを通してセレクタ174のa入力に供給される。一方、セレクタのb入力には、ロジック系回路ブロック172の内部のクロックバッファまたはスルー配線を経由したクロックMCKが供給される。これら複数の経路で与えられた、クロック信号のうちからセレクタ174はいずれか1つのクロック信号を選択する。
【0075】
セレクタ174によって選択されたクロック信号は、分周器176(分周比1/24)に供給されDACで必要な64fsのクロックとしてDACに供給されている。クロックバッファは複数のインバータが直列接続された構成を有する。これらのインバータの電源/GNDは、ロジック系回路ブロック170と共用されており、電源端子VDD1、接地端子GND1は、さらにDSPとも共通になっている。
【0076】
DSPが動作する場合、DSPはデジタル回路であることからその動作電流は高速のスイッチング電流である。スイッチング電流は、電源/GNDの配線抵抗によって電圧変動を引き起こす。変動した電源/GNDの電位がロジック系回路ブロック170およびその内部のクロックバッファ等にも供給されることになる。
【0077】
ロジック系回路ブロック170内の経路(クロックバッファ)を通過してきたクロックには、電源/GNDの電位が変動しているので、ジッタが発生する。外部からジッタの少ないクロックを供給してもチップ内部でDACに送られるときにはジッタの多いクロックになってしまっている。これによりDACのSNRが劣化する。
【0078】
これとは別経路で、ロジック系回路ブロック172内の経路(クロックバッファまたはスルーパス)を通過してきたクロックもDACで使用可能とする。
【0079】
たとえば、回路規模や動作周波数などからロジック系回路ブロック172の電源/GNDのノイズがロジック系回路ブロック170より小さいように思えても、実際に経路a,bどちらが低ジッタのクロックを供給するかは作り込まないと分からない(DSPのノイズはプログラムにも依存する)。
【0080】
つまり、クロックの複数経路上の各々のクロック信号には、周辺デジタル回路の影響で電源/GND配線が電位変動することでジッタが発生する。電源/GND配線の電位変動の仕方は、回路やレイアウトに応じて異なるのでジッタ量もどうなるか予測がつきにくい。結果的に、クロックの複数経路のうちから、音質等の評価結果に基づいて良好な経路を使用するのが良い。
【0081】
セレクタ174は、入力aあるいは入力bのいずれかを選択する。ロジック系回路ブロック170,172のスイッチング電流の違いに応じて電源/GNDの変動具合が異なり、入力a,bのクロックは、ジッタの重畳のされ具合が異なる。セレクタ174によって、複数の経路のクロック信号から比較的良好な経路を使用するように選択することができる。
【0082】
再び図を参照して、実施の形態2について総括する。図11に示すように、半導体装置100Aは、第1および第2の電源端子VDD1,VDD2と、外部からクロック信号が入力されるクロック入力端子MCK1と、第1の電源端子VDD1から電源電圧が供給されるロジック系回路ブロック170の内部において、クロック入力端子MCK1を介して入力されたクロック信号を波形整形する第1のクロックバッファ回路と、第2の電源端子VDD2から電源電圧が供給されるロジック系回路ブロック172の内部においてクロック入力端子を介して入力されたクロック信号を波形整形する第2のクロックバッファ回路と、第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ174とを備える。
【0083】
以上説明したように、実施の形態2の半導体装置100Aは、複数のクロック供給経路を含み、その経路を選択できるようにしたセレクタ174を含む。これによって、比較的ジッタの少ないクロックをDACに供給し、DACコアの精度劣化が少ない状態で使用することができる(製品を動作させてユーザが音質を元に経路を選択する。あるいは試作品を評価後経路を固定する。)。
【0084】
これにより、DACに供給するクロックをジッタの少ないものに設定することができ、DACの高精度化の効果が得られる。
【0085】
[実施の形態3]
図12は、実施の形態3の半導体装置100Bの概略構成を示すブロック図である。
【0086】
図12を参照して、半導体装置100Bでは、複数の経路のうち、いくらかはPLLを介した経路とする。図12では、複数の経路は、2系統がロジック回路経由、1系統がPLL経由である。
【0087】
半導体装置100Bは、クロック経路3通り(a,b,c)のうち、一系統(c)をPLL経由(逓倍無し)とした構成を有する。
【0088】
図12に示す例は、図11と同様の経路(a,b)に加えてPLL189経由の経路(c)を設けた例であり、経路切替えのセレクタ188,184が設けられている。
【0089】
外来のジッタが大きい場合、内部VCOで決まるジッタのクロックを出力することでPLLは入力ジッタを抑制できる。一方で入力のジッタが小さい場合には、PLL内部のVCOのジッタが見え始め、そのジッタをもつクロックを出力することからPLLがクロックのジッタを増やしたことと等価になる(図12のPLLはジッタ抑圧のために設けたもので逓倍させていない)。
【0090】
従って、図12では、外部から供給されるクロックMCKが高精度(ジッタ小)である場合、セレクタ184,188をaあるいはb(図12の場合bの方が良好)に接続し、PLL189を通すことなく、ジッタの少ないクロック信号をDACに供給する。
【0091】
外部から供給されるクロックMCKが低品質(ジッタ大)である場合、セレクタ184,188をcに接続し、外部から供給されるクロックに重畳されたジッタをPLLで帯域制限したクロックをDACに供給する。
【0092】
結果として、ジッタの少ないクロック信号でDACを動作させることができる。
[実施の形態4]
実施の形態4では、PLLを介した経路上の信号の逓倍率を大きくし一旦周波数を上げる。そして、その後にあえて分周器を通してもとの周波数にクロック周波数を落とす。
【0093】
図13は、実施の形態4の半導体装置100Cの概略構成を示すブロック図である。
図13を参照して、半導体装置100Cは、逓倍した周波数のクロックを出力させるようにPLLを設定するとともに、その出力を分周しもとの速度に戻してからDACに供給する経路を設ける点が、図12の半導体装置100Bと異なる。
【0094】
つまり、図13に示した半導体装置100Cは、図12に示した半導体装置100Bの構成において、PLL出力をN逓倍(図13の場合4逓倍)とし、分岐パスに1/N分周器(図13の場合1/4分周)を設けてDACに供給する構成としたものである。
【0095】
半導体装置100Cでは、ロジック系回路ブロック190の電源/GNDを共有するクロックバッファ回路からPLL199へもクロック信号が供給される(経路c)。PLL出力ではその入力のクロックに重畳されたジッタのうち低周波分は低減されるので、ジッタが減少するという効果が期待される。
【0096】
この場合、DSPおよびDACに供給されるクロックはPLLを介して供給されるものであり、そのPLLによって印加クロックのジッタは低減されるのでDACの性能を最大限引き出すことができる。
【0097】
一方その効果が得られない場合は、経路aまたはbを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【0098】
なお、ロジック系回路ブロック190,192の具体例は、図1のデコーダ42,ADC14内のデジタルフィルタ22及び分周器24、DAC16内のデジタルフィルタ28、ΔΣ変調器30、分周器32、及び分周器41などが挙げられる。図13の1/6分周器196は、図1のDAC16内の分周器32の64fsクロック生成の部分に相当する。
【0099】
以上説明したように、実施の形態4では、PLLに逓倍する機能を設け、さらにその出力を分周器を設けてもとの周波数に戻してDACに供給する。図13の場合は、PLLは4逓倍する構成で、PLL出力をあえて1/4分周する分周器を通してDACに供給する。これにより、外部からのクロックは低い周波数であってもDSPを高速に動作させることが可能で、かつ、DACに供給されるクロックもジッタの少ないものにすることができる。
【0100】
また、実施の形態1,3と同様、外部からの印加クロックがジッタの増加もなくきれいにDACに伝わる場合は、PLLを通してDACにクロックを供給するとPLL内VCOのジッタが顕在化してしまうので、その際はPLL経由のクロックを仕様せず、ロジック系回路を経由して来たクロック(経路a,b)を使用する。
【0101】
再び図を参照して、実施の形態4について総括する。図13に示すように、実施の形態4の半導体装置100Cは、外部からクロック信号が入力されるクロック入力端子MCKと、ロジック系回路ブロック190の内部においてクロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号(1536fs)を発生するためのフェーズロックドループ(PLL)回路199と、第1の内部クロック信号を分周してクロック信号の周波数に戻した第2の内部クロック信号とクロックバッファ回路の出力とをa入力およびc入力に受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ198とを備える。
【0102】
より好ましくは、図13に示すように、半導体装置100Cは、第1の電源端子VDD1と、第1の電源端子VDD1から供給される電源電圧をロジック系回路ブロック190の内部のクロックバッファ回路およびデジタル回路(DSP等)に伝達する第1の電源ラインをさらに備える。
【0103】
さらに好ましくは、図13に示すように、半導体装置100Cは、第2の電源端子VDD2と、ロジック系回路ブロック192の内部にあってクロック信号を波形整形する第2のクロックバッファ回路と、第2の電源端子から供給される電源電圧を第2のクロックバッファ回路に伝達する第2の電源ライン(VDD2ライン)とをさらに備える。セレクタ198および194は、第2のクロックバッファ回路の出力をさらにb入力に受け、受けた複数の信号の中から選択した選択クロック信号を出力する。
【0104】
セレクタ194,198によって、経路a,b,cから最適なものを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【0105】
[実施の形態5]
図14は、実施の形態5の半導体装置100Dの概略構成を示すブロック図である。
【0106】
図14を参照して、半導体装置100Dは、PLLを通る経路(c)とロジック系回路ブロック200を通ってくる経路(b)の2経路を設定した例である。図14に示した例はロジック系回路ブロックが一つしかない場合を想定したものである。この例では、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成を示す。この場合も、実施の形態4と同様な効果を奏する。
【0107】
なお、デジタルオーディオデータを処理する半導体装置には、このデータの転送クロックとしてBitCLKを供給する必要がある場合がある。応用例として、この転送クロックBitCLKからPLLを使用してマスタークロックを生成するように逓倍を調整したPLLを搭載すれば、外部にマスタークロック専用の高速な発振回路を構築する必要が無くなるとともに、マスタークロックの入力に必要な端子の削減も可能となる。
【0108】
[実施の形態6]
図15は、実施の形態6の半導体装置100Eの概略構成を示すブロック図である。
【0109】
図15を参照して、半導体装置100Eは、ADCと、DSPと、DACとに加えてさらにMCUを搭載する例である。
【0110】
アナログ入力データADIはADCに入力され、DSPでデジタル信号処理され、DACでアナログオーディオ出力に戻される。
【0111】
半導体装置100Eの外部から入力された384fsのマスタークロックMCKは、セレクタ210およびセレクタ216に入力される。セレクタ210の他方の入力には、MCUからfsのM倍のクロックが供給される。セレクタ216の他方の入力には、PLL212が出力する1536fsのDSP用のクロックを分周器214で1/4分周した信号が供給される。DACにはセレクタ216の出力を分周器218で1/6分周した64fsのクロック信号が入力される。
【0112】
PLL212に入力するクロックを内蔵のMCUなどから供給することによって、オーディオ用DAC及びDSPへの外部からクロック供給を必要としない構成に切り替えることができる。ADCとDSP間、およびDSPとDAC間の転送クロックBitCLK(32fs/48fs/64fs)は内蔵の1/N分周器220によってマスタークロックMCKから生成可能とする。DSPに入力されるオーディオデータが内部で生成されるような図15に示す構成の場合(ADCからの入力が入力されるなど)には、転送クロックを外部に出力する必要も無くなり、クロックピンの削減が可能になる。
【0113】
[他の変形例]
図16、図17に示したのは、ADCとDSPを混載するLSIへの適用例である。図16、図17では、図14に示した構成において、DACに代えてADCが搭載されている。
【0114】
図16は、変形例1の半導体装置100Fの構成を示したブロック図である。図16に示す半導体装置100Fは、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成でADC+DSPの回路構成への第1の適用例であり、ADCの出力が直接DSPに供給されている。
【0115】
図17は、変形例2の半導体装置100Gの構成を示したブロック図である。図17に示す半導体装置100Gは、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成でADC+DSPの回路構成への第2の適用例であり、ADCの出力がロジック系回路ブロックを経由してDSPに送られている。この例ではロジック系回路ブロックがデジタルフィルタであることが多い。
【0116】
これら第1、第2の適用例では、ADCに供給されるクロックのジッタが低減される。これらの構成によって、ジッタが少ない状態でクロックをADCに供給できるので、ADCの精度劣化を低減できる。
【0117】
以上の実施の形態1〜6と変形例に示した半導体装置は、それぞれクロックのジッタがDACまたはADCへの入力部で最も少なくなる経路を選択して、DACまたはADCに供給することができるので、DACまたはADCコア性能(精度)を最大限引き出すことができる。特に、PLLを介して供給するクロックは、ロジック系回路でクロックにジッタが重畳されてしまっても、PLLの帯域に応じた周波数成分のジッタはそれを抑圧できるので精度劣化を低減できる。
【0118】
一方、印加クロックのジッタが少なく、ロジック系回路でも劣化を引き起こさない場合、PLLを通すことでジッタが増加してしまうので、PLLを通さない経路を選択することもできる。
【0119】
なお、本発明は、オーバーサンプル、デルタシグマ方式のオーディオ用DACとDSP等のデジタル回路を搭載したLSIをはじめ、連続系ΔΣADC搭載のLSI等でも同様の効果が期待できる。具体的にはオーディオコーデックをはじめテレビ用LSIにも適用できる。
【0120】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0121】
2 アナログ処理部、4 デジタル処理部、6,10 電源配線、8,12 接地配線、14 ADC、16 DAC、18,30 ΔΣ変調器、20 電流源DAC、22,28 デジタルフィルタ、24,32,38,41,158,158A,176,196,214,218,220 分周器、34 クロックバッファ、36,36A,199 フェーズロックドループ(PLL)回路、40,40A,174,184,188,194,198,210,216 セレクタ、42 デコーダ、100,100A〜100G 半導体装置、102,110,112,120 トランスファゲート、104,106,108,114,116,118,122,131〜136 インバータ、152,152A 位相比較器、154,154A ループフィルタ、156,156A 電圧制御発振器(VCO)、170,172,190,192 ロジック系回路ブロック、FF1〜FFn フリップフロップ、SW1〜SWn 電流源スイッチ。
【技術分野】
【0001】
この発明は、半導体装置に関し、特に、複数の信号の中から選択した選択クロック信号を出力する選択回路を備える半導体装置に関する。
【背景技術】
【0002】
複数のクロック信号のうちから使用するクロック信号を選択する集積回路に関する先行文献として、特開2007−257290号公報(特許文献1)がある。
【0003】
この先行文献に開示される集積回路は、外部電源から供給される第1の電源電圧のレベルを監視して外部電源から第1の電源電圧が供給されているか否かを判定する電源電圧監視部と、第1の周波数の第1のクロック及び第1の周波数よりも低い第2の周波数を有する第2のクロックが供給され、電源電圧監視部において、第1の電源電圧が供給されている旨が判定された場合には第1のクロックを選択し、第1の電源電圧が供給されていない旨が判定された場合には第2のクロックを選択し出力するクロック選択部と、クロック選択部が出力する第1のクロック又は第2のクロックのうちいずれか一方の供給を受けて動作し、集積回路の動作を制御するプロセッサと、を備える。
【0004】
この集積回路は、このような構成によって、外部電源の供給状況に応じて供給する電源電圧を適切に制御することにより、電力消費を低減している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−257290号公報
【特許文献2】特開平9−83356号公報
【特許文献3】特表2005−502241号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体装置の中には、クロック信号の品質に性能が大きく左右されるものがある。たとえば、A/Dコンバータ(以下ADCと称する)やD/Aコンバータ(以下DACと称する)を内蔵した半導体装置である。
【0007】
たとえば、オーバーサンプルデルタシグマ方式のオーディオ用DAC等の達成できる精度(SNR:シグナル−ノイズ比など)は、印加クロックのジッタによって大きく影響を受ける。DACの精度を最大限に発揮するには、供給するクロックのジッタを極力低減することが必要になる。
【0008】
印加クロックにジッタが多い場合だけでなく、DSP(デジタルシグナルプロセッサ)等のデジタル回路とオーディオ用DAC等のアナログ回路を混載するLSIにおいては、ジッタの少ないクロックをLSIに供給してもDACの精度が劣化する場合もある。たとえば、デジタル回路部のノイズが電源電位やGND電位の変動を引き起こし、これが原因でDACに供給しているクロックのジッタが増加してしまう場合などである。
【0009】
このため、印加クロックのジッタ量に応じたDACの精度で妥協するか、または、印加クロックとしてジッタの少ないものを用いることにしてDSP等デジタル回路のクロックをクロック系回路も含めてDACと分離して、ノイズの影響を受けにくい特別の構成にする必要があった。
【0010】
しかし、半導体装置の内部のクロック信号のジッタは、開発の設計開始段階では予測し難い。試作をして初めてジッタが予想以上に大きいことが判明する場合もある。
【0011】
この発明の目的は、ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供することである。
【課題を解決するための手段】
【0012】
この発明は、要約すると、半導体装置であって、外部からクロック信号が入力されるクロック入力端子と、クロック入力端子を介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、第1の内部クロック信号を分周してクロック信号の周波数に戻した第2の内部クロック信号とクロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【0013】
この発明は、他の局面では、半導体装置であって、第1および第2の電源端子と、外部からクロック信号が入力されるクロック入力端子と、第1の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第1のクロックバッファ回路と、第2の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第2のクロックバッファ回路と、第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【発明の効果】
【0014】
本発明によれば、ジッタが小さいクロック信号を選択して使用することができるので、たとえばアナログ信号を扱う処理を行なう回路など、クロック信号の品質に左右されやすい回路の性能を最大限に発揮させることができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1に係る半導体装置の構成を示すブロック図である。
【図2】図1の電流源DAC20の構成例を示す回路図である。
【図3】図2のフリップフロップFF1の構成を示す回路図である。
【図4】図1のクロックバッファ34の構成を示す回路図である。
【図5】クロックのジッタの説明をするための第1の図である。
【図6】クロックのジッタの説明をするための第2の図である。
【図7】クロックのジッタの説明をするための第3の図である。
【図8】クロックにジッタが重畳された場合のDACおよびフリップフロップ回路の各波形を示した図である。
【図9】実施の形態1におけるクロック供給選択に関する構成を示したブロック図である。
【図10】図9に示したクロック選択に関する構成の変形例を示したブロック図である。
【図11】実施の形態2の半導体装置100Aの概略構成を示すブロック図である。
【図12】実施の形態3の半導体装置100Bの概略構成を示すブロック図である。
【図13】実施の形態4の半導体装置100Cの概略構成を示すブロック図である。
【図14】実施の形態5の半導体装置100Dの概略構成を示すブロック図である。
【図15】実施の形態6の半導体装置100Eの概略構成を示すブロック図である。
【図16】変形例1の半導体装置100Fの構成を示したブロック図である。
【図17】変形例2の半導体装置100Gの構成を示したブロック図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0017】
[実施の形態1]
本実施の形態では、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したLSIにおいてアナログ回路(DAC、ADC)に、複数の経路でクロックを供給し、ジッタの少ない経路を選択して使用する例を説明する。複数の経路は、PLL回路を介して供給する経路も含む。
【0018】
図1は、実施の形態1に係る半導体装置の構成を示すブロック図である。
図1を参照して、半導体装置100は、アナログ処理部2と、電源端子Vdd_Aと、接地端子GND_Aと、電源端子Vdd_Aからアナログ処理部2に電源電圧を供給する電源配線6と、接地端子GND_Aからアナログ処理部2に接地電圧を供給する接地配線8とを含む。半導体装置100は、さらに、デジタル処理部4と、電源端子Vdd_Dと、接地端子GND_Dと、電源端子Vdd_Dからデジタル処理部4に電源電圧を供給する電源配線10と、接地端子GND_Dからデジタル処理部4に接地電圧を供給する接地配線12とを含む。
【0019】
半導体装置100は、さらに、アナログオーディオデータ入力端子AINL,AINRと、アナログオーディオデータ出力端子AOUTL,AOUTRと、デジタルオーディオ入出力端子DIOと、外部クロック入力端子MCKと、MCU(Micro Contorol Unit)からの入力端子MCUINとを含む。
【0020】
アナログ処理部2は、ΔΣ変調器18と、電流源DAC20とを含む。デジタル処理部4は、デジタルフィルタ22,28と、DSP26と、ΔΣ変調器30と、分周器24,32,38,41と、クロックバッファ34と、PLL回路36と、セレクタ40とデコーダ42とを含む。
【0021】
ΔΣ変調器18とデジタルフィルタ22と分周器24とは、ΔΣ型のADC14を構成する。また、電流源DAC20とΔΣ変調器30とデジタルフィルタ28と、分周器32とは、ΔΣ型のDAC16を構成する。DAC16の構成は、デジタルフィルタ部とΔΣモジュレータ部を有するオーバーサンプリング型の代表的な構成である。
【0022】
ΔΣ変調器18はデジタルフィルタ22に3ビットのデータを出力する。デジタルフィルタ22は1ビットのデータをDSP26に出力する。またDSP26は、1ビットのデータをデジタルフィルタ28に出力し、ΔΣ変調器30は電流源DAC20に3ビットのデータを出力する。
【0023】
マスタークロックと呼ばれる外部クロック、たとえば384fs(fs:サンプリング周波数、たとえば1fs=44.1kHzとすることができる)というクロック信号を外部クロック入力端子MCKからチップに供給し、DAC16の分周器32において分周して、オーバーサンプルDACとして必要な64fsのクロックを得ている。
【0024】
PLL回路36は、外部クロックに基づいてそれよりも周波数の高いDSP26用の内部クロックを発生する。外部クロックが384fsの場合、PLLはその4倍の周波数の1536fsのクロックを発生する。
【0025】
オーディオ用DACとDSPとが同じ半導体チップ上(または同一のパッケージ中)に搭載されると、DSPのノイズがDACのクロックにジッタを発生させる場合がある。また、端子MCKから入力される外部クロック信号のジッタが大きいと、PLLで発生した内部クロックのジッタのほうが小さくなる場合もある。内部クロックのジッタの大きさは、試作品で評価しなければ分からない場合も多く、外部クロックにどれ程のジッタがあるのかも、半導体装置100が組み込まれるオーディオ機器によって異なる。
【0026】
そこで、セレクタ40を設ける。外部クロックをクロックバッファ34で波形整形した内部クロックICKSと、クロックバッファ34が波形整形した内部クロックICKP0をPLL36で4倍した後に、分周器38で4分の1に分周したICKPとのいずれか一方がセレクタ40で選択されDAC16及びADC14に供給される。実施の形態1では、セレクタ40からの出力クロックがADC,DAC双方に入力される。
【0027】
セレクタ40は、半導体装置100の外部のマイクロコンピュータ(上記のMCU)によって制御される。デコーダ42にはレジスタ(記憶装置)が設けられており、MCUがそのレジスタに書込みを行なう。デコーダ42がそのレジスタの内容に基づきDSP,ADC,DACの制御を行なうとともに、セレクタ40の選択制御も行なう。
【0028】
DAC16内の分周器32はそれぞれ異なる周波数の複数のクロックを同時に生成する。これら複数の周波数は例えば、1fs,2fs,8fs,64fs,128fsなどである(1fs=44.1kHz)。これらはデジタルフィルタ28に供給される。そのうちの64fsのクロックはΔΣ変調器18及び電流源DAC20に供給される。
【0029】
分周器24はADC14に含まれるもので、DAC16の場合と同様にデコーダ42に制御される。図1の例では、ADC14に供給されるクロックもセレクタ40が選択している。
【0030】
また、デコーダ42は、分周器41の分周数を決定する。分周器41は64fs,48fs,32fsなど複数の周波数のビットクロック(Bit Clock)を生成することができ、デコーダ42の制御で選択された一つの周波数のビットクロックを出力する。
【0031】
デジタル音声データ(1ビット)がDSP26と端子DIOとの間で双方向で転送される。ビットクロックはその転送クロックとなる。またADC14からDSP26に出力される1ビットシリアル転送もこのビットクロックを転送クロックとしている。同様にDSP26からDAC16に出力される1ビットシリアル転送もこのビットクロックを転送クロックとしている。
【0032】
半導体装置100は、以下の3つの経路での処理が可能である。すなわち、1)アナログ入力→ADC→DSP(データ処理)→DAC→アナログ出力の順にデータ転送を行なう経路の他に、2)アナログ入力→ADC→DSP(データ処理)→デジタル出力とする経路、及び、3)デジタル入力→DSP(データ処理)→DAC→アナログ出力の順に転送する経路が選択可能である。
【0033】
なお、MCUは、半導体装置100のチップの外付けとして図示したが、むろんチップ内や同一パッケージ内にMCUを設けてもよい。
【0034】
図2は、図1の電流源DAC20の構成例を示す回路図である。
図2を参照して、電流源DAC20は、フリップフロップFF1〜FFnと、電流源IS1〜ISnと、電流源スイッチSW1〜SWn、/SW1〜/SWnと、電流経路IBおよび/IBとを含む。電流経路IBからは電流出力Ioutが出力される。電流経路/IBからは電流出力Ioutbが出力される。
【0035】
なお、図示しないが電流源DAC20はΔΣ変調器30からのデータをデコードしてデジタルデータD1〜Dnを出力するデコーダを含む。データD1〜Dnは、フリップフロップFF1〜FFnにそれぞれ入力される。図1の場合はΔΣ変調器30からのデータは3ビットであり、この場合、バイナリで表現された3ビットは、2の3乗の8ビットにデコードされ、デジタルデータはD1〜D8となる。
【0036】
図3は、図2のフリップフロップFF1の構成を示す回路図である。なお図2のフリップフロップFF2〜FFnも同様な構成を有するので、これらについては説明を繰返さない。
【0037】
図3を参照して、フリップフロップFF1は、クロック信号CKを受けるインバータ104と、インバータ104の出力を受けるインバータ114とを含む。クロックの位相はφとその反転位相/φとで示されている。
【0038】
フリップフロップFF1は、さらに、ゲートにクロック信号CKを受け、データ信号D1を伝達するためのトランスファゲート102と、トランスファゲート102から入力されたデータ信号D1を受けるインバータ106と、インバータ106の出力を受けるインバータ108と、インバータ108の出力をインバータ106の入力に戻すためのトランスファゲート110とを含む。トランスファゲート110のゲートにはインバータ104の出力が与えられる。
【0039】
フリップフロップFF1は、さらに、ゲートにインバータ104の出力を受け、インバータ106の出力を伝達するためのトランスファゲート112と、トランスファゲート112から入力された信号を受けるインバータ116と、インバータ116の出力を受けるインバータ118と、インバータ118の出力をインバータ116の入力に戻すためのトランスファゲート120とを含む。トランスファゲート120のゲートにはインバータ114の出力が与えられる。
【0040】
フリップフロップFF1は、さらに、インバータ116の出力する信号OUTを反転して信号OUTBを出力するインバータ122を含む。
【0041】
図2、図3を参照して、デジタルデータD1〜Dn(n本)はそれぞれフリップフロップFF1〜FFnに入力され、クロック信号CKによってタイミングを合わせられる。フリップフロップFF1〜FFnの出力によって、電流源スイッチSW1〜SWn、/SW1〜/SWnが切替えられ、電流源IS1〜ISnが出力する電流の流し先が電流経路IBまたは/IBに切替えられる。
【0042】
このときクロックCKにジッタが生じると電流源スイッチSW1〜SWn、/SW1〜/SWnの切替え時間にブレが生じ、SNRが劣化する。
【0043】
図4は、図1のクロックバッファ34の構成を示す回路図である。
図4を参照して、クロックバッファ34は、直列に接続された6個のインバータ131〜136を含む。すなわち、クロックバッファ34は、図4のように、外部クロック端子から複数のインバータが直列に接続された構成を有する。例えば、図1のセレクタ40へ出力されるのは、インバータ134が出力するクロック信号ICKSであり、PLL回路36へ出力されるのは、インバータ136が出力するクロック信号ICKP0である。しかしインバータの数及びセレクタ40、PLL回路36へのそれぞれの出力ノードは図4に示した構成に限るものではない。外部クロック端子からセレクタ40、外部クロック端子からPLL回路36までの各距離に依存して、クロックバッファ34のインバータ数やクロック出力ノードは適宜変更される。
【0044】
次に電源/GNDに電圧変動が生じた場合に、クロックにジッタが重畳される原理を、インバータの電源電圧が変動した場合のインバータの入出力特性とその入出力波形のイメージ図を示しながら説明する。
【0045】
図5は、クロックのジッタの説明をするための第1の図である。図5において、図4のクロックバッファ34の直列に接続されたインバータのうち一部のインバータが示されている。インバータが直列に接続されていると、伝達波形のパルス幅はインバータ論理しきい値Vthresと電源電圧の影響を受ける。
【0046】
図6は、クロックのジッタの説明をするための第2の図である。図6では、インバータの入力電圧が横軸に示され、出力電圧が縦軸に示されている。入力電圧を変化させた場合に出力電圧がどのように変化するかが、電源電圧V0の場合と電源電圧V1の場合との2通り示されている。図6に示すように、電源電圧に応じて論理閾値がずれる。つまり、インバータの電源電圧が変動すると、その論理閾値がわずかにずれる。
【0047】
図7は、クロックのジッタの説明をするための第3の図である。図6、図7を参照して、クロック信号が印加された場合、その応答開始時間が電源電圧変動ΔVに応じて変わり、それがジッタになることが分かる。
【0048】
図8は、クロックにジッタが重畳された場合のDACおよびフリップフロップ回路の各波形を示した図である。
【0049】
クロックにジッタが重畳されると、図2で示したDACおよび図3で示したフリップフロップ回路のクロックφ、/φにもジッタが重畳される。その結果、スイッチSW1,/SW1の切替えタイミングを決めるフリップフロップの出力OUTにもぶれが生じ、データD1に対応するアナログ出力(電流)Ioutにもジッタの影響が生じることになる。
【0050】
このジッタの発生の原因はいくつか考えられるので、半導体装置を試作してみないとジッタが大きいか少ないかは良く分からない場合が多い。
【0051】
たとえば、チップ外部からジッタの大きいクロックがDACに供給される場合がある。また、ジッタの少ないクロックをチップ外部から供給しても、チップ内部のDSP、ロジック回路(クロックタイミングジェネレータなど含む)等の電源配線およびGND配線の共通インピーダンスとバッファなどのスイッチング電流の関係で、電源配線およびGND配線の電位変動が生じDACクロックにジッタを引き起こす場合もある。つまり、チップ上の回路レイアウトに依存してジッタがチップ内部で大きく付加されたクロックがDAC部に供給される場合があり、この場合DACのSNRが劣化する。
【0052】
また、供給クロックがチップの中で損なわれる他の例として、DSP等デジタル回路とクロックバッファ回路の電源端子を共通化する場合がある。この場合、DSP等の動作に応じて電源電位やGND電位が変動しこの電源電位やGND電位を用いたクロックバッファでクロックにジッタが付加される。
【0053】
そこで、本実施の形態では、DACに供給するクロックに関し、複数の供給経路を設け、複数の供給経路を切替えて使用可能に構成する。いずれのクロック供給経路のクロックのジッタが最小となるかは半導体装置を試作してみるまではわからないことも多い。しかしクロックを切替えて評価すれば、いずれの経路のクロックのジッタが少ないか、またいずれのクロックを使用すればDACの精度が良いかが分かる。そして、DACの精度劣化が少ない状態で動作させるようにクロック供給経路を選択し、DACコアの性能を最大限引き出す。
【0054】
図9は、実施の形態1におけるクロック供給選択に関する構成を示したブロック図である。図1、図9を参照して、PLL回路36は、端子MCKからクロックバッファ34を経由して入力される内部クロック信号ICKP0を一方の比較入力ノードに受ける位相比較器152と、位相比較器152の出力を受けるループフィルタ154と、ループフィルタ154の出力に応じた周波数の信号を出力する電圧制御発振器(以下、VCO(Voltage Controlled Oscllator)という)156と、VCO156の出力を1/Nに分周する分周器158と含む。分周器158の出力は位相比較器152の他方の比較入力ノードに与えられる。
【0055】
PLL回路36はマスタークロックの周波数を逓倍(×N)するための“逓倍器”とも呼ばれる。逓倍を具体的に行うために通常は分周器158が内部に設けられる。なお、分周器158を削除した構成であってもよく、この場合はN=1の場合に相当し、PLL回路36はマスタークロックと同じ周期(×1)のクロックを出力する。
【0056】
VCO156の出力は、図1のDSP26に1536fsのクロック信号として供給されるとともに、分周器38で1/Nに分周される。図1ではN=4の場合の一例が示されているが、Nは4以外の数でも良い。分周器38の出力とクロック信号ICKP0は、同じ周波数の信号であるが、ジッタの大きさは異なる場合がある。
【0057】
PLL回路36の入力に入るクロックICKP0のジッタ(位相ノイズ)とPLL内部のVCO156のもつジッタ(位相ノイズ)とが、それぞれ異なる伝達関数で出力のクロックに重畳される。伝達関数はここでは詳細には示さないが、LPFの特性の項とHPFの特性の項に分けることができる。このうち入力のクロックICKP0に重畳されたジッタはLPF(ループフィルタ154)の特性により高い周波数成分は減衰させられる。一方、入力のクロックICKP0のジッタが非常に少ないものであれば、VCO156のジッタがHPFの特性で低い周波数成分が落とされた形で出力のクロックに重畳される。
【0058】
つまり、PLL回路36では、入力基準信号のジッタはLPF(ループフィルタ154)を通した形で出力に伝えられ、また、VCO156で生じたジッタはHPFを通した形で出力に伝えられる。入力のクロックのジッタの周波数が高く大きければ出力のクロックのジッタは低減され、入力のクロックのジッタが小さければ出力のクロックのジッタはPLL回路36内のVCO156のジッタが目立つように見える。
【0059】
簡単に言えば、VCO156のジッタは固定なので、これよりジッタのひどい入力に対してはPLL回路36はジッタをきれいにして出力するように見える。逆に、ジッタの少ない入力に対してはVCO156でジッタを付加して出力することになるのでPLL回路36はジッタを増加させているように見える。
【0060】
そこで、DACやADCなどのアナログ処理を行なう回路のクロック信号としてジッタの小さい方を選択できるようにセレクタ40が設けられている。なお、図9では説明の簡単のためクロックICKP0がセレクタ40に入力されているが、遅延時間の調整のため図1および図4に示すようにインバータチェーンにおいてクロックICKP0の前または後ろのクロックICKSをセレクタ40に入力するようにしても良い。
【0061】
図10は、図9に示したクロック選択に関する構成の変形例を示したブロック図である。図9に示したPLL回路内部にある分周器158を、PLL出力をマスタークロックの周波数に戻すための分周器38と兼用することも可能である。
【0062】
図10を参照して、変形例において、PLL回路36Aは、端子MCKからクロックバッファ34を経由して入力される内部クロック信号ICKP0を一方の比較入力ノードに受ける位相比較器152Aと、位相比較器152Aの出力を受けるループフィルタ154Aと、ループフィルタ154Aの出力に応じた周波数の信号を出力するVCO156Aと、VCO156Aの出力を1/Nに分周する分周器158Aと含む。分周器158Aの出力は位相比較器152Aの他方の比較入力ノードに与えられる。以上の構成は、図9に示したPLL回路36と同様である。
【0063】
しかし、図10に示した構成では、分周器38は削除されており、分周器158Aの出力が位相比較器152Aに与えられるとともに、セレクタ40Aの一方の入力にも与えられる。そしてセレクタ40Aの他方の入力にはクロック信号ICKP0が与えられる。したがって、セレクタ40Aは、分周器158Aの出力と、クロックICKP0とのいずれか一方を選択して出力する。
【0064】
PLL回路36,36Aはともに入力されたクロック信号ICKP0と等しい周波数の信号を作成する。したがって、図9、図10の回路は、クロック信号ICKP0と等しい周波数の別信号であって、PLLによって発生したVCOの出力信号を分周して得られた信号をクロック信号ICKP0(図1ではICKS)の代わりに選択可能とする点で共通している。
【0065】
以上説明したように、実施の形態1の半導体装置は、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したLSIにおいて、DACやADCに複数の経路からのクロックを供給可能とする。複数の経路は、PLL回路を介して供給する経路も含む。そして、1度の試作品を作成するだけでも、ジッタの少ない経路を選択してDACやADCを動作させることが可能であるので、開発期間を短縮しつつアナログ処理の性能を向上させることも可能となる。
【0066】
実施の形態1について図面を再度参照して総括する。図1に示すように、本実施の形態の半導体装置100は、外部からクロック信号が入力されるクロック入力端子MCKと、クロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ34と、クロックバッファ34の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号ICKPFを発生するためのフェーズロックドループ(PLL)回路36と、第1の内部クロック信号ICKPFを分周してクロック信号の周波数に戻した第2の内部クロック信号ICKPとクロックバッファ回路の出力ICKSとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ40とを備える。
【0067】
このように、周波数の等しい複数のクロック信号のうちから選択する構成とすることによって、設計段階では予測の難しいクロックのジッタの問題があったとしても、試作、評価時にセレクタ40を切替えれば最良のクロックを用いることが可能となる。
【0068】
好ましくは、図1、図9に示す例では、半導体装置100は、第1の内部クロック信号ICKPFを受け、第2の内部クロック信号ICKPを出力する分周器38をさらに備える。
【0069】
好ましくは、図10に示す例では、フェーズロックドループ回路36は、クロックバッファ34の出力ICKP0と第2の内部クロック信号ICKPと受ける位相比較器152Aと、位相比較器152Aの出力に応じた指令電圧を生成するループフィルタ154Aと、指令電圧に応じて第1の内部クロック信号ICKPFを発生する電圧制御発振器156Aと、第1の内部クロック信号ICKPFを受けて分周し、第2の内部クロック信号ICKPを出力する分周器158Aとを含む。
【0070】
好ましくは、半導体装置100は、クロックバッファ34の出力を動作クロック信号として用いるデジタル回路(DSP26、デジタルフィルタ22,28、分周器24,32等)と、選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路(ΔΣ変調器18、電流源DAC20等)とをさらに備える。デジタル回路とアナログ回路とを混載する半導体装置において、セレクタにより同一周波数の複数のクロックのうちから最良のクロックを選択することが可能であるので、アナログ回路の性能を最大限引き出すことが可能となる。
【0071】
[実施の形態2]
図11は、実施の形態2の半導体装置100Aの概略構成を示すブロック図である。
【0072】
図11を参照して、半導体装置100Aは、DACなどクロックのジッタに影響を受けやすい回路にクロック信号を供給する必要があるとき、クロック信号の供給経路を複数設ける。その複数の供給経路のそれぞれは異なる電源系で動作する。
【0073】
半導体装置100Aは、オーディオ用DACとDSPとロジック系回路ブロック170とロジック系回路ブロック172とを搭載している。このうち、DSPとロジック系回路ブロック170が同じ電源/GND系(VDD1/GND1)によって電力供給され、ロジック系回路ブロック172は別系統の電源/GND系(VDD2/GND2)によって供給されている。ロジック系回路ブロック170とロジック系回路ブロック172とは、まったく別の機能を有する回路ブロックである。これらの回路ブロックは、シリアルで送られてくる制御信号をパラレルに変換する回路であったり、デジタルフィルタ回路であったりさまざまなケースがある。
【0074】
ジッタの少ないクロックMCKが、DACの変換速度fsの1536倍の周波数で供給されている。このクロックはロジック系回路ブロック170内部のクロックバッファを通してセレクタ174のa入力に供給される。一方、セレクタのb入力には、ロジック系回路ブロック172の内部のクロックバッファまたはスルー配線を経由したクロックMCKが供給される。これら複数の経路で与えられた、クロック信号のうちからセレクタ174はいずれか1つのクロック信号を選択する。
【0075】
セレクタ174によって選択されたクロック信号は、分周器176(分周比1/24)に供給されDACで必要な64fsのクロックとしてDACに供給されている。クロックバッファは複数のインバータが直列接続された構成を有する。これらのインバータの電源/GNDは、ロジック系回路ブロック170と共用されており、電源端子VDD1、接地端子GND1は、さらにDSPとも共通になっている。
【0076】
DSPが動作する場合、DSPはデジタル回路であることからその動作電流は高速のスイッチング電流である。スイッチング電流は、電源/GNDの配線抵抗によって電圧変動を引き起こす。変動した電源/GNDの電位がロジック系回路ブロック170およびその内部のクロックバッファ等にも供給されることになる。
【0077】
ロジック系回路ブロック170内の経路(クロックバッファ)を通過してきたクロックには、電源/GNDの電位が変動しているので、ジッタが発生する。外部からジッタの少ないクロックを供給してもチップ内部でDACに送られるときにはジッタの多いクロックになってしまっている。これによりDACのSNRが劣化する。
【0078】
これとは別経路で、ロジック系回路ブロック172内の経路(クロックバッファまたはスルーパス)を通過してきたクロックもDACで使用可能とする。
【0079】
たとえば、回路規模や動作周波数などからロジック系回路ブロック172の電源/GNDのノイズがロジック系回路ブロック170より小さいように思えても、実際に経路a,bどちらが低ジッタのクロックを供給するかは作り込まないと分からない(DSPのノイズはプログラムにも依存する)。
【0080】
つまり、クロックの複数経路上の各々のクロック信号には、周辺デジタル回路の影響で電源/GND配線が電位変動することでジッタが発生する。電源/GND配線の電位変動の仕方は、回路やレイアウトに応じて異なるのでジッタ量もどうなるか予測がつきにくい。結果的に、クロックの複数経路のうちから、音質等の評価結果に基づいて良好な経路を使用するのが良い。
【0081】
セレクタ174は、入力aあるいは入力bのいずれかを選択する。ロジック系回路ブロック170,172のスイッチング電流の違いに応じて電源/GNDの変動具合が異なり、入力a,bのクロックは、ジッタの重畳のされ具合が異なる。セレクタ174によって、複数の経路のクロック信号から比較的良好な経路を使用するように選択することができる。
【0082】
再び図を参照して、実施の形態2について総括する。図11に示すように、半導体装置100Aは、第1および第2の電源端子VDD1,VDD2と、外部からクロック信号が入力されるクロック入力端子MCK1と、第1の電源端子VDD1から電源電圧が供給されるロジック系回路ブロック170の内部において、クロック入力端子MCK1を介して入力されたクロック信号を波形整形する第1のクロックバッファ回路と、第2の電源端子VDD2から電源電圧が供給されるロジック系回路ブロック172の内部においてクロック入力端子を介して入力されたクロック信号を波形整形する第2のクロックバッファ回路と、第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ174とを備える。
【0083】
以上説明したように、実施の形態2の半導体装置100Aは、複数のクロック供給経路を含み、その経路を選択できるようにしたセレクタ174を含む。これによって、比較的ジッタの少ないクロックをDACに供給し、DACコアの精度劣化が少ない状態で使用することができる(製品を動作させてユーザが音質を元に経路を選択する。あるいは試作品を評価後経路を固定する。)。
【0084】
これにより、DACに供給するクロックをジッタの少ないものに設定することができ、DACの高精度化の効果が得られる。
【0085】
[実施の形態3]
図12は、実施の形態3の半導体装置100Bの概略構成を示すブロック図である。
【0086】
図12を参照して、半導体装置100Bでは、複数の経路のうち、いくらかはPLLを介した経路とする。図12では、複数の経路は、2系統がロジック回路経由、1系統がPLL経由である。
【0087】
半導体装置100Bは、クロック経路3通り(a,b,c)のうち、一系統(c)をPLL経由(逓倍無し)とした構成を有する。
【0088】
図12に示す例は、図11と同様の経路(a,b)に加えてPLL189経由の経路(c)を設けた例であり、経路切替えのセレクタ188,184が設けられている。
【0089】
外来のジッタが大きい場合、内部VCOで決まるジッタのクロックを出力することでPLLは入力ジッタを抑制できる。一方で入力のジッタが小さい場合には、PLL内部のVCOのジッタが見え始め、そのジッタをもつクロックを出力することからPLLがクロックのジッタを増やしたことと等価になる(図12のPLLはジッタ抑圧のために設けたもので逓倍させていない)。
【0090】
従って、図12では、外部から供給されるクロックMCKが高精度(ジッタ小)である場合、セレクタ184,188をaあるいはb(図12の場合bの方が良好)に接続し、PLL189を通すことなく、ジッタの少ないクロック信号をDACに供給する。
【0091】
外部から供給されるクロックMCKが低品質(ジッタ大)である場合、セレクタ184,188をcに接続し、外部から供給されるクロックに重畳されたジッタをPLLで帯域制限したクロックをDACに供給する。
【0092】
結果として、ジッタの少ないクロック信号でDACを動作させることができる。
[実施の形態4]
実施の形態4では、PLLを介した経路上の信号の逓倍率を大きくし一旦周波数を上げる。そして、その後にあえて分周器を通してもとの周波数にクロック周波数を落とす。
【0093】
図13は、実施の形態4の半導体装置100Cの概略構成を示すブロック図である。
図13を参照して、半導体装置100Cは、逓倍した周波数のクロックを出力させるようにPLLを設定するとともに、その出力を分周しもとの速度に戻してからDACに供給する経路を設ける点が、図12の半導体装置100Bと異なる。
【0094】
つまり、図13に示した半導体装置100Cは、図12に示した半導体装置100Bの構成において、PLL出力をN逓倍(図13の場合4逓倍)とし、分岐パスに1/N分周器(図13の場合1/4分周)を設けてDACに供給する構成としたものである。
【0095】
半導体装置100Cでは、ロジック系回路ブロック190の電源/GNDを共有するクロックバッファ回路からPLL199へもクロック信号が供給される(経路c)。PLL出力ではその入力のクロックに重畳されたジッタのうち低周波分は低減されるので、ジッタが減少するという効果が期待される。
【0096】
この場合、DSPおよびDACに供給されるクロックはPLLを介して供給されるものであり、そのPLLによって印加クロックのジッタは低減されるのでDACの性能を最大限引き出すことができる。
【0097】
一方その効果が得られない場合は、経路aまたはbを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【0098】
なお、ロジック系回路ブロック190,192の具体例は、図1のデコーダ42,ADC14内のデジタルフィルタ22及び分周器24、DAC16内のデジタルフィルタ28、ΔΣ変調器30、分周器32、及び分周器41などが挙げられる。図13の1/6分周器196は、図1のDAC16内の分周器32の64fsクロック生成の部分に相当する。
【0099】
以上説明したように、実施の形態4では、PLLに逓倍する機能を設け、さらにその出力を分周器を設けてもとの周波数に戻してDACに供給する。図13の場合は、PLLは4逓倍する構成で、PLL出力をあえて1/4分周する分周器を通してDACに供給する。これにより、外部からのクロックは低い周波数であってもDSPを高速に動作させることが可能で、かつ、DACに供給されるクロックもジッタの少ないものにすることができる。
【0100】
また、実施の形態1,3と同様、外部からの印加クロックがジッタの増加もなくきれいにDACに伝わる場合は、PLLを通してDACにクロックを供給するとPLL内VCOのジッタが顕在化してしまうので、その際はPLL経由のクロックを仕様せず、ロジック系回路を経由して来たクロック(経路a,b)を使用する。
【0101】
再び図を参照して、実施の形態4について総括する。図13に示すように、実施の形態4の半導体装置100Cは、外部からクロック信号が入力されるクロック入力端子MCKと、ロジック系回路ブロック190の内部においてクロック入力端子MCKを介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第1の内部クロック信号(1536fs)を発生するためのフェーズロックドループ(PLL)回路199と、第1の内部クロック信号を分周してクロック信号の周波数に戻した第2の内部クロック信号とクロックバッファ回路の出力とをa入力およびc入力に受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ198とを備える。
【0102】
より好ましくは、図13に示すように、半導体装置100Cは、第1の電源端子VDD1と、第1の電源端子VDD1から供給される電源電圧をロジック系回路ブロック190の内部のクロックバッファ回路およびデジタル回路(DSP等)に伝達する第1の電源ラインをさらに備える。
【0103】
さらに好ましくは、図13に示すように、半導体装置100Cは、第2の電源端子VDD2と、ロジック系回路ブロック192の内部にあってクロック信号を波形整形する第2のクロックバッファ回路と、第2の電源端子から供給される電源電圧を第2のクロックバッファ回路に伝達する第2の電源ライン(VDD2ライン)とをさらに備える。セレクタ198および194は、第2のクロックバッファ回路の出力をさらにb入力に受け、受けた複数の信号の中から選択した選択クロック信号を出力する。
【0104】
セレクタ194,198によって、経路a,b,cから最適なものを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【0105】
[実施の形態5]
図14は、実施の形態5の半導体装置100Dの概略構成を示すブロック図である。
【0106】
図14を参照して、半導体装置100Dは、PLLを通る経路(c)とロジック系回路ブロック200を通ってくる経路(b)の2経路を設定した例である。図14に示した例はロジック系回路ブロックが一つしかない場合を想定したものである。この例では、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成を示す。この場合も、実施の形態4と同様な効果を奏する。
【0107】
なお、デジタルオーディオデータを処理する半導体装置には、このデータの転送クロックとしてBitCLKを供給する必要がある場合がある。応用例として、この転送クロックBitCLKからPLLを使用してマスタークロックを生成するように逓倍を調整したPLLを搭載すれば、外部にマスタークロック専用の高速な発振回路を構築する必要が無くなるとともに、マスタークロックの入力に必要な端子の削減も可能となる。
【0108】
[実施の形態6]
図15は、実施の形態6の半導体装置100Eの概略構成を示すブロック図である。
【0109】
図15を参照して、半導体装置100Eは、ADCと、DSPと、DACとに加えてさらにMCUを搭載する例である。
【0110】
アナログ入力データADIはADCに入力され、DSPでデジタル信号処理され、DACでアナログオーディオ出力に戻される。
【0111】
半導体装置100Eの外部から入力された384fsのマスタークロックMCKは、セレクタ210およびセレクタ216に入力される。セレクタ210の他方の入力には、MCUからfsのM倍のクロックが供給される。セレクタ216の他方の入力には、PLL212が出力する1536fsのDSP用のクロックを分周器214で1/4分周した信号が供給される。DACにはセレクタ216の出力を分周器218で1/6分周した64fsのクロック信号が入力される。
【0112】
PLL212に入力するクロックを内蔵のMCUなどから供給することによって、オーディオ用DAC及びDSPへの外部からクロック供給を必要としない構成に切り替えることができる。ADCとDSP間、およびDSPとDAC間の転送クロックBitCLK(32fs/48fs/64fs)は内蔵の1/N分周器220によってマスタークロックMCKから生成可能とする。DSPに入力されるオーディオデータが内部で生成されるような図15に示す構成の場合(ADCからの入力が入力されるなど)には、転送クロックを外部に出力する必要も無くなり、クロックピンの削減が可能になる。
【0113】
[他の変形例]
図16、図17に示したのは、ADCとDSPを混載するLSIへの適用例である。図16、図17では、図14に示した構成において、DACに代えてADCが搭載されている。
【0114】
図16は、変形例1の半導体装置100Fの構成を示したブロック図である。図16に示す半導体装置100Fは、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成でADC+DSPの回路構成への第1の適用例であり、ADCの出力が直接DSPに供給されている。
【0115】
図17は、変形例2の半導体装置100Gの構成を示したブロック図である。図17に示す半導体装置100Gは、クロック経路2通り(a,c)のうち、一系統(c)をPLL経由(逓倍有り)とした構成でADC+DSPの回路構成への第2の適用例であり、ADCの出力がロジック系回路ブロックを経由してDSPに送られている。この例ではロジック系回路ブロックがデジタルフィルタであることが多い。
【0116】
これら第1、第2の適用例では、ADCに供給されるクロックのジッタが低減される。これらの構成によって、ジッタが少ない状態でクロックをADCに供給できるので、ADCの精度劣化を低減できる。
【0117】
以上の実施の形態1〜6と変形例に示した半導体装置は、それぞれクロックのジッタがDACまたはADCへの入力部で最も少なくなる経路を選択して、DACまたはADCに供給することができるので、DACまたはADCコア性能(精度)を最大限引き出すことができる。特に、PLLを介して供給するクロックは、ロジック系回路でクロックにジッタが重畳されてしまっても、PLLの帯域に応じた周波数成分のジッタはそれを抑圧できるので精度劣化を低減できる。
【0118】
一方、印加クロックのジッタが少なく、ロジック系回路でも劣化を引き起こさない場合、PLLを通すことでジッタが増加してしまうので、PLLを通さない経路を選択することもできる。
【0119】
なお、本発明は、オーバーサンプル、デルタシグマ方式のオーディオ用DACとDSP等のデジタル回路を搭載したLSIをはじめ、連続系ΔΣADC搭載のLSI等でも同様の効果が期待できる。具体的にはオーディオコーデックをはじめテレビ用LSIにも適用できる。
【0120】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0121】
2 アナログ処理部、4 デジタル処理部、6,10 電源配線、8,12 接地配線、14 ADC、16 DAC、18,30 ΔΣ変調器、20 電流源DAC、22,28 デジタルフィルタ、24,32,38,41,158,158A,176,196,214,218,220 分周器、34 クロックバッファ、36,36A,199 フェーズロックドループ(PLL)回路、40,40A,174,184,188,194,198,210,216 セレクタ、42 デコーダ、100,100A〜100G 半導体装置、102,110,112,120 トランスファゲート、104,106,108,114,116,118,122,131〜136 インバータ、152,152A 位相比較器、154,154A ループフィルタ、156,156A 電圧制御発振器(VCO)、170,172,190,192 ロジック系回路ブロック、FF1〜FFn フリップフロップ、SW1〜SWn 電流源スイッチ。
【特許請求の範囲】
【請求項1】
外部からクロック信号が入力されるクロック入力端子と、
前記クロック入力端子を介して入力された前記クロック信号を波形整形するクロックバッファ回路と、
前記クロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第1の内部クロック信号を分周して前記クロック信号の周波数に戻した第2の内部クロック信号と前記クロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項2】
前記第1の内部クロック信号を受け、前記第2の内部クロック信号を出力する分周回路をさらに備える、請求項1に記載の半導体装置。
【請求項3】
前記フェーズロックドループ回路は、
前記クロックバッファ回路の出力と前記第2の内部クロック信号と受ける位相比較器と、
前記位相比較器の出力に応じた指令電圧を生成するループフィルタ回路と、
前記指令電圧に応じて前記第1の内部クロック信号を発生する電圧制御発振器と、
前記第1の内部クロック信号を受けて分周し、前記第2の内部クロック信号を出力する分周回路とを含む、請求項1に記載の半導体装置。
【請求項4】
前記クロックバッファ回路の出力を動作クロック信号として用いるデジタル回路と、
前記選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路とをさらに備える、請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
第1の電源端子と、
前記第1の電源端子から供給される電源電圧を前記クロックバッファ回路および前記デジタル回路に伝達する第1の電源ラインをさらに備える、請求項4に記載の半導体装置。
【請求項6】
第2の電源端子と、
前記クロック信号を波形整形する第2のクロックバッファ回路と、
前記第2の電源端子から供給される電源電圧を前記第2のクロックバッファ回路に伝達する第2の電源ラインとをさらに備え、
前記選択回路は、前記第2のクロックバッファ回路の出力をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項5に記載の半導体装置。
【請求項7】
第1および第2の電源端子と、
外部からクロック信号が入力されるクロック入力端子と、
前記第1の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第1のクロックバッファ回路と、
前記第2の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第2のクロックバッファ回路と、
前記第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項8】
前記第1のクロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第1の内部クロック信号を受け、前記第1の内部クロック信号を分周して前記クロック信号の周波数に戻した第2の内部クロック信号を出力する分周回路とをさらに備え、
前記選択回路は、前記第2の内部クロック信号をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項7に記載の半導体装置。
【請求項1】
外部からクロック信号が入力されるクロック入力端子と、
前記クロック入力端子を介して入力された前記クロック信号を波形整形するクロックバッファ回路と、
前記クロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第1の内部クロック信号を分周して前記クロック信号の周波数に戻した第2の内部クロック信号と前記クロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項2】
前記第1の内部クロック信号を受け、前記第2の内部クロック信号を出力する分周回路をさらに備える、請求項1に記載の半導体装置。
【請求項3】
前記フェーズロックドループ回路は、
前記クロックバッファ回路の出力と前記第2の内部クロック信号と受ける位相比較器と、
前記位相比較器の出力に応じた指令電圧を生成するループフィルタ回路と、
前記指令電圧に応じて前記第1の内部クロック信号を発生する電圧制御発振器と、
前記第1の内部クロック信号を受けて分周し、前記第2の内部クロック信号を出力する分周回路とを含む、請求項1に記載の半導体装置。
【請求項4】
前記クロックバッファ回路の出力を動作クロック信号として用いるデジタル回路と、
前記選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路とをさらに備える、請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
第1の電源端子と、
前記第1の電源端子から供給される電源電圧を前記クロックバッファ回路および前記デジタル回路に伝達する第1の電源ラインをさらに備える、請求項4に記載の半導体装置。
【請求項6】
第2の電源端子と、
前記クロック信号を波形整形する第2のクロックバッファ回路と、
前記第2の電源端子から供給される電源電圧を前記第2のクロックバッファ回路に伝達する第2の電源ラインとをさらに備え、
前記選択回路は、前記第2のクロックバッファ回路の出力をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項5に記載の半導体装置。
【請求項7】
第1および第2の電源端子と、
外部からクロック信号が入力されるクロック入力端子と、
前記第1の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第1のクロックバッファ回路と、
前記第2の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第2のクロックバッファ回路と、
前記第1および第2のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項8】
前記第1のクロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第1の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第1の内部クロック信号を受け、前記第1の内部クロック信号を分周して前記クロック信号の周波数に戻した第2の内部クロック信号を出力する分周回路とをさらに備え、
前記選択回路は、前記第2の内部クロック信号をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項7に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−248666(P2011−248666A)
【公開日】平成23年12月8日(2011.12.8)
【国際特許分類】
【出願番号】特願2010−121684(P2010−121684)
【出願日】平成22年5月27日(2010.5.27)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年12月8日(2011.12.8)
【国際特許分類】
【出願日】平成22年5月27日(2010.5.27)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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