【課題】異なる配線を介して異なる電源端子から内部回路を構成する第１の回路および第２の回路にそれぞれ給電する際に、第１の回路に給電する配線と第２の回路に給電する配線との間に発生するノイズを抑制する。
【解決手段】半導体装置は、第１の回路に給電を行う第１の電源配線と、第２の回路に給電を行う第２の電源配線と、第１の電源配線と第２の電源配線との間に容量素子を設けることにより、両端子間のインピーダンスを、大幅に低減させることにより異種電源間のノイズを低減する。 （もっと読む）

【課題】本発明の目的は，論理回路に電源電圧を供給するレギュレータを有する半導体集積回路において，C端子の数を削減する。
【解決手段】
半導体集積回路30は，第1，第2の出力端OTa，OTbと，外部容量C4に接続する外部接続端子CT4との間に設けられたスイッチ回路35を有し，
スイッチ回路35の一端は第1の出力端OTaに接続され，スイッチ回路35の他端は外部接続端子CT4および第2の出力端OTbに接続され，
スイッチ回路35は，第1のレギュレータA31が第1の電源電圧Vaを第1の論理回路A32に対して供給する期間はオンし，第1のレギュレータA31が第1の論理回路A32に対する電源電圧供給を停止する期間はオフする。 （もっと読む）

【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。 （もっと読む）

【課題】給電ユニット（エナジーハーベスティングデバイス）に改変を加えること無く、不安定な給電電圧、特に、低い給電電圧ででも正常に動作する、回路ユニットを含む集積回路を提供する。
【解決手段】本発明に係る集積回路は、外部電源に接続された第１の電源リングで囲まれた第１の回路ブロックと、第１の電源リングを介して前記外部電源に接続された第２の電源リングで囲まれた第２の回路ブロックとを含み、第１の回路ブロック内の半分以上が同期回路で構成され、第２の回路ブロック内の半分以上が非同期回路で構成されている。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】半導体チップに供給する電圧を、公称最大動作電圧を超えて増加可能にする電力供給方法の提供。
【解決手段】組立てパッケージ内に所定の最大動作電圧を超えない電源電圧で動作するようにされた少なくとも一つの電力入力を有する複数の論理回路１６を有するチップ４を有する集積回路２への電力供給方法は、論理回路の選択された１つの論理回路の電力入力において、論理回路の１つにおける電力入力においてチップ内に位置する計測点６１で第２の電源電圧を直接測定すること、および計測点と選択された１つの論理回路の電源入力間の電圧降下に基づいて第１の電源電圧を決定するステップと、第１の電源電圧を、論理回路の選択された１つにおける所定の最大動作電圧に調節されるような値を有する基準電圧に調節するステップ、を備える。 （もっと読む）

【課題】半導体素子を、より小型化することができる半導体装置、当該半導体素子、及び基板を得る。
【解決手段】半導体素子１２は、階調電圧を出力する半導体素子内部出力部３０Ｃ，３０Ｄ（第１及び第２の階調電圧出力部）と、半導体素子内部出力部３０Ｃの周辺に配置され、半導体素子内部出力部３０Ｃに電源を供給する第１の電源端子電極５２ａと、半導体素子内部出力部３０Ｄの周辺に配置され、半導体素子内部出力部３０Ｄに電源を供給する第２の電源端子電極５２ａと、を備え、基板１８は、半導体素子内部出力部３０Ｃ，３０Ｄの両方に共通して接続され、半導体素子１２の下側に設けられた共通接続部９４（第１の配線パターン）と、共通接続部９４と外部入力端子（２２）とを電気的に接続するインピーダンス調整部９６（第２の配線パターン）と、を備える。 （もっと読む）

【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。
【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。 （もっと読む）

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、ＭＩＭキャパシタ等が多用される。これらのＭＩＭキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。
【解決手段】本願発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は前記半絶縁性化合物半導体基板に電気的に接続されている。 （もっと読む）

【課題】電源遮断領域の信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑える。
【解決手段】半導体集積回路装置（８０）は、電源遮断用スイッチ（９０）と電源遮断領域（７６３）とが形成された半導体チップ（２２）とを含む。半導体チップは基板（２１）に結合される。上記電源遮断領域の外側に上記電源遮断用スイッチを配置することで、電源遮断領域内の配線チャネル数の低減を回避する。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路（３０）を形成することで、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑える。 （もっと読む）

【課題】配線抵抗を低減し導通損失による効率低下を改善した半導体装置、ＤＣ−ＤＣコンバータ及び受像器を提供する。
【解決手段】第１の導電体と、半導体素子搭載部と、半導体素子と、第１の接続部と、第２の接続部とを備えた半導体装置が提供される。前記第１の導電体は、前記半導体素子搭載部の周囲に設けられている。前記半導体素子は、前記半導体素子搭載部に設けられ、第１のスイッチ素子と、前記第１のスイッチ素子と並列的に設けられた第２のスイッチ素子とを有する。前記第１の接続部と前記第２の接続部とは、前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子と前記第２のスイッチ素子とに電気的に接続され、前記第１の導電体と電気的に接続される。 （もっと読む）

【課題】半導体集積回路の面積を増大させることなく、配線性のよいテスト専用回路の電源遮断を実現する半導体集積回路を提供する。
【解決手段】テスト実行時のみ動作するテスト専用回路を有する半導体集積回路１であって、当該半導体集積回路１の内部回路領域（内部制御回路部１００）に電源を供給する通常電源（通常動作用電源）１０４と、当該内部回路領域の全面にメッシュ状に配線され、テスト専用回路に電源供給するテスト用電源１０３と、テスト用電源１０３と通常電源１０４とを接続及び遮断して、通常電源１０４からテスト用電源１０３への電源供給を制御する電源遮断スイッチ１０９と、を備える。 （もっと読む）

【課題】処理装置の入出力パッドの端子数を低減することができる半導体装置を提供する。
【解決手段】処理装置２１のバス制御回路３４に含まれる入出力回路は、外部Ｉ／Ｆ２２と接続されるパッドに接続される。入力部は、パッドから入力される信号に応じた入力信号を出力する。この入力信号は、処理回路３１に供給される。パッドは、入力部の入力端子に接続され、出力端子は電源電圧ＶＤＤを伝達する電源配線に接続されている。入力部は、外部Ｉ／Ｆ２２のバス制御回路４４から入力されるＨレベルの信号の電圧を出力端子から出力する。従って、電源配線には、外部Ｉ／Ｆ２２から入力されるＨレベルの信号による電圧が供給される。 （もっと読む）

【課題】電源端子または接地端子の接続不良を容易に検出する。
【解決手段】半導体装置の電源端子ＴＣと第１の入出力端子Ｔ１との間には、電源端子ＴＣがカソード側となり、第１の入出力端子Ｔ１がアノード側となるようにダイオードＤ１１が設けられる。判定部１０Ａは、電源電圧Ｖｃｃに等しいハイレベルの信号が第１の入出力端子Ｔ１に入力されたとき、電源端子ＴＣの電圧が第１の入出力端子Ｔ１の電圧よりも低いか否かを判定する。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。 （もっと読む）