半導体装置
【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の外部接続端子を備える半導体装置に関する。
【背景技術】
【０００２】
関連する半導体装置では、複数の入出力パッドとそれらに対応する複数の入力バッファとの間を接続する伝送ラインの遅延時間を互いに一致させるため、伝送ラインの長さを同一に形成している（例えば、特許文献１参照）。
【０００３】
また、他の関連する集積化メモリでは、アドレス入力端子とアドレスラッチ回路との間に内部信号遅延時間差を調整する遅延回路を挿入している（例えば、特許文献２参照）。
【０００４】
さらに他の関連する半導体装置として、複数のチップを積層し、積層されたチップ間の信号伝送を、チップを貫通する電極を介して行うものが知られており（例えば、特許文献３参照）、このような半導体装置においても、貫通配線を等長配線とするものが存在している（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２７４４１４号公報（特に、図２）
【特許文献２】特開平０２−０４４５９７号公報（特に、第１図）
【特許文献３】特開２０１０−１８２３６８号公報（特に、図１）
【特許文献４】特開２０１１−０２９５３５号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の信号経路における信号遅延を互いに一致させるには、それらの信号経路長を互いに一致させたり、各信号経路中に遅延素子を挿入したりする必要がある。つまり、基準となる信号経路は別として残りの全ての信号経路に遅延調整部を設ける必要がある。
【０００７】
しかしながら、このような方法は、信号経路数の増加に伴って遅延調整部の数も増加するため、それらの配置スペースの確保が困難である。特に、小型化・高集積化が求められる半導体装置では、外部端子数を増加させようとすると、外部端子を配置するスペースだけでなく、それらにそれぞれ接続される配線の遅延を調整する遅延調整部を設けるためのスペースをも必要とし、チップが大型化する。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１のサイズを持つ第１の外部端子と、それぞれが、前記第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、前記第１の外部端子及び前記複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、前記外部端子領域に隣接して形成され、前記複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、前記複数の第２の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第１のチップを含み、前記複数の第２の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、前記複数のインタフェースのそれぞれは、互いに実質的に等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、前記調整部の少なくとも一部は、前記外部端子領域内の前記第１のサイズと第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。
【０００９】
また、本発明のその他の実施の形態に係る半導体装置は、第１のサイズを持つ第１の外部端子を基準として第１及び第２の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、それぞれが前記第１のサイズよりも小さい第２のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第２の外部端子と、前記複数の第２の外部端子にそれぞれ対応する複数の回路を含み、前記第１の方向に前記外部端子領域と隣接して配置される回路形成領域と、前記複数の第２の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第２の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第２の外部端子に接続される調整部と、を備え、前記調整部の少なくとも一部は、前記第１のサイズと前記第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第１のサイズを持つ第１の外部端子と、第１のサイズより小さい第２のサイズを持つ複数の第２の外部端子とを、第１のサイズを基準として規定された外部端子領域に配列形成し、複数の第２の外部端子とそれらに対応する複数の回路との間を接続する配線とにより構成される複数のインタフェースの時定数を調整する調整部を、外部端子領域内に形成するとともに、少なくともその一部を第１のサイズと第２のサイズとの差により生ずるマージン領域に形成するようにしたことで、装置の大型化を招くことなく、複数のインタフェースの時定数を実質的に互いに一致させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の技術思想の一例を示す平面図である。
【図２】本発明が適用される半導体装置の一例の概略構成を示す縦断面図である。
【図３】図２の半導体装置を用いたシステムの一構成例を示すブロック図である。
【図４】ＤＲＡＭチップの平面レイアウトの一例を示す図である。
【図５】コントローラチップの平面レイアウトの一例を示す図である。
【図６】貫通電極の一例の概略構成を示す縦断面図である。
【図７】貫通電極の配列例を示す図である。
【図８】図７に示す貫通電極の配列例の詳細を示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置を説明するための図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の変形例を説明するための図である。
【図１１】本発明の第２の実施の形態に係る半導体装置を説明するための図である。
【図１２】図１１の半導体装置における配線幅と容量値との関係を説明するための図である。
【図１３】図１１の半導体装置における調整用容量の構成を説明するための図である。
【図１４】本発明の第３の実施の形態に係る半導体装置を説明するための図である。
【図１５】図１４の半導体装置における配線幅と容量値との関係を説明するための図である。
【図１６】図１４の半導体装置における調整用容量の構成を説明するための図である。
【図１７】本発明の第３の実施の形態に係る半導体装置の変形例を説明するための図である。
【図１８】本発明の第４の実施の形態に係る半導体装置を説明するための図である。
【図１９】図１８の半導体装置における配線幅を説明するための図である。
【図２０】図１８の半導体装置におけるシールドの配置を説明するための図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１３】
図１は、本発明の技術思想の一例を示す平面図である。具体的には、図１は、半導体装置の一部分、即ち、半導体記憶装置における入出力制御領域の一部を示している。
【００１４】
図示の入出力制御領域は、外部端子領域１０とそれに隣接する入出力回路領域１１とを含んでいる。
【００１５】
外部端子領域１０には、複数の外部端子が配列形成されている。これらの外部端子には、比較的大きな第１のサイズを持つ第１の外部端子１２と、それより小さい第２のサイズを持つ第２の外部端子１３とが含まれる。
【００１６】
第１及び第２の外部端子１２，１３は、それぞれ半導体装置の表面に露出するチップパッドであってよい。あるいは、第１及び第２の外部端子１２，１３は、それぞれ貫通電極に含まれる複数の接続パッドのうちのいずれかであってもよい。第１及び第２の外部端子１２，１３は、同一の配線層を用いて形成されることが望ましいが、異なる配線層を用いて形成されてもよい。
【００１７】
なお、第１のサイズ及び第２のサイズは、半導体チップの厚み方向（図の表裏方向）に垂直な方向（紙面に平行な方向）のサイズ（占有面積）を意味する。第１及び第２の外部端子１２，１３が貫通電極を用いて構成されている場合には、そこに含まれる複数の接続パッドのうち最大のパッドのサイズを意味する。通常、最大のパッドは、多層配線層を形成される複数の接続パッドのうち、最上層の接続パッドである。
【００１８】
外部端子領域１０において、第１及び第２の外部端子１２，１３が形成される位置、即ち、外部端子形成位置は、第１のサイズを基準として規定されている。つまり、第１の外部端子１２を行列配置（アレイマトリックス様に配置）したと仮定した場合に、各端子が周囲の他の端子と接触せず、かつ、その周囲に必要な配線を配置するスペースが残されるように規定される。図１では、５列６行の３０個の外部端子形成位置が、第１の方向（図の上下方向）に所定の間隔ｄ１を空け、第２の方向（図の左右方向）に所定の間隔ｄ２（＞ｄ１）を空けるように規定されている。間隔ｄ１及びｄ２を設けるので、結果として、外部端子形成位置は、第１のサイズよりも大きなサイズを基準として規定されることになる。
【００１９】
第１のサイズを基準として規定された外部端子形成位置に、第２のサイズを持つ第２の外部端子１３を形成すると、その周囲に第１のサイズと第２のサイズとの差によるマージン領域１４が生じる。
【００２０】
第１の外部端子１２は、例えば、入出力回路領域１１に形成されている複数の入出力回路１５に電源を供給する電源端子である。一方、第２の外部端子１３は、例えば、複数の入出力回路１５とデータの送受信を行うデータ入出力端子である。電源端子は、エレクトロマイグレーション等を考慮して、データ入出力端子よりも大きいサイズを持たせる必要がある。データ入出力端子の各々は、複数の入出力回路１５のうち対応付けられた入出力回路に、それぞれ配線１６を介して接続される。この配線を配置するため、間隔ｄ２を間隔ｄ１より大きくしている。
【００２１】
ここで、図１より明らかなように、第２の外部端子１３とそれに対応する入出力回路１５との距離は、第２の外部端子１３の形成位置によって異なる。したがって、複数の第２の外部端子１３とそれらに対応する入出力回路１５との間におけるデータ伝送時間を互いに等しくするには、これらの間を接続する配線の時定数を互いに一致させる必要がある。配線の時定数は、接続される第２の外部端子１３の寄生容量等の影響を受ける。したがって、配線の時定数について考える場合、配線１６だけでなく第２の外部端子１３をも考慮しなければならない。ここでは、第２の外部端子１３の各々とそれに接続される配線１６との組合せをインタフェースと呼ぶ。
【００２２】
複数のインタフェースの時定数を相いに実質的に一致させるため、入出力回路領域１１から最も遠い行（図の最下端の行）に属する第２の外部端子１３を基準とする。或いは、入出力回路領域１１に最も近い行（図の最上端の行）に属する第２の外部端子１３を基準とする。図１は、前者の例を示している。
【００２３】
基準となる第２の外部端子１３と対応する入出力回路１５との間を接続する配線１６は、所定幅を有し、できるだけその長さが短くなるように形成される。
【００２４】
基準となる行以外の行に属する第２の外部端子１３については、各行の位置に応じて、時定数を調整する調整部１７が設けられる。調整部１７は、外部端子領域１０内に形成され、少なくともその一部がマージン領域１４内に位置するように形成される。なお、外部端子領域１０は、上述したように第１のサイズを基準として所定数の端子を配列形成するために必要となる最低限の広さを持つように規定される。
【００２５】
調整部１７は、少なくともその一部が、配線１６の形成に用いられる配線層を利用して形成される。例えば、全てのインタフェースについて同一幅の配線１６を用い、配線長を一致させる場合には、調整部１７は配線１６そのもの（一部）である。また、調整部１７は、必ずしも、図１のように配線１６の途中に配置されるものではなく、配線１６の幅を変える場合の拡幅部（配線の一部）であってもよい。また、この場合、調整部１７の他の一部として、第２の外部端子１３に接続される調整用容量を形成してもよい。調整用容量もまた、その少なくとも一部が、第２の外部端子１３の形成に用いられる配線層を用いて形成される。
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
図２は、本発明が適用される得る半導体装置２０の一例の断面図である。図示の半導体装置２０は、基板２１と、基板２１上に搭載されたコントローラチップ２２と、コントローラチップ２２上に積層された複数（図では８枚）のコアチップ２３を有している。コアチップ２３の各々には、複数の貫通電極２４が形成されており、各コアチップ２３は、貫通電極２４を通じて、上下の少なくとも一方に位置する他のコアチップ２３又はコントローラチップ２２に電気的に接続されている。コントローラチップ２２は、各コアチップ２３をアクセスする複数のＣＰＵを備えることが出来る。更に、各コアチップ２３とは関連のないその他の機能を備えることもできる。
【００２８】
複数のコアチップ２３は、同一の機能を有するものであってもよいし、互いに異なる機能を有するものであってもよい。ここでは、複数のコアチップ２３が同一の機能を有しているものとしたので、コアチップ２３がコントローラチップ２２の上に積層されているが、コアチップ２３が互いに異なる機能を有している場合には、コントローラチップ２２は必ずしも必要ではない。コアチップ２３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップであってよい。
【００２９】
半導体装置２０は、また、積層されたコアチップ２３間の隙間を埋めるアンダーフィル２５を有している。アンダーフィル２５の周囲は、レジン（封止樹脂）２６により封止されている。半導体装置２０の上部には、リードフレーム２７が接着フィルム２８により取り付けられている。また、基板２１の下面には、半田ボール２９が取り付けられている。
【００３０】
図２の半導体装置２０は、例えば、図３に示すように、バス３１を介してＣＰＵ３２に接続され、情報処理システムを構成する。ＣＰＵ３２は、バス３１を介して半導体装置２０に含まれるコアチップ２３を制御する。システムには、複数の半導体装置２０や複数のＣＰＵ３２が含まれてもよい。
【００３１】
コアチップ２３がＤＲＡＭチップの場合、その平面レイアウトは、例えば、図４に示すようになる。即ち、図の上下両側にメモリアレイ領域４１が配置され、その間、即ち中央部に入出力制御領域４２が配置される。入出力制御領域４２には、複数の貫通電極が配列形成される貫通電極配列部４３とそれに接続される回路部４４とが含まれる。
【００３２】
コントローラチップ２２は、図５に示すように、コアチップ２３の入出力制御領域４２に対応する位置に入出力制御領域５１を有している。入出力制御領域５１は、貫通電極配列部４３に対応する位置に貫通電極配列部５２を有している。コントローラチップ２２の残りの領域の全部又は一部は、制御回路領域として利用される。コントローラチップ２２は、例えば、ＡＬＰＧ（ALgorithm Pattern Generator）として動作する。
【００３３】
次に、貫通電極配列部４３に形成される複数の貫通電極について説明する。なお、貫通電極配列部５２についても同様である。
【００３４】
各貫通電極は、例えば、図６に示すような構造を有する。即ち、貫通電極６０は、各チップの基板（Ｓｉ基板）６１を貫通する裏面ＴＳＶ（Through Silicon Via）６２と、裏面ＴＳＶ６２の上に積層形成された接続パッド６３〜６６、及び接続パッド間を電気的に接続するビア６７〜６９を含む。
【００３５】
また、貫通電極６０は、チップの裏面側（図の下側）に形成され、裏面ＴＳＶ６２に接続される裏面バンプ７０と、チップの表面側（図の上側）に形成され、接続パッド６６に接続される表面バンプ７１を有している。
【００３６】
裏面ＴＳＶ６２の周囲には、ＴＳＶトレンチ７２が形成され、裏面ＴＳＶ６２は、周囲（基板６１の一面側）に形成された回路７３等から電気的に分離される。また、回路７３は、ＳＴＩ（Shallow Trench Isolation）７４により、周囲から電気的に分離される。
【００３７】
接続パッド６３〜６６は、層間絶縁膜を介して積層される多層配線層を用いて形成される。接続パッド６３は、例えば、Ｗ（タングステン）層であり、接続パッド６４〜６６は、例えば、第１〜第３Ａｌ（アルミニウム）層である。なお、配線層の数は、各チップの構成に応じて適宜選択される。また、２つの接続パッド間を接続するビア６７〜６９は、それぞれ図では２本ずつであるが、１本以上の任意の数であってよい。
【００３８】
以上の構成により、貫通電極６０は、表面バンプ７１に入力された信号を裏面バンプ７０へ伝え、裏面バンプ７０に入力された信号を表面バンプ７１に伝える。また、接続パッド６３〜６６に図示しない信号線が接続されている場合には、それらの信号線からの信号を表面バンプ７１及び裏面バンプ７０へ伝え、表面バンプ７１または裏面バンプ７０からの信号を信号線に伝える。
【００３９】
なお、貫通電極６０に含まれる接続パッド６３〜６６のうち、最もサイズの大きなもの（通常、最上層の接続パッド６６）が貫通電極６０のサイズ（図の上方から見た占有面積）を決定する。貫通電極６０のサイズを決定する接続パッドが図１における外部端子１２及び外部端子１３に相当する。図１における第１の外部端子１２及び第２の外部端子１３が貫通電極で構成される場合、接続パッド６３〜６５のうち、最も大きなサイズを持つ接続パッドの大きさが互いに異なる。それ以外の部分については、第１の外部端子１２と第２の外部端子１３とは同一の構成を有する。なお、第１の外部端子１２及び第２の外部端子１３に接続される配線は、接続パッド６３〜６５のいずれに接続されてもよい。
【００４０】
貫通電極配列部４３における貫通電極の配列は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）による規格に準拠する。現在規格化が進められている仕様では、１２８個のデータ（ＤＱ）端子を１チャネルと定義し、４チャネル分のＤＱ端子（１２８×４＝５１２）とそれに関連するアドレス・コマンド端子の配列が規定される。この仕様による貫通電極の配列の概略を図７に示す。
【００４１】
４つの貫通電極配列部４３ａ〜ｄは、それぞれ、チャネル０〜３に対応する。図７における小四角形の各々が貫通電極に相当する。また、ハッチングが施されている領域には概ねアドレス・コマンド端子が配置され、ハッチングが施されていない領域には概ねＤＱ端子が配置される。チャネル０の端子配列を基準として、チャネル１及びチャネル２の端子配列は、チャネル０の端子配列をミラー配置したものであり、チャネル３の端子配列は、チャネル１又は２の端子配列をミラー配置したものである。
【００４２】
図８に、チャネル０における端子配列を拡大して示す。図において、小四角形にはその役割に応じた記号又は番号が付与されている。詳細についてはその説明を省略するが、０〜１２７の数字で示されているのがＤＱ端子である。図８から理解されるように、ＤＱ端子を含む端子配列は、５列６行の端子を一まとまり（以下、単位端子配列４３ｅ）として、繰り返しミラー配置されている。
【００４３】
単位端子配列４３ｅには、１６個のＤＱ端子、２個のデータストローブ（ＤＱＳ）端子、電源（ＶＤＤ）端子、接地（ＶＳＳ）端子、データマスク（ＤＭ）端子、ＤＡ（ダイレクトアクセス）端子及びＮＣ（ノンコネクト）端子が含まれている。
【００４４】
以下、本発明の第１の実施の形態について、図９を参照して詳細に説明する。ここでは、上述した貫通電極を用いるＤＲＡＭについて説明するが、本発明は、多数の外部端子を持ち、それらに接続される配線の時定数を互いに一致させる必要がある全ての半導体装置に適用可能である。外部端子は、貫通電極に限らず、例えば、ワイヤボンディングによりワイヤが接続される、接続パッドであってもよい。また、以下では、一つの単位端子配列４３ｅについて説明するが、他の単位端子配列についても同様である。
【００４５】
図９は、一つの単位端子配列４３ｅと、それに対応する複数の入出力回路４４ａを示している。複数の入出力回路４４ａは、Ｘ方向に沿って配列形成されている。単位端子配列４３ｅは、入出力回路４４ａのＹ方向に関して隣接している。単位端子配列４３ｅが形成される領域のサイズは、図１の入出力回路領域１１と同様に、形成される端子が有する２つのサイズのうち大きい方（第１のサイズ）を基準として規定されている。
【００４６】
図９では、単位端子配列４３ｅとして、３０個の端子（貫通電極）が５列６行に配列形成されている。各端子の中央に記された○は、ＴＳＶホールの位置及び大きさ（裏面ＴＳＶの直径）を表す。図から理解されるように、Ｘ方向及びＹ方向に沿って配列形成されている。また、その大きさは、全ての端子で共通する。ＴＳＶホールの配置間隔（図１のｄ１、ｄ２に相当）は、Ｙ方向よりもＸ方向に関して広くしてある。これは、配線を設けるためである。
【００４７】
図９において、各端子の傍に記したカッコ内の記号又は数字が各端子に割り当てられた機能を表している。ＤＱ端子には（０）〜（１５）の数字が与えられている。これらのＤＱ端子は、複数の入出力回路４４ａとのデータの送受信に用いられる。
【００４８】
単位端子配列４３ｅに含まれる端子のうち、ＶＤＤ端子、ＶＤＤＱ端子、ＶＳＳ端子及びＶＳＳＱ端子（以下、電源端子９１という）は、比較的大きな第１のサイズを有している。即ち、電源端子９１は、図１の第１の外部端子１２に相当する。これらの電源端子９１は、複数の入出力回路４４ａへの電源供給に用いられる。
【００４９】
一方、ＤＱ端子、ＤＱＳ端子及びＤＭ端子（以下、単にＤＱ端子９２という）は、比較的小さい第２のサイズを有している。即ち、ＤＱ端子９２は、図１の第２の外部端子１３に相当する。
【００５０】
なお、ここでのサイズは、図６の上方から見たときの占有面積に相当する。電源端子９１が有する第１のサイズとＤＱ端子９２が有する第２のサイズとの差によって、ＤＱ端子９２の周囲には、マージン領域９３が形成される。
【００５１】
本実施の形態では、ＤＱ端子９２の各々とそれに対応する入出力回路４４ａとの間を接続する配線９４における遅延時間を全て等しくする。そのため、本実施の形態では、ＤＱ端子９２に接続される全ての配線９４の幅及び長さを互いに等しくする。これにより、各ＤＱ端子９２及び配線９４により構成されるインタフェースの時定数を互いに等しくする。
【００５２】
具体的には、入出力回路４４ａから最も遠いＤＱ端子９２（（０）、（４）、（７）及び（９））と、これらのＤＱ端子９２と対応する入出力回路４４ａとの間を接続する配線９４を、その長さができるだけ短くなるように形成する。そして、それらの配線９４を基準として、他のＤＱ端子９２とそれらに対応する入出力回路４４ａとの間の配線９４の長さを一致させる。配線９４は必ずしも同一の配線層を利用して形成する必要はないが、異なる配線層を利用する場合にはその厚みを考慮しなければならない。換言すると、同一の配線層を利用して全ての配線９４を形成すれば、配線９４の厚みは一致するとみなせるので、考慮する必要がない。
【００５３】
ＤＱ端子９２の位置が入出力回路４４ａに近いほど接続される配線９４の余剰部分は長くなる。配線９４の余剰部分は、葛折状に折り曲げられ、マージン領域９３内に配置される。この余剰部分が、ＤＱ端子９２及び配線９４からなるインタフェースの時定数を調整する調整部９５として機能する。
【００５４】
このように、本実施の形態によれば、ＤＱ端子９２とそれに対応する入出力回路４４ａとの間を接続する全ての配線９４の、厚み、幅及び長さを一致させることで、その抵抗値及び容量値を互いに一致させることができる。さらに、ＤＱ端子９２の形成に用いられた配線層を用いて、調整部９５を形成したので、温度変化など周囲環境の変化による時定数の変化の影響を全てのＤＱ端子９２に関して等しくできる。
【００５５】
単位端子配列４３ｅに適用した配線パターンを他の単位端子配列に適用すれば、半導体装置の全てのＤＱ端子について、入出力回路との間の配線の時定数を互いに一致させることができる。
【００５６】
なお、上記実施の形態では、配線９４の余剰部分を葛折状としたが、図１０に示すように、各ＤＱ端子９２の周りを囲うように巻回して渦巻状としてもよい。或いは、渦巻状と葛折状とを組合せてもよい。いずれにしても、配線の調整部分は、マージン領域９３内に配置できるので、チップサイズを大きくすることなく、ＤＱ端子に関する時定数を全て一致させることができる。
【００５７】
次に、本発明の第２の実施の形態に係る半導体装置について、図１１乃至図１３を参照して説明する。以下では、第１の実施の形態に係る半導体装置と異なる点について説明する。
【００５８】
本実施の形態では、ＤＱ端子９２と対応する入出力回路４４ａとの間を接続する配線１１１の抵抗値が互いに等しくなるように、配線１１１の幅を調整する。入出力回路４４ａに最も近いＤＱ端子９２に接続される配線１１１の幅を基準とする。入出力回路４４ａに最も近いＤＱ端子９２に接続される配線１１１を、所定の幅で、できるだけ短くなるように形成する。ＤＱ端子９２の位置が入出力回路４４ａから遠いほど、そこに接続される配線１１１の幅を太くして単位長さ当たりの抵抗値を小さくする。基準となる配線の幅に比べて拡幅された部分が、インタフェースの時定数を調整する第１の調整部として働く。
【００５９】
また、配線１１１間の幅の差により生じる寄生容量値の差を相殺するため、各ＤＱ端子９２に調整用容量１１２を接続する。調整容量量１１２は、配線１１１を形成する配線層と同一の配線層を用いて形成することができる。調整用容量１１２は、マージン領域９３内に配置される。調整用容量１１２が、インタフェースの時定数を調整する第２の調整部となる。
【００６０】
配線１１１が持つ寄生容量値は、幅の最も広い配線が最大となるので、各調整用容量１１２の容量値は、それに基づいて設定される。即ち、ＤＱ端子９２の位置が入出力回路４４ａに近いほど、そこに接続される調整用容量１１２の容量値を大きくする。
【００６１】
また、中央の列と他の列とでは、電源端子９１等からの影響が異なるので、中央の列に属するＤＱ端子９２には、他の列に属するＤＱ端子とは異なる容量値の調整用容量１１２を接続する。中央の列に属し、入出力回路４４ａから最も遠いＤＱ端子９２（７）についても調整用容量１１２を接続する。
【００６２】
調整用容量１１２の一方の端子は、ＶＳＳ端子に接続された（同一の配線層からなる）対極用配線１１３に接続される。対極用配線１１３の配置を容易にするため、各列に属するＤＱ端子９２に接続される配線１１１は、左右のいずれか一方に引き出され、他方に調整用容量１１２が接続される。以上の構成を分かりやすく示したのが図１２である。
【００６３】
調整用容量１１２を、図１３に示すように、櫛歯状に形成することで、限られたスペース内で大きな容量値を実現することができる。なお、調整用容量１１２の形状は、図１３のものに限られず、任意の形状とすることができる。
【００６４】
本実施の形態では、第１の調整部と第２の調整部の組合せにより、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、第１の調整部及び第２の調整部をともにＤＱ端子９２の形成に用いた配線層を用いて形成しているので、周囲の温度変化等による影響も全てのＤＱ端子９２について等しくできる。
【００６５】
次に、本発明の第３の実施の形態に係る半導体装置について、図１４乃至図１６を参照して説明する。本実施の形態に係る半導体装置の基本構成は、第２の実施の形態に係る半導体装置と同じである。本実施の形態に係る半導体装置では、調整用容量１１２に代えて調整用容量１２１を有している。
【００６６】
調整用容量１２１は、互いに異なる配線層を用いて構成される。互いに異なる配線層とは、例えば、図６に示す様な構成における第１Ａｌ層（接続パッド６４と同一の層）と第２Ａｌ層（接続パッド６５と同一の層）である。互いに異なる配線層を用いるので、調整用容量１２１の構造は、平行平板構造とすることができる。複数の配線層のうちどれを利用するかは任意であるが、互いに隣り合う層を利用するほうが大きな静電容量が得られ、占有面積を小さくできる。
【００６７】
配線１１１は、調整用容量１２１の形成に用いられる２つの配線層のうちの一方を用いて形成されてよい。或いは、配線１１１は、調整用容量１２１の形成に用いられる２つの配線層とは異なる配線層を用いて形成されてもよい。
【００６８】
また、対極用配線１１３は、調整用容量１２１の形成に用いられる２つの配線層のうちの他方を用いて形成される。例えば、配線１１１が第１Ａｌ層を用いて形成されるのであれば、対極用配線１１３は第２Ａｌ層を用いて形成される。
【００６９】
図１５に、配線１１１の幅と、調整用容量１２１の容量との関係を示す。また、図１６に、調整用容量１２１の層構成を示す。図１６において、右下がり斜め線ハッチングが第１Ａｌ層（図の裏面側）を、右上がり斜め線ハッチングが第２Ａｌ層（図の表面側）を表している。また、第１Ａｌ層と第２Ａｌ層との重なる部分では、下側の層のハッチングを破線にしている。
【００７０】
本実施の形態においても、第２の実施の形態と同様に、複数のインタフェースの時定数を実質的に互いに等しくすることができる。
【００７１】
なお、上記第３の実施形態では、配線１１１を全て同一の配線層を用いて形成する場合について説明したが、これらの配線１１１を複数の配線層で形成するようにしてもよい。例えば、互いに異なる２つの配線層の電気抵抗率が異なる場合には、より低い第１の電気抵抗率を持つ第１の配線層を入出力回路４４ａから遠いＤＱ端子９２の配線用に利用し、より高い第２の電気抵抗率を持つ第２の配線層を入出力回路４４ａから近いＤＱ端子９２の配線用に利用することができる。例えば、第１Ａｌ層の電気抵抗率よりも第２Ａｌ層の電気抵抗率が低い場合には、図１７に示すように、入出力回路４４ａに近いＤＱ端子９２に接続される配線１１１を第１Ａｌ層で形成し、入出力回路４４ａから離れたＤＱ端子９２に接続される配線１１１を第２Ａｌ層で形成することができる。このようにすることで、入出力回路４４ａから遠いＤＱ端子９２に接続される配線１１１の幅の増加を抑えることができるとともに、配線に要する占有面積を抑えることができる。
【００７２】
次に、本発明の第４の実施の形態に係る半導体装置について、図１８乃至図２０を参照して説明する。
【００７３】
図１８に示すように、各ＤＱ端子９２と対応する入出力回路４４ａとの間は、配線１８１により接続されている。配線１８１は、第２の実施の形態の配線１１２と同様に、全ての配線１８１の抵抗値が互いに一致するように、その長さに応じて幅を調整している。その様子を図１９に示す。
【００７４】
また、第２の実施の形態では、配線の幅の違いにより生じる寄生容量値の差を相殺するため、調整用容量１１２を設けたが、本実施の形態ではそれに代えて各配線に冗長部１８２を設けている。冗長部１８２は、全ての配線の面積が互いに等しくなるように形成される。即ち、本実施の形態では、配線の１８１の拡幅部と冗長部１８２とが、インタフェースの時定数を調整する調整部として機能する。
【００７５】
さらに、本実施の形態では、配線間の容量結合等を防止又は抑制するため、シールド１８３を設けている。シールド１８３は、配線１８１を形成するのに用いられた配線層を用いて形成される。また、シールド１８３は、図２０に示すように、互いに平行に距離を置いて配置された配線１８１配線同士の間に沿うように配置される。加えて、シールド１８３は、必要に応じて冗長部同士の間にも、それら冗長部に沿うように設けられる。シールド１８３は、各配線１８３について隣接しているシールドの長さの合計が互いに等しくなるように設けられる。さらに、シールド１８３は、電源端子９１のいずれか、例えば、ＶＳＳ端子に接続される。
【００７６】
本実施の形態においても、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、シールドを設けたことで、配線間の容量結合を防止することができる。
【００７７】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨から逸脱すること無く、種々の変形・変更が可能である。例えば、シールドは、第１及び第３の実施の形態に係る半導体装置にも組み合わせることが可能である。
【００７８】
本願の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各配線の接続形式、ＴＳＶの構造は、実施例が開示する回路形式限られない。
【００７９】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。
【００８０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８１】
１０ 外部端子領域
１１ 入出力回路領域
１２ 第１の外部端子
１３ 第２の外部端子
１４ マージン領域
１５ 入出力回路
１６ 配線
１７ 調整部
２０ 半導体装置
２１ 基板
２２ コントローラチップ
２３ コアチップ
２４ 貫通電極
２５ アンダーフィル
２６ レジン
２７ リードフレーム
２８ 接着フィルム
２９ 半田ボール
３１ バス
３２ ＣＰＵ
４１ メモリアレイ領域
４２，５１ 入出力制御領域
４３，５２ 貫通電極配列部
６０ 貫通電極
６１ 基板
６２ 裏面ＴＳＶ
６３，６４，６５，６６ 接続パッド
６７，６８，６９ ビア
７０ 裏面バンプ
７１ 表面バンプ
７２ ＴＳＶトレンチ
７３ 回路
７４ ＳＴＩ
９１ 電源端子
９２ ＤＱ端子
９３ マージン領域
９４，１１１，１８１ 配線
１１２，１２１ 調整用容量
１８２ 冗長部
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の外部接続端子を備える半導体装置に関する。
【背景技術】
【０００２】
関連する半導体装置では、複数の入出力パッドとそれらに対応する複数の入力バッファとの間を接続する伝送ラインの遅延時間を互いに一致させるため、伝送ラインの長さを同一に形成している（例えば、特許文献１参照）。
【０００３】
また、他の関連する集積化メモリでは、アドレス入力端子とアドレスラッチ回路との間に内部信号遅延時間差を調整する遅延回路を挿入している（例えば、特許文献２参照）。
【０００４】
さらに他の関連する半導体装置として、複数のチップを積層し、積層されたチップ間の信号伝送を、チップを貫通する電極を介して行うものが知られており（例えば、特許文献３参照）、このような半導体装置においても、貫通配線を等長配線とするものが存在している（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２７４４１４号公報（特に、図２）
【特許文献２】特開平０２−０４４５９７号公報（特に、第１図）
【特許文献３】特開２０１０−１８２３６８号公報（特に、図１）
【特許文献４】特開２０１１−０２９５３５号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の信号経路における信号遅延を互いに一致させるには、それらの信号経路長を互いに一致させたり、各信号経路中に遅延素子を挿入したりする必要がある。つまり、基準となる信号経路は別として残りの全ての信号経路に遅延調整部を設ける必要がある。
【０００７】
しかしながら、このような方法は、信号経路数の増加に伴って遅延調整部の数も増加するため、それらの配置スペースの確保が困難である。特に、小型化・高集積化が求められる半導体装置では、外部端子数を増加させようとすると、外部端子を配置するスペースだけでなく、それらにそれぞれ接続される配線の遅延を調整する遅延調整部を設けるためのスペースをも必要とし、チップが大型化する。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１のサイズを持つ第１の外部端子と、それぞれが、前記第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、前記第１の外部端子及び前記複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、前記外部端子領域に隣接して形成され、前記複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、前記複数の第２の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第１のチップを含み、前記複数の第２の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、前記複数のインタフェースのそれぞれは、互いに実質的に等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、前記調整部の少なくとも一部は、前記外部端子領域内の前記第１のサイズと第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。
【０００９】
また、本発明のその他の実施の形態に係る半導体装置は、第１のサイズを持つ第１の外部端子を基準として第１及び第２の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、それぞれが前記第１のサイズよりも小さい第２のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第２の外部端子と、前記複数の第２の外部端子にそれぞれ対応する複数の回路を含み、前記第１の方向に前記外部端子領域と隣接して配置される回路形成領域と、前記複数の第２の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第２の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第２の外部端子に接続される調整部と、を備え、前記調整部の少なくとも一部は、前記第１のサイズと前記第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第１のサイズを持つ第１の外部端子と、第１のサイズより小さい第２のサイズを持つ複数の第２の外部端子とを、第１のサイズを基準として規定された外部端子領域に配列形成し、複数の第２の外部端子とそれらに対応する複数の回路との間を接続する配線とにより構成される複数のインタフェースの時定数を調整する調整部を、外部端子領域内に形成するとともに、少なくともその一部を第１のサイズと第２のサイズとの差により生ずるマージン領域に形成するようにしたことで、装置の大型化を招くことなく、複数のインタフェースの時定数を実質的に互いに一致させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の技術思想の一例を示す平面図である。
【図２】本発明が適用される半導体装置の一例の概略構成を示す縦断面図である。
【図３】図２の半導体装置を用いたシステムの一構成例を示すブロック図である。
【図４】ＤＲＡＭチップの平面レイアウトの一例を示す図である。
【図５】コントローラチップの平面レイアウトの一例を示す図である。
【図６】貫通電極の一例の概略構成を示す縦断面図である。
【図７】貫通電極の配列例を示す図である。
【図８】図７に示す貫通電極の配列例の詳細を示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置を説明するための図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の変形例を説明するための図である。
【図１１】本発明の第２の実施の形態に係る半導体装置を説明するための図である。
【図１２】図１１の半導体装置における配線幅と容量値との関係を説明するための図である。
【図１３】図１１の半導体装置における調整用容量の構成を説明するための図である。
【図１４】本発明の第３の実施の形態に係る半導体装置を説明するための図である。
【図１５】図１４の半導体装置における配線幅と容量値との関係を説明するための図である。
【図１６】図１４の半導体装置における調整用容量の構成を説明するための図である。
【図１７】本発明の第３の実施の形態に係る半導体装置の変形例を説明するための図である。
【図１８】本発明の第４の実施の形態に係る半導体装置を説明するための図である。
【図１９】図１８の半導体装置における配線幅を説明するための図である。
【図２０】図１８の半導体装置におけるシールドの配置を説明するための図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１３】
図１は、本発明の技術思想の一例を示す平面図である。具体的には、図１は、半導体装置の一部分、即ち、半導体記憶装置における入出力制御領域の一部を示している。
【００１４】
図示の入出力制御領域は、外部端子領域１０とそれに隣接する入出力回路領域１１とを含んでいる。
【００１５】
外部端子領域１０には、複数の外部端子が配列形成されている。これらの外部端子には、比較的大きな第１のサイズを持つ第１の外部端子１２と、それより小さい第２のサイズを持つ第２の外部端子１３とが含まれる。
【００１６】
第１及び第２の外部端子１２，１３は、それぞれ半導体装置の表面に露出するチップパッドであってよい。あるいは、第１及び第２の外部端子１２，１３は、それぞれ貫通電極に含まれる複数の接続パッドのうちのいずれかであってもよい。第１及び第２の外部端子１２，１３は、同一の配線層を用いて形成されることが望ましいが、異なる配線層を用いて形成されてもよい。
【００１７】
なお、第１のサイズ及び第２のサイズは、半導体チップの厚み方向（図の表裏方向）に垂直な方向（紙面に平行な方向）のサイズ（占有面積）を意味する。第１及び第２の外部端子１２，１３が貫通電極を用いて構成されている場合には、そこに含まれる複数の接続パッドのうち最大のパッドのサイズを意味する。通常、最大のパッドは、多層配線層を形成される複数の接続パッドのうち、最上層の接続パッドである。
【００１８】
外部端子領域１０において、第１及び第２の外部端子１２，１３が形成される位置、即ち、外部端子形成位置は、第１のサイズを基準として規定されている。つまり、第１の外部端子１２を行列配置（アレイマトリックス様に配置）したと仮定した場合に、各端子が周囲の他の端子と接触せず、かつ、その周囲に必要な配線を配置するスペースが残されるように規定される。図１では、５列６行の３０個の外部端子形成位置が、第１の方向（図の上下方向）に所定の間隔ｄ１を空け、第２の方向（図の左右方向）に所定の間隔ｄ２（＞ｄ１）を空けるように規定されている。間隔ｄ１及びｄ２を設けるので、結果として、外部端子形成位置は、第１のサイズよりも大きなサイズを基準として規定されることになる。
【００１９】
第１のサイズを基準として規定された外部端子形成位置に、第２のサイズを持つ第２の外部端子１３を形成すると、その周囲に第１のサイズと第２のサイズとの差によるマージン領域１４が生じる。
【００２０】
第１の外部端子１２は、例えば、入出力回路領域１１に形成されている複数の入出力回路１５に電源を供給する電源端子である。一方、第２の外部端子１３は、例えば、複数の入出力回路１５とデータの送受信を行うデータ入出力端子である。電源端子は、エレクトロマイグレーション等を考慮して、データ入出力端子よりも大きいサイズを持たせる必要がある。データ入出力端子の各々は、複数の入出力回路１５のうち対応付けられた入出力回路に、それぞれ配線１６を介して接続される。この配線を配置するため、間隔ｄ２を間隔ｄ１より大きくしている。
【００２１】
ここで、図１より明らかなように、第２の外部端子１３とそれに対応する入出力回路１５との距離は、第２の外部端子１３の形成位置によって異なる。したがって、複数の第２の外部端子１３とそれらに対応する入出力回路１５との間におけるデータ伝送時間を互いに等しくするには、これらの間を接続する配線の時定数を互いに一致させる必要がある。配線の時定数は、接続される第２の外部端子１３の寄生容量等の影響を受ける。したがって、配線の時定数について考える場合、配線１６だけでなく第２の外部端子１３をも考慮しなければならない。ここでは、第２の外部端子１３の各々とそれに接続される配線１６との組合せをインタフェースと呼ぶ。
【００２２】
複数のインタフェースの時定数を相いに実質的に一致させるため、入出力回路領域１１から最も遠い行（図の最下端の行）に属する第２の外部端子１３を基準とする。或いは、入出力回路領域１１に最も近い行（図の最上端の行）に属する第２の外部端子１３を基準とする。図１は、前者の例を示している。
【００２３】
基準となる第２の外部端子１３と対応する入出力回路１５との間を接続する配線１６は、所定幅を有し、できるだけその長さが短くなるように形成される。
【００２４】
基準となる行以外の行に属する第２の外部端子１３については、各行の位置に応じて、時定数を調整する調整部１７が設けられる。調整部１７は、外部端子領域１０内に形成され、少なくともその一部がマージン領域１４内に位置するように形成される。なお、外部端子領域１０は、上述したように第１のサイズを基準として所定数の端子を配列形成するために必要となる最低限の広さを持つように規定される。
【００２５】
調整部１７は、少なくともその一部が、配線１６の形成に用いられる配線層を利用して形成される。例えば、全てのインタフェースについて同一幅の配線１６を用い、配線長を一致させる場合には、調整部１７は配線１６そのもの（一部）である。また、調整部１７は、必ずしも、図１のように配線１６の途中に配置されるものではなく、配線１６の幅を変える場合の拡幅部（配線の一部）であってもよい。また、この場合、調整部１７の他の一部として、第２の外部端子１３に接続される調整用容量を形成してもよい。調整用容量もまた、その少なくとも一部が、第２の外部端子１３の形成に用いられる配線層を用いて形成される。
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
図２は、本発明が適用される得る半導体装置２０の一例の断面図である。図示の半導体装置２０は、基板２１と、基板２１上に搭載されたコントローラチップ２２と、コントローラチップ２２上に積層された複数（図では８枚）のコアチップ２３を有している。コアチップ２３の各々には、複数の貫通電極２４が形成されており、各コアチップ２３は、貫通電極２４を通じて、上下の少なくとも一方に位置する他のコアチップ２３又はコントローラチップ２２に電気的に接続されている。コントローラチップ２２は、各コアチップ２３をアクセスする複数のＣＰＵを備えることが出来る。更に、各コアチップ２３とは関連のないその他の機能を備えることもできる。
【００２８】
複数のコアチップ２３は、同一の機能を有するものであってもよいし、互いに異なる機能を有するものであってもよい。ここでは、複数のコアチップ２３が同一の機能を有しているものとしたので、コアチップ２３がコントローラチップ２２の上に積層されているが、コアチップ２３が互いに異なる機能を有している場合には、コントローラチップ２２は必ずしも必要ではない。コアチップ２３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップであってよい。
【００２９】
半導体装置２０は、また、積層されたコアチップ２３間の隙間を埋めるアンダーフィル２５を有している。アンダーフィル２５の周囲は、レジン（封止樹脂）２６により封止されている。半導体装置２０の上部には、リードフレーム２７が接着フィルム２８により取り付けられている。また、基板２１の下面には、半田ボール２９が取り付けられている。
【００３０】
図２の半導体装置２０は、例えば、図３に示すように、バス３１を介してＣＰＵ３２に接続され、情報処理システムを構成する。ＣＰＵ３２は、バス３１を介して半導体装置２０に含まれるコアチップ２３を制御する。システムには、複数の半導体装置２０や複数のＣＰＵ３２が含まれてもよい。
【００３１】
コアチップ２３がＤＲＡＭチップの場合、その平面レイアウトは、例えば、図４に示すようになる。即ち、図の上下両側にメモリアレイ領域４１が配置され、その間、即ち中央部に入出力制御領域４２が配置される。入出力制御領域４２には、複数の貫通電極が配列形成される貫通電極配列部４３とそれに接続される回路部４４とが含まれる。
【００３２】
コントローラチップ２２は、図５に示すように、コアチップ２３の入出力制御領域４２に対応する位置に入出力制御領域５１を有している。入出力制御領域５１は、貫通電極配列部４３に対応する位置に貫通電極配列部５２を有している。コントローラチップ２２の残りの領域の全部又は一部は、制御回路領域として利用される。コントローラチップ２２は、例えば、ＡＬＰＧ（ALgorithm Pattern Generator）として動作する。
【００３３】
次に、貫通電極配列部４３に形成される複数の貫通電極について説明する。なお、貫通電極配列部５２についても同様である。
【００３４】
各貫通電極は、例えば、図６に示すような構造を有する。即ち、貫通電極６０は、各チップの基板（Ｓｉ基板）６１を貫通する裏面ＴＳＶ（Through Silicon Via）６２と、裏面ＴＳＶ６２の上に積層形成された接続パッド６３〜６６、及び接続パッド間を電気的に接続するビア６７〜６９を含む。
【００３５】
また、貫通電極６０は、チップの裏面側（図の下側）に形成され、裏面ＴＳＶ６２に接続される裏面バンプ７０と、チップの表面側（図の上側）に形成され、接続パッド６６に接続される表面バンプ７１を有している。
【００３６】
裏面ＴＳＶ６２の周囲には、ＴＳＶトレンチ７２が形成され、裏面ＴＳＶ６２は、周囲（基板６１の一面側）に形成された回路７３等から電気的に分離される。また、回路７３は、ＳＴＩ（Shallow Trench Isolation）７４により、周囲から電気的に分離される。
【００３７】
接続パッド６３〜６６は、層間絶縁膜を介して積層される多層配線層を用いて形成される。接続パッド６３は、例えば、Ｗ（タングステン）層であり、接続パッド６４〜６６は、例えば、第１〜第３Ａｌ（アルミニウム）層である。なお、配線層の数は、各チップの構成に応じて適宜選択される。また、２つの接続パッド間を接続するビア６７〜６９は、それぞれ図では２本ずつであるが、１本以上の任意の数であってよい。
【００３８】
以上の構成により、貫通電極６０は、表面バンプ７１に入力された信号を裏面バンプ７０へ伝え、裏面バンプ７０に入力された信号を表面バンプ７１に伝える。また、接続パッド６３〜６６に図示しない信号線が接続されている場合には、それらの信号線からの信号を表面バンプ７１及び裏面バンプ７０へ伝え、表面バンプ７１または裏面バンプ７０からの信号を信号線に伝える。
【００３９】
なお、貫通電極６０に含まれる接続パッド６３〜６６のうち、最もサイズの大きなもの（通常、最上層の接続パッド６６）が貫通電極６０のサイズ（図の上方から見た占有面積）を決定する。貫通電極６０のサイズを決定する接続パッドが図１における外部端子１２及び外部端子１３に相当する。図１における第１の外部端子１２及び第２の外部端子１３が貫通電極で構成される場合、接続パッド６３〜６５のうち、最も大きなサイズを持つ接続パッドの大きさが互いに異なる。それ以外の部分については、第１の外部端子１２と第２の外部端子１３とは同一の構成を有する。なお、第１の外部端子１２及び第２の外部端子１３に接続される配線は、接続パッド６３〜６５のいずれに接続されてもよい。
【００４０】
貫通電極配列部４３における貫通電極の配列は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）による規格に準拠する。現在規格化が進められている仕様では、１２８個のデータ（ＤＱ）端子を１チャネルと定義し、４チャネル分のＤＱ端子（１２８×４＝５１２）とそれに関連するアドレス・コマンド端子の配列が規定される。この仕様による貫通電極の配列の概略を図７に示す。
【００４１】
４つの貫通電極配列部４３ａ〜ｄは、それぞれ、チャネル０〜３に対応する。図７における小四角形の各々が貫通電極に相当する。また、ハッチングが施されている領域には概ねアドレス・コマンド端子が配置され、ハッチングが施されていない領域には概ねＤＱ端子が配置される。チャネル０の端子配列を基準として、チャネル１及びチャネル２の端子配列は、チャネル０の端子配列をミラー配置したものであり、チャネル３の端子配列は、チャネル１又は２の端子配列をミラー配置したものである。
【００４２】
図８に、チャネル０における端子配列を拡大して示す。図において、小四角形にはその役割に応じた記号又は番号が付与されている。詳細についてはその説明を省略するが、０〜１２７の数字で示されているのがＤＱ端子である。図８から理解されるように、ＤＱ端子を含む端子配列は、５列６行の端子を一まとまり（以下、単位端子配列４３ｅ）として、繰り返しミラー配置されている。
【００４３】
単位端子配列４３ｅには、１６個のＤＱ端子、２個のデータストローブ（ＤＱＳ）端子、電源（ＶＤＤ）端子、接地（ＶＳＳ）端子、データマスク（ＤＭ）端子、ＤＡ（ダイレクトアクセス）端子及びＮＣ（ノンコネクト）端子が含まれている。
【００４４】
以下、本発明の第１の実施の形態について、図９を参照して詳細に説明する。ここでは、上述した貫通電極を用いるＤＲＡＭについて説明するが、本発明は、多数の外部端子を持ち、それらに接続される配線の時定数を互いに一致させる必要がある全ての半導体装置に適用可能である。外部端子は、貫通電極に限らず、例えば、ワイヤボンディングによりワイヤが接続される、接続パッドであってもよい。また、以下では、一つの単位端子配列４３ｅについて説明するが、他の単位端子配列についても同様である。
【００４５】
図９は、一つの単位端子配列４３ｅと、それに対応する複数の入出力回路４４ａを示している。複数の入出力回路４４ａは、Ｘ方向に沿って配列形成されている。単位端子配列４３ｅは、入出力回路４４ａのＹ方向に関して隣接している。単位端子配列４３ｅが形成される領域のサイズは、図１の入出力回路領域１１と同様に、形成される端子が有する２つのサイズのうち大きい方（第１のサイズ）を基準として規定されている。
【００４６】
図９では、単位端子配列４３ｅとして、３０個の端子（貫通電極）が５列６行に配列形成されている。各端子の中央に記された○は、ＴＳＶホールの位置及び大きさ（裏面ＴＳＶの直径）を表す。図から理解されるように、Ｘ方向及びＹ方向に沿って配列形成されている。また、その大きさは、全ての端子で共通する。ＴＳＶホールの配置間隔（図１のｄ１、ｄ２に相当）は、Ｙ方向よりもＸ方向に関して広くしてある。これは、配線を設けるためである。
【００４７】
図９において、各端子の傍に記したカッコ内の記号又は数字が各端子に割り当てられた機能を表している。ＤＱ端子には（０）〜（１５）の数字が与えられている。これらのＤＱ端子は、複数の入出力回路４４ａとのデータの送受信に用いられる。
【００４８】
単位端子配列４３ｅに含まれる端子のうち、ＶＤＤ端子、ＶＤＤＱ端子、ＶＳＳ端子及びＶＳＳＱ端子（以下、電源端子９１という）は、比較的大きな第１のサイズを有している。即ち、電源端子９１は、図１の第１の外部端子１２に相当する。これらの電源端子９１は、複数の入出力回路４４ａへの電源供給に用いられる。
【００４９】
一方、ＤＱ端子、ＤＱＳ端子及びＤＭ端子（以下、単にＤＱ端子９２という）は、比較的小さい第２のサイズを有している。即ち、ＤＱ端子９２は、図１の第２の外部端子１３に相当する。
【００５０】
なお、ここでのサイズは、図６の上方から見たときの占有面積に相当する。電源端子９１が有する第１のサイズとＤＱ端子９２が有する第２のサイズとの差によって、ＤＱ端子９２の周囲には、マージン領域９３が形成される。
【００５１】
本実施の形態では、ＤＱ端子９２の各々とそれに対応する入出力回路４４ａとの間を接続する配線９４における遅延時間を全て等しくする。そのため、本実施の形態では、ＤＱ端子９２に接続される全ての配線９４の幅及び長さを互いに等しくする。これにより、各ＤＱ端子９２及び配線９４により構成されるインタフェースの時定数を互いに等しくする。
【００５２】
具体的には、入出力回路４４ａから最も遠いＤＱ端子９２（（０）、（４）、（７）及び（９））と、これらのＤＱ端子９２と対応する入出力回路４４ａとの間を接続する配線９４を、その長さができるだけ短くなるように形成する。そして、それらの配線９４を基準として、他のＤＱ端子９２とそれらに対応する入出力回路４４ａとの間の配線９４の長さを一致させる。配線９４は必ずしも同一の配線層を利用して形成する必要はないが、異なる配線層を利用する場合にはその厚みを考慮しなければならない。換言すると、同一の配線層を利用して全ての配線９４を形成すれば、配線９４の厚みは一致するとみなせるので、考慮する必要がない。
【００５３】
ＤＱ端子９２の位置が入出力回路４４ａに近いほど接続される配線９４の余剰部分は長くなる。配線９４の余剰部分は、葛折状に折り曲げられ、マージン領域９３内に配置される。この余剰部分が、ＤＱ端子９２及び配線９４からなるインタフェースの時定数を調整する調整部９５として機能する。
【００５４】
このように、本実施の形態によれば、ＤＱ端子９２とそれに対応する入出力回路４４ａとの間を接続する全ての配線９４の、厚み、幅及び長さを一致させることで、その抵抗値及び容量値を互いに一致させることができる。さらに、ＤＱ端子９２の形成に用いられた配線層を用いて、調整部９５を形成したので、温度変化など周囲環境の変化による時定数の変化の影響を全てのＤＱ端子９２に関して等しくできる。
【００５５】
単位端子配列４３ｅに適用した配線パターンを他の単位端子配列に適用すれば、半導体装置の全てのＤＱ端子について、入出力回路との間の配線の時定数を互いに一致させることができる。
【００５６】
なお、上記実施の形態では、配線９４の余剰部分を葛折状としたが、図１０に示すように、各ＤＱ端子９２の周りを囲うように巻回して渦巻状としてもよい。或いは、渦巻状と葛折状とを組合せてもよい。いずれにしても、配線の調整部分は、マージン領域９３内に配置できるので、チップサイズを大きくすることなく、ＤＱ端子に関する時定数を全て一致させることができる。
【００５７】
次に、本発明の第２の実施の形態に係る半導体装置について、図１１乃至図１３を参照して説明する。以下では、第１の実施の形態に係る半導体装置と異なる点について説明する。
【００５８】
本実施の形態では、ＤＱ端子９２と対応する入出力回路４４ａとの間を接続する配線１１１の抵抗値が互いに等しくなるように、配線１１１の幅を調整する。入出力回路４４ａに最も近いＤＱ端子９２に接続される配線１１１の幅を基準とする。入出力回路４４ａに最も近いＤＱ端子９２に接続される配線１１１を、所定の幅で、できるだけ短くなるように形成する。ＤＱ端子９２の位置が入出力回路４４ａから遠いほど、そこに接続される配線１１１の幅を太くして単位長さ当たりの抵抗値を小さくする。基準となる配線の幅に比べて拡幅された部分が、インタフェースの時定数を調整する第１の調整部として働く。
【００５９】
また、配線１１１間の幅の差により生じる寄生容量値の差を相殺するため、各ＤＱ端子９２に調整用容量１１２を接続する。調整容量量１１２は、配線１１１を形成する配線層と同一の配線層を用いて形成することができる。調整用容量１１２は、マージン領域９３内に配置される。調整用容量１１２が、インタフェースの時定数を調整する第２の調整部となる。
【００６０】
配線１１１が持つ寄生容量値は、幅の最も広い配線が最大となるので、各調整用容量１１２の容量値は、それに基づいて設定される。即ち、ＤＱ端子９２の位置が入出力回路４４ａに近いほど、そこに接続される調整用容量１１２の容量値を大きくする。
【００６１】
また、中央の列と他の列とでは、電源端子９１等からの影響が異なるので、中央の列に属するＤＱ端子９２には、他の列に属するＤＱ端子とは異なる容量値の調整用容量１１２を接続する。中央の列に属し、入出力回路４４ａから最も遠いＤＱ端子９２（７）についても調整用容量１１２を接続する。
【００６２】
調整用容量１１２の一方の端子は、ＶＳＳ端子に接続された（同一の配線層からなる）対極用配線１１３に接続される。対極用配線１１３の配置を容易にするため、各列に属するＤＱ端子９２に接続される配線１１１は、左右のいずれか一方に引き出され、他方に調整用容量１１２が接続される。以上の構成を分かりやすく示したのが図１２である。
【００６３】
調整用容量１１２を、図１３に示すように、櫛歯状に形成することで、限られたスペース内で大きな容量値を実現することができる。なお、調整用容量１１２の形状は、図１３のものに限られず、任意の形状とすることができる。
【００６４】
本実施の形態では、第１の調整部と第２の調整部の組合せにより、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、第１の調整部及び第２の調整部をともにＤＱ端子９２の形成に用いた配線層を用いて形成しているので、周囲の温度変化等による影響も全てのＤＱ端子９２について等しくできる。
【００６５】
次に、本発明の第３の実施の形態に係る半導体装置について、図１４乃至図１６を参照して説明する。本実施の形態に係る半導体装置の基本構成は、第２の実施の形態に係る半導体装置と同じである。本実施の形態に係る半導体装置では、調整用容量１１２に代えて調整用容量１２１を有している。
【００６６】
調整用容量１２１は、互いに異なる配線層を用いて構成される。互いに異なる配線層とは、例えば、図６に示す様な構成における第１Ａｌ層（接続パッド６４と同一の層）と第２Ａｌ層（接続パッド６５と同一の層）である。互いに異なる配線層を用いるので、調整用容量１２１の構造は、平行平板構造とすることができる。複数の配線層のうちどれを利用するかは任意であるが、互いに隣り合う層を利用するほうが大きな静電容量が得られ、占有面積を小さくできる。
【００６７】
配線１１１は、調整用容量１２１の形成に用いられる２つの配線層のうちの一方を用いて形成されてよい。或いは、配線１１１は、調整用容量１２１の形成に用いられる２つの配線層とは異なる配線層を用いて形成されてもよい。
【００６８】
また、対極用配線１１３は、調整用容量１２１の形成に用いられる２つの配線層のうちの他方を用いて形成される。例えば、配線１１１が第１Ａｌ層を用いて形成されるのであれば、対極用配線１１３は第２Ａｌ層を用いて形成される。
【００６９】
図１５に、配線１１１の幅と、調整用容量１２１の容量との関係を示す。また、図１６に、調整用容量１２１の層構成を示す。図１６において、右下がり斜め線ハッチングが第１Ａｌ層（図の裏面側）を、右上がり斜め線ハッチングが第２Ａｌ層（図の表面側）を表している。また、第１Ａｌ層と第２Ａｌ層との重なる部分では、下側の層のハッチングを破線にしている。
【００７０】
本実施の形態においても、第２の実施の形態と同様に、複数のインタフェースの時定数を実質的に互いに等しくすることができる。
【００７１】
なお、上記第３の実施形態では、配線１１１を全て同一の配線層を用いて形成する場合について説明したが、これらの配線１１１を複数の配線層で形成するようにしてもよい。例えば、互いに異なる２つの配線層の電気抵抗率が異なる場合には、より低い第１の電気抵抗率を持つ第１の配線層を入出力回路４４ａから遠いＤＱ端子９２の配線用に利用し、より高い第２の電気抵抗率を持つ第２の配線層を入出力回路４４ａから近いＤＱ端子９２の配線用に利用することができる。例えば、第１Ａｌ層の電気抵抗率よりも第２Ａｌ層の電気抵抗率が低い場合には、図１７に示すように、入出力回路４４ａに近いＤＱ端子９２に接続される配線１１１を第１Ａｌ層で形成し、入出力回路４４ａから離れたＤＱ端子９２に接続される配線１１１を第２Ａｌ層で形成することができる。このようにすることで、入出力回路４４ａから遠いＤＱ端子９２に接続される配線１１１の幅の増加を抑えることができるとともに、配線に要する占有面積を抑えることができる。
【００７２】
次に、本発明の第４の実施の形態に係る半導体装置について、図１８乃至図２０を参照して説明する。
【００７３】
図１８に示すように、各ＤＱ端子９２と対応する入出力回路４４ａとの間は、配線１８１により接続されている。配線１８１は、第２の実施の形態の配線１１２と同様に、全ての配線１８１の抵抗値が互いに一致するように、その長さに応じて幅を調整している。その様子を図１９に示す。
【００７４】
また、第２の実施の形態では、配線の幅の違いにより生じる寄生容量値の差を相殺するため、調整用容量１１２を設けたが、本実施の形態ではそれに代えて各配線に冗長部１８２を設けている。冗長部１８２は、全ての配線の面積が互いに等しくなるように形成される。即ち、本実施の形態では、配線の１８１の拡幅部と冗長部１８２とが、インタフェースの時定数を調整する調整部として機能する。
【００７５】
さらに、本実施の形態では、配線間の容量結合等を防止又は抑制するため、シールド１８３を設けている。シールド１８３は、配線１８１を形成するのに用いられた配線層を用いて形成される。また、シールド１８３は、図２０に示すように、互いに平行に距離を置いて配置された配線１８１配線同士の間に沿うように配置される。加えて、シールド１８３は、必要に応じて冗長部同士の間にも、それら冗長部に沿うように設けられる。シールド１８３は、各配線１８３について隣接しているシールドの長さの合計が互いに等しくなるように設けられる。さらに、シールド１８３は、電源端子９１のいずれか、例えば、ＶＳＳ端子に接続される。
【００７６】
本実施の形態においても、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、シールドを設けたことで、配線間の容量結合を防止することができる。
【００７７】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨から逸脱すること無く、種々の変形・変更が可能である。例えば、シールドは、第１及び第３の実施の形態に係る半導体装置にも組み合わせることが可能である。
【００７８】
本願の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各配線の接続形式、ＴＳＶの構造は、実施例が開示する回路形式限られない。
【００７９】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。
【００８０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８１】
１０ 外部端子領域
１１ 入出力回路領域
１２ 第１の外部端子
１３ 第２の外部端子
１４ マージン領域
１５ 入出力回路
１６ 配線
１７ 調整部
２０ 半導体装置
２１ 基板
２２ コントローラチップ
２３ コアチップ
２４ 貫通電極
２５ アンダーフィル
２６ レジン
２７ リードフレーム
２８ 接着フィルム
２９ 半田ボール
３１ バス
３２ ＣＰＵ
４１ メモリアレイ領域
４２，５１ 入出力制御領域
４３，５２ 貫通電極配列部
６０ 貫通電極
６１ 基板
６２ 裏面ＴＳＶ
６３，６４，６５，６６ 接続パッド
６７，６８，６９ ビア
７０ 裏面バンプ
７１ 表面バンプ
７２ ＴＳＶトレンチ
７３ 回路
７４ ＳＴＩ
９１ 電源端子
９２ ＤＱ端子
９３ マージン領域
９４，１１１，１８１ 配線
１１２，１２１ 調整用容量
１８２ 冗長部
【特許請求の範囲】
【請求項１】
第１のサイズを持つ第１の外部端子と、
それぞれが、前記第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、
前記第１の外部端子及び前記複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、
前記外部端子領域に隣接して形成され、前記複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、
前記複数の第２の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第１のチップを含み、
前記複数の第２の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、
前記複数のインタフェースのそれぞれは、互いに等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、
前記調整部の少なくとも一部は、前記外部端子領域内の前記第１のサイズと第２のサイズとの差により生じるマージン領域に配置される、
ことを特徴とする半導体装置。
【請求項２】
前記外部端子領域では、前記第１の外部端子及び前記複数の第２の外部端子が、第１の方向に沿って配置され、
前記複数の回路は、前記第１の方向と異なる第２の方向に沿って配置される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部端子領域では、前記第１の外部端子及び前記複数の第２の外部端子が、前記第１の方向に前記第１のサイズを基準として及び前記第２の方向に前記第１のサイズよりも大きなサイズを基準として、アレイマトリックスに配置され、
前記複数の配線は、前記第１の方向にそれぞれ延在する前記複数の第２の外部端子の第１及び第２の列の間を通過し、前記第２の方向に配置される前記複数の回路にそれぞれ接続する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記調整部は、対応する前記配線の一部として設けられた配線の延長部を含み、前記延長部の長さは、前記複数の配線の長さを等しくするように定められる、ことを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記延長部は、対応する第２の外部端子の周囲を囲むように前記マージン領域に設けられる、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記調整部は、対応する前記配線の幅を増加させた拡幅部であり、
前記拡幅部の幅は、前記複数の配線の電気抵抗を等しくするように定められる、
ことを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項７】
前記調整部は、更に、一端が、対応する前記配線又は対応する前記第２の外部端子に接続される容量素子を含み、
前記容量素子の静電容量は、前記複数の配線のそれぞれの寄生容量値の差を相殺するように定められる、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記容量素子の他端は、前記第１の外部端子に電気的に接続される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記容量素子は、多層配線層を用いて形成される平行平板構造を有する、ことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記複数の配線のうちの第１の配線は、第１の電気抵抗率を有する第１の配線層で構成され、
前記複数の配線のうちの第２の配線は、前記第１の電気抵抗率よりも高い第２の電気抵抗率を有する第２の配線層で構成される、
ことを特徴とする請求項６乃至９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第１の配線は、前記複数の回路からの距離が最も遠い第２の外部端子に接続される配線に適用され、
前記第２の配線は、前記複数の回路からの距離が最も近い第２の外部端子に接続される配線に適用される、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記調整部は、更に、対応する前記配線から分岐して設けられる冗長部を含み、
前記冗長部は、前記複数の配線の各々の総面積が互いに等しくなるように形成される、ことを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記外部端子領域に形成される複数のシールド配線を更に備え、
前記複数のシールド配線のそれぞれは、少なくとも、互いに所定の距離を置いて平行に延在する前記複数の配線の間に配置される、
ことを特徴とする請求項１乃至６のいずれか一つ又は請求項１２に記載の半導体装置。
【請求項１４】
前記複数のシールド配線のそれぞれの長さの合計が、互いに等しくなるように形成されている、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記複数のシールド配線は、前記第１の外部端子に接続される、ことを特徴とする請求項１３乃至１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記第１の外部端子は、前記複数の回路に電源を供給する電源端子であり、
前記複数の第２の外部端子のそれぞれは、対応する前記複数の回路に信号を供給する信号端子である、
ことを特徴とする請求項１乃至１５のいずれか一つに記載の半導体装置。
【請求項１７】
前記第１の外部端子及び前記複数の第２の外部端子は、それぞれ前記第１のチップを貫通する複数の貫通電極であり、
前記複数の貫通電極で互いに接続される複数の前記第1のチップを含む、
ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１８】
更に、前記複数の貫通電極を介して前記複数の第１のチップに接続する第２のチップを備える、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
更に、請求項１７又は請求項１８に記載の半導体装置と接続されるバス、及び前記バスと接続される第２の半導体装置を備える、ことを特徴とするシステム。
【請求項２０】
第１のサイズを持つ第１の外部端子を基準として第１及び第２の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、
それぞれが前記第１のサイズよりも小さい第２のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第２の外部端子と、
前記複数の第２の外部端子にそれぞれ対応する複数の回路を含み、前記第１の方向に前記外部端子領域と隣接して配置される回路形成領域と、
前記複数の第２の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第２の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、
前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第２の外部端子に接続される調整部と、を備え、
前記調整部の少なくとも一部は、前記第１のサイズと前記第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする半導体装置。
【請求項１】
第１のサイズを持つ第１の外部端子と、
それぞれが、前記第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、
前記第１の外部端子及び前記複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、
前記外部端子領域に隣接して形成され、前記複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、
前記複数の第２の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第１のチップを含み、
前記複数の第２の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、
前記複数のインタフェースのそれぞれは、互いに等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、
前記調整部の少なくとも一部は、前記外部端子領域内の前記第１のサイズと第２のサイズとの差により生じるマージン領域に配置される、
ことを特徴とする半導体装置。
【請求項２】
前記外部端子領域では、前記第１の外部端子及び前記複数の第２の外部端子が、第１の方向に沿って配置され、
前記複数の回路は、前記第１の方向と異なる第２の方向に沿って配置される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部端子領域では、前記第１の外部端子及び前記複数の第２の外部端子が、前記第１の方向に前記第１のサイズを基準として及び前記第２の方向に前記第１のサイズよりも大きなサイズを基準として、アレイマトリックスに配置され、
前記複数の配線は、前記第１の方向にそれぞれ延在する前記複数の第２の外部端子の第１及び第２の列の間を通過し、前記第２の方向に配置される前記複数の回路にそれぞれ接続する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記調整部は、対応する前記配線の一部として設けられた配線の延長部を含み、前記延長部の長さは、前記複数の配線の長さを等しくするように定められる、ことを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記延長部は、対応する第２の外部端子の周囲を囲むように前記マージン領域に設けられる、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記調整部は、対応する前記配線の幅を増加させた拡幅部であり、
前記拡幅部の幅は、前記複数の配線の電気抵抗を等しくするように定められる、
ことを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項７】
前記調整部は、更に、一端が、対応する前記配線又は対応する前記第２の外部端子に接続される容量素子を含み、
前記容量素子の静電容量は、前記複数の配線のそれぞれの寄生容量値の差を相殺するように定められる、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記容量素子の他端は、前記第１の外部端子に電気的に接続される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記容量素子は、多層配線層を用いて形成される平行平板構造を有する、ことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記複数の配線のうちの第１の配線は、第１の電気抵抗率を有する第１の配線層で構成され、
前記複数の配線のうちの第２の配線は、前記第１の電気抵抗率よりも高い第２の電気抵抗率を有する第２の配線層で構成される、
ことを特徴とする請求項６乃至９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第１の配線は、前記複数の回路からの距離が最も遠い第２の外部端子に接続される配線に適用され、
前記第２の配線は、前記複数の回路からの距離が最も近い第２の外部端子に接続される配線に適用される、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記調整部は、更に、対応する前記配線から分岐して設けられる冗長部を含み、
前記冗長部は、前記複数の配線の各々の総面積が互いに等しくなるように形成される、ことを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記外部端子領域に形成される複数のシールド配線を更に備え、
前記複数のシールド配線のそれぞれは、少なくとも、互いに所定の距離を置いて平行に延在する前記複数の配線の間に配置される、
ことを特徴とする請求項１乃至６のいずれか一つ又は請求項１２に記載の半導体装置。
【請求項１４】
前記複数のシールド配線のそれぞれの長さの合計が、互いに等しくなるように形成されている、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記複数のシールド配線は、前記第１の外部端子に接続される、ことを特徴とする請求項１３乃至１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記第１の外部端子は、前記複数の回路に電源を供給する電源端子であり、
前記複数の第２の外部端子のそれぞれは、対応する前記複数の回路に信号を供給する信号端子である、
ことを特徴とする請求項１乃至１５のいずれか一つに記載の半導体装置。
【請求項１７】
前記第１の外部端子及び前記複数の第２の外部端子は、それぞれ前記第１のチップを貫通する複数の貫通電極であり、
前記複数の貫通電極で互いに接続される複数の前記第1のチップを含む、
ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１８】
更に、前記複数の貫通電極を介して前記複数の第１のチップに接続する第２のチップを備える、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
更に、請求項１７又は請求項１８に記載の半導体装置と接続されるバス、及び前記バスと接続される第２の半導体装置を備える、ことを特徴とするシステム。
【請求項２０】
第１のサイズを持つ第１の外部端子を基準として第１及び第２の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、
それぞれが前記第１のサイズよりも小さい第２のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第２の外部端子と、
前記複数の第２の外部端子にそれぞれ対応する複数の回路を含み、前記第１の方向に前記外部端子領域と隣接して配置される回路形成領域と、
前記複数の第２の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第２の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、
前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第２の外部端子に接続される調整部と、を備え、
前記調整部の少なくとも一部は、前記第１のサイズと前記第２のサイズとの差により生じるマージン領域に配置される、ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−３８１００（Ｐ２０１３−３８１００Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７０３４８（Ｐ２０１１−１７０３４８）
【出願日】平成２３年８月３日（２０１１．８．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月３日（２０１１．８．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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