【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】積重ねダイ式の集積回路で使用するのに適した基板導通技術を提供すること。
【解決手段】集積回路が、積み重ねて配置された複数の集積回路のダイを備え、積重ねの頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する。１つの形態では、積重ねの底部のダイを除く各ダイが、下側のダイのバスまたはその他の電源導体を介して基板導通によりその電源電流を担持する。 （もっと読む）

【課題】ＥＢＤに近いモデリング精度を維持しつつ、モデリングの効率を高める。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】ＳｉＰのチップ間を接続するための端子数が増加する。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。 （もっと読む）

【課題】第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得るようにする。
【解決手段】第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１上に配置される。前記第１の半導体集積回路３２には、その辺方向に延びる外側パッド列３４Ｒが備えられる。また、前記第１の半導体集積回路３２の外側パッド列３４Ｒの内方には、前記外側パッド列３４Ｒと並行に延びる内側パッド列３５が備えられる。前記外側パッド列３４Ｒのうち、前記内側パッド列３５に対向する部分のパッド列３４Ｒａは、前記基板３１に配置された金属配線３６により、前記第２の半導体集積回路３３の各パッド３３ａに電気的に接続される。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】本発明は、半導体集積回路を備えた半導体装置および半導体集積回路の設計方法に関し、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大を有効に抑えた接続を可能とする。
【解決手段】半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、第２のＩＯセルとを交互に配置したＩＯ領域を有し、第１のＩＯセルは、第１の辺から所定の距離の位置に配置されたボンディングパッドを有し、第２のＩＯセルは、第１のＩＯセルのボンディングパッドより第１の辺から遠い位置にボンディングパッドを有し、かつ、第１のＩＯセルの少なくとも１つは、第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、第２のＩＯセルのボンディングパッドより第１の辺から遠い位置に、第２のボンディングパッドを有する第３のＩＯセルに置きかえられている。 （もっと読む）

【課題】貫通電極を有する積層構造の半導体装置、半導体メモリ装置、半導体メモリ・システム及びその動作方法を提供する。
【解決手段】複数の半導体レイヤ間で伝送される情報の衝突を防止する構造を有する半導体装置であり、該半導体装置は、第１温度情報を出力する第１温度センサ回路を含む少なくとも１つの第１半導体チップと、貫通電極に電気的に連結されずに、第１温度センサ回路に電気的に連結される第１バンプと、第１半導体チップの貫通電極に電気的に連結される第２バンプと、を具備する半導体装置であることを特徴とする。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】半導体素子を作製する方法を提供する。
【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】一つの半導体装置をボンディングオプションにより機能の異なる製品に切り替える場合に、その半導体装置で使用される内部電源の安定化容量を、それぞれの製品において最適化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、異なる電源電位の電圧が供給される２つのインナーリード１２Ａ、１２Ｂに選択的にワイヤーボンディングされるボンディングオプション用パッド１４と、ボンディングオプション用パッド１４に接続されるインバータ１６と、短絡されたソース及びドレインがインバータ１６に接続され、ゲートが内部電源ＩＶから電源電圧が出力される電源出力ライン１８に接続された、内部電源ＩＶの出力レベルを安定化させるためのＮＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】一部のデータ入出力端子のみを用いて内蔵された複数の半導体チップを並列にテストすることのできる半導体装置を提供する。
【解決手段】複数の第１データ入出力端子と接続され、第１のテスト回路と、第１の記憶部とを有し、テスト動作時には、第１の記憶部から出力されるデータに応じて第１のテスト回路で第１のテスト結果を生成する第１の半導体チップと、複数の第２データ入出力端子と接続され、第２及び第３のテスト回路と、第２の記憶部とを有し、テスト動作時には、第２の記憶部から出力されるデータに応じて第２のテスト回路で第２のテスト結果を生成し、第２のテスト結果と第１の半導体チップの第１のテスト回路から供給される第１のテスト結果とに応じて第３のテスト回路で第３のテスト結果を生成し、第３のテスト結果を所定の第２データ入出力端子に出力する第２の半導体チップと、を備える。 （もっと読む）

【課題】従来のプリミティブセルでは、電源配線及び接地配線により構成される電流経路のループが大きく、当該電流経路のループに起因して発生するＥＭＩノイズを十分に低減することができない問題があった。
【解決手段】本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。 （もっと読む）

【課題】プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出すること。
【解決手段】 論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラにおいて、定期的に前記複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、前記ＣＲＣチェッカが前記擬似エラー以外のエラーを検出すると前記論理モジュールのリセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、前記演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると前記論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備えることを特徴とする。 （もっと読む）

積層されたマルチダイ集積回路パッケージ内のシリコン貫通ビア(TSV)は、その標準的なミッションモードで、パッケージのフィールド動作中に、所望に応じて、別の接続構成をとるように制御される。TSV接続は、例えば、そのダイの工場デフォルト接続とは異なるやり方で、影響されたダイを接続するように再構成可能である。ダイの固有回路の入力および/または出力へのTSV接続は、変更可能である。ダイが、積層内のダイを相互接続するインターフェースから完全に切断されても、またはこのようなインターフェースから元々切断されていたダイが、インターフェースに接続されてもよい。
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【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）