半導体装置設計方法および半導体装置設計支援プログラム
【課題】ＥＢＤに近いモデリング精度を維持しつつ、モデリングの効率を高める。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップが積層される半導体装置の設計方法に関し、特に、ＥＢＤ（Electrical Board Description）モデルに基づく設計方法に関する。
【背景技術】
【０００２】
電子回路の動作をモデリングするためのソフトウェアとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）が広く使われている。ＳＰＩＣＥはトランジスタやキャパシタなどのアナログ素子の動作を記述できるためシミュレーションの精度は高いが、計算に時間がかかるというデメリットがある。一方、ＩＢＩＳ（I/O Buffer Information Specification）モデルは、Ｉ／Ｏの特性（ＡＣ特性やＤＣ特性）を記述する方式であるため、ＳＰＩＣＥよりは精度が落ちるが、非常に高速である。
【０００３】
近年では、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、複数の半導体チップを積層するようになってきている。積層型の半導体装置は外部端子から複数のチップに配線がパッケージ内で分岐するという複雑な構造を有するため、一般的なＩＢＩＳでは精度よくモデリングするのが難しい。ＳＰＩＣＥでは計算負荷が大きすぎる。そこで、積層型の半導体装置の設計に際してはＩＢＩＳの派生型であるＥＢＤを採用することがある。ＥＢＤは、モジュール基板の配線をＬ、Ｃ、Ｒの等価回路として記述できるため、通常のＩＢＩＳよりも高い精度でモデリングできる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１９９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、積層型の半導体装置をＥＢＤにてモデリングするためには、配線の長さや抵抗値、キャパシタンス、インダクタンス等を計算した上でＥＢＤのパラメータとして設定する必要があるため作業負荷が大きい。この結果、ＩＢＩＳよりは精度は高いもののモデリングの作業効率が大きく低下してしまうという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置設計方法は、複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に関する。この方法は、外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、パラメータに基づいて半導体装置の電気的な特性をシミュレーション計算する計算ステップを備える。設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定する。
【発明の効果】
【０００７】
本発明によれば、ＥＢＤに近いモデリング精度を維持しつつ、モデリング効率を高めやすくなる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の平面図および断面図である。
【図２】半導体装置設計支援装置の機能ブロック図である。
【図３】外部端子から各チップパッドまでの配線の模式図である。
【図４】配線の等価回路図である。
【図５】外部端子から各チップパッドまでの配線の等価回路図である。
【図６】一般的な設定に基づくＥＢＤフォーマットを示す図である。
【図７】第１調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【図８】第３調整方法に基づいてパラメータを調整した、外部端子から各チップパッドまでの配線の等価回路図である。
【図９】第３調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【図１０】ＥＢＤに基づくシミュレーション計算の対象となる配線の等価回路図である。
【図１１】観測地点Ｍ０における信号波形図である。
【図１２】観測地点Ｍ１における信号波形図である。
【図１３】観測地点Ｍ２における信号波形図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、半導体装置１００の平面図および断面図である。本実施形態における半導体装置１００は４枚のチップ（ＣＨＩＰ１〜４）が積層されたＤＲＡＭであるとして説明するが、ＤＲＡＭに限定されるものではない。図１の下側は半導体装置１００の平面図であり、上側はＡ−Ａ線に対応する断面図である。
【００１１】
半導体装置１００においては、プリント基板１０２の上に、４枚のチップ（ＣＨＩＰ１〜４）が積層される。また、プリント基板１０２の裏面には外部端子１０４（ボール端子）が設置される。外部端子１０４は、プリント基板配線（共通配線１０６と個別配線１０８ａ、１０８ｂ）により、プリント基板１０２上に設けられる電気的な端子であるボンディングフィンガー１１２ａ、１１２ｂとそれぞれ接続される。共通配線１０６は、外部端子１０４から分岐点１１６までの配線であり、個別配線１０８ａは分岐点１１６からボンディングフィンガー１１２ａまでの配線であり、個別配線１０８ｂは分岐点１１６からボンディングフィンガー１１２ｂまでの配線である。
【００１２】
ボンディングフィンガー１１２ａは、ワイヤ線１１０ａ、１１０ｃ（ボンディングワイヤ）によりＣＨＩＰ１、３のチップパッド１１４ａ、１１４ｃと接続される。同様に、ボンディングフィンガー１１２ｂは、ワイヤ線１１０ｂ、１１０ｄによりＣＨＩＰ２、４のチップパッド１１４ｂ、１１４ｄと接続される。このような配線により、各チップは外部端子１０４と共通接続される。共通配線１０６、個別配線１０８ａ、１０８ｂはそれぞれ長さが大きく異なる場合がある。そのため、これらのプリント基板配線の電気的特性を正しく設定することが、半導体装置１００の挙動を精確にシミュレーションする上で重要となる。
【００１３】
図２は、半導体装置設計支援装置１１８の機能ブロック図である。半導体装置設計支援装置１１８は、ハードウェア的には、コンピュータのＣＰＵをはじめとする素子で実現でき、ソフトウェア的にはデータ送受信機能のあるプログラム等によって実現されるが、図２ではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックはハードウェア、ソフトウェアの組合せによっていろいろなかたちで実現できる。通常は、ＰＣなどの汎用型コンピュータに半導体装置設計支援プログラムをインストールすることにより、図２に示す各機能ブロックの機能が実現される。
【００１４】
半導体装置設計支援装置１１８は、ユーザインタフェース部１２０、データ処理部１３０およびデータ保持部１４０を含む。ユーザインタフェース部１２０は、ユーザインタフェースを担当する。データ処理部１３０は、ユーザインタフェース部１２０やデータ保持部１４０から取得されたデータを元にして各種のデータ処理を実行する。データ処理部１３０は、ユーザインタフェース部１２０とデータ保持部１４０との間のインタフェースの役割も果たす。データ保持部１４０は、各種データを保持するための記憶領域である。具体的には、データ保持部１４０は、半導体装置１００のＣＡＤ（Computer Aided Design）データや、プリント基板配線やワイヤ線１１０の電気的なパラメータ等を保持する。
【００１５】
ユーザインタフェース部１２０は、ユーザからの各種入力を受け付ける入力部１２２と、ユーザに対して各種情報を表示する表示部１２４を含む。
【００１６】
データ処理部１３０は、設定部１３２、調整部１３４および計算部１３６を含む。設定部１３２は、半導体装置１００の設計データ（ＣＡＤデータ）を入力部１２２から受け付け、プリント基板配線等の電気的なパラメータを設定する。一般的には、電磁界解析ツールとよばれるソフトウェアによりこれらのパラメータが算出される。調整部１３４は、こうして算出されたパラメータを所定の規則にしたがって調整する。詳細については後述する。計算部１３６は、設定されたパラメータをＥＢＤのパラメータとして設定した上でシミュレーション計算を実行する。シミュレーション計算の結果は表示部１２４により画面表示される。
【００１７】
図３は、外部端子１０４から各チップパッド１１４までの配線の模式図である。本実施形態においては、ワイヤ線１１０とプリント基板配線を分けて考える。プリント基板配線に比べるとワイヤ線１１０は充分に短いため、プリント基板配線の電気的なパラメータを適切に設定する方がシミュレーション精度を高める上で重要である。
【００１８】
図１に関連して説明したように、プリント基板配線の共通配線１０６、個別配線１０８ａ、１０８ｂは互いに長さが異なる。各プリント基板配線の長さの違いは、ＣＨＩＰ１〜４から外部端子１０４までの信号伝送特性に少なからず影響するため、プリント基板配線の配線長を考慮したシミュレーションが必要である。
【００１９】
図４は、配線の等価回路図である。ＩＢＩＳモデルや、その派生型であるＥＢＤモデルにおいては、各配線は、図４に示すＬ、Ｃ、Ｒモデルにより等価回路表現される。ＥＢＤモデルのパラメータとして、単位長あたりのインダクタンスＬ、キャパシタンスＣ、単位長あたりの抵抗値Ｒおよび配線長という４つの電気的なパラメータを配線ごとに設定する必要がある。一般的には、電磁界解析ツールとよばれるソフトウェアが、ＣＡＤデータに基づき、マクスウェル方程式に基づいてこれらのパラメータを算出する。しかし、多くの電磁界解析ツールは、積層型の半導体装置１００に対応できていない。この結果、手作業で各部の配線長を抽出し、電磁界解析ツールでＬ、Ｃ、Ｒ値を算出し、ＥＢＤモデルフォーマットにしたがってＥＢＤモデルを記述（設定）するという作業が発生する。
【００２０】
電磁界解析ツールは、配線ごとにＬ、Ｃ、Ｒを算出する。設定部１３２によりこれらのパラメータをＥＢＤのパラメータとして設定すれば、計算部１３６は半導体装置１００の動作をシミュレーション計算できる。
【００２１】
本実施形態においては、各配線、特に、プリント基板配線の配線長をあえてゼロに設定することで、ユーザの作業負荷を軽減している。より具体的には、共通配線１０６、個別配線１０８ａ、１０８ｂの分岐点を電磁界解析ツールのシンク（Sink）に設定し、各配線の他端をソース（Source）に設定する。その上で電磁界解析ツールによるＬ、Ｒ、Ｃ解析を実行する。
【００２２】
図５は、外部端子１０４から各チップパッド１１４までの配線の等価回路図である。図５に示すように、共通配線１０６、個別配線１０８ａ、１０８ｂ、ワイヤ線１１０ａ〜１１０ｄは、いずれも図４に示したＬＣＲモデルにて等価回路表現される。計算部１３６が、ＥＢＤに基づいてシミュレーション計算を行うためには、各配線のＬ、Ｃ、Ｒおよび配線長をパラメータとして必要とする。本実施形態においては配線長Ｌｅｎ＝０をＥＢＤフォーマットのパラメータとして設定する。
【００２３】
まず、分岐点１１６をシンク、共通配線１０６、個別配線１０８ａ、１０８ｂそれぞれの他端をソースとして電磁界解析ツールにより各配線のＬ、Ｃ、Ｒを算出する。共通配線１０６のキャパシタンスをＣ１ｃ、個別配線１０８ａのキャパシタンスをＣ１ａ、個別配線１０８ｂのキャパシタンスをＣ１ｂとして説明する。共通配線１０６、個別配線１０８ａ、１０８ｂの浮遊容量は同等であるため、Ｃ１ａ＝Ｃ１ｂ＝Ｃ１ｃ（＝Ｃ１）として算出される。
【００２４】
実際には、配線長に応じて浮遊容量は変化するため、調整部１３４はＣ１ａ〜Ｃ１ｂが得られたあとにこれらを配線長に応じて調整する。電磁界解析ツールは、ＣＡＤデータに基づいてＬ、Ｃ、Ｒを算出するが、抵抗値ＲについてはＣＡＤデータに基づいて配線長を考慮した値を算出できる。すなわち、個別配線１０８ａ、１０８ｂ、共通配線１０６それぞれの抵抗値Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃは、各配線の配線長に比例している。そこで、調整部１３４は、Ｃ１ａ：Ｃ１ｂ：Ｃ１ｃ＝Ｒ１ａ：Ｒ１ｂ：Ｒ１ｃとなるようにＣ１ａ〜Ｃ１ｃを再調整することにより、配線長を反映させた浮遊容量Ｃ１ａ〜Ｃ１ｃを求めることができる。なお、Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＝３Ｃ１の関係は維持される。このような調整方法を「第１調整方法」とよぶことにする。第１調整方法の場合、容易にキャパシタンスを分割できるため、モデリングの作業効率が向上する。なお、配線のネット長がλ／１０未満であれば、配線長Ｌｅｎ＝０に設定しても実用上差し支えないシミュレーションが可能である。λとは、配線が伝送する信号の波長である。図６は一般的な設定に基づくＥＢＤフォーマットを示す図であり、図７は第１調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【００２５】
各配線が配線長だけでなく配線幅も異なる場合には、調整部１３４は、Ｃ１ａ：Ｃ１ｂ：Ｃ１ｃ＝Ｒ１ａ・Ｗ１ａ２：Ｒ１ｂ・Ｗ１ｂ２：Ｒ１ｃ・Ｗ１ｃ２となるようにＣ１ａ〜Ｃ１ｃを再調整することにより、配線長を反映させた浮遊容量Ｃ１ａ〜Ｃ１ｃを求めることができる。ここで、Ｗ１ａ〜Ｗ１ｃは、個別配線１０８ａ、１０８ｂ、共通配線１０６の配線幅である。Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＝３Ｃ１の関係は維持される。このような調整方法を「第２調整方法」とよぶことにする。このような調整方法によれば、配線長だけでなく配線幅もシミュレーション計算に反映させることができる。
【００２６】
図８は、第３調整方法に基づいてパラメータを調整した、外部端子１０４から各チップパッド１１４までの配線の等価回路図である。各配線のキャパシタンスの合計値を分岐点１１６の浮遊容量としてまとめてもよい。このような方法を「第３調整方法」とよぶことにする。図６では、個別配線１０８ａ、１０８ｂ、共通配線１０６のキャパシタンスＣ１ａ〜Ｃ１ｃだけでなく、ワイヤ線１１０ａ〜１１０ｄのキャパシタンスＣ２ａ〜Ｃ２ｄもまとめて単一のＣｘとして表現している。すなわち、Ｃｘ＝Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＋Ｃ２ａ＋Ｃ２ｂ＋Ｃ２ｃ＋Ｃ２ｄである。第３調整方法の場合、抵抗値や配線幅に基づく比例配分調整すら不要になるため、もっとも作業効率が高くなる。なお、Ｃｘは分岐点１１６以外の場所に設定してもよい。図９は第３調整方法の設定に基づくＥＢＤフォーマットを示す図である。第３調整方法において、Ｃ値が設定されるのは１箇所のみとなっている。
【００２７】
図１０は、ＥＢＤに基づくシミュレーション計算の対象となる配線の等価回路図である。外部端子１０４からドライバ１２６ａを介して信号波形を入力したとき、各ＣＨＩＰ１〜４においてどのような信号波形となるかをシミュレーション計算する。ここでは、外部端子１０４を観測地点Ｍ０、ＣＨＩＰ１の入力部分を観測地点Ｍ１、ＣＨＩＰ２の入力部分を観測地点Ｍ２として説明する。
【００２８】
図１１は、観測地点Ｍ０における信号波形図である。通常特性１５０は、一般的なＥＢＤによるシミュレーション計算の結果を示す。すなわち、ＣＡＤデータにより各配線の配線長を抽出した上で、電磁界解析ツールにより単位長あたりのＬ、Ｃ、Ｒを算出し、ＥＢＤにてシミュレーション計算した結果を示す。第１調整特性１５２は第１調整方法に基づくシミュレーション計算の結果を示し、第３調整特性１５４は第３調整方法に基づくシミュレーション計算の結果を示す。なお、図１１〜図１３においては各配線の配線幅は同一であるとする。半導体装置１００からの反射波による影響は各特性によって異なるが、第１調整特性１５２、第３調整特性１５４のいずれの場合においてもほとんど通常特性１５０とずれが生じていない。
【００２９】
図１２は、観測地点Ｍ１における信号波形図である。また、図１３は、観測地点Ｍ２における信号波形図である。いずれにおいても、通常特性１５０、第１調整特性１５２および第３調整特性１５４はおおむね一致している。すなわち、配線長Ｌｅｎ＝０と設定し、各配線部のＬ、Ｃ、Ｒ値を有するＥＢＤフォーマット記述モデルでのシミュレーション計算結果が大幅に変化することがないことがわかる。配線長Ｌｅｎ＝０と設定することにより、一般的なＥＢＤ（通常特性１５０）に匹敵する精度を維持しつつモデリングのスループットを向上させることができる。
【００３０】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【００３１】
１００ 半導体装置、１０２ プリント基板、１０４ 外部端子、１０６ 共通配線、１０８ 個別配線、１１０ ワイヤ線、１１２ ボンディングフィンガー、１１４ チップパッド、１１６ 分岐点、１１８ 半導体装置設計支援装置、１２０ ユーザインタフェース部、１２２ 入力部、１２４ 表示部、１２６ ドライバ、１３０ データ処理部、１３２ 設定部、１３４ 調整部、１３６ 計算部、１４０ データ保持部、１５０ 通常特性、１５２ 第１調整特性、１５４ 第３調整特性。
【技術分野】
【０００１】
本発明は、複数のチップが積層される半導体装置の設計方法に関し、特に、ＥＢＤ（Electrical Board Description）モデルに基づく設計方法に関する。
【背景技術】
【０００２】
電子回路の動作をモデリングするためのソフトウェアとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）が広く使われている。ＳＰＩＣＥはトランジスタやキャパシタなどのアナログ素子の動作を記述できるためシミュレーションの精度は高いが、計算に時間がかかるというデメリットがある。一方、ＩＢＩＳ（I/O Buffer Information Specification）モデルは、Ｉ／Ｏの特性（ＡＣ特性やＤＣ特性）を記述する方式であるため、ＳＰＩＣＥよりは精度が落ちるが、非常に高速である。
【０００３】
近年では、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、複数の半導体チップを積層するようになってきている。積層型の半導体装置は外部端子から複数のチップに配線がパッケージ内で分岐するという複雑な構造を有するため、一般的なＩＢＩＳでは精度よくモデリングするのが難しい。ＳＰＩＣＥでは計算負荷が大きすぎる。そこで、積層型の半導体装置の設計に際してはＩＢＩＳの派生型であるＥＢＤを採用することがある。ＥＢＤは、モジュール基板の配線をＬ、Ｃ、Ｒの等価回路として記述できるため、通常のＩＢＩＳよりも高い精度でモデリングできる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１９９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、積層型の半導体装置をＥＢＤにてモデリングするためには、配線の長さや抵抗値、キャパシタンス、インダクタンス等を計算した上でＥＢＤのパラメータとして設定する必要があるため作業負荷が大きい。この結果、ＩＢＩＳよりは精度は高いもののモデリングの作業効率が大きく低下してしまうという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置設計方法は、複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に関する。この方法は、外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、パラメータに基づいて半導体装置の電気的な特性をシミュレーション計算する計算ステップを備える。設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定する。
【発明の効果】
【０００７】
本発明によれば、ＥＢＤに近いモデリング精度を維持しつつ、モデリング効率を高めやすくなる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の平面図および断面図である。
【図２】半導体装置設計支援装置の機能ブロック図である。
【図３】外部端子から各チップパッドまでの配線の模式図である。
【図４】配線の等価回路図である。
【図５】外部端子から各チップパッドまでの配線の等価回路図である。
【図６】一般的な設定に基づくＥＢＤフォーマットを示す図である。
【図７】第１調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【図８】第３調整方法に基づいてパラメータを調整した、外部端子から各チップパッドまでの配線の等価回路図である。
【図９】第３調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【図１０】ＥＢＤに基づくシミュレーション計算の対象となる配線の等価回路図である。
【図１１】観測地点Ｍ０における信号波形図である。
【図１２】観測地点Ｍ１における信号波形図である。
【図１３】観測地点Ｍ２における信号波形図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、半導体装置１００の平面図および断面図である。本実施形態における半導体装置１００は４枚のチップ（ＣＨＩＰ１〜４）が積層されたＤＲＡＭであるとして説明するが、ＤＲＡＭに限定されるものではない。図１の下側は半導体装置１００の平面図であり、上側はＡ−Ａ線に対応する断面図である。
【００１１】
半導体装置１００においては、プリント基板１０２の上に、４枚のチップ（ＣＨＩＰ１〜４）が積層される。また、プリント基板１０２の裏面には外部端子１０４（ボール端子）が設置される。外部端子１０４は、プリント基板配線（共通配線１０６と個別配線１０８ａ、１０８ｂ）により、プリント基板１０２上に設けられる電気的な端子であるボンディングフィンガー１１２ａ、１１２ｂとそれぞれ接続される。共通配線１０６は、外部端子１０４から分岐点１１６までの配線であり、個別配線１０８ａは分岐点１１６からボンディングフィンガー１１２ａまでの配線であり、個別配線１０８ｂは分岐点１１６からボンディングフィンガー１１２ｂまでの配線である。
【００１２】
ボンディングフィンガー１１２ａは、ワイヤ線１１０ａ、１１０ｃ（ボンディングワイヤ）によりＣＨＩＰ１、３のチップパッド１１４ａ、１１４ｃと接続される。同様に、ボンディングフィンガー１１２ｂは、ワイヤ線１１０ｂ、１１０ｄによりＣＨＩＰ２、４のチップパッド１１４ｂ、１１４ｄと接続される。このような配線により、各チップは外部端子１０４と共通接続される。共通配線１０６、個別配線１０８ａ、１０８ｂはそれぞれ長さが大きく異なる場合がある。そのため、これらのプリント基板配線の電気的特性を正しく設定することが、半導体装置１００の挙動を精確にシミュレーションする上で重要となる。
【００１３】
図２は、半導体装置設計支援装置１１８の機能ブロック図である。半導体装置設計支援装置１１８は、ハードウェア的には、コンピュータのＣＰＵをはじめとする素子で実現でき、ソフトウェア的にはデータ送受信機能のあるプログラム等によって実現されるが、図２ではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックはハードウェア、ソフトウェアの組合せによっていろいろなかたちで実現できる。通常は、ＰＣなどの汎用型コンピュータに半導体装置設計支援プログラムをインストールすることにより、図２に示す各機能ブロックの機能が実現される。
【００１４】
半導体装置設計支援装置１１８は、ユーザインタフェース部１２０、データ処理部１３０およびデータ保持部１４０を含む。ユーザインタフェース部１２０は、ユーザインタフェースを担当する。データ処理部１３０は、ユーザインタフェース部１２０やデータ保持部１４０から取得されたデータを元にして各種のデータ処理を実行する。データ処理部１３０は、ユーザインタフェース部１２０とデータ保持部１４０との間のインタフェースの役割も果たす。データ保持部１４０は、各種データを保持するための記憶領域である。具体的には、データ保持部１４０は、半導体装置１００のＣＡＤ（Computer Aided Design）データや、プリント基板配線やワイヤ線１１０の電気的なパラメータ等を保持する。
【００１５】
ユーザインタフェース部１２０は、ユーザからの各種入力を受け付ける入力部１２２と、ユーザに対して各種情報を表示する表示部１２４を含む。
【００１６】
データ処理部１３０は、設定部１３２、調整部１３４および計算部１３６を含む。設定部１３２は、半導体装置１００の設計データ（ＣＡＤデータ）を入力部１２２から受け付け、プリント基板配線等の電気的なパラメータを設定する。一般的には、電磁界解析ツールとよばれるソフトウェアによりこれらのパラメータが算出される。調整部１３４は、こうして算出されたパラメータを所定の規則にしたがって調整する。詳細については後述する。計算部１３６は、設定されたパラメータをＥＢＤのパラメータとして設定した上でシミュレーション計算を実行する。シミュレーション計算の結果は表示部１２４により画面表示される。
【００１７】
図３は、外部端子１０４から各チップパッド１１４までの配線の模式図である。本実施形態においては、ワイヤ線１１０とプリント基板配線を分けて考える。プリント基板配線に比べるとワイヤ線１１０は充分に短いため、プリント基板配線の電気的なパラメータを適切に設定する方がシミュレーション精度を高める上で重要である。
【００１８】
図１に関連して説明したように、プリント基板配線の共通配線１０６、個別配線１０８ａ、１０８ｂは互いに長さが異なる。各プリント基板配線の長さの違いは、ＣＨＩＰ１〜４から外部端子１０４までの信号伝送特性に少なからず影響するため、プリント基板配線の配線長を考慮したシミュレーションが必要である。
【００１９】
図４は、配線の等価回路図である。ＩＢＩＳモデルや、その派生型であるＥＢＤモデルにおいては、各配線は、図４に示すＬ、Ｃ、Ｒモデルにより等価回路表現される。ＥＢＤモデルのパラメータとして、単位長あたりのインダクタンスＬ、キャパシタンスＣ、単位長あたりの抵抗値Ｒおよび配線長という４つの電気的なパラメータを配線ごとに設定する必要がある。一般的には、電磁界解析ツールとよばれるソフトウェアが、ＣＡＤデータに基づき、マクスウェル方程式に基づいてこれらのパラメータを算出する。しかし、多くの電磁界解析ツールは、積層型の半導体装置１００に対応できていない。この結果、手作業で各部の配線長を抽出し、電磁界解析ツールでＬ、Ｃ、Ｒ値を算出し、ＥＢＤモデルフォーマットにしたがってＥＢＤモデルを記述（設定）するという作業が発生する。
【００２０】
電磁界解析ツールは、配線ごとにＬ、Ｃ、Ｒを算出する。設定部１３２によりこれらのパラメータをＥＢＤのパラメータとして設定すれば、計算部１３６は半導体装置１００の動作をシミュレーション計算できる。
【００２１】
本実施形態においては、各配線、特に、プリント基板配線の配線長をあえてゼロに設定することで、ユーザの作業負荷を軽減している。より具体的には、共通配線１０６、個別配線１０８ａ、１０８ｂの分岐点を電磁界解析ツールのシンク（Sink）に設定し、各配線の他端をソース（Source）に設定する。その上で電磁界解析ツールによるＬ、Ｒ、Ｃ解析を実行する。
【００２２】
図５は、外部端子１０４から各チップパッド１１４までの配線の等価回路図である。図５に示すように、共通配線１０６、個別配線１０８ａ、１０８ｂ、ワイヤ線１１０ａ〜１１０ｄは、いずれも図４に示したＬＣＲモデルにて等価回路表現される。計算部１３６が、ＥＢＤに基づいてシミュレーション計算を行うためには、各配線のＬ、Ｃ、Ｒおよび配線長をパラメータとして必要とする。本実施形態においては配線長Ｌｅｎ＝０をＥＢＤフォーマットのパラメータとして設定する。
【００２３】
まず、分岐点１１６をシンク、共通配線１０６、個別配線１０８ａ、１０８ｂそれぞれの他端をソースとして電磁界解析ツールにより各配線のＬ、Ｃ、Ｒを算出する。共通配線１０６のキャパシタンスをＣ１ｃ、個別配線１０８ａのキャパシタンスをＣ１ａ、個別配線１０８ｂのキャパシタンスをＣ１ｂとして説明する。共通配線１０６、個別配線１０８ａ、１０８ｂの浮遊容量は同等であるため、Ｃ１ａ＝Ｃ１ｂ＝Ｃ１ｃ（＝Ｃ１）として算出される。
【００２４】
実際には、配線長に応じて浮遊容量は変化するため、調整部１３４はＣ１ａ〜Ｃ１ｂが得られたあとにこれらを配線長に応じて調整する。電磁界解析ツールは、ＣＡＤデータに基づいてＬ、Ｃ、Ｒを算出するが、抵抗値ＲについてはＣＡＤデータに基づいて配線長を考慮した値を算出できる。すなわち、個別配線１０８ａ、１０８ｂ、共通配線１０６それぞれの抵抗値Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃは、各配線の配線長に比例している。そこで、調整部１３４は、Ｃ１ａ：Ｃ１ｂ：Ｃ１ｃ＝Ｒ１ａ：Ｒ１ｂ：Ｒ１ｃとなるようにＣ１ａ〜Ｃ１ｃを再調整することにより、配線長を反映させた浮遊容量Ｃ１ａ〜Ｃ１ｃを求めることができる。なお、Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＝３Ｃ１の関係は維持される。このような調整方法を「第１調整方法」とよぶことにする。第１調整方法の場合、容易にキャパシタンスを分割できるため、モデリングの作業効率が向上する。なお、配線のネット長がλ／１０未満であれば、配線長Ｌｅｎ＝０に設定しても実用上差し支えないシミュレーションが可能である。λとは、配線が伝送する信号の波長である。図６は一般的な設定に基づくＥＢＤフォーマットを示す図であり、図７は第１調整方法の設定に基づくＥＢＤフォーマットを示す図である。
【００２５】
各配線が配線長だけでなく配線幅も異なる場合には、調整部１３４は、Ｃ１ａ：Ｃ１ｂ：Ｃ１ｃ＝Ｒ１ａ・Ｗ１ａ２：Ｒ１ｂ・Ｗ１ｂ２：Ｒ１ｃ・Ｗ１ｃ２となるようにＣ１ａ〜Ｃ１ｃを再調整することにより、配線長を反映させた浮遊容量Ｃ１ａ〜Ｃ１ｃを求めることができる。ここで、Ｗ１ａ〜Ｗ１ｃは、個別配線１０８ａ、１０８ｂ、共通配線１０６の配線幅である。Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＝３Ｃ１の関係は維持される。このような調整方法を「第２調整方法」とよぶことにする。このような調整方法によれば、配線長だけでなく配線幅もシミュレーション計算に反映させることができる。
【００２６】
図８は、第３調整方法に基づいてパラメータを調整した、外部端子１０４から各チップパッド１１４までの配線の等価回路図である。各配線のキャパシタンスの合計値を分岐点１１６の浮遊容量としてまとめてもよい。このような方法を「第３調整方法」とよぶことにする。図６では、個別配線１０８ａ、１０８ｂ、共通配線１０６のキャパシタンスＣ１ａ〜Ｃ１ｃだけでなく、ワイヤ線１１０ａ〜１１０ｄのキャパシタンスＣ２ａ〜Ｃ２ｄもまとめて単一のＣｘとして表現している。すなわち、Ｃｘ＝Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＋Ｃ２ａ＋Ｃ２ｂ＋Ｃ２ｃ＋Ｃ２ｄである。第３調整方法の場合、抵抗値や配線幅に基づく比例配分調整すら不要になるため、もっとも作業効率が高くなる。なお、Ｃｘは分岐点１１６以外の場所に設定してもよい。図９は第３調整方法の設定に基づくＥＢＤフォーマットを示す図である。第３調整方法において、Ｃ値が設定されるのは１箇所のみとなっている。
【００２７】
図１０は、ＥＢＤに基づくシミュレーション計算の対象となる配線の等価回路図である。外部端子１０４からドライバ１２６ａを介して信号波形を入力したとき、各ＣＨＩＰ１〜４においてどのような信号波形となるかをシミュレーション計算する。ここでは、外部端子１０４を観測地点Ｍ０、ＣＨＩＰ１の入力部分を観測地点Ｍ１、ＣＨＩＰ２の入力部分を観測地点Ｍ２として説明する。
【００２８】
図１１は、観測地点Ｍ０における信号波形図である。通常特性１５０は、一般的なＥＢＤによるシミュレーション計算の結果を示す。すなわち、ＣＡＤデータにより各配線の配線長を抽出した上で、電磁界解析ツールにより単位長あたりのＬ、Ｃ、Ｒを算出し、ＥＢＤにてシミュレーション計算した結果を示す。第１調整特性１５２は第１調整方法に基づくシミュレーション計算の結果を示し、第３調整特性１５４は第３調整方法に基づくシミュレーション計算の結果を示す。なお、図１１〜図１３においては各配線の配線幅は同一であるとする。半導体装置１００からの反射波による影響は各特性によって異なるが、第１調整特性１５２、第３調整特性１５４のいずれの場合においてもほとんど通常特性１５０とずれが生じていない。
【００２９】
図１２は、観測地点Ｍ１における信号波形図である。また、図１３は、観測地点Ｍ２における信号波形図である。いずれにおいても、通常特性１５０、第１調整特性１５２および第３調整特性１５４はおおむね一致している。すなわち、配線長Ｌｅｎ＝０と設定し、各配線部のＬ、Ｃ、Ｒ値を有するＥＢＤフォーマット記述モデルでのシミュレーション計算結果が大幅に変化することがないことがわかる。配線長Ｌｅｎ＝０と設定することにより、一般的なＥＢＤ（通常特性１５０）に匹敵する精度を維持しつつモデリングのスループットを向上させることができる。
【００３０】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【００３１】
１００ 半導体装置、１０２ プリント基板、１０４ 外部端子、１０６ 共通配線、１０８ 個別配線、１１０ ワイヤ線、１１２ ボンディングフィンガー、１１４ チップパッド、１１６ 分岐点、１１８ 半導体装置設計支援装置、１２０ ユーザインタフェース部、１２２ 入力部、１２４ 表示部、１２６ ドライバ、１３０ データ処理部、１３２ 設定部、１３４ 調整部、１３６ 計算部、１４０ データ保持部、１５０ 通常特性、１５２ 第１調整特性、１５４ 第３調整特性。
【特許請求の範囲】
【請求項１】
複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、
前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、
前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算ステップと、を備え、
前記設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計方法。
【請求項２】
前記設定ステップにおいては、前記所定の配線のキャパシタンスを示すパラメータには前記配線の長さに応じた調整値を設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項３】
前記配線は、抵抗、インダクタ、キャパシタを含む等価回路として表現されることを特徴とする請求項１に記載の半導体装置設計方法。
【請求項４】
前記外部端子と前記複数のチップを接続する複数の配線は、前記外部端子から分岐点までの共通配線と、前記分岐点から各チップに向かう個別配線の集合として定義され、
前記設定ステップにおいては、前記共通配線および複数の前記個別配線それぞれについて配線の長さをゼロに設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項５】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の長さに応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項６】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の幅に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項７】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を配線の抵抗値に配線幅の二乗値を乗じた値に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項８】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を前記分岐点の浮遊容量値として設定することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項９】
前記設定ステップにおいては、前記分岐点の浮遊容量の設定に際し、前記共通配線および複数の前記個別配線のキャパシタンスをいずれもゼロに設定変更することを特徴とする請求項８に記載の半導体装置設計方法。
【請求項１０】
前記設定ステップにおいては、前記外部端子と前記複数のチップを接続する複数の配線のキャパシタンスの合計値を所定地点の浮遊容量値として設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項１１】
前記計算ステップは、ＥＢＤモデル（Electrical Board Description Model）にしたがってシミュレーション計算を実行することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項１２】
複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、
前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定機能と、
前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算機能と、をコンピュータに発揮させ、
前記パラメータの設定に際しては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計支援プログラム。
【請求項１３】
配線の抵抗値、インダクタンス、キャパシタンスおよび配線長の設定に際し、配線長を示すパラメータがゼロに設定されたことを特徴とするＥＢＤフォーマットにて記述されたコンピュータプログラム。
【請求項１】
複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、
前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、
前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算ステップと、を備え、
前記設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計方法。
【請求項２】
前記設定ステップにおいては、前記所定の配線のキャパシタンスを示すパラメータには前記配線の長さに応じた調整値を設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項３】
前記配線は、抵抗、インダクタ、キャパシタを含む等価回路として表現されることを特徴とする請求項１に記載の半導体装置設計方法。
【請求項４】
前記外部端子と前記複数のチップを接続する複数の配線は、前記外部端子から分岐点までの共通配線と、前記分岐点から各チップに向かう個別配線の集合として定義され、
前記設定ステップにおいては、前記共通配線および複数の前記個別配線それぞれについて配線の長さをゼロに設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項５】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の長さに応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項６】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の幅に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項７】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を配線の抵抗値に配線幅の二乗値を乗じた値に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項８】
前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を前記分岐点の浮遊容量値として設定することを特徴とする請求項４に記載の半導体装置設計方法。
【請求項９】
前記設定ステップにおいては、前記分岐点の浮遊容量の設定に際し、前記共通配線および複数の前記個別配線のキャパシタンスをいずれもゼロに設定変更することを特徴とする請求項８に記載の半導体装置設計方法。
【請求項１０】
前記設定ステップにおいては、前記外部端子と前記複数のチップを接続する複数の配線のキャパシタンスの合計値を所定地点の浮遊容量値として設定することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項１１】
前記計算ステップは、ＥＢＤモデル（Electrical Board Description Model）にしたがってシミュレーション計算を実行することを特徴とする請求項１に記載の半導体装置設計方法。
【請求項１２】
複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、
前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定機能と、
前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算機能と、をコンピュータに発揮させ、
前記パラメータの設定に際しては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計支援プログラム。
【請求項１３】
配線の抵抗値、インダクタンス、キャパシタンスおよび配線長の設定に際し、配線長を示すパラメータがゼロに設定されたことを特徴とするＥＢＤフォーマットにて記述されたコンピュータプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−２５３５５（Ｐ２０１３−２５３５５Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５６５２２（Ｐ２０１１−１５６５２２）
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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