半導体装置および試験方法
【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に開示する実施形態は半導体装置およびその試験方法に関する。
【背景技術】
【０００２】
半導体チップを使った様々な半導体装置あるいは電子装置が実現されている。従来、このような半導体装置あるいは電子装置は、回路基板上に個々の半導体チップをワイヤボンディングあるいはフリップチップ実装により実装することにより作製されている。
【０００３】
また従来、これらの半導体チップは、共通の半導体ウェハ上のそれぞれの独立したチップ領域に形成され、その後ダイシングにより互いに分離して使われるのが普通である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１６７１９８号公報
【特許文献２】特開２００３−２０３９１３号公報
【特許文献３】特開２００４−３６３２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、最近の半導体装置あるいは電子装置では、非常に複雑な機能あるいは高い性能が要求されており、このため単一の内部回路すなわちコアしか有さない半導体チップの代わりに、複数の内部回路ないしコアを組みあわせて使う、いわゆるマルチコア構成の半導体装置あるいは電子装置が提案されている。
【０００６】
一方、このような複数のコアを単一の半導体基板上に形成する構成のマルチコア半導体装置においては、必要に応じて半導体基板を一または複数の、より小規模なマルチコア半導体装置に分割できることが望まれている。
【０００７】
しかしこのようなマルチコア半導体装置では、半導体基板上に形成されている複数のコアの間を配線で接続しているため、半導体基板を分割してしまうと、切断面から配線パタ―ンに沿って水分やクラックなどがコア内に侵入しやすくなる問題が発生する。
【課題を解決するための手段】
【０００８】
一の側面によれば半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。
【０００９】
他の側面によれば半導体装置は、少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続される。
【００１０】
他の側面によれば半導体装置の試験方法は、少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続され、さらに前記第１の外側シールリングと前記第２の外側シールリングの間あるいは前記第１の外側シールリングと前記第１の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第１および第２の内部回路を、前記第１および第２の内部回路が前記半導体基板上に形成された状態で試験する
【発明の効果】
【００１１】
本実施形態の各側面によれば、より小さな単位ないしチップに分割した場合にも、それぞれの単位ないしチップが単独の半導体装置として動作できるような構成のマルチコア半導体装置において、個々の単位ないしチップへの水の侵入を効果的に阻止することが可能となる。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１の実施形態の一例としてのマルチコア半導体装置の概略を示す平面図である。
【図１Ｂ】図１Ａのマルチコア半導体装置を分割して形成したシングルコア半導体装置の例を示す平面図である。
【図２】図１Ａあるいは図１Ｂの半導体装置が形成される半導体ウェハ、および前記半導体ウェハ上におけるチップ領域を示す平面図である。
【図３】第１の実施形態による半導体装置の構成を示す平面図である。
【図４】図３中、線Ａ−Ａ’に沿った断面図である。
【図５】図３中、線Ｂ−Ｂ’に沿った断面図である。
【図６】図３中、線Ｄ−Ｄ’に沿った断面図である。
【図７】図３のデュアルコア半導体装置を切断して得たシングルコア半導体装置の断面図である。
【図８】図７の実施形態におけるクラック伝搬を説明する図である。
【図９Ａ】図３，図４の半導体装置の製造工程を示す断面図（その１）である。
【図９Ｂ】図３，図４の半導体装置の製造工程を示す断面図（その２）である。
【図９Ｃ】図３，図４の半導体装置の製造工程を示す断面図（その３）である。
【図９Ｄ】図３，図４の半導体装置の製造工程を示す断面図（その４）である。
【図９Ｅ】図３，図４の半導体装置の製造工程を示す断面図（その５）である。
【図９Ｆ】図３，図４の半導体装置の製造工程を示す断面図（その６）である。
【図９Ｇ】図３，図４の半導体装置の製造工程を示す断面図（その７）である。
【図９Ｈ】図３，図４の半導体装置の製造工程を示す断面図（その８）である。
【図９Ｉ】図３，図４の半導体装置の製造工程を示す断面図（その９）である。
【図９Ｊ】図３，図４の半導体装置の製造工程を示す断面図（その１０）である。
【図９Ｋ】図３，図４の半導体装置の製造工程を示す断面図（その１１）である。
【図９Ｌ】図３，図４の半導体装置の製造工程を示す断面図（その１２）である。
【図１０】第１の実施形態の一変形例による半導体装置の構成を示す断面図である。
【図１１】図１０の半導体装置における水侵入の阻止を説明する断面図である。
【図１２】第２の実施形態による半導体装置の構成を示す平面図である。
【図１３】図１２中、線Ｄ−Ｄ’に沿った断面図である。
【図１４】第３の実施形態によるマルチコア半導体装置の試験方法を説明する平面図である。
【図１５】図１４中、図１６に平面図を示した部分の線Ｅ−Ｅ’に沿った断面図である。
【図１６】図１５の断面図に対応した平面図である。
【図１７】第４の実施形態による試験方法を示す平面図である。
【図１８】第５の実施形態によるマルチコア半導体装置を示す平面図である。
【図１９】第６の実施形態によるマルチコア半導体装置の試験方法で使われる一つの素子領域を説明する平面図である。
【図２０Ａ】図１９の素子領域を使った試験方法を説明する図である。
【図２０Ｂ】図２０Ａの試験で使われるプローブを示す平面図である。
【図２１Ａ】第７の実施形態によるマルチコア半導体装置の試験方法を説明する平面図である。
【図２１Ｂ】図２１Ａの試験で使われるプローブを示す平面図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
図１Ａは、第１の実施形態による半導体装置１００の全体的な構成を示す平面図である。
【００１４】
図１Ａを参照するに前記半導体装置１００は、単一の半導体チップ２０上に、各々が図１Ｂに示すような、外側シールリング２１Ｇ１とその内側の内側シールリング２１Ｇ２よりなる二重シールリングシステム２１Ｇと、前記二重シールリングシステム２１に囲まれて形成された、破線で概略的に示す内部回路（コア）ＩＣと、を含む素子領域１２１を、互いに隣接して形成した構成を有するマルチコア半導体集積回路装置を構成している。図１Ａの例では、各々図１Ｂの素子領域１２１に対応する４個の素子領域１２１Ａ〜１２１Ｄが、半導体チップ２０上に形成されている。また本実施形態のマルチコア半導体集積回路装置１００では、前記複数の１２１Ａ〜１２１Ｄはいずれも、図１Ｂに示す二重シールリングシステム２１Ｇを超えてそれぞれＸ方向およびＹ方向に延在する破線で示した配線部２１Ｘ，２１Ｙにより相互に電気的に接続されている。
【００１５】
前記各々の素子領域１２１あるいは１２１Ａ〜１２１Ｄは、図３に示す半導体ウェハ１０上にスクライブライン１０Ｌ，１０Ｍにより画成されるチップ領域１０Ａ，１０Ｂ，・・・に対応しており、従って、図１Ａの半導体装置１００でも、前記素子領域１２１Ａ〜１２１Ｄの間には、前記スクライブライン１０Ｌ，１０Ｍに対応するスペース領域２０Ｌ，２０Ｍが形成されている。
【００１６】
本実施形態では、前記素子領域１２１あるいは１２１Ａ〜１２１Ｄにおける個々の内部回路ＩＣは独立に動作しうる構成となっており、従って例えば図２に示すように前記図１Ａの半導体装置１００を前記スペース領域２０Ｌ，２０Ｍにおいて切断することにより、デュアルコア構成の半導体装置１００Ｂを形成することも可能である。また前記図３の半導体装置１００Ｂを前記スペース領域２０Ｌに沿って切断し、前記図１Ｂの素子領域１２１を、独立したシングルコア構成の半導体装置１００Ｃとして形成することも可能である。
【００１７】
図４は、前記図３中、線Ａ−Ａ’に沿った半導体装置１００Ｂの断面図を示す。
【００１８】
図４を参照するに、前記半導体装置１００Ｂは前記ウェハ１０に対応するシリコン基板２０上に形成されており、前記シリコン基板２０のうち、一点鎖線で示した前記スペース領域２０Ｌの左側に素子領域１２１Ａが、また右側に素子領域１２１Ｂが形成されている。
【００１９】
前記素子領域１２１Ａは点線で示した内部回路ＩＣＡを有し、前記内部回路ＩＣＡには素子分離領域２０ＩＡにより活性領域が画成され、前記活性領域にはゲート電極２０ＧＡ、ソース領域２０ａおよびドレイン領域２０ｂを有するトランジスタＴｒ１が形成されている。また前記素子領域１２１Ｂは点線で示した内部回路ＩＣＢを有し、前記内部回路ＩＣＢには素子分離領域２０ＩＢにより活性領域が画成され、前記活性領域には、ゲート電極２０ＧＢ、ソース領域２０ｃおよびドレイン領域２０ｄを有するトランジスタＴｒ２が形成されている。
【００２０】
前記素子領域１２１Ａおよび１２１Ｂは、前記シリコン基板２０上に形成され様々な層間絶縁膜および配線層の積層よりなる多層配線構造を共有している。
【００２１】
より具体的には、前記シリコン基板２０上には前記トランジスタＴｒ１，Ｔｒ２を覆って層間絶縁膜２１が、前記素子領域１２１Ａから前記素子領域１２１Ｂまで連続的に形成されており、前記層間絶縁膜２１上には層間絶縁膜２２，２３，２４，２５が同様に順次積層されている。
【００２２】
前記層間絶縁膜２１中には、前記トランジスタＴｒ１およびＴｒ２のドレイン領域２０ｂ，２０ｄにそれぞれコンタクトする、タングステン（Ｗ）などよりなるビアプラグ２１Ａおよび２１Ｆを含むビアコンタクト２１Ａ〜２１Ｆが形成されており、このうちビアコンタクト２１Ａおよび２１Ｆはそれぞれドレイン領域２１ｂおよび２１ｄにコンタクトするビアプラグを形成する。
【００２３】
これに対し、ビアコンタクト２１Ｃは前記素子領域１２１Ａを連続して囲んで壁を形成し、素子領域１２１Ａのシールリング２１Ｇ１の最下層を形成する。またビアコンタクト２１Ｄは前記素子領域１２１Ａを連続して囲んで壁を形成し、素子領域１２１Ａのシールリング２１Ｇ２の最下層を形成する。同様にビアコンタクト２１Ｄは前記素子領域１２１Ｂを連続して囲んで壁を形成し、素子領域１２１Ｂのシールリング２１Ｇ１の最下層を形成する。さらにビアコンタクト２１Ｅは前記素子領域１２１Ｂを連続して囲んで壁を形成し、それぞれ素子領域１２１Ｂのシールリング２１Ｇ２の最下層を形成する。
【００２４】
次の層間絶縁膜２２中には、前記ビアプラグ２１Ａ〜２１Ｆにそれぞれコンタクトする例えばＣｕなどよりなる導体パタ―ン２２Ａ〜２２Ｆが、第１層の配線層として形成されており、このうち前記Ｃｕパタ―ン２２Ａは前記ビアプラグ２１Ａとコンタクトする配線パタ―ンを形成する。また前記Ｃｕパターン２２Ｆは前記ビアプラグ２１Ｆとコンタクトする配線パタ―ンを形成する。これに対し、前記Ｃｕパタ―ン２２Ｃは前記素子領域１２１Ａを連続的に囲んで延在し、それぞれの下のＣｕ壁パタ―ン２１Ｃと共に、素子領域１２１Ａのシールリング２１Ｇ１の一部を形成する。また前記Ｃｕパタ―ン２２Ｂは前記素子領域１２１Ａを連続的に囲んで延在し、それぞれの下のＣｕ壁パタ―ン２１Ｂと共に、素子領域１２１Ａのシールリング２１Ｇ２の一部を形成する。
【００２５】
同様に前記Ｃｕパタ―ン２２Ｄは前記素子領域１２１Ｂを連続的に囲んで延在し、その下のＣｕ壁パタ―ン２１Ｄと共に、素子領域１２１Ｂのシールリング２１Ｇ１の一部を形成する。同様に前記Ｃｕパタ―ン２２Ｅは前記素子領域１２１Ｂを連続的に囲んで延在し、その下のＣｕ壁パタ―ン２１Ｅと共に、素子領域１２１Ｂのシールリング２１Ｇ２の一部を形成する。
【００２６】
次の層間絶縁膜２３中には、前記配線パタ―ン２２Ａ〜２２Ｆにそれぞれ対応してＣｕなどよりなる導体パタ―ン２３Ａｗ〜２３Ｆｗが形成され、そのうち前記Ｃｕパタ―ン２３Ａｗおよび２３ＦｗからはＣｕビアプラグ２３Ａｐおよび２３Ｆｐが下方に延在する。これらのＣｕビアプラグ２３Ａｐおよび２３Ｆｐは、それぞれ前記Ｃｕ配線パタ―ン２２Ａおよび２２Ｆとコンタクトする。これにより前記Ｃｕパタ―ン２３Ａｗおよび２３Ｆｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００２７】
一方前記Ｃｕパタ―ン２３Ｂｗおよび２３Ｃｗは前記素子領域１２１Ａを連続して囲んで延在する。前記Ｃｕパタ―ン２３ＢｗからはＣｕビアパタ―ン２３Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕパタ―ン２３Ｂｗおよび２３Ｂｐは、その下のＣｕパタ―ン２２Ｂと共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を構成する。
【００２８】
前記Ｃｕパタ―ン２３ＣｗからはＣｕビアパタ―ン２３Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２３Ｃｗおよび２３Ｃｐは、その下のＣｕパタ―ン２２Ｃと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。
【００２９】
前記Ｃｕパタ―ン２３Ｄｗおよび２３Ｅｗは前記素子領域１２１Ｂを連続して囲んで延在する。前記Ｃｕパタ―ン２３ＤｗからはＣｕビアパタ―ン２ＤＢｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成する。前記Ｃｕパタ―ン２３Ｄｗおよび２３Ｄｐは、その下のＣｕパタ―ン２２Ｄと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３０】
また前記Ｃｕパタ―ン２３ＥｗからはＣｕビアパタ―ン２３Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕパタ―ン２３Ｅｗおよび２３Ｅｐは、その下のＣｕパタ―ン２２Ｅと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。
【００３１】
次の層間絶縁膜２４中には、前記Ｃｕパタ―ン２３Ａｗ〜２３Ｆｗにそれぞれ対応してＣｕなどよりなる導体パタ―ン２４Ａｗ〜２４Ｆｗが形成され、そのうち前記Ｃｕパタ―ン２４Ａｗおよび２４ＦｗからはＣｕビアプラグ２３Ａｐおよび２４Ｆｐが下方に延在し、壁を形成する。これらのＣｕビアプラグ２３Ａｐおよび２４Ｆｐは、それぞれ前記Ｃｕ配線パタ―ン２３Ａｗおよび２３Ｆｗとコンタクトする。これにより前記Ｃｕパタ―ン２４Ａｗおよび２４Ｆｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００３２】
その際、前記Ｃｕ配線パタ―ン２４Ａｗは、前記素子領域１２１Ａにおいてその内部回路ＩＣＡから、前記Ｃｕパタ―ン２１Ｂ，２２Ｂ，２３Ｂｐ，２３Ｂｗより構成される前記内側シールリング２１Ｇ２の下側部分の上方を通過して、前記内側シールリング２１Ｇ２と外側シールリング２１Ｇ１の間の第１のシールリング領域２１ＩＡまで延在することに注意すべきである。
【００３３】
同様に前記Ｃｕ配線パタ―ン２４Ｆｗは、前記素子領域１２１Ｂにおいてその内部回路ＩＣBから、前記Ｃｕパタ―ン２１Ｅ，２２Ｅ，２３Ｅｐ，２３Ｅｗより構成される前記内側シールリング２１Ｇ２の下側部分の上方を通過して、前記内側シールリング２１Ｇ２と外側シールリング２１Ｇ１の間の領域の第２のシールリング領域２１ＩＢまで延在する。
【００３４】
一方前記Ｃｕパタ―ン２４Ｂｗは図４の断面では切れていて図示されないが、前記Ｃｕパタ―ン２４ＢｗからはＣｕビアパタ―ン２４Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕ壁パタ―ン２４Ｂｐも図４の断面では切れており図示されない。前記Ｃｕパタ―ン２４Ｂｗおよび２４Ｂｐは、その下のＣｕパタ―ン２３Ｂｗと共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を構成する。なお前記Ｃｕ配線パタ―ン２４Ａｗは、前記Ｃｕパタ―ン２４Ｂｗおよび２４Ｂｐの切れ目に形成されていることに注意すべきである。
【００３５】
前記Ｃｕパタ―ン２４ＣｗからはＣｕビアパタ―ン２４Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２４Ｃｗおよび２４Ｃｐは、その下のＣｕパタ―ン２３Ｃｗと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３６】
同様に前記Ｃｕパタ―ン２４ＤｗからはＣｕコンタクト２４Ｄｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成し、その下のＣｕパタ―ン２３Ｄｗと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３７】
さらに前記Ｃｕパタ―ン２４Ｅｗは図４の断面では切れていて図示されないが、前記Ｃｕパタ―ン２４ＥｗからはＣｕビアパタ―ン２４Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕ壁パタ―ン２４Ｅｐも図４の断面では切れており図示されない。前記Ｃｕパタ―ン２４Ｅｗおよび２４Ｅｐは、その下のＣｕパタ―ン２３Ｅｗと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。なお前記Ｃｕ配線パタ―ン２４Ｆｗは、前記Ｃｕパタ―ン２４Ｅｗおよび２４Ｅｐの切れ目に形成されていることに注意すべきである。
【００３８】
次の層間絶縁膜２５中には、前記層間絶縁膜２４中の前記Ｃｕパタ―ン２４Ｂｗ、Ｃｕパタ―ン２４Ｃｗ，２４Ｄｗ，２４Ｅｗおよび２４Ｆｗにそれぞれ対応してＣｕなどよりなる導体パタ―ン２５Ｂｗ〜２５Ｆｗが形成され、さらに前記第１のシールリング領域２１ＩＡにはＣｕパタ―ン２５Ｇｗが、また前記第２のシールリング領域２１ＩＢにはＣｕパタ―ン２５Ｈｗが、それぞれ形成されている。
【００３９】
そのうち前記Ｃｕパタ―ン２４Ｇｗおよび２４ＨｗからはＣｕビアプラグ２５Ｇｐおよび２５Ｈｐが下方に延在し、それぞれ前記Ｃｕ配線パタ―ン２４Ａｗおよび２４Ｆｗとコンタクトする。これにより前記Ｃｕパタ―ン２５Ｇｗおよび２５Ｈｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００４０】
一方、前記Ｃｕパタ―ン２５Ｂｗは前記素子領域１２１Ａを囲んで連続的に延在し、前記Ｃｕパタ―ン２５ＢｗからはＣｕコンタクト２５Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕパタ―ン２５Ｂｗおよび２５Ｂｐは、その下のＣｕパタ―ン２４Ｂｗ共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を形成する。
【００４１】
また前記Ｃｕパタ―ン２５Ｃｗも前記素子領域１２１Ａを囲んで連続的に延在し、前記Ｃｕパタ―ン２５ＣｗからはＣｕコンタクト２４Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２５Ｃｗおよび２５Ｃｐは、その下のＣｕパタ―ン２５Ｃｗと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。ただしＣｕコンタクト２５Ｂｐは図４の断面では、前記Ｃｕ配線パタ―ン２４Ａｗを通すために途切れていて図示されないことに注意すべきである。
【００４２】
また同様に前記Ｃｕパタ―ン２５Ｄｗからは、Ｃｕコンタクト２５Ｄｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成する。前記Ｃｕパタ―ン２５Ｄｗおよび２５Ｄｐは、その下のＣｕパタ―ン２４Ｄｗと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００４３】
前記Ｃｕパタ―ン２５ＥｗからはＣｕコンタクト２５Ｅｐが下方に延在し、前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕパタ―ン２５Ｅｗおよび２５Ｅｐは、その下のＣｕパタ―ン２４Ｅｗと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。ただしＣｕコンタクト２５Ｅｐは図４の断面では、前記Ｃｕ配線パタ―ン２４Ｆｗを通すために途切れていて図示されないことに注意すべきである。
【００４４】
本実施形態では、このようにして形成された層間絶縁膜２５上に絶縁性の耐湿膜として、例えばＡｌ2Ｏ3膜２６を、例えば５〜２０ｎｍの膜厚に形成している。例えば前記Ａｌ2Ｏ3膜２６は、スパッタ法やＭＯＣＶＤ法により容易に形成することができる。また前記耐湿膜２６はＡｌ2Ｏ3膜に限定されるものではなく、ＳｉＮ膜なども使うことが可能である。前記絶縁性の耐湿膜２６は、水分（Ｈ２Ｏ）あるいは水素（Ｈ２）の透過を阻止する膜である。
【００４５】
前記耐湿膜２６上には次の層間絶縁膜２７が形成されており、前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｂｗに対応したＡｌ（アルミニウム）パタ―ン２７Ｂｗが形成されており、前記Ａｌパタ―ン２７Ｂｗは前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２７ＢｗからはＡｌコンタクト２７Ｂｐが下方に延在し、前記Ａｌコンタクト２７Ｂｐも前記Ａｌパタ―ン２７Ｂｗに対応して前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ａｌコンタクト２７Ｂｐは前記Ｃｕパタ―ン２７Ｂｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＢｗおよびＡｌコンタクト２７Ｂｐは、その下のＣｕパタ―ン２５Ｂｗなどの構造とともに、前記内側シールリング２１Ｇ２の一部を形成する。
【００４６】
また前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｃｗに対応したＡｌ（アルミニウム）パタ―ン２７Ｃｗが形成されており、前記Ａｌパタ―ン２７Ｃｗは前記素子領域１２１Ａを囲んで、図４の断面を除き、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２７Ｃｗは図示されない。前記Ａｌパタ―ン２７ＣｗからはＡｌコンタクト２７Ｃｐが下方に延在し、前記Ａｌコンタクト２７Ｃｐも前記Ａｌパタ―ン２７Ｃｗに対応して前記素子領域１２１Ａを囲む外側の壁を形成する。ただし前記Ａｌコンタクト２７Ｃｐも図４の断面では切れており、図４に図示はされない。前記Ａｌコンタクト２７Ｃｐは前記Ｃｕパタ―ン２７Ｃｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＣｗおよびＡｌコンタクト２７Ｃｐは、その下のＣｕパタ―ン２５Ｃｗなどの構造とともに、前記外側シールリング２１Ｇ１の一部を形成する。
【００４７】
また前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｄｗに対応したＡｌパタ―ン２７Ｄｗが形成されており、前記Ａｌパタ―ン２７Ｄｗは前記素子領域１２１Ｂを囲んで、図４の断面を除き、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２７Ｄｗは図示されない。前記Ａｌパタ―ン２７ＤｗからはＡｌコンタクト２７Ｄｐが下方に延在し、前記Ａｌコンタクト２７Ｄｐも前記Ａｌパタ―ン２７Ｄｗに対応して前記素子領域１２１Ｂを囲む外側の壁を形成する。ただし前記Ａｌコンタクト２７Ｄｐも図４の断面では切れており、図４に図示はされない。前記Ａｌコンタクト２７Ｄｐは前記Ｃｕパタ―ン２７Ｄｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＤｗおよびＡｌコンタクト２７Ｄｐは、その下のＣｕパタ―ン２５Ｄｗなどの構造とともに、前記外側シールリング２１Ｇ１の一部を形成する。
【００４８】
前記層間絶縁膜２７中にはさらに前記Ｃｕパタ―ン２５Ｅｗに対応したＡｌパタ―ン２７Ｅｗが形成されており、前記Ａｌパタ―ン２７Ｅｗは前記素子領域１２１Ｂを囲んで連続的に延在する。前記Ａｌパタ―ン２７ＥｗからはＡｌコンタクト２７Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ａｌコンタクト２７Ｅｐは前記Ｃｕパタ―ン２７Ｅｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＥｗおよびＡｌコンタクト２７Ｅｐは、その下のＣｕパタ―ン２５Ｅｗなどの構造とともに、前記内側シールリング２１Ｇ２の一部を形成する。
【００４９】
さらに前記層間絶縁膜２７には、前記第１のシールリング領域２１ＩＡから第２のシールリング領域２１ＩＢまで、すなわち前記素子領域１２１Ａから素子領域１２１Ｂまで延在するＡｌ配線パタ―ン２７Ｗが形成されていることに注意すべきである。前記Ａｌ配線パタ―ン２７Ｗは前記素子領域１２１Ａにおいて多層配線構造の一部を構成するＣｕ配線パタ―ン２５Ｇｗと、前記耐湿層２６を上下に貫通するＡｌビアプラグ２７Ｇｐにより電気的にコンタクトしており、また前記Ａｌ配線パタ―ン２７Ｗは、前記素子領域１２１Ｂにおいて層配線構造の一部を構成するＣｕ配線パタ―ン２５Ｈｗと、前記耐湿層２６を上下に貫通するＡｌビアプラグ２７Ｈｐにより電気的にコンタクトしている。その際、前記Ａｌパタ―ン２７Ｃｗおよびそのビアコンタクト２７Ｃｐは図４の断面において切れ目を形成しているため、また前記Ａｌパタ―ン２７Ｄｗおよびそのビアコンタクト２７Ｄｐも図４の断面において切れ目を形成しているため、前記配線パタ―ン２７Ｗが前記素子領域１２１Ａにおいて第１のシールリング領域２１ＩＡから第１のシールリング２１Ｇ１を通過し、さらに前記素子領域１２１Ｂにおいて第１のシールリング２１Ｇ１を通過して第２のシールリング領域２１ＩＢに到達するのに支障は生じない。このようにして形成されたＡｌ配線パタ―ン２７Ｗが、先に図１Ｂあるいは図３に示した配線部２１Ｘ，２１Ｙを構成する。
【００５０】
次に前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｂｗに対応したＡｌパタ―ン２８Ｂが形成されており、前記Ａｌパタ―ン２８Ｂは前記Ａｌパタ―ン２７Ｂｗ上を、前記素子領域１２１Ａを囲んで連続的に延在する。従って、前記Ａｌパタ―ン２８Ｃは前記素子領域１２１Ａにおいて前記内側シールリング２１Ｇ２の一部を形成する。また前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｃｗに対応したＡｌパタ―ン２８Ｃが形成されており、前記Ａｌパタ―ン２８Ｃは前記Ａｌパタ―ン２７Ｃ上を、図４の断面を除き、前記素子領域１２１Ａを囲んで、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２８Ｃは、前記Ａｌパタ―ン２７Ｃ共々、図示されない。その結果、前記Ａｌパタ―ン２８Ｃは前記素子領域１２１Ａにおいて外側シールリング２１Ｇ１の一部を形成する。
【００５１】
また前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｄｗに対応したＡｌパタ―ン２８Ｄが形成されており、前記Ａｌパタ―ン２８Ｄは前記Ａｌパタ―ン２７Ｄｗ上を、図４の断面を除き、前記素子領域１２１Ｂを囲んで、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２８Ｄは、前記Ａｌパタ―ン２７Ｄｗ共々、図示されない。その結果、前記Ａｌパタ―ン２８Ｄは前記素子領域１２１Ｂにおいて前記外側シールリング２１Ｇ１の一部を形成する。さらに前記層間絶縁膜２８中にはさらに前記Ａｌパタ―ン２７Ｅｗに対応したＡｌパタ―ン２８Ｅが形成されており、前記Ａｌパタ―ン２８Ｅは前記Ａｌパタ―ン２７Ｅｗ上を、前記素子領域１２１Ｂを囲んで連続的に延在する。これにより前記Ａｌパタ―ン２８Ｅは前記素子領域１２１Ｂにおいて内側シールリング２１Ｇ２の一部を形成する。
【００５２】
次に前記層間絶縁膜２９中には前記Ａｌパタ―ン２８Ｂに対応したＡｌパタ―ン２９Ｂが形成されており、前記Ａｌパタ―ン２９Ｂは前記Ａｌパタ―ン２８Ｂ上を、前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｂは前記素子領域１２１Ａにおいて前記内側シールリング２１Ｇ２の最上部を形成する。同様に前記層間絶縁膜２９中には前記Ａｌパタ―ン２８Ｃに対応したＡｌパタ―ン２９Ｃが形成されており、前記Ａｌパタ―ン２９Ｃは前記Ａｌパタ―ン２８Ｃ上を、前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｃは前記素子領域１２１Ａにおいて前記外側シールリング２１Ｇ２の最上部を形成する。
【００５３】
また前記層間絶縁膜２９中には前記Ａｌパタ―ン２８に対応したＡｌパタ―ン２９Ｄが形成されており、前記Ａｌパタ―ン２９Ｄは前記Ａｌパタ―ン２８Ｄ上を、前記素子領域１２１Ｂを囲んで、連続的に延在する。前記Ａｌパタ―ン２９Ｄは前記素子領域１２１Ｂにおいて前記外側シールリング２１Ｇ１の一部を形成する。さらに前記層間絶縁膜２８中にはさらに前記Ａｌパタ―ン２８Ｅに対応したＡｌパタ―ン２９Ｅが形成されており、前記Ａｌパタ―ン２９Ｅは前記Ａｌパタ―ン２８Ｅ上を、前記素子領域１２１Ｂを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｅは前記素子領域１２１Ｂにおいて内側シールリング２１Ｇ２の一部を形成する。
【００５４】
さらに前記層間絶縁膜２９上には、前記Ａｌパタ―ン２９Ｂ〜２９Ｅを覆って、例えばポリイミドなどよりなる保護膜３０が形成されている。
【００５５】
図５は、前記図３の半導体装置１００Ｂにおいて、線Ｂ−Ｂ’に沿った素子領域１２１Ａの断面を示す断面図である。
【００５６】
図５を参照するに、図示の断面図は半導体集積回路装置２１Ａの内側シールリング２１Ｇ２の正面図になっており、前記外側シールリング２１Ｇ２がＣｕパタ―ン２１Ｂ，Ｃｕパタ―ン２２Ｂ，Ｃｕパタ―ン２３Ｂｐ，Ｃｕパタ―ン２３Ｂｗ，Ｃｕパタ―ン２４Ｂｐ，Ｃｕパタ―ン２４Ｂｗ，Ｃｕパタ―ン２５Ｂｐ，Ｃｕパタ―ン２５Ｂｗ、Ａｌパタ―ン２７Ｂｐ，Ａｌパタ―ン２７Ｂｗ，Ａｌパタ―ン２８Ｂ，Ａｌパタ―ン２９Ｂの積層より構成されており、かつＣｕパタ―ン２４Ｂｐ，２４Ｂｗ，２５Ｂｐには、配線パタ―ン２４Ａｗを通過させるための切れ目が形成されているのがわかる。この切れ目は層間絶縁膜２４，２５により充填されている。
【００５７】
なお図５の断面図では、前記内側シールリング２１Ｇ２の両側に、外側シールリング２１Ｇ１の一部が見えている。
【００５８】
図６は、前記図３の半導体装置１００Ｂにおいて、線Ｃ−Ｃ’に沿った素子領域１２１Ａの断面を示す断面図である。
【００５９】
図６を参照するに、図示の断面図は半導体集積回路装置２１Ａの外側シールリング２１Ｇ１の正面図になっており、前記外側シールリング２１Ｇ１がＣｕパタ―ン２１Ｃ，Ｃｕパタ―ン２２Ｃ，Ｃｕパタ―ン２３Ｃｐ，Ｃｕパタ―ン２３Ｃｗ，Ｃｕパタ―ン２４Ｃｐ，Ｃｕパタ―ン２４Ｃｗ，Ｃｕパタ―ン２５Ｃｐ，Ｃｕパタ―ン２５Ｃｗ、Ａｌパタ―ン２７Ｃｐ，Ａｌパタ―ン２７Ｃｗ，Ａｌパタ―ン２ＣＢ，Ａｌパタ―ン２９Ｃの積層より構成されているのがわかる。また前記Ａｌパタ―ン２７Ｃｐ，２７Ｃｗ，２８Ｃには、前記Ａｌ配線パタ―ン２７を通過させるための切れ目が形成されている。前記切れ目は層間絶縁膜２７，２８により充填されている。前記Ａｌ配線パタ―ンは、図１Ｂや図２における配線部２１Ｘ，２１Ｙを構成する。
【００６０】
図７は、前記図３のデュアルコア構成の半導体装置１００Ｂを前記スクライブライン２０Ｌに沿って切断して得られた、前記図１Ｂのシングルコア構成の半導体装置１００Ｃについて、先の図４と同じ断面を示す断面図である。
【００６１】
図７を参照するに、本実施形態では前記シリコン基板２０およびその上の層間絶縁膜と配線層の積層構造の切断の結果、前記スクライブライン２０Ｌに対応して側壁面２０Ｓが切断面として形成され、かかる側壁面２０Ｓが前記半導体装置１００Ｃを画成する。またこのような側壁面２０Ｓにおいては、前記配線パタ―ン２７Ｗが露出する。
【００６２】
このような側壁面２０Ｓに配線パタ―ン２７Ｗが露出した構造では、前記配線パタ―ン２７Ｗを形成するＡｌなどの金属と、層間絶縁膜２８あるいは２７との界面を伝って水分Ｈ２Ｏが半導体装置１００Ｃ中に侵入することが予期されるが、配線パタ―ン２７Ｗと層間絶縁膜２８との界面、あるいは層間絶縁膜２８，２９を伝って侵入した水分は図７中に経路（１）で示すように耐湿膜２６および内側シールリング２１Ｇ２により阻止され、内部回路ＩＣＢに侵入することができない。
【００６３】
また前記配線パタ―ン２７Ｗと層間絶縁膜２７の界面を伝って侵入した水分は図７中に経路（２）で示すように耐湿膜２６および内側シールリング２１Ｇ２の作用により阻止され、内部回路ＩＣＢに到達することはできない。
【００６４】
さらに層間絶縁膜２２〜２５のいずれかを伝って侵入した水分は図７中に経路（３）で示したように外側のシールリング２１Ｇ１により阻止され、内部回路ＩＣＢに侵入することはできない。
【００６５】
このように、図３に示すマルチコア構成の半導体装置１００Ｂでは、図４に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断して図１Ｂに示すようなシングルコア構成の半導体装置１００Ｃを形成した場合でも、内部回路ＩＣＢへの水分の侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１Ａのマルチコア構成の半導体装置１００Ａを分割して図３に示すデュアルコア構成の半導体装置１００Ｃを形成する場合などにおいても同様に有効である。
【００６６】
なお図７の断面は、図３のデュアルコア半導体装置１００Ｂにおいても、配線部２１Ｙが形成されている部分において出現することに注意すべきである。すなわち図７の断面は、シングルコア構成の半導体装置に限定されるものではなく、マルチコア構成の半導体装置においても出現するものである。
【００６７】
図８は、前記図７と同じ断面において、例えば前記スクライブライン２０Ｌあるいは２０Ｍに沿った切断の際などにおける、半導体装置１００Ｃへのクラックの侵入の様子を概略的に示す断面図である。
【００６８】
図８を参照するに、太く示したクラック１００Ｘは金属よりなる配線パタ―ン２７Ｗと絶縁膜２８あるいは２７との界面に沿って伝搬しやすいが、配線パタ―ン２７Ｗは内部回路ＩＣＢまで連続して延在しているわけではなく、外側シールリング２１Ｇ１と内側シールリング２１Ｇ２の間のシールリング領域において途切れており、このためクラック１００Ｘが内部回路ＩＣＢまで伝搬することはない。
【００６９】
このように図３に示すデュアルコア構成の半導体装置１００Ｂにおいて、図４に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断して図１Ｂに示すようなシングルコア構成の半導体装置１００Ｃを形成した場合に内部回路へのクラックの侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１Ａのマルチコア構成の半導体装置１００Ａを分割して図３に示すデュアルコア構成の半導体装置１００Ｃを形成する場合などにおいても同様に有効である。
【００７０】
次に図４の断面を有する例えば図３のデュアルコア構成の半導体装置１００Ｂの製造工程を、図９Ａ〜図９Ｌの断面図を参照しながら説明する。同様な製造工程は、図１Ａのマルチコア構成の半導体装置１００Ａや、図１Ｂのシングルコア構成の半導体装置１００Ｃの製造においても有効である。以下に説明する図９Ａ〜図９Ｌは、前記図４の断面構造のうち、素子領域１２１Ｂが形成される右半分だけを示しており、左半分は同一であるので説明を省略する。
【００７１】
図９Ａを参照するに、シリコン基板２０上には素子分離領域２０ＩＢに既にゲート電極２０ＧＢを有するトランジスタＴｒＢが形成されており、前記シリコン基板２０上には層間絶縁膜２１〜２５が順次、それぞれのＣｕパタ―ンおよびＣｕコンタクトとともに形成されている。前記層間絶縁膜２１〜２５としては、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるシリコン酸化膜が使われるが、あるいはその他のいわゆる低誘電率膜などを使うことも可能である。
【００７２】
次に図９Ｂの工程において前記図９Ａの構造上に例えばＡｌ２Ｏ３よりなる絶縁性耐湿膜２６が、例えば５ｎｍ〜２０ｎｍの膜厚で形成される。
【００７３】
さらに図９Ｃの工程において前記絶縁性耐湿膜２６上に次の層間絶縁膜２７ａとして例えばシリコン酸化膜を、例えばＴＥＯＳを原料としたプラズマＣＶＤにより、例えば１５０ｎｍの膜厚に形成する。図４の構造と対比すると、前記層間絶縁膜２７ａは、前記層間絶縁膜２７の下部を構成する。
【００７４】
次に図９Ｄの工程において前記層間絶縁膜２７ａ上にレジスト膜Ｒ１を形成し、前記レジスト膜Ｒ１をパターニングしてＣｕパターン２５Ｈｗおよび２５Ｅｗを露出する開口部ＲＡ，ＲＢを形成する。なお図９Ｅの断面では図示されないが、前記開口部ＲＡ，ＲＢの形成と同時に前記層間絶縁膜２７ａ中には、前記外側シールリング２１Ｇ１のＡｌパタ―ン２７Ｄｐのための開口部も形成される。
【００７５】
次に図９Ｅの工程において前記レジスト膜Ｒ１をマスクに前記層間絶縁膜２７ａおよびその下の水素バリア膜２６をパターニングし、前記層間絶縁膜２７中に前記Ｃｕパターン２５Ｈｗおよび２５Ｅｗを露出するビアホール２７Ａ，２７Ｂをそれぞれ形成する。なお図９Ｅの断面では図示されないが、前記ビアホール２７Ａ，２７Ｂの形成と同時に前記層間絶縁膜２７ａ中には前記外側シールリング２１Ｇ１のＡｌパタ―ン２７Ｄｐのためのビアホールも形成されている。
【００７６】
さらに図９Ｆの工程において前記レジスト膜Ｒ１を除去した後、図９Ｇの工程において図９Ｆの構造上にＡｌ膜２５を堆積し、前記ビアホール２７Ａ，２７Ｂを充填する。さらに図９Ｈの工程において前記層間絶縁膜２７ａの表面から余分のＡｌ膜２５を化学機械研磨法により除去し、前記ビアホール２７Ａ，２７ＢにＡｌビアプラグ２７ＨｐおよびＡｌビアパタ―ン２７Ｅｐをそれぞれ形成する。また同時に図９Ｆの工程では、図示の断面には示されないが、前記シールリング２１Ｇ１の一部であるＡｌビアパタ―ン２７Ｃｐが対応のビアホールを充填して形成される。
【００７７】
次に図９Ｉの工程において前記層間絶縁膜２７ａ上に前記層間絶縁膜２７の上部２７ｂを形成し、次に図９Ｊの工程において前記層間絶縁膜２７ｂ中には前記Ａｌ配線パタ―ン２７Ｗに対応して配線溝２７ｔが、前記Ｃｕパタ―ン２７Ｅｗに対応して溝部２７ｃが形成され、さらに図９Ｊの断面では示されないが、前記Ａｌパタ―ン２７Ｄｗに対応して別の溝部が形成され、図９Ｋの工程において前記配線溝２７ｔおよび溝部２７ｇ、さらに図示されていない別の溝部を充填してＡｌ層２７Ａｌが堆積される。
【００７８】
さらに図９Ｌの工程において前記Ａｌ層２７Ａｌのうち、前記層間絶縁膜２７ｂの上面より上の余分な領域を化学機械研磨により除去することにより、前記配線溝２７ｔを充填してＡｌ配線パタ―ン２７Ｗが、また前記溝部２７ｇおよび前記図示されない別の溝部を充填してＡｌパタ―ン２７Ｅｗおよび２７Ｄｗがそれぞれ形成される。先にも説明したようにＡｌパタ―ン２７Ｄｗは図９Ｊの断面には図示されない。
【００７９】
さらに同様な工程を継続することにより、先に説明した図４の断面構造の半導体装置１００Ｂが得られる。
【００８０】
このように本実施形態によれば、各々は二重のシールリングにより囲まれ独立して動作可能な内部回路を有する素子領域ＩＣＡ，ＩＣＢを同一の半導体基板上に、配線部２１Ｘ，２１Ｙにより互いに電気的に接続した状態で形成することが可能となる。このような構成の半導体装置では、さらに前記半導体基板をダイシングすることにより各々の素子領域を分離させることにより、図３あるいは図１Ｂに示すように、必要に応じてより集積化されているチップ領域の数が少ない半導体装置１００Ｂ，１００Ｃなどを形成することが可能である。
【００８１】
図１０は前記図４の半導体装置１００Ｂの一変形例による半導体装置１００Ｄを示す。ただし図１０中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８２】
図１０を参照するに本実施形態では、前記第１の素子領域１２１Ａと第２の素子領域１２１Ｂとの間の接続が、図４のＡｌ配線パタ―ン２７Ｗではなく層間絶縁膜２４中に形成されたＣｕ配線パタ―ン２４Ｗにより実現されている。前記Ｃｕ配線パタ―ン２７Ｗは前記素子領域１２１Ａの第１のシールリング領域２１ＩＡから素子領域１２１Ｂの第２のシールリング領域２１ＩＢまで延在する。
【００８３】
このため本実施形態では前記層間絶縁膜２４において前記Ｃｕビアプラグ２４Ａｐに接続されるＣｕ配線パタ―ンとして、図４の場合におけるＣｕ配線パタ―ン２４Ａｗの代わりに、前記内部回路ＩＣＡ内に限定されるＣｕ配線パタ―ン２４ＡｗＭを形成し、さらに前記Ｃｕ配線パタ―ン２５中に前記Ｃｕ配線パタ―ン２４ＡｗＭに対応してＣｕ配線パタ―ン２５Ａｗを形成し、これを前記Ｃｕ配線パタ―ン２４ＡｗＭに、ビアプラグ２５Ａｐにより電気的に接続する。さらに前記層間絶縁膜２７中に前記内部回路ＩＣＡから前記第１のシールリング領域２１ＩＡまで延在するＡｌ配線パタ―ン２７Ａｗを形成し、これを一端においてビアプラグ２７Ａｐにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ａｗに電気的にコンタクトさせ、また他端においてビアプラグ２７Ａｑにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｇｗに電気的にコンタクトさせる。一方前記Ｃｕ配線パタ―ン２５Ｇｗはビアプラグ２５Ｇｐにより前記Ｃｕ配線パタ―ン２４Ｗの一端に電気的にコンタクトする。
【００８４】
さらに本実施形態では前記耐湿層２６より下の部分において内側シールリング２１Ｇ２に切れ目を形成する必要がないため、先の図４の断面では図示されなかったＣｕビアパタ―ン２４Ｂｐ、Ｃｕパタ―ン２４ＢｗおよびＣｕビアパタ―ン２５Ｂｐが前記半導体チップ領域２０Ａを切れ目なく連続的に囲み、図１０の断面図に図示されている。
【００８５】
一方本実施形態では、前記Ａｌビアパタ―ン２７Ｂｐ，Ａｌパタ―ン２７ＢｗおよびＡｌビアパタ―ン２８Ｂに、前記配線パタ―ン２７Ａｗを通すための切れ目を、図１０の断面に一致させて形成する必要があり、このため図１０の断面では、前記素子領域１２１Ａにおいてシールリング２１Ｇ２を構成するＡｌビアパタ―ン２５Ｂｐ，Ａｌパタ―ン２５Ｂｗ，Ａｌパタ―ン２８Ｂは図示されていない。
【００８６】
また本実施形態では前記耐湿層２６の上方において前記素子領域１２１Ａを囲むシールリング２１Ｇ１に切れ目を形成する必要がなく、このため図１０の断面図では、図４の断面図に図示されていないＡｌビアパタ―ン２７ＣｐおよびＡｌパタ―ン２７Ｃｗ，２８Ｃが図示されており、前記Ａｌビアパタ―ン２７Ｃｐは前記耐湿膜２６を貫通して前記Ｃｕパタ―ン２５Ｃｗにコンタクトすることがわかる。
【００８７】
このため本実施形態では前記層間絶縁膜２４において前記Ｃｕビアプラグ２４Ｆｐに接続されるＣｕ配線パタ―ンとして、図４の場合におけるＣｕ配線パタ―ン２４Ｆｗの代わりに、前記内部回路ＩＣＢ内に限定されるＣｕ配線パタ―ン２４ＦｗＭを形成し、さらに前記Ｃｕ配線パタ―ン２５中に前記Ｃｕ配線パタ―ン２４ＦｗＭに対応してＣｕ配線パタ―ン２５Ｆｗを形成し、これを前記Ｃｕ配線パタ―ン２４ＦｗＭに、ビアプラグ２５Ｆｐにより電気的に接続する。さらに前記層間絶縁膜２７中に前記内部回路ＩＣＢから前記第２のシールリング領域２１ＩＢまで延在するＡｌ配線パタ―ン２７Ｆｗを形成し、これを一端においてビアプラグ２７Ｆｐにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｆｗに電気的にコンタクトさせ、また他端においてビアプラグ２７Ｆｑにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｈｗに電気的にコンタクトさせる。一方前記Ｃｕ配線パタ―ン２５Ｈｗはビアプラグ２５Ｈｐにより前記Ｃｕ配線パタ―ン２４Ｗの他端に電気的にコンタクトする。
【００８８】
さらに本実施形態では前記耐湿層２６より下の部分において内側シールリング２１Ｇ２に切れ目を形成する必要がないため、先の図４の断面では図示されなかったＣｕビアパタ―ン２４Ｅｐ、Ｃｕパタ―ン２４ＥｗおよびＣｕビアパタ―ン２５Ｅｐが前記半導体チップ領域２０Ｂを切れ目なく連続的に囲み、図１０の断面図に図示されている。
【００８９】
一方本実施形態では、前記Ａｌビアパタ―ン２７Ｅｐ，Ａｌパタ―ン２７ＥｗおよびＡｌビアパタ―ン２８Ｅに、前記配線パタ―ン２７Ｆｗを通すための切れ目を、図１０の断面に一致させて形成する必要があり、このため図１０の断面では、前記素子領域１２１Ｂにおいてシールリング２１Ｇ２を構成するＡｌビアパタ―ン２５Ｅｐ，Ａｌパタ―ン２５Ｅｗ，Ａｌパタ―ン２８Ｅは図示されていない。
【００９０】
また本実施形態では前記耐湿層２６の上方において前記素子領域１２１Ｂを囲むシールリング２１Ｇ１に切れ目を形成する必要がなく、このため図１０の断面図では、図４の断面図に図示されていないＡｌビアパタ―ン２７ＤｐおよびＡｌパタ―ン２７Ｄｗ，２８Ｄが図示されており、前記Ａｌビアパタ―ン２７Ｄｐは前記耐湿膜２６を貫通して前記Ｃｕパタ―ン２５Ｄｗにコンタクトすることがわかる。
【００９１】
このように本実施形態は、図４に説明したような、素子領域１２１Ａと１２１Ｂとを接続する配線パタ―ン２７Ｗが耐湿膜２６の上方に形成される構成に限定されるものではなく、図１０に示すように耐湿膜２６の下方に形成した配線パタ―ン２４Ｗにより前記素子領域１２１Ａと１２１Ｂを電気接続することも可能である。
【００９２】
図１１は、図１０の構成において、前記素子領域１２１Ａと１２１Ｂとを図３に示すスクライブライン２０Ｌにおいて切り離した場合の素子領域１２１Ｂを担持する半導体装置１００Ｅの断面図を示す。図１１の断面図は前記図７に対応する断面図に対応しており、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９３】
図１１を参照するに、半導体装置１００Ｅにおいても側壁面２０Ｓが外部に露出しており、前記側壁面２０ＳにはＣｕ配線パタ―ン２４Ｗが露出している。
【００９４】
かかる構成においても、例えば経路（１）に沿って耐湿膜２６の下側において前記Ｃｕ配線パタ―ン２４Ｗとその下の層間絶縁膜２４との界面を伝って侵入した水分（Ｈ２Ｏ）は前記耐湿膜２６および内側シールリング２１Ｇ２により阻止され、内部回路ＩＣＢに侵入することができない。また経路（２）に沿って前記耐湿膜２６の下側において前記Ｃｕ配線パタ―ン２４Ｗとその上の層間絶縁膜２５との界面を伝って侵入した水分も同様である。さらに経路（３）で示す、耐湿膜２６よりも上で侵入した水分（Ｈ２Ｏ）は、外側シールリング２１Ｇ１により阻止される。
【００９５】
このように、本実施形態においても、図１０あるいは図１１に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断してよりチップ領域の数が少ない半導体装置１００Ｅを形成した場合に内部回路への水分の侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１０のマルチコア構成の半導体装置１００Ａを分割してシングルコア領域のみを含む構成の半導体装置を形成する場合においても同様に有効である。
【００９６】
［第２の実施形態］
図１２は、第２の実施形態による半導体装置１００Ｆの概略的構成を示す平面図、図１３は前記図１２の平面図中、線Ｄ−Ｄ’に沿った断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９７】
図１２および図１３を参照するに、本実施形態では、前記素子領域１２１Ａのビアプラグ２７Ｇｐから素子領域１２１Ｂのビアプラグ２１Ｈｐまで延在する各々のＡｌ配線パタ―ン２７Ｗ上に、内部回路ＩＣＡおよびＩＣＢの試験用の端子１００Ｔを、それぞれパッド電極の形で形成している。
【００９８】
本実施形態では前記試験用の端子１００Ｔは前記スクライブライン２１Ｌ上に形成されており、各々の端子１００Ｔは、前記層間絶縁膜２８中において対応の配線パタ―ン２７Ｗにコンタクトして形成されたＡｌビアプラグ２８Ｔと、前記Ａｌビアプラグ２８Ｔ上に形成された電極パッド２９Ｔと、前記電極パッド２９Ｔ上に形成された電極パッド３０Ｔとを含み、前記電極パッド３０Ｔはその下の電極パッド２９Ｔに、複数のビアプラグ３０ｐにより電気的にコンタクトしている。前記複数のビアプラグ３０ｐは前記電極パッド２９Ｔ上において前記電極パッド３０Ｔを力学的に支持するように作用する。また本実施形態では前記保護膜３０は、前記電極パッド３０Ｔの側壁面を保護する。
【００９９】
本実施形態によれば、前記それぞれの端子１００Ｔに試験装置のプローブを当接させることにより、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢとを、一回の当接により、効率的に試験することが可能となる。
【０１００】
また本実施形態によれば、前記端子１００Ｔに試験装置のプローブを当接させることにより、前記素子領域１２１Ａと前記素子領域１２１Ｂとを、前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢとを、前記端子１００Ｔに試験装置のプローブを一回だけ当接させることにより、効率的に試験をすることが可能となる。
【０１０１】
また本実施形態によれば、前記素子領域１２１Ａと前記素子領域１２１Ｂとを前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢに所定のデータを、前記端子１００Ｔを介して効率的に書き込むことが可能となる。また本実施形態では、このようなデータの書込に使われた端子１００Ｔが、その後のスクライブ工程において除去されるため、内部回路ＩＣＡあるいはＩＣＢに書き込まれたデータを、例えば第三者が不正に読み出すことが困難になる。
【０１０２】
本実施形態においても、前記素子領域１２１Ａと前記素子領域１２１Ｂとを、前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割したような場合、切断面から内部回路ＩＣＡあるいはＩＣＢへの水分の侵入が阻止されるのは、先に説明した通りである。
【０１０３】
［第３の実施形態］
図１４は、第３の実施形態によるマルチコア半導体集積回路装置１００Ｇの試験方法を説明する平面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０４】
図１４を参照するに、本実施形態では単一のシリコン基板２０上に例えば図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣよりなる素子領域１２１Ａ，１２１Ｂ，１２１Ｃ・・・が、図１Ａにおける２行２列構成ではなくＭ行Ｎ列構成で配列されており、各行１〜Ｍの左端に位置する素子領域１２１Ａには、前記電極パッド１００Ｔと同様な試験用電極パッド１００ｕが、また各行１〜Ｎの右端に位置する素子領域１２１Ｎには同様な試験用電極パッド１００ｖが、前記電極パッド１００ｕに対応して形成されている。前記電極パッド１００ｕおよび１００ｖは、複数形成される前記配線パタ―ン２４Ｆｗおよび２５Ｆｗに対応して試験用端子群１００Ｕおよび試験用端子群１００Ｖを形成する。
【０１０５】
本実施形態では各行１〜Ｍにおいて、前記試験用端子群１００Ｕを構成する各々の電極バッド１００ｕに対応の第１のプローブ１を当接させ、また試験用端子群１００Ｖを構成する各々の電極パッド１００ｖに対応の第２のプローブ２を当接させ、前記試験用端子群１００Ｕから試験信号および領域選択信号を、電源電圧やクロック信号などと共に供給し、前記試験用端子群１００Ｖにおいて試験信号を検出する。その際、前記領域選択信号により、図１４中に矢印で示したように素子領域１２１Ａ、１２１Ｂ，１２１Ｃ・・・１２１Ｎを左から右へ、順次走査しながら選択することにより、各行１〜Ｍにおいてこれらの素子領域を左から右に向かって順次試験することが可能となる。
【０１０６】
図１５は、前記図１４の平面図のうち、図１６に示す単一のコアを含む素子領域、例えば素子領域１２１Ａを、図１６中、線Ｅ−Ｅ’に沿った断面で示す断面図である。
【０１０７】
図１５を参照するに、本実施形態ではＡｌ電極パッド２９Ｆおよび２９Ｇが、前記電極パッド１００ｕあるいは１００ｖの直下において前記層間絶縁膜２８上に形成されており、前記電極パッド２９Ｆは図１３におけると同様な多数のビアプラグ３０ｐを介して前記層間絶縁膜２８中に形成されたＡｌビアプラグ２８Ｆを介して、前記層間絶縁膜２７中に形成されたＡｌ配線パタ―ン２７Ｆｗに電気的に接続される。一方前記Ａｌ配線パタ―ン２７Ｆｗは前記耐湿膜２６を貫通するビアプラグ２７Ｆｐを介して前記層間絶縁膜２５中に形成されたＣｕ配線パタ―ン２５Ｆｗに電気的に接続される。前記Ｃｕ配線パタ―ン２５Ｆｗは前記Ｃｕ配線パタ―ン２４Ｆｗに、前記層間絶縁膜２５中に形成されたＣｕビアプラグ２５Ｆｐを介して電気的に接続される。
【０１０８】
なお図１４における素子領域１２１の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。
【０１０９】
かかる構成によれば、前記試験用端子群１００Ｕあるいは１００Ｖを介して、前記内部回路ＩＣＢの一部を構成するトランジスタＴｒＢにアクセスすることが可能である。
【０１１０】
［第４の実施形態］
ところで先に説明した図１４の平面図で示される半導体装置１００Ｇは、以下の図１７の平面図に示す半導体ウェハ１０のうち、一つのレチクルで露光される範囲を示す一つのレチクル領域１０Ｒｅｔに対応している。
【０１１１】
そこで、図１４の走査を図１７において矢印で示すようにウェハ１０の全体にわたり実行することにより、個々のマルチコアあるいは単一コア構成の半導体装置をダイシング前の状態において効率的に試験することが可能である。
【０１１２】
このような試験では、各行において走査の起点となる左端のレチクル領域１０Ｒｅｔの左端の素子領域の左端と、走査の終点となる右端のレチクル領域１０Ｒｅｔの素子領域１２１の右端とに、図１４および図１５で示したような試験用端子群１００Ｕおよび１００Ｖをそれぞれ形成し、前記試験用端子群１００Ｕに第１のプローブ１から試験信号および選択信号を電源電圧やクロック信号などとともに供給し、前記試験用端子群１００Ｖにおいて第２のプローブ２を使って試験信号を検出する。
【０１１３】
なお図１７における素子領域１２１の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。
【０１１４】
また図１７の試験は、必ずしも各行ごとに行う必要はなく、それぞれの行に対応した第１および第２のプローブ１，２を形成しておくことにより、全ての行について一括して実行することも可能である。
【０１１５】
［第５の実施形態］
図１８は、第５の実施形態による半導体装置１００Ｈの構成を示す平面図である。
【０１１６】
図１８を参照するに本実施形態では単一のシリコン基板２０上に例えば図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣよりなる素子領域１２１Ａ，１２１Ｂ・・・が例えば２行４列構成で配列されており、各々の素子領域１２１Ａ，１２１Ｂ・・・には、左端に前記電極パッド１００Ｔと同様な試験用端子群１００Ｕが、また右端に同様な試験用端子群１００Ｖが形成されている。
【０１１７】
かかる構成によれば、例えば図１４あるいは図１７に示すように行列状に配列した素子領域１２１Ａ，１２１Ｂ・・・を、行方向に順次選択しながら試験を行う場合、途中に不良の素子領域があっても、各行において左端の素子領域１２１Ａの試験用端子群１００Ｕに第１のプローブ１を当接し、第２のプローブ２を当該不良の素子領域の手前の素子領域の試験用端子群１００Ｖに当接することにより、前記素子領域１２１Ａから見て前記不良の素子領域より手前の素子領域について、所望の試験を行うことが可能となる。また前記第１のプローブ１を前記不良素子領域の次の素子領域の試験用端子群１００Ｕに当接させ、前記第２のプローブ２を前記右端の素子領域の試験用端子群１００Ｖに当接させることにより、前記不良素子領域よりも後ろの素子領域について、所望の試験を順次行うことが可能となる。
【０１１８】
［第６の実施形態］
図１９は、第６の実施形態による半導体装置１００Ｉのうち、一つの素子領域、例えば図１８のような配列における左端の素子領域１２１Ｄを示す平面図である。
【０１１９】
図１９を参照するに本実施形態では素子領域１２１Ｄには左端に試験用端子群１００Ｕが、また右端に試験用端子群１００Ｖが形成されているが、前記試験用端子群１００Ｕは選択信号ＳＥＬが供給される電極パッド１００ｕａを含んでおり、また前記試験用端子群１００Ｖは、前記選択信号ＳＥＬを出力する電極パッド１００ｖａを含んでいる。さらに前記試験用端子群１００Ｖは、選択信号ＳＥＬを供給される電極パッド１００ｖｂを含んでおり、試験用端子群１００Ｕは前記選択信号ＳＥＬを出力する電極パッド１００ｕｂを含んでいる。
【０１２０】
さらに図１９の素子領域１２１Ｄには、前記電極パッド１００ｕａに供給された選択信号ＳＥＬを前記電極パッド１００ｖａあるいは１００ｕｂに供給するスイッチ２０ＳＷが形成されており、前記スイッチ２０ＳＷが第１の状態にあるときには前記電極パッド１００ｕａに供給された選択信号ＳＥＬがそのまま電極パッド１００ｖａに送られるのに対し、前記スイッチ２０ＳＷが第２の状態にあるときには前記電極パッド１００ｕａに供給された選択信号ＳＥＬが電極パッド１００ｕｂに送られる。
【０１２１】
このようなスイッチ２０ＳＷを図１８の配列の左端の素子領域１２１Ｄに形成し、かつ前記スイッチ２０ＳＷの状態を前記第２の状態に設定することにより、図２０Ａに示すように素子領域の試験の際に例えば左から右に向かってなされる走査の向きを配列の右端で右から左へと反転させることが可能になる。この場合、各行におけるレチクル領域１０ＲＥＴの配列の例えば右端に図２０Ｂに示すような、基台４上に前記プローブ１およびプローブ２を固定した構成のプローブ装置３を当接させることにより、当該配列の右端と左端にプローブ１およびプローブ２を当接させずとも、所望の試験を行うことが可能となる。
【０１２２】
このような構成は、特に図２あるいは図２０Ａに示したようにウェハ上における素子領域の配列の列数、従ってプローブ１とプローブ２の間隔が、その行位置によって変化するような場合に特に有用である。
【０１２３】
［第７の実施形態］
図２１Ａは、第７の実施形態によるマルチコア半導体装置１００Ｊの試験方法を説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１２４】
図２１Ａを参照するに、本実施形態によるマルチコア半導体装置１００Ｊでは、単一のシリコン基板２０上に図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣを含む素子領域１２１Ａ，１２１Ｂ、１２１Ｃ，１２１Ｄが例えば４行４列構成で配列されており、前記素子領域１２１Ａが素子領域１２１Ｂおよび１２１Ｄと隣接し、先に図４などで説明した配線パタ―ン２１Ｘあるいは２１Ｙにより相互に接続されている。また前記半導体集積回路装置２０Ｃが素子領域１２１Ｂおよび２１Ｄと隣接し、同様に配線パタ―ン２１Ｘ，２１Ｙなどにより相互に接続されている。素子領域１２１Ａと１２１Ｃとは対角関係にあり、配線パタ―ン２１Ｘ，２１Ｙによる相互接続は形成されていない。また素子領域１２１Ｂと１２１Ｄも対角関係にあり、配線パタ―ン２１Ｘ，２１Ｙによる相互接続は形成されていない。
【０１２５】
本実施形態では前記試験用端子群１００Ｕは、素子領域１２１Ａの、図中において右端側にのみ形成され、一方試験用端子群１００Ｖは前記素子領域１２１Ｂの、図中において左端側にのみ形成されている。すなわち試験用端子群１００Ｕと試験用端子群１００Ｖは前記シリコン基板２０上において、間に介在するスクライブ領域２０Ｌに対応する領域を挟んで対向している。
【０１２６】
このような構成のマルチコア半導体装置１００Ｊでは、試験が前記試験用端子群１００Ｕを使って開始され、素子領域１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが順次選択され試験される。また本実施形態では、試験結果を示す試験信号が、前記素子領域１０Ｄに形成されている試験用端子群１００Ｖにより検出される。
【０１２７】
このように本実施形態によるマルチコア半導体集積回路装置１００Ｊでは、前記試験用端子群１００Ｕと試験用端子群１００Ｖの位置関係が変化することがない。
【０１２８】
このため本実施形態では、図２１Ｂに示すように、基台４上に前記試験用端子群１００Ｕに対応したプローブ電極１と試験用端子群１００Ｖに対応したプローブ電極２とを形成したプローブ装置４を使って図２１Ａの試験を簡単に実行することが可能となる。
【０１２９】
以上の説明では、層間絶縁膜２１〜２９がＴＥＯＳを原料としたシリコン酸化膜であるとしたが、上記各実施形態はこれらの特定の材料に限定されるものではなく、例えばいわゆるＬｏｗ−Ｋ材料など、他の絶縁膜を使うことも可能である。
【０１３０】
さらに上記の説明では層間絶縁膜２１〜２５中に形成される配線層をＣｕにより形成し、層間絶縁膜２７〜２９に形成される配線層をＡｌにより形成しているが、上記各実施形態はこれら特定の構成に限定されるものではなく、全ての配線層をＣｕにより形成し、あるいは全ての配線層をＡｌにより形成することが可能であり、またその他の配線材料、例えばＷ（タングステン）などを必使うことも可能である。
【０１３１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０１３２】
１，２ プローブ
３，４ 基台
１０ シリコンウェハ
１０Ａ，１０Ｂ チップ領域
１０Ｌ，１０Ｍ スクライブライン
１０ＲＥＴ レチクル領域
１００〜１００Ｊ 半導体集積回路装置
２０ シリコン基板
２０ＧＡ，２０ＧＢ ゲート電極
２０ＩＡ，２０ＩＢ 素子分離領域
２０Ｌ スクライブ領域
２０ａ〜２１ｄ 拡散領域
２１Ｇ１ 外側シールリング
２１Ｇ２ 内側シールリング
２１〜２５，２７〜２９ 層間絶縁膜
２１Ｘ，２１Ｙ 配線部
２６ 耐湿膜
２１Ａ，２１Ｆ，２３Ａｐ，２３Ｆｐ，２４Ａｐ，２４Ｆｐ，２５Ｇｐ，２５Ｈｐ，２７Ｇｐ，２７Ｈｐ ビアプラグ
２２Ａ，２２Ｆ，２３Ａｗ，２３Ｆｗ，２４Ａｗ，２４Ｆｗ，２５Ｇｗ，２５Ｈｗ，２７Ｗ 配線パタ―ン
２１Ｂ，２２Ｂ，２３Ｂｐ，２３Ｂｗ，２４Ｂｐ，２３Ｂｗ，２５Ｂｐ，２５Ｂｗ Ｃｕ壁パタ―ン
２７Ｂｐ，２７Ｂｗ，２８Ｂ，２９Ｂ Ａｌ壁パタ―ン
２１Ｃ，２２Ｃ，２３Ｃｐ，２３Ｃｗ，２４Ｃｐ，２３Ｃｗ，２５Ｃｐ，２５Ｃｗ Ｃｕ壁パタ―ン
２７Ｃｐ，２７Ｃｗ，２８Ｃ，２９Ｃ Ａｌ壁パタ―ン
２１Ｄ，２２Ｄ，２３Ｄｐ，２３Ｄｗ，２４Ｄｐ，２３Ｄｗ，２５Ｄｐ，２５Ｄｗ Ｃｕ壁パタ―ン
２７Ｄｐ，２７Ｄｗ，２８Ｄ，２９Ｄ Ａｌ壁パタ―ン
２１Ｅ，２２Ｅ，２３Ｅｐ，２３Ｅｗ，２４Ｅｐ，２３Ｅｗ，２５Ｅｐ，２５Ｅｗ Ｃｕ壁パタ―ン
２７Ｅｐ，２７Ｅｗ，２８Ｅ，２９Ｅ Ａｌ壁パタ―ン
２９Ｔ，３０Ｔ，１００ｕ，１００ｖ 電極パッド
３０ｐ ビアプラグ
２０Ｓｗ 切換スイッチ
１００Ｔ 試験用端子
１００Ｕ，１００Ｖ 試験用端子群
１００ｕａ，１００ｕｂ，１００ｖａ，１００ｖｂ 試験用端子
１２１，１２１Ａ〜１２１Ｄ 素子領域
【技術分野】
【０００１】
以下に開示する実施形態は半導体装置およびその試験方法に関する。
【背景技術】
【０００２】
半導体チップを使った様々な半導体装置あるいは電子装置が実現されている。従来、このような半導体装置あるいは電子装置は、回路基板上に個々の半導体チップをワイヤボンディングあるいはフリップチップ実装により実装することにより作製されている。
【０００３】
また従来、これらの半導体チップは、共通の半導体ウェハ上のそれぞれの独立したチップ領域に形成され、その後ダイシングにより互いに分離して使われるのが普通である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１６７１９８号公報
【特許文献２】特開２００３−２０３９１３号公報
【特許文献３】特開２００４−３６３２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、最近の半導体装置あるいは電子装置では、非常に複雑な機能あるいは高い性能が要求されており、このため単一の内部回路すなわちコアしか有さない半導体チップの代わりに、複数の内部回路ないしコアを組みあわせて使う、いわゆるマルチコア構成の半導体装置あるいは電子装置が提案されている。
【０００６】
一方、このような複数のコアを単一の半導体基板上に形成する構成のマルチコア半導体装置においては、必要に応じて半導体基板を一または複数の、より小規模なマルチコア半導体装置に分割できることが望まれている。
【０００７】
しかしこのようなマルチコア半導体装置では、半導体基板上に形成されている複数のコアの間を配線で接続しているため、半導体基板を分割してしまうと、切断面から配線パタ―ンに沿って水分やクラックなどがコア内に侵入しやすくなる問題が発生する。
【課題を解決するための手段】
【０００８】
一の側面によれば半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。
【０００９】
他の側面によれば半導体装置は、少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続される。
【００１０】
他の側面によれば半導体装置の試験方法は、少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続され、さらに前記第１の外側シールリングと前記第２の外側シールリングの間あるいは前記第１の外側シールリングと前記第１の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第１および第２の内部回路を、前記第１および第２の内部回路が前記半導体基板上に形成された状態で試験する
【発明の効果】
【００１１】
本実施形態の各側面によれば、より小さな単位ないしチップに分割した場合にも、それぞれの単位ないしチップが単独の半導体装置として動作できるような構成のマルチコア半導体装置において、個々の単位ないしチップへの水の侵入を効果的に阻止することが可能となる。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１の実施形態の一例としてのマルチコア半導体装置の概略を示す平面図である。
【図１Ｂ】図１Ａのマルチコア半導体装置を分割して形成したシングルコア半導体装置の例を示す平面図である。
【図２】図１Ａあるいは図１Ｂの半導体装置が形成される半導体ウェハ、および前記半導体ウェハ上におけるチップ領域を示す平面図である。
【図３】第１の実施形態による半導体装置の構成を示す平面図である。
【図４】図３中、線Ａ−Ａ’に沿った断面図である。
【図５】図３中、線Ｂ−Ｂ’に沿った断面図である。
【図６】図３中、線Ｄ−Ｄ’に沿った断面図である。
【図７】図３のデュアルコア半導体装置を切断して得たシングルコア半導体装置の断面図である。
【図８】図７の実施形態におけるクラック伝搬を説明する図である。
【図９Ａ】図３，図４の半導体装置の製造工程を示す断面図（その１）である。
【図９Ｂ】図３，図４の半導体装置の製造工程を示す断面図（その２）である。
【図９Ｃ】図３，図４の半導体装置の製造工程を示す断面図（その３）である。
【図９Ｄ】図３，図４の半導体装置の製造工程を示す断面図（その４）である。
【図９Ｅ】図３，図４の半導体装置の製造工程を示す断面図（その５）である。
【図９Ｆ】図３，図４の半導体装置の製造工程を示す断面図（その６）である。
【図９Ｇ】図３，図４の半導体装置の製造工程を示す断面図（その７）である。
【図９Ｈ】図３，図４の半導体装置の製造工程を示す断面図（その８）である。
【図９Ｉ】図３，図４の半導体装置の製造工程を示す断面図（その９）である。
【図９Ｊ】図３，図４の半導体装置の製造工程を示す断面図（その１０）である。
【図９Ｋ】図３，図４の半導体装置の製造工程を示す断面図（その１１）である。
【図９Ｌ】図３，図４の半導体装置の製造工程を示す断面図（その１２）である。
【図１０】第１の実施形態の一変形例による半導体装置の構成を示す断面図である。
【図１１】図１０の半導体装置における水侵入の阻止を説明する断面図である。
【図１２】第２の実施形態による半導体装置の構成を示す平面図である。
【図１３】図１２中、線Ｄ−Ｄ’に沿った断面図である。
【図１４】第３の実施形態によるマルチコア半導体装置の試験方法を説明する平面図である。
【図１５】図１４中、図１６に平面図を示した部分の線Ｅ−Ｅ’に沿った断面図である。
【図１６】図１５の断面図に対応した平面図である。
【図１７】第４の実施形態による試験方法を示す平面図である。
【図１８】第５の実施形態によるマルチコア半導体装置を示す平面図である。
【図１９】第６の実施形態によるマルチコア半導体装置の試験方法で使われる一つの素子領域を説明する平面図である。
【図２０Ａ】図１９の素子領域を使った試験方法を説明する図である。
【図２０Ｂ】図２０Ａの試験で使われるプローブを示す平面図である。
【図２１Ａ】第７の実施形態によるマルチコア半導体装置の試験方法を説明する平面図である。
【図２１Ｂ】図２１Ａの試験で使われるプローブを示す平面図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
図１Ａは、第１の実施形態による半導体装置１００の全体的な構成を示す平面図である。
【００１４】
図１Ａを参照するに前記半導体装置１００は、単一の半導体チップ２０上に、各々が図１Ｂに示すような、外側シールリング２１Ｇ１とその内側の内側シールリング２１Ｇ２よりなる二重シールリングシステム２１Ｇと、前記二重シールリングシステム２１に囲まれて形成された、破線で概略的に示す内部回路（コア）ＩＣと、を含む素子領域１２１を、互いに隣接して形成した構成を有するマルチコア半導体集積回路装置を構成している。図１Ａの例では、各々図１Ｂの素子領域１２１に対応する４個の素子領域１２１Ａ〜１２１Ｄが、半導体チップ２０上に形成されている。また本実施形態のマルチコア半導体集積回路装置１００では、前記複数の１２１Ａ〜１２１Ｄはいずれも、図１Ｂに示す二重シールリングシステム２１Ｇを超えてそれぞれＸ方向およびＹ方向に延在する破線で示した配線部２１Ｘ，２１Ｙにより相互に電気的に接続されている。
【００１５】
前記各々の素子領域１２１あるいは１２１Ａ〜１２１Ｄは、図３に示す半導体ウェハ１０上にスクライブライン１０Ｌ，１０Ｍにより画成されるチップ領域１０Ａ，１０Ｂ，・・・に対応しており、従って、図１Ａの半導体装置１００でも、前記素子領域１２１Ａ〜１２１Ｄの間には、前記スクライブライン１０Ｌ，１０Ｍに対応するスペース領域２０Ｌ，２０Ｍが形成されている。
【００１６】
本実施形態では、前記素子領域１２１あるいは１２１Ａ〜１２１Ｄにおける個々の内部回路ＩＣは独立に動作しうる構成となっており、従って例えば図２に示すように前記図１Ａの半導体装置１００を前記スペース領域２０Ｌ，２０Ｍにおいて切断することにより、デュアルコア構成の半導体装置１００Ｂを形成することも可能である。また前記図３の半導体装置１００Ｂを前記スペース領域２０Ｌに沿って切断し、前記図１Ｂの素子領域１２１を、独立したシングルコア構成の半導体装置１００Ｃとして形成することも可能である。
【００１７】
図４は、前記図３中、線Ａ−Ａ’に沿った半導体装置１００Ｂの断面図を示す。
【００１８】
図４を参照するに、前記半導体装置１００Ｂは前記ウェハ１０に対応するシリコン基板２０上に形成されており、前記シリコン基板２０のうち、一点鎖線で示した前記スペース領域２０Ｌの左側に素子領域１２１Ａが、また右側に素子領域１２１Ｂが形成されている。
【００１９】
前記素子領域１２１Ａは点線で示した内部回路ＩＣＡを有し、前記内部回路ＩＣＡには素子分離領域２０ＩＡにより活性領域が画成され、前記活性領域にはゲート電極２０ＧＡ、ソース領域２０ａおよびドレイン領域２０ｂを有するトランジスタＴｒ１が形成されている。また前記素子領域１２１Ｂは点線で示した内部回路ＩＣＢを有し、前記内部回路ＩＣＢには素子分離領域２０ＩＢにより活性領域が画成され、前記活性領域には、ゲート電極２０ＧＢ、ソース領域２０ｃおよびドレイン領域２０ｄを有するトランジスタＴｒ２が形成されている。
【００２０】
前記素子領域１２１Ａおよび１２１Ｂは、前記シリコン基板２０上に形成され様々な層間絶縁膜および配線層の積層よりなる多層配線構造を共有している。
【００２１】
より具体的には、前記シリコン基板２０上には前記トランジスタＴｒ１，Ｔｒ２を覆って層間絶縁膜２１が、前記素子領域１２１Ａから前記素子領域１２１Ｂまで連続的に形成されており、前記層間絶縁膜２１上には層間絶縁膜２２，２３，２４，２５が同様に順次積層されている。
【００２２】
前記層間絶縁膜２１中には、前記トランジスタＴｒ１およびＴｒ２のドレイン領域２０ｂ，２０ｄにそれぞれコンタクトする、タングステン（Ｗ）などよりなるビアプラグ２１Ａおよび２１Ｆを含むビアコンタクト２１Ａ〜２１Ｆが形成されており、このうちビアコンタクト２１Ａおよび２１Ｆはそれぞれドレイン領域２１ｂおよび２１ｄにコンタクトするビアプラグを形成する。
【００２３】
これに対し、ビアコンタクト２１Ｃは前記素子領域１２１Ａを連続して囲んで壁を形成し、素子領域１２１Ａのシールリング２１Ｇ１の最下層を形成する。またビアコンタクト２１Ｄは前記素子領域１２１Ａを連続して囲んで壁を形成し、素子領域１２１Ａのシールリング２１Ｇ２の最下層を形成する。同様にビアコンタクト２１Ｄは前記素子領域１２１Ｂを連続して囲んで壁を形成し、素子領域１２１Ｂのシールリング２１Ｇ１の最下層を形成する。さらにビアコンタクト２１Ｅは前記素子領域１２１Ｂを連続して囲んで壁を形成し、それぞれ素子領域１２１Ｂのシールリング２１Ｇ２の最下層を形成する。
【００２４】
次の層間絶縁膜２２中には、前記ビアプラグ２１Ａ〜２１Ｆにそれぞれコンタクトする例えばＣｕなどよりなる導体パタ―ン２２Ａ〜２２Ｆが、第１層の配線層として形成されており、このうち前記Ｃｕパタ―ン２２Ａは前記ビアプラグ２１Ａとコンタクトする配線パタ―ンを形成する。また前記Ｃｕパターン２２Ｆは前記ビアプラグ２１Ｆとコンタクトする配線パタ―ンを形成する。これに対し、前記Ｃｕパタ―ン２２Ｃは前記素子領域１２１Ａを連続的に囲んで延在し、それぞれの下のＣｕ壁パタ―ン２１Ｃと共に、素子領域１２１Ａのシールリング２１Ｇ１の一部を形成する。また前記Ｃｕパタ―ン２２Ｂは前記素子領域１２１Ａを連続的に囲んで延在し、それぞれの下のＣｕ壁パタ―ン２１Ｂと共に、素子領域１２１Ａのシールリング２１Ｇ２の一部を形成する。
【００２５】
同様に前記Ｃｕパタ―ン２２Ｄは前記素子領域１２１Ｂを連続的に囲んで延在し、その下のＣｕ壁パタ―ン２１Ｄと共に、素子領域１２１Ｂのシールリング２１Ｇ１の一部を形成する。同様に前記Ｃｕパタ―ン２２Ｅは前記素子領域１２１Ｂを連続的に囲んで延在し、その下のＣｕ壁パタ―ン２１Ｅと共に、素子領域１２１Ｂのシールリング２１Ｇ２の一部を形成する。
【００２６】
次の層間絶縁膜２３中には、前記配線パタ―ン２２Ａ〜２２Ｆにそれぞれ対応してＣｕなどよりなる導体パタ―ン２３Ａｗ〜２３Ｆｗが形成され、そのうち前記Ｃｕパタ―ン２３Ａｗおよび２３ＦｗからはＣｕビアプラグ２３Ａｐおよび２３Ｆｐが下方に延在する。これらのＣｕビアプラグ２３Ａｐおよび２３Ｆｐは、それぞれ前記Ｃｕ配線パタ―ン２２Ａおよび２２Ｆとコンタクトする。これにより前記Ｃｕパタ―ン２３Ａｗおよび２３Ｆｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００２７】
一方前記Ｃｕパタ―ン２３Ｂｗおよび２３Ｃｗは前記素子領域１２１Ａを連続して囲んで延在する。前記Ｃｕパタ―ン２３ＢｗからはＣｕビアパタ―ン２３Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕパタ―ン２３Ｂｗおよび２３Ｂｐは、その下のＣｕパタ―ン２２Ｂと共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を構成する。
【００２８】
前記Ｃｕパタ―ン２３ＣｗからはＣｕビアパタ―ン２３Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２３Ｃｗおよび２３Ｃｐは、その下のＣｕパタ―ン２２Ｃと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。
【００２９】
前記Ｃｕパタ―ン２３Ｄｗおよび２３Ｅｗは前記素子領域１２１Ｂを連続して囲んで延在する。前記Ｃｕパタ―ン２３ＤｗからはＣｕビアパタ―ン２ＤＢｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成する。前記Ｃｕパタ―ン２３Ｄｗおよび２３Ｄｐは、その下のＣｕパタ―ン２２Ｄと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３０】
また前記Ｃｕパタ―ン２３ＥｗからはＣｕビアパタ―ン２３Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕパタ―ン２３Ｅｗおよび２３Ｅｐは、その下のＣｕパタ―ン２２Ｅと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。
【００３１】
次の層間絶縁膜２４中には、前記Ｃｕパタ―ン２３Ａｗ〜２３Ｆｗにそれぞれ対応してＣｕなどよりなる導体パタ―ン２４Ａｗ〜２４Ｆｗが形成され、そのうち前記Ｃｕパタ―ン２４Ａｗおよび２４ＦｗからはＣｕビアプラグ２３Ａｐおよび２４Ｆｐが下方に延在し、壁を形成する。これらのＣｕビアプラグ２３Ａｐおよび２４Ｆｐは、それぞれ前記Ｃｕ配線パタ―ン２３Ａｗおよび２３Ｆｗとコンタクトする。これにより前記Ｃｕパタ―ン２４Ａｗおよび２４Ｆｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００３２】
その際、前記Ｃｕ配線パタ―ン２４Ａｗは、前記素子領域１２１Ａにおいてその内部回路ＩＣＡから、前記Ｃｕパタ―ン２１Ｂ，２２Ｂ，２３Ｂｐ，２３Ｂｗより構成される前記内側シールリング２１Ｇ２の下側部分の上方を通過して、前記内側シールリング２１Ｇ２と外側シールリング２１Ｇ１の間の第１のシールリング領域２１ＩＡまで延在することに注意すべきである。
【００３３】
同様に前記Ｃｕ配線パタ―ン２４Ｆｗは、前記素子領域１２１Ｂにおいてその内部回路ＩＣBから、前記Ｃｕパタ―ン２１Ｅ，２２Ｅ，２３Ｅｐ，２３Ｅｗより構成される前記内側シールリング２１Ｇ２の下側部分の上方を通過して、前記内側シールリング２１Ｇ２と外側シールリング２１Ｇ１の間の領域の第２のシールリング領域２１ＩＢまで延在する。
【００３４】
一方前記Ｃｕパタ―ン２４Ｂｗは図４の断面では切れていて図示されないが、前記Ｃｕパタ―ン２４ＢｗからはＣｕビアパタ―ン２４Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕ壁パタ―ン２４Ｂｐも図４の断面では切れており図示されない。前記Ｃｕパタ―ン２４Ｂｗおよび２４Ｂｐは、その下のＣｕパタ―ン２３Ｂｗと共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を構成する。なお前記Ｃｕ配線パタ―ン２４Ａｗは、前記Ｃｕパタ―ン２４Ｂｗおよび２４Ｂｐの切れ目に形成されていることに注意すべきである。
【００３５】
前記Ｃｕパタ―ン２４ＣｗからはＣｕビアパタ―ン２４Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２４Ｃｗおよび２４Ｃｐは、その下のＣｕパタ―ン２３Ｃｗと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３６】
同様に前記Ｃｕパタ―ン２４ＤｗからはＣｕコンタクト２４Ｄｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成し、その下のＣｕパタ―ン２３Ｄｗと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００３７】
さらに前記Ｃｕパタ―ン２４Ｅｗは図４の断面では切れていて図示されないが、前記Ｃｕパタ―ン２４ＥｗからはＣｕビアパタ―ン２４Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕ壁パタ―ン２４Ｅｐも図４の断面では切れており図示されない。前記Ｃｕパタ―ン２４Ｅｗおよび２４Ｅｐは、その下のＣｕパタ―ン２３Ｅｗと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。なお前記Ｃｕ配線パタ―ン２４Ｆｗは、前記Ｃｕパタ―ン２４Ｅｗおよび２４Ｅｐの切れ目に形成されていることに注意すべきである。
【００３８】
次の層間絶縁膜２５中には、前記層間絶縁膜２４中の前記Ｃｕパタ―ン２４Ｂｗ、Ｃｕパタ―ン２４Ｃｗ，２４Ｄｗ，２４Ｅｗおよび２４Ｆｗにそれぞれ対応してＣｕなどよりなる導体パタ―ン２５Ｂｗ〜２５Ｆｗが形成され、さらに前記第１のシールリング領域２１ＩＡにはＣｕパタ―ン２５Ｇｗが、また前記第２のシールリング領域２１ＩＢにはＣｕパタ―ン２５Ｈｗが、それぞれ形成されている。
【００３９】
そのうち前記Ｃｕパタ―ン２４Ｇｗおよび２４ＨｗからはＣｕビアプラグ２５Ｇｐおよび２５Ｈｐが下方に延在し、それぞれ前記Ｃｕ配線パタ―ン２４Ａｗおよび２４Ｆｗとコンタクトする。これにより前記Ｃｕパタ―ン２５Ｇｗおよび２５Ｈｗは、前記素子領域１２１Ａおよび素子領域１２１Ｂにおいて多層配線構造の一部を構成する。
【００４０】
一方、前記Ｃｕパタ―ン２５Ｂｗは前記素子領域１２１Ａを囲んで連続的に延在し、前記Ｃｕパタ―ン２５ＢｗからはＣｕコンタクト２５Ｂｐが下方に延在し前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ｃｕパタ―ン２５Ｂｗおよび２５Ｂｐは、その下のＣｕパタ―ン２４Ｂｗ共に、前記素子領域１２１Ａを囲む内側シールリング２１Ｇ２の一部を形成する。
【００４１】
また前記Ｃｕパタ―ン２５Ｃｗも前記素子領域１２１Ａを囲んで連続的に延在し、前記Ｃｕパタ―ン２５ＣｗからはＣｕコンタクト２４Ｃｐが下方に延在し前記素子領域１２１Ａを囲む外側の壁を形成する。前記Ｃｕパタ―ン２５Ｃｗおよび２５Ｃｐは、その下のＣｕパタ―ン２５Ｃｗと共に、前記素子領域１２１Ａを囲む外側シールリング２１Ｇ１の一部を構成する。ただしＣｕコンタクト２５Ｂｐは図４の断面では、前記Ｃｕ配線パタ―ン２４Ａｗを通すために途切れていて図示されないことに注意すべきである。
【００４２】
また同様に前記Ｃｕパタ―ン２５Ｄｗからは、Ｃｕコンタクト２５Ｄｐが下方に延在し前記素子領域１２１Ｂを囲む外側の壁を形成する。前記Ｃｕパタ―ン２５Ｄｗおよび２５Ｄｐは、その下のＣｕパタ―ン２４Ｄｗと共に、前記素子領域１２１Ｂを囲む外側シールリング２１Ｇ１の一部を構成する。
【００４３】
前記Ｃｕパタ―ン２５ＥｗからはＣｕコンタクト２５Ｅｐが下方に延在し、前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ｃｕパタ―ン２５Ｅｗおよび２５Ｅｐは、その下のＣｕパタ―ン２４Ｅｗと共に、前記素子領域１２１Ｂを囲む内側シールリング２１Ｇ２の一部を構成する。ただしＣｕコンタクト２５Ｅｐは図４の断面では、前記Ｃｕ配線パタ―ン２４Ｆｗを通すために途切れていて図示されないことに注意すべきである。
【００４４】
本実施形態では、このようにして形成された層間絶縁膜２５上に絶縁性の耐湿膜として、例えばＡｌ2Ｏ3膜２６を、例えば５〜２０ｎｍの膜厚に形成している。例えば前記Ａｌ2Ｏ3膜２６は、スパッタ法やＭＯＣＶＤ法により容易に形成することができる。また前記耐湿膜２６はＡｌ2Ｏ3膜に限定されるものではなく、ＳｉＮ膜なども使うことが可能である。前記絶縁性の耐湿膜２６は、水分（Ｈ２Ｏ）あるいは水素（Ｈ２）の透過を阻止する膜である。
【００４５】
前記耐湿膜２６上には次の層間絶縁膜２７が形成されており、前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｂｗに対応したＡｌ（アルミニウム）パタ―ン２７Ｂｗが形成されており、前記Ａｌパタ―ン２７Ｂｗは前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２７ＢｗからはＡｌコンタクト２７Ｂｐが下方に延在し、前記Ａｌコンタクト２７Ｂｐも前記Ａｌパタ―ン２７Ｂｗに対応して前記素子領域１２１Ａを囲む内側の壁を形成する。前記Ａｌコンタクト２７Ｂｐは前記Ｃｕパタ―ン２７Ｂｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＢｗおよびＡｌコンタクト２７Ｂｐは、その下のＣｕパタ―ン２５Ｂｗなどの構造とともに、前記内側シールリング２１Ｇ２の一部を形成する。
【００４６】
また前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｃｗに対応したＡｌ（アルミニウム）パタ―ン２７Ｃｗが形成されており、前記Ａｌパタ―ン２７Ｃｗは前記素子領域１２１Ａを囲んで、図４の断面を除き、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２７Ｃｗは図示されない。前記Ａｌパタ―ン２７ＣｗからはＡｌコンタクト２７Ｃｐが下方に延在し、前記Ａｌコンタクト２７Ｃｐも前記Ａｌパタ―ン２７Ｃｗに対応して前記素子領域１２１Ａを囲む外側の壁を形成する。ただし前記Ａｌコンタクト２７Ｃｐも図４の断面では切れており、図４に図示はされない。前記Ａｌコンタクト２７Ｃｐは前記Ｃｕパタ―ン２７Ｃｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＣｗおよびＡｌコンタクト２７Ｃｐは、その下のＣｕパタ―ン２５Ｃｗなどの構造とともに、前記外側シールリング２１Ｇ１の一部を形成する。
【００４７】
また前記層間絶縁膜２７中には前記Ｃｕパタ―ン２５Ｄｗに対応したＡｌパタ―ン２７Ｄｗが形成されており、前記Ａｌパタ―ン２７Ｄｗは前記素子領域１２１Ｂを囲んで、図４の断面を除き、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２７Ｄｗは図示されない。前記Ａｌパタ―ン２７ＤｗからはＡｌコンタクト２７Ｄｐが下方に延在し、前記Ａｌコンタクト２７Ｄｐも前記Ａｌパタ―ン２７Ｄｗに対応して前記素子領域１２１Ｂを囲む外側の壁を形成する。ただし前記Ａｌコンタクト２７Ｄｐも図４の断面では切れており、図４に図示はされない。前記Ａｌコンタクト２７Ｄｐは前記Ｃｕパタ―ン２７Ｄｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＤｗおよびＡｌコンタクト２７Ｄｐは、その下のＣｕパタ―ン２５Ｄｗなどの構造とともに、前記外側シールリング２１Ｇ１の一部を形成する。
【００４８】
前記層間絶縁膜２７中にはさらに前記Ｃｕパタ―ン２５Ｅｗに対応したＡｌパタ―ン２７Ｅｗが形成されており、前記Ａｌパタ―ン２７Ｅｗは前記素子領域１２１Ｂを囲んで連続的に延在する。前記Ａｌパタ―ン２７ＥｗからはＡｌコンタクト２７Ｅｐが下方に延在し前記素子領域１２１Ｂを囲む内側の壁を形成する。前記Ａｌコンタクト２７Ｅｐは前記Ｃｕパタ―ン２７Ｅｗにコンタクトし、これにより前記Ａｌパタ―ン２１ＥｗおよびＡｌコンタクト２７Ｅｐは、その下のＣｕパタ―ン２５Ｅｗなどの構造とともに、前記内側シールリング２１Ｇ２の一部を形成する。
【００４９】
さらに前記層間絶縁膜２７には、前記第１のシールリング領域２１ＩＡから第２のシールリング領域２１ＩＢまで、すなわち前記素子領域１２１Ａから素子領域１２１Ｂまで延在するＡｌ配線パタ―ン２７Ｗが形成されていることに注意すべきである。前記Ａｌ配線パタ―ン２７Ｗは前記素子領域１２１Ａにおいて多層配線構造の一部を構成するＣｕ配線パタ―ン２５Ｇｗと、前記耐湿層２６を上下に貫通するＡｌビアプラグ２７Ｇｐにより電気的にコンタクトしており、また前記Ａｌ配線パタ―ン２７Ｗは、前記素子領域１２１Ｂにおいて層配線構造の一部を構成するＣｕ配線パタ―ン２５Ｈｗと、前記耐湿層２６を上下に貫通するＡｌビアプラグ２７Ｈｐにより電気的にコンタクトしている。その際、前記Ａｌパタ―ン２７Ｃｗおよびそのビアコンタクト２７Ｃｐは図４の断面において切れ目を形成しているため、また前記Ａｌパタ―ン２７Ｄｗおよびそのビアコンタクト２７Ｄｐも図４の断面において切れ目を形成しているため、前記配線パタ―ン２７Ｗが前記素子領域１２１Ａにおいて第１のシールリング領域２１ＩＡから第１のシールリング２１Ｇ１を通過し、さらに前記素子領域１２１Ｂにおいて第１のシールリング２１Ｇ１を通過して第２のシールリング領域２１ＩＢに到達するのに支障は生じない。このようにして形成されたＡｌ配線パタ―ン２７Ｗが、先に図１Ｂあるいは図３に示した配線部２１Ｘ，２１Ｙを構成する。
【００５０】
次に前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｂｗに対応したＡｌパタ―ン２８Ｂが形成されており、前記Ａｌパタ―ン２８Ｂは前記Ａｌパタ―ン２７Ｂｗ上を、前記素子領域１２１Ａを囲んで連続的に延在する。従って、前記Ａｌパタ―ン２８Ｃは前記素子領域１２１Ａにおいて前記内側シールリング２１Ｇ２の一部を形成する。また前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｃｗに対応したＡｌパタ―ン２８Ｃが形成されており、前記Ａｌパタ―ン２８Ｃは前記Ａｌパタ―ン２７Ｃ上を、図４の断面を除き、前記素子領域１２１Ａを囲んで、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２８Ｃは、前記Ａｌパタ―ン２７Ｃ共々、図示されない。その結果、前記Ａｌパタ―ン２８Ｃは前記素子領域１２１Ａにおいて外側シールリング２１Ｇ１の一部を形成する。
【００５１】
また前記層間絶縁膜２８中には前記Ａｌパタ―ン２７Ｄｗに対応したＡｌパタ―ン２８Ｄが形成されており、前記Ａｌパタ―ン２８Ｄは前記Ａｌパタ―ン２７Ｄｗ上を、図４の断面を除き、前記素子領域１２１Ｂを囲んで、連続的に延在する。このため図４の断面には前記Ａｌパタ―ン２８Ｄは、前記Ａｌパタ―ン２７Ｄｗ共々、図示されない。その結果、前記Ａｌパタ―ン２８Ｄは前記素子領域１２１Ｂにおいて前記外側シールリング２１Ｇ１の一部を形成する。さらに前記層間絶縁膜２８中にはさらに前記Ａｌパタ―ン２７Ｅｗに対応したＡｌパタ―ン２８Ｅが形成されており、前記Ａｌパタ―ン２８Ｅは前記Ａｌパタ―ン２７Ｅｗ上を、前記素子領域１２１Ｂを囲んで連続的に延在する。これにより前記Ａｌパタ―ン２８Ｅは前記素子領域１２１Ｂにおいて内側シールリング２１Ｇ２の一部を形成する。
【００５２】
次に前記層間絶縁膜２９中には前記Ａｌパタ―ン２８Ｂに対応したＡｌパタ―ン２９Ｂが形成されており、前記Ａｌパタ―ン２９Ｂは前記Ａｌパタ―ン２８Ｂ上を、前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｂは前記素子領域１２１Ａにおいて前記内側シールリング２１Ｇ２の最上部を形成する。同様に前記層間絶縁膜２９中には前記Ａｌパタ―ン２８Ｃに対応したＡｌパタ―ン２９Ｃが形成されており、前記Ａｌパタ―ン２９Ｃは前記Ａｌパタ―ン２８Ｃ上を、前記素子領域１２１Ａを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｃは前記素子領域１２１Ａにおいて前記外側シールリング２１Ｇ２の最上部を形成する。
【００５３】
また前記層間絶縁膜２９中には前記Ａｌパタ―ン２８に対応したＡｌパタ―ン２９Ｄが形成されており、前記Ａｌパタ―ン２９Ｄは前記Ａｌパタ―ン２８Ｄ上を、前記素子領域１２１Ｂを囲んで、連続的に延在する。前記Ａｌパタ―ン２９Ｄは前記素子領域１２１Ｂにおいて前記外側シールリング２１Ｇ１の一部を形成する。さらに前記層間絶縁膜２８中にはさらに前記Ａｌパタ―ン２８Ｅに対応したＡｌパタ―ン２９Ｅが形成されており、前記Ａｌパタ―ン２９Ｅは前記Ａｌパタ―ン２８Ｅ上を、前記素子領域１２１Ｂを囲んで連続的に延在する。前記Ａｌパタ―ン２９Ｅは前記素子領域１２１Ｂにおいて内側シールリング２１Ｇ２の一部を形成する。
【００５４】
さらに前記層間絶縁膜２９上には、前記Ａｌパタ―ン２９Ｂ〜２９Ｅを覆って、例えばポリイミドなどよりなる保護膜３０が形成されている。
【００５５】
図５は、前記図３の半導体装置１００Ｂにおいて、線Ｂ−Ｂ’に沿った素子領域１２１Ａの断面を示す断面図である。
【００５６】
図５を参照するに、図示の断面図は半導体集積回路装置２１Ａの内側シールリング２１Ｇ２の正面図になっており、前記外側シールリング２１Ｇ２がＣｕパタ―ン２１Ｂ，Ｃｕパタ―ン２２Ｂ，Ｃｕパタ―ン２３Ｂｐ，Ｃｕパタ―ン２３Ｂｗ，Ｃｕパタ―ン２４Ｂｐ，Ｃｕパタ―ン２４Ｂｗ，Ｃｕパタ―ン２５Ｂｐ，Ｃｕパタ―ン２５Ｂｗ、Ａｌパタ―ン２７Ｂｐ，Ａｌパタ―ン２７Ｂｗ，Ａｌパタ―ン２８Ｂ，Ａｌパタ―ン２９Ｂの積層より構成されており、かつＣｕパタ―ン２４Ｂｐ，２４Ｂｗ，２５Ｂｐには、配線パタ―ン２４Ａｗを通過させるための切れ目が形成されているのがわかる。この切れ目は層間絶縁膜２４，２５により充填されている。
【００５７】
なお図５の断面図では、前記内側シールリング２１Ｇ２の両側に、外側シールリング２１Ｇ１の一部が見えている。
【００５８】
図６は、前記図３の半導体装置１００Ｂにおいて、線Ｃ−Ｃ’に沿った素子領域１２１Ａの断面を示す断面図である。
【００５９】
図６を参照するに、図示の断面図は半導体集積回路装置２１Ａの外側シールリング２１Ｇ１の正面図になっており、前記外側シールリング２１Ｇ１がＣｕパタ―ン２１Ｃ，Ｃｕパタ―ン２２Ｃ，Ｃｕパタ―ン２３Ｃｐ，Ｃｕパタ―ン２３Ｃｗ，Ｃｕパタ―ン２４Ｃｐ，Ｃｕパタ―ン２４Ｃｗ，Ｃｕパタ―ン２５Ｃｐ，Ｃｕパタ―ン２５Ｃｗ、Ａｌパタ―ン２７Ｃｐ，Ａｌパタ―ン２７Ｃｗ，Ａｌパタ―ン２ＣＢ，Ａｌパタ―ン２９Ｃの積層より構成されているのがわかる。また前記Ａｌパタ―ン２７Ｃｐ，２７Ｃｗ，２８Ｃには、前記Ａｌ配線パタ―ン２７を通過させるための切れ目が形成されている。前記切れ目は層間絶縁膜２７，２８により充填されている。前記Ａｌ配線パタ―ンは、図１Ｂや図２における配線部２１Ｘ，２１Ｙを構成する。
【００６０】
図７は、前記図３のデュアルコア構成の半導体装置１００Ｂを前記スクライブライン２０Ｌに沿って切断して得られた、前記図１Ｂのシングルコア構成の半導体装置１００Ｃについて、先の図４と同じ断面を示す断面図である。
【００６１】
図７を参照するに、本実施形態では前記シリコン基板２０およびその上の層間絶縁膜と配線層の積層構造の切断の結果、前記スクライブライン２０Ｌに対応して側壁面２０Ｓが切断面として形成され、かかる側壁面２０Ｓが前記半導体装置１００Ｃを画成する。またこのような側壁面２０Ｓにおいては、前記配線パタ―ン２７Ｗが露出する。
【００６２】
このような側壁面２０Ｓに配線パタ―ン２７Ｗが露出した構造では、前記配線パタ―ン２７Ｗを形成するＡｌなどの金属と、層間絶縁膜２８あるいは２７との界面を伝って水分Ｈ２Ｏが半導体装置１００Ｃ中に侵入することが予期されるが、配線パタ―ン２７Ｗと層間絶縁膜２８との界面、あるいは層間絶縁膜２８，２９を伝って侵入した水分は図７中に経路（１）で示すように耐湿膜２６および内側シールリング２１Ｇ２により阻止され、内部回路ＩＣＢに侵入することができない。
【００６３】
また前記配線パタ―ン２７Ｗと層間絶縁膜２７の界面を伝って侵入した水分は図７中に経路（２）で示すように耐湿膜２６および内側シールリング２１Ｇ２の作用により阻止され、内部回路ＩＣＢに到達することはできない。
【００６４】
さらに層間絶縁膜２２〜２５のいずれかを伝って侵入した水分は図７中に経路（３）で示したように外側のシールリング２１Ｇ１により阻止され、内部回路ＩＣＢに侵入することはできない。
【００６５】
このように、図３に示すマルチコア構成の半導体装置１００Ｂでは、図４に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断して図１Ｂに示すようなシングルコア構成の半導体装置１００Ｃを形成した場合でも、内部回路ＩＣＢへの水分の侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１Ａのマルチコア構成の半導体装置１００Ａを分割して図３に示すデュアルコア構成の半導体装置１００Ｃを形成する場合などにおいても同様に有効である。
【００６６】
なお図７の断面は、図３のデュアルコア半導体装置１００Ｂにおいても、配線部２１Ｙが形成されている部分において出現することに注意すべきである。すなわち図７の断面は、シングルコア構成の半導体装置に限定されるものではなく、マルチコア構成の半導体装置においても出現するものである。
【００６７】
図８は、前記図７と同じ断面において、例えば前記スクライブライン２０Ｌあるいは２０Ｍに沿った切断の際などにおける、半導体装置１００Ｃへのクラックの侵入の様子を概略的に示す断面図である。
【００６８】
図８を参照するに、太く示したクラック１００Ｘは金属よりなる配線パタ―ン２７Ｗと絶縁膜２８あるいは２７との界面に沿って伝搬しやすいが、配線パタ―ン２７Ｗは内部回路ＩＣＢまで連続して延在しているわけではなく、外側シールリング２１Ｇ１と内側シールリング２１Ｇ２の間のシールリング領域において途切れており、このためクラック１００Ｘが内部回路ＩＣＢまで伝搬することはない。
【００６９】
このように図３に示すデュアルコア構成の半導体装置１００Ｂにおいて、図４に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断して図１Ｂに示すようなシングルコア構成の半導体装置１００Ｃを形成した場合に内部回路へのクラックの侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１Ａのマルチコア構成の半導体装置１００Ａを分割して図３に示すデュアルコア構成の半導体装置１００Ｃを形成する場合などにおいても同様に有効である。
【００７０】
次に図４の断面を有する例えば図３のデュアルコア構成の半導体装置１００Ｂの製造工程を、図９Ａ〜図９Ｌの断面図を参照しながら説明する。同様な製造工程は、図１Ａのマルチコア構成の半導体装置１００Ａや、図１Ｂのシングルコア構成の半導体装置１００Ｃの製造においても有効である。以下に説明する図９Ａ〜図９Ｌは、前記図４の断面構造のうち、素子領域１２１Ｂが形成される右半分だけを示しており、左半分は同一であるので説明を省略する。
【００７１】
図９Ａを参照するに、シリコン基板２０上には素子分離領域２０ＩＢに既にゲート電極２０ＧＢを有するトランジスタＴｒＢが形成されており、前記シリコン基板２０上には層間絶縁膜２１〜２５が順次、それぞれのＣｕパタ―ンおよびＣｕコンタクトとともに形成されている。前記層間絶縁膜２１〜２５としては、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるシリコン酸化膜が使われるが、あるいはその他のいわゆる低誘電率膜などを使うことも可能である。
【００７２】
次に図９Ｂの工程において前記図９Ａの構造上に例えばＡｌ２Ｏ３よりなる絶縁性耐湿膜２６が、例えば５ｎｍ〜２０ｎｍの膜厚で形成される。
【００７３】
さらに図９Ｃの工程において前記絶縁性耐湿膜２６上に次の層間絶縁膜２７ａとして例えばシリコン酸化膜を、例えばＴＥＯＳを原料としたプラズマＣＶＤにより、例えば１５０ｎｍの膜厚に形成する。図４の構造と対比すると、前記層間絶縁膜２７ａは、前記層間絶縁膜２７の下部を構成する。
【００７４】
次に図９Ｄの工程において前記層間絶縁膜２７ａ上にレジスト膜Ｒ１を形成し、前記レジスト膜Ｒ１をパターニングしてＣｕパターン２５Ｈｗおよび２５Ｅｗを露出する開口部ＲＡ，ＲＢを形成する。なお図９Ｅの断面では図示されないが、前記開口部ＲＡ，ＲＢの形成と同時に前記層間絶縁膜２７ａ中には、前記外側シールリング２１Ｇ１のＡｌパタ―ン２７Ｄｐのための開口部も形成される。
【００７５】
次に図９Ｅの工程において前記レジスト膜Ｒ１をマスクに前記層間絶縁膜２７ａおよびその下の水素バリア膜２６をパターニングし、前記層間絶縁膜２７中に前記Ｃｕパターン２５Ｈｗおよび２５Ｅｗを露出するビアホール２７Ａ，２７Ｂをそれぞれ形成する。なお図９Ｅの断面では図示されないが、前記ビアホール２７Ａ，２７Ｂの形成と同時に前記層間絶縁膜２７ａ中には前記外側シールリング２１Ｇ１のＡｌパタ―ン２７Ｄｐのためのビアホールも形成されている。
【００７６】
さらに図９Ｆの工程において前記レジスト膜Ｒ１を除去した後、図９Ｇの工程において図９Ｆの構造上にＡｌ膜２５を堆積し、前記ビアホール２７Ａ，２７Ｂを充填する。さらに図９Ｈの工程において前記層間絶縁膜２７ａの表面から余分のＡｌ膜２５を化学機械研磨法により除去し、前記ビアホール２７Ａ，２７ＢにＡｌビアプラグ２７ＨｐおよびＡｌビアパタ―ン２７Ｅｐをそれぞれ形成する。また同時に図９Ｆの工程では、図示の断面には示されないが、前記シールリング２１Ｇ１の一部であるＡｌビアパタ―ン２７Ｃｐが対応のビアホールを充填して形成される。
【００７７】
次に図９Ｉの工程において前記層間絶縁膜２７ａ上に前記層間絶縁膜２７の上部２７ｂを形成し、次に図９Ｊの工程において前記層間絶縁膜２７ｂ中には前記Ａｌ配線パタ―ン２７Ｗに対応して配線溝２７ｔが、前記Ｃｕパタ―ン２７Ｅｗに対応して溝部２７ｃが形成され、さらに図９Ｊの断面では示されないが、前記Ａｌパタ―ン２７Ｄｗに対応して別の溝部が形成され、図９Ｋの工程において前記配線溝２７ｔおよび溝部２７ｇ、さらに図示されていない別の溝部を充填してＡｌ層２７Ａｌが堆積される。
【００７８】
さらに図９Ｌの工程において前記Ａｌ層２７Ａｌのうち、前記層間絶縁膜２７ｂの上面より上の余分な領域を化学機械研磨により除去することにより、前記配線溝２７ｔを充填してＡｌ配線パタ―ン２７Ｗが、また前記溝部２７ｇおよび前記図示されない別の溝部を充填してＡｌパタ―ン２７Ｅｗおよび２７Ｄｗがそれぞれ形成される。先にも説明したようにＡｌパタ―ン２７Ｄｗは図９Ｊの断面には図示されない。
【００７９】
さらに同様な工程を継続することにより、先に説明した図４の断面構造の半導体装置１００Ｂが得られる。
【００８０】
このように本実施形態によれば、各々は二重のシールリングにより囲まれ独立して動作可能な内部回路を有する素子領域ＩＣＡ，ＩＣＢを同一の半導体基板上に、配線部２１Ｘ，２１Ｙにより互いに電気的に接続した状態で形成することが可能となる。このような構成の半導体装置では、さらに前記半導体基板をダイシングすることにより各々の素子領域を分離させることにより、図３あるいは図１Ｂに示すように、必要に応じてより集積化されているチップ領域の数が少ない半導体装置１００Ｂ，１００Ｃなどを形成することが可能である。
【００８１】
図１０は前記図４の半導体装置１００Ｂの一変形例による半導体装置１００Ｄを示す。ただし図１０中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８２】
図１０を参照するに本実施形態では、前記第１の素子領域１２１Ａと第２の素子領域１２１Ｂとの間の接続が、図４のＡｌ配線パタ―ン２７Ｗではなく層間絶縁膜２４中に形成されたＣｕ配線パタ―ン２４Ｗにより実現されている。前記Ｃｕ配線パタ―ン２７Ｗは前記素子領域１２１Ａの第１のシールリング領域２１ＩＡから素子領域１２１Ｂの第２のシールリング領域２１ＩＢまで延在する。
【００８３】
このため本実施形態では前記層間絶縁膜２４において前記Ｃｕビアプラグ２４Ａｐに接続されるＣｕ配線パタ―ンとして、図４の場合におけるＣｕ配線パタ―ン２４Ａｗの代わりに、前記内部回路ＩＣＡ内に限定されるＣｕ配線パタ―ン２４ＡｗＭを形成し、さらに前記Ｃｕ配線パタ―ン２５中に前記Ｃｕ配線パタ―ン２４ＡｗＭに対応してＣｕ配線パタ―ン２５Ａｗを形成し、これを前記Ｃｕ配線パタ―ン２４ＡｗＭに、ビアプラグ２５Ａｐにより電気的に接続する。さらに前記層間絶縁膜２７中に前記内部回路ＩＣＡから前記第１のシールリング領域２１ＩＡまで延在するＡｌ配線パタ―ン２７Ａｗを形成し、これを一端においてビアプラグ２７Ａｐにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ａｗに電気的にコンタクトさせ、また他端においてビアプラグ２７Ａｑにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｇｗに電気的にコンタクトさせる。一方前記Ｃｕ配線パタ―ン２５Ｇｗはビアプラグ２５Ｇｐにより前記Ｃｕ配線パタ―ン２４Ｗの一端に電気的にコンタクトする。
【００８４】
さらに本実施形態では前記耐湿層２６より下の部分において内側シールリング２１Ｇ２に切れ目を形成する必要がないため、先の図４の断面では図示されなかったＣｕビアパタ―ン２４Ｂｐ、Ｃｕパタ―ン２４ＢｗおよびＣｕビアパタ―ン２５Ｂｐが前記半導体チップ領域２０Ａを切れ目なく連続的に囲み、図１０の断面図に図示されている。
【００８５】
一方本実施形態では、前記Ａｌビアパタ―ン２７Ｂｐ，Ａｌパタ―ン２７ＢｗおよびＡｌビアパタ―ン２８Ｂに、前記配線パタ―ン２７Ａｗを通すための切れ目を、図１０の断面に一致させて形成する必要があり、このため図１０の断面では、前記素子領域１２１Ａにおいてシールリング２１Ｇ２を構成するＡｌビアパタ―ン２５Ｂｐ，Ａｌパタ―ン２５Ｂｗ，Ａｌパタ―ン２８Ｂは図示されていない。
【００８６】
また本実施形態では前記耐湿層２６の上方において前記素子領域１２１Ａを囲むシールリング２１Ｇ１に切れ目を形成する必要がなく、このため図１０の断面図では、図４の断面図に図示されていないＡｌビアパタ―ン２７ＣｐおよびＡｌパタ―ン２７Ｃｗ，２８Ｃが図示されており、前記Ａｌビアパタ―ン２７Ｃｐは前記耐湿膜２６を貫通して前記Ｃｕパタ―ン２５Ｃｗにコンタクトすることがわかる。
【００８７】
このため本実施形態では前記層間絶縁膜２４において前記Ｃｕビアプラグ２４Ｆｐに接続されるＣｕ配線パタ―ンとして、図４の場合におけるＣｕ配線パタ―ン２４Ｆｗの代わりに、前記内部回路ＩＣＢ内に限定されるＣｕ配線パタ―ン２４ＦｗＭを形成し、さらに前記Ｃｕ配線パタ―ン２５中に前記Ｃｕ配線パタ―ン２４ＦｗＭに対応してＣｕ配線パタ―ン２５Ｆｗを形成し、これを前記Ｃｕ配線パタ―ン２４ＦｗＭに、ビアプラグ２５Ｆｐにより電気的に接続する。さらに前記層間絶縁膜２７中に前記内部回路ＩＣＢから前記第２のシールリング領域２１ＩＢまで延在するＡｌ配線パタ―ン２７Ｆｗを形成し、これを一端においてビアプラグ２７Ｆｐにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｆｗに電気的にコンタクトさせ、また他端においてビアプラグ２７Ｆｑにより、前記耐湿層２６を貫通して前記Ｃｕ配線パタ―ン２５Ｈｗに電気的にコンタクトさせる。一方前記Ｃｕ配線パタ―ン２５Ｈｗはビアプラグ２５Ｈｐにより前記Ｃｕ配線パタ―ン２４Ｗの他端に電気的にコンタクトする。
【００８８】
さらに本実施形態では前記耐湿層２６より下の部分において内側シールリング２１Ｇ２に切れ目を形成する必要がないため、先の図４の断面では図示されなかったＣｕビアパタ―ン２４Ｅｐ、Ｃｕパタ―ン２４ＥｗおよびＣｕビアパタ―ン２５Ｅｐが前記半導体チップ領域２０Ｂを切れ目なく連続的に囲み、図１０の断面図に図示されている。
【００８９】
一方本実施形態では、前記Ａｌビアパタ―ン２７Ｅｐ，Ａｌパタ―ン２７ＥｗおよびＡｌビアパタ―ン２８Ｅに、前記配線パタ―ン２７Ｆｗを通すための切れ目を、図１０の断面に一致させて形成する必要があり、このため図１０の断面では、前記素子領域１２１Ｂにおいてシールリング２１Ｇ２を構成するＡｌビアパタ―ン２５Ｅｐ，Ａｌパタ―ン２５Ｅｗ，Ａｌパタ―ン２８Ｅは図示されていない。
【００９０】
また本実施形態では前記耐湿層２６の上方において前記素子領域１２１Ｂを囲むシールリング２１Ｇ１に切れ目を形成する必要がなく、このため図１０の断面図では、図４の断面図に図示されていないＡｌビアパタ―ン２７ＤｐおよびＡｌパタ―ン２７Ｄｗ，２８Ｄが図示されており、前記Ａｌビアパタ―ン２７Ｄｐは前記耐湿膜２６を貫通して前記Ｃｕパタ―ン２５Ｄｗにコンタクトすることがわかる。
【００９１】
このように本実施形態は、図４に説明したような、素子領域１２１Ａと１２１Ｂとを接続する配線パタ―ン２７Ｗが耐湿膜２６の上方に形成される構成に限定されるものではなく、図１０に示すように耐湿膜２６の下方に形成した配線パタ―ン２４Ｗにより前記素子領域１２１Ａと１２１Ｂを電気接続することも可能である。
【００９２】
図１１は、図１０の構成において、前記素子領域１２１Ａと１２１Ｂとを図３に示すスクライブライン２０Ｌにおいて切り離した場合の素子領域１２１Ｂを担持する半導体装置１００Ｅの断面図を示す。図１１の断面図は前記図７に対応する断面図に対応しており、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９３】
図１１を参照するに、半導体装置１００Ｅにおいても側壁面２０Ｓが外部に露出しており、前記側壁面２０ＳにはＣｕ配線パタ―ン２４Ｗが露出している。
【００９４】
かかる構成においても、例えば経路（１）に沿って耐湿膜２６の下側において前記Ｃｕ配線パタ―ン２４Ｗとその下の層間絶縁膜２４との界面を伝って侵入した水分（Ｈ２Ｏ）は前記耐湿膜２６および内側シールリング２１Ｇ２により阻止され、内部回路ＩＣＢに侵入することができない。また経路（２）に沿って前記耐湿膜２６の下側において前記Ｃｕ配線パタ―ン２４Ｗとその上の層間絶縁膜２５との界面を伝って侵入した水分も同様である。さらに経路（３）で示す、耐湿膜２６よりも上で侵入した水分（Ｈ２Ｏ）は、外側シールリング２１Ｇ１により阻止される。
【００９５】
このように、本実施形態においても、図１０あるいは図１１に示す耐湿膜２６を含む断面構造を採用することにより、これをスクライブライン２０Ｌあるいは２０Ｍに沿って切断してよりチップ領域の数が少ない半導体装置１００Ｅを形成した場合に内部回路への水分の侵入を、前記二重になったシールリング２１Ｇ１，２１Ｇ２および耐湿膜２６の作用により阻止することが可能となる。なお同様な効果は、図１０のマルチコア構成の半導体装置１００Ａを分割してシングルコア領域のみを含む構成の半導体装置を形成する場合においても同様に有効である。
【００９６】
［第２の実施形態］
図１２は、第２の実施形態による半導体装置１００Ｆの概略的構成を示す平面図、図１３は前記図１２の平面図中、線Ｄ−Ｄ’に沿った断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９７】
図１２および図１３を参照するに、本実施形態では、前記素子領域１２１Ａのビアプラグ２７Ｇｐから素子領域１２１Ｂのビアプラグ２１Ｈｐまで延在する各々のＡｌ配線パタ―ン２７Ｗ上に、内部回路ＩＣＡおよびＩＣＢの試験用の端子１００Ｔを、それぞれパッド電極の形で形成している。
【００９８】
本実施形態では前記試験用の端子１００Ｔは前記スクライブライン２１Ｌ上に形成されており、各々の端子１００Ｔは、前記層間絶縁膜２８中において対応の配線パタ―ン２７Ｗにコンタクトして形成されたＡｌビアプラグ２８Ｔと、前記Ａｌビアプラグ２８Ｔ上に形成された電極パッド２９Ｔと、前記電極パッド２９Ｔ上に形成された電極パッド３０Ｔとを含み、前記電極パッド３０Ｔはその下の電極パッド２９Ｔに、複数のビアプラグ３０ｐにより電気的にコンタクトしている。前記複数のビアプラグ３０ｐは前記電極パッド２９Ｔ上において前記電極パッド３０Ｔを力学的に支持するように作用する。また本実施形態では前記保護膜３０は、前記電極パッド３０Ｔの側壁面を保護する。
【００９９】
本実施形態によれば、前記それぞれの端子１００Ｔに試験装置のプローブを当接させることにより、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢとを、一回の当接により、効率的に試験することが可能となる。
【０１００】
また本実施形態によれば、前記端子１００Ｔに試験装置のプローブを当接させることにより、前記素子領域１２１Ａと前記素子領域１２１Ｂとを、前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢとを、前記端子１００Ｔに試験装置のプローブを一回だけ当接させることにより、効率的に試験をすることが可能となる。
【０１０１】
また本実施形態によれば、前記素子領域１２１Ａと前記素子領域１２１Ｂとを前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域１２１Ａの内部回路ＩＣＡと前記素子領域１２１Ｂの内部回路ＩＣＢに所定のデータを、前記端子１００Ｔを介して効率的に書き込むことが可能となる。また本実施形態では、このようなデータの書込に使われた端子１００Ｔが、その後のスクライブ工程において除去されるため、内部回路ＩＣＡあるいはＩＣＢに書き込まれたデータを、例えば第三者が不正に読み出すことが困難になる。
【０１０２】
本実施形態においても、前記素子領域１２１Ａと前記素子領域１２１Ｂとを、前記スクライブライン２１Ｌに沿って切断し、個々の半導体チップに分割したような場合、切断面から内部回路ＩＣＡあるいはＩＣＢへの水分の侵入が阻止されるのは、先に説明した通りである。
【０１０３】
［第３の実施形態］
図１４は、第３の実施形態によるマルチコア半導体集積回路装置１００Ｇの試験方法を説明する平面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０４】
図１４を参照するに、本実施形態では単一のシリコン基板２０上に例えば図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣよりなる素子領域１２１Ａ，１２１Ｂ，１２１Ｃ・・・が、図１Ａにおける２行２列構成ではなくＭ行Ｎ列構成で配列されており、各行１〜Ｍの左端に位置する素子領域１２１Ａには、前記電極パッド１００Ｔと同様な試験用電極パッド１００ｕが、また各行１〜Ｎの右端に位置する素子領域１２１Ｎには同様な試験用電極パッド１００ｖが、前記電極パッド１００ｕに対応して形成されている。前記電極パッド１００ｕおよび１００ｖは、複数形成される前記配線パタ―ン２４Ｆｗおよび２５Ｆｗに対応して試験用端子群１００Ｕおよび試験用端子群１００Ｖを形成する。
【０１０５】
本実施形態では各行１〜Ｍにおいて、前記試験用端子群１００Ｕを構成する各々の電極バッド１００ｕに対応の第１のプローブ１を当接させ、また試験用端子群１００Ｖを構成する各々の電極パッド１００ｖに対応の第２のプローブ２を当接させ、前記試験用端子群１００Ｕから試験信号および領域選択信号を、電源電圧やクロック信号などと共に供給し、前記試験用端子群１００Ｖにおいて試験信号を検出する。その際、前記領域選択信号により、図１４中に矢印で示したように素子領域１２１Ａ、１２１Ｂ，１２１Ｃ・・・１２１Ｎを左から右へ、順次走査しながら選択することにより、各行１〜Ｍにおいてこれらの素子領域を左から右に向かって順次試験することが可能となる。
【０１０６】
図１５は、前記図１４の平面図のうち、図１６に示す単一のコアを含む素子領域、例えば素子領域１２１Ａを、図１６中、線Ｅ−Ｅ’に沿った断面で示す断面図である。
【０１０７】
図１５を参照するに、本実施形態ではＡｌ電極パッド２９Ｆおよび２９Ｇが、前記電極パッド１００ｕあるいは１００ｖの直下において前記層間絶縁膜２８上に形成されており、前記電極パッド２９Ｆは図１３におけると同様な多数のビアプラグ３０ｐを介して前記層間絶縁膜２８中に形成されたＡｌビアプラグ２８Ｆを介して、前記層間絶縁膜２７中に形成されたＡｌ配線パタ―ン２７Ｆｗに電気的に接続される。一方前記Ａｌ配線パタ―ン２７Ｆｗは前記耐湿膜２６を貫通するビアプラグ２７Ｆｐを介して前記層間絶縁膜２５中に形成されたＣｕ配線パタ―ン２５Ｆｗに電気的に接続される。前記Ｃｕ配線パタ―ン２５Ｆｗは前記Ｃｕ配線パタ―ン２４Ｆｗに、前記層間絶縁膜２５中に形成されたＣｕビアプラグ２５Ｆｐを介して電気的に接続される。
【０１０８】
なお図１４における素子領域１２１の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。
【０１０９】
かかる構成によれば、前記試験用端子群１００Ｕあるいは１００Ｖを介して、前記内部回路ＩＣＢの一部を構成するトランジスタＴｒＢにアクセスすることが可能である。
【０１１０】
［第４の実施形態］
ところで先に説明した図１４の平面図で示される半導体装置１００Ｇは、以下の図１７の平面図に示す半導体ウェハ１０のうち、一つのレチクルで露光される範囲を示す一つのレチクル領域１０Ｒｅｔに対応している。
【０１１１】
そこで、図１４の走査を図１７において矢印で示すようにウェハ１０の全体にわたり実行することにより、個々のマルチコアあるいは単一コア構成の半導体装置をダイシング前の状態において効率的に試験することが可能である。
【０１１２】
このような試験では、各行において走査の起点となる左端のレチクル領域１０Ｒｅｔの左端の素子領域の左端と、走査の終点となる右端のレチクル領域１０Ｒｅｔの素子領域１２１の右端とに、図１４および図１５で示したような試験用端子群１００Ｕおよび１００Ｖをそれぞれ形成し、前記試験用端子群１００Ｕに第１のプローブ１から試験信号および選択信号を電源電圧やクロック信号などとともに供給し、前記試験用端子群１００Ｖにおいて第２のプローブ２を使って試験信号を検出する。
【０１１３】
なお図１７における素子領域１２１の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。
【０１１４】
また図１７の試験は、必ずしも各行ごとに行う必要はなく、それぞれの行に対応した第１および第２のプローブ１，２を形成しておくことにより、全ての行について一括して実行することも可能である。
【０１１５】
［第５の実施形態］
図１８は、第５の実施形態による半導体装置１００Ｈの構成を示す平面図である。
【０１１６】
図１８を参照するに本実施形態では単一のシリコン基板２０上に例えば図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣよりなる素子領域１２１Ａ，１２１Ｂ・・・が例えば２行４列構成で配列されており、各々の素子領域１２１Ａ，１２１Ｂ・・・には、左端に前記電極パッド１００Ｔと同様な試験用端子群１００Ｕが、また右端に同様な試験用端子群１００Ｖが形成されている。
【０１１７】
かかる構成によれば、例えば図１４あるいは図１７に示すように行列状に配列した素子領域１２１Ａ，１２１Ｂ・・・を、行方向に順次選択しながら試験を行う場合、途中に不良の素子領域があっても、各行において左端の素子領域１２１Ａの試験用端子群１００Ｕに第１のプローブ１を当接し、第２のプローブ２を当該不良の素子領域の手前の素子領域の試験用端子群１００Ｖに当接することにより、前記素子領域１２１Ａから見て前記不良の素子領域より手前の素子領域について、所望の試験を行うことが可能となる。また前記第１のプローブ１を前記不良素子領域の次の素子領域の試験用端子群１００Ｕに当接させ、前記第２のプローブ２を前記右端の素子領域の試験用端子群１００Ｖに当接させることにより、前記不良素子領域よりも後ろの素子領域について、所望の試験を順次行うことが可能となる。
【０１１８】
［第６の実施形態］
図１９は、第６の実施形態による半導体装置１００Ｉのうち、一つの素子領域、例えば図１８のような配列における左端の素子領域１２１Ｄを示す平面図である。
【０１１９】
図１９を参照するに本実施形態では素子領域１２１Ｄには左端に試験用端子群１００Ｕが、また右端に試験用端子群１００Ｖが形成されているが、前記試験用端子群１００Ｕは選択信号ＳＥＬが供給される電極パッド１００ｕａを含んでおり、また前記試験用端子群１００Ｖは、前記選択信号ＳＥＬを出力する電極パッド１００ｖａを含んでいる。さらに前記試験用端子群１００Ｖは、選択信号ＳＥＬを供給される電極パッド１００ｖｂを含んでおり、試験用端子群１００Ｕは前記選択信号ＳＥＬを出力する電極パッド１００ｕｂを含んでいる。
【０１２０】
さらに図１９の素子領域１２１Ｄには、前記電極パッド１００ｕａに供給された選択信号ＳＥＬを前記電極パッド１００ｖａあるいは１００ｕｂに供給するスイッチ２０ＳＷが形成されており、前記スイッチ２０ＳＷが第１の状態にあるときには前記電極パッド１００ｕａに供給された選択信号ＳＥＬがそのまま電極パッド１００ｖａに送られるのに対し、前記スイッチ２０ＳＷが第２の状態にあるときには前記電極パッド１００ｕａに供給された選択信号ＳＥＬが電極パッド１００ｕｂに送られる。
【０１２１】
このようなスイッチ２０ＳＷを図１８の配列の左端の素子領域１２１Ｄに形成し、かつ前記スイッチ２０ＳＷの状態を前記第２の状態に設定することにより、図２０Ａに示すように素子領域の試験の際に例えば左から右に向かってなされる走査の向きを配列の右端で右から左へと反転させることが可能になる。この場合、各行におけるレチクル領域１０ＲＥＴの配列の例えば右端に図２０Ｂに示すような、基台４上に前記プローブ１およびプローブ２を固定した構成のプローブ装置３を当接させることにより、当該配列の右端と左端にプローブ１およびプローブ２を当接させずとも、所望の試験を行うことが可能となる。
【０１２２】
このような構成は、特に図２あるいは図２０Ａに示したようにウェハ上における素子領域の配列の列数、従ってプローブ１とプローブ２の間隔が、その行位置によって変化するような場合に特に有用である。
【０１２３】
［第７の実施形態］
図２１Ａは、第７の実施形態によるマルチコア半導体装置１００Ｊの試験方法を説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１２４】
図２１Ａを参照するに、本実施形態によるマルチコア半導体装置１００Ｊでは、単一のシリコン基板２０上に図１Ｃに示す、各々外側シールリング２１Ｇ１および内側シールリング２１Ｇ２を有する単一コアＩＣを含む素子領域１２１Ａ，１２１Ｂ、１２１Ｃ，１２１Ｄが例えば４行４列構成で配列されており、前記素子領域１２１Ａが素子領域１２１Ｂおよび１２１Ｄと隣接し、先に図４などで説明した配線パタ―ン２１Ｘあるいは２１Ｙにより相互に接続されている。また前記半導体集積回路装置２０Ｃが素子領域１２１Ｂおよび２１Ｄと隣接し、同様に配線パタ―ン２１Ｘ，２１Ｙなどにより相互に接続されている。素子領域１２１Ａと１２１Ｃとは対角関係にあり、配線パタ―ン２１Ｘ，２１Ｙによる相互接続は形成されていない。また素子領域１２１Ｂと１２１Ｄも対角関係にあり、配線パタ―ン２１Ｘ，２１Ｙによる相互接続は形成されていない。
【０１２５】
本実施形態では前記試験用端子群１００Ｕは、素子領域１２１Ａの、図中において右端側にのみ形成され、一方試験用端子群１００Ｖは前記素子領域１２１Ｂの、図中において左端側にのみ形成されている。すなわち試験用端子群１００Ｕと試験用端子群１００Ｖは前記シリコン基板２０上において、間に介在するスクライブ領域２０Ｌに対応する領域を挟んで対向している。
【０１２６】
このような構成のマルチコア半導体装置１００Ｊでは、試験が前記試験用端子群１００Ｕを使って開始され、素子領域１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが順次選択され試験される。また本実施形態では、試験結果を示す試験信号が、前記素子領域１０Ｄに形成されている試験用端子群１００Ｖにより検出される。
【０１２７】
このように本実施形態によるマルチコア半導体集積回路装置１００Ｊでは、前記試験用端子群１００Ｕと試験用端子群１００Ｖの位置関係が変化することがない。
【０１２８】
このため本実施形態では、図２１Ｂに示すように、基台４上に前記試験用端子群１００Ｕに対応したプローブ電極１と試験用端子群１００Ｖに対応したプローブ電極２とを形成したプローブ装置４を使って図２１Ａの試験を簡単に実行することが可能となる。
【０１２９】
以上の説明では、層間絶縁膜２１〜２９がＴＥＯＳを原料としたシリコン酸化膜であるとしたが、上記各実施形態はこれらの特定の材料に限定されるものではなく、例えばいわゆるＬｏｗ−Ｋ材料など、他の絶縁膜を使うことも可能である。
【０１３０】
さらに上記の説明では層間絶縁膜２１〜２５中に形成される配線層をＣｕにより形成し、層間絶縁膜２７〜２９に形成される配線層をＡｌにより形成しているが、上記各実施形態はこれら特定の構成に限定されるものではなく、全ての配線層をＣｕにより形成し、あるいは全ての配線層をＡｌにより形成することが可能であり、またその他の配線材料、例えばＷ（タングステン）などを必使うことも可能である。
【０１３１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０１３２】
１，２ プローブ
３，４ 基台
１０ シリコンウェハ
１０Ａ，１０Ｂ チップ領域
１０Ｌ，１０Ｍ スクライブライン
１０ＲＥＴ レチクル領域
１００〜１００Ｊ 半導体集積回路装置
２０ シリコン基板
２０ＧＡ，２０ＧＢ ゲート電極
２０ＩＡ，２０ＩＢ 素子分離領域
２０Ｌ スクライブ領域
２０ａ〜２１ｄ 拡散領域
２１Ｇ１ 外側シールリング
２１Ｇ２ 内側シールリング
２１〜２５，２７〜２９ 層間絶縁膜
２１Ｘ，２１Ｙ 配線部
２６ 耐湿膜
２１Ａ，２１Ｆ，２３Ａｐ，２３Ｆｐ，２４Ａｐ，２４Ｆｐ，２５Ｇｐ，２５Ｈｐ，２７Ｇｐ，２７Ｈｐ ビアプラグ
２２Ａ，２２Ｆ，２３Ａｗ，２３Ｆｗ，２４Ａｗ，２４Ｆｗ，２５Ｇｗ，２５Ｈｗ，２７Ｗ 配線パタ―ン
２１Ｂ，２２Ｂ，２３Ｂｐ，２３Ｂｗ，２４Ｂｐ，２３Ｂｗ，２５Ｂｐ，２５Ｂｗ Ｃｕ壁パタ―ン
２７Ｂｐ，２７Ｂｗ，２８Ｂ，２９Ｂ Ａｌ壁パタ―ン
２１Ｃ，２２Ｃ，２３Ｃｐ，２３Ｃｗ，２４Ｃｐ，２３Ｃｗ，２５Ｃｐ，２５Ｃｗ Ｃｕ壁パタ―ン
２７Ｃｐ，２７Ｃｗ，２８Ｃ，２９Ｃ Ａｌ壁パタ―ン
２１Ｄ，２２Ｄ，２３Ｄｐ，２３Ｄｗ，２４Ｄｐ，２３Ｄｗ，２５Ｄｐ，２５Ｄｗ Ｃｕ壁パタ―ン
２７Ｄｐ，２７Ｄｗ，２８Ｄ，２９Ｄ Ａｌ壁パタ―ン
２１Ｅ，２２Ｅ，２３Ｅｐ，２３Ｅｗ，２４Ｅｐ，２３Ｅｗ，２５Ｅｐ，２５Ｅｗ Ｃｕ壁パタ―ン
２７Ｅｐ，２７Ｅｗ，２８Ｅ，２９Ｅ Ａｌ壁パタ―ン
２９Ｔ，３０Ｔ，１００ｕ，１００ｖ 電極パッド
３０ｐ ビアプラグ
２０Ｓｗ 切換スイッチ
１００Ｔ 試験用端子
１００Ｕ，１００Ｖ 試験用端子群
１００ｕａ，１００ｕｂ，１００ｖａ，１００ｖｂ 試験用端子
１２１，１２１Ａ〜１２１Ｄ 素子領域
【特許請求の範囲】
【請求項１】
素子領域を有する半導体基板と、
前記素子領域に形成され、第１の開口部を有する内側シールリングと、
前記素子領域に形成され、第２の開口部を有する外側シールリングと、
前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、
前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、
前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の開口部は、前記内側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第１の部分と同じ配線層、およびその上下の配線層に形成されており、前記第２の開口部は、前記外側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第２の部分と同じ配線層およびその上下の配線層に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外側シールリングは、前記耐湿膜の前記第１の側において前記内側シールリングを連続的に囲んで延在し、前記内側シールリングは前記耐湿膜の前記第２の側において前記内部回路を囲んで連続的に延在することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
少なくとも第１および第２の素子領域を形成された半導体基板と、
前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、
前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、
前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、
前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、
各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、
前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、
前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、
前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、
前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、
前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、
前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、
前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し
前記相互接続配線パタ―ンは、
前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、
前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、
前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、
前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、
前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続されることを特徴とする半導体装置。
【請求項５】
前記相互接続配線パタ―ンの前記第１の部分は、前記第１のコア領域から前記第１のシールリング領域まで前記第１の内側シールリングの切れ目を通って延在し、前記相互接続配線パタ―ンの前記第２の部分は、前記第１のシールリング領域から前記第２のシールリング領域まで、前記第１の外側シールリングの切れ目および前記第２の外側シールリングの切れ目を通って延在し、前記相互配線パタ―ンの前記第３の部分は前記第２の外側シールリング領域から前記第２の内部回路まで、前記第２の内側シールリング領域の切れ目を通って延在することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の外側シールリングは前記耐湿膜の前記第１の側において前記第１の内側シールリングを囲んで連続して延在し、前記第１の内側シールリングは前記耐湿膜の前記第２の側において前記第１のシールリングの内側を連続して延在し、前記第２の外側シールリングは前記耐湿膜の前記第１の側において前記第２の内側シールリングを囲んで連続して延在し、前記第２の内側シールリングは前記耐湿膜の前記第２の側において前記第２のシールリングの内側を連続して延在することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記耐湿膜は、酸化アルミニウム膜、窒化シリコン膜よりなる群から選択されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
前記第１の素子領域と前記第２の素子領域とはスクライブラインを介して互いに隣接していることを特徴とする請求項４〜６のうち、いずれか一項記載の半導体装置。
【請求項９】
前記第１の外側シールリングと前記第２の外側シールリングとは中間領域を隔てて相対向しており、前記中間領域には、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項４〜７のうち、いずれか一項記載の半導体装置。
【請求項１０】
前記第１の素子領域には前記第１のシールリング領域において、前記相互接続パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項４〜７のうち、いずれか一項記載の半導体装置。
【請求項１１】
少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続され、さらに前記第１の外側シールリングと前記第２の外側シールリングの間あるいは前記第１の外側シールリングと前記第１の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、
前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第１および第２の内部回路を、前記第１および第２の内部回路が前記半導体基板上に形成された状態で試験することを特徴とする半導体装置の試験方法。
【請求項１２】
前記試験では、前記第１の内部回路および第２の内部回路が、前記プローブを前記試験用電極パッドに当接したままで順次試験されることを特徴とする請求項１１記載の半導体装置の試験方法。
【請求項１３】
前記試験の後、前記半導体基板を切断し、前記第１の素子領域と第２の素子領域を、それぞれ第１および第２の半導体チップとして切り離すことを特徴とする請求項１１または１２記載の半導体装置の試験方法。
【請求項１】
素子領域を有する半導体基板と、
前記素子領域に形成され、第１の開口部を有する内側シールリングと、
前記素子領域に形成され、第２の開口部を有する外側シールリングと、
前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、
前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、
前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の開口部は、前記内側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第１の部分と同じ配線層、およびその上下の配線層に形成されており、前記第２の開口部は、前記外側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第２の部分と同じ配線層およびその上下の配線層に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外側シールリングは、前記耐湿膜の前記第１の側において前記内側シールリングを連続的に囲んで延在し、前記内側シールリングは前記耐湿膜の前記第２の側において前記内部回路を囲んで連続的に延在することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
少なくとも第１および第２の素子領域を形成された半導体基板と、
前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、
前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、
前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、
前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、
各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、
前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、
前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、
前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、
前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、
前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、
前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、
前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し
前記相互接続配線パタ―ンは、
前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、
前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、
前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、
前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、
前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続されることを特徴とする半導体装置。
【請求項５】
前記相互接続配線パタ―ンの前記第１の部分は、前記第１のコア領域から前記第１のシールリング領域まで前記第１の内側シールリングの切れ目を通って延在し、前記相互接続配線パタ―ンの前記第２の部分は、前記第１のシールリング領域から前記第２のシールリング領域まで、前記第１の外側シールリングの切れ目および前記第２の外側シールリングの切れ目を通って延在し、前記相互配線パタ―ンの前記第３の部分は前記第２の外側シールリング領域から前記第２の内部回路まで、前記第２の内側シールリング領域の切れ目を通って延在することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の外側シールリングは前記耐湿膜の前記第１の側において前記第１の内側シールリングを囲んで連続して延在し、前記第１の内側シールリングは前記耐湿膜の前記第２の側において前記第１のシールリングの内側を連続して延在し、前記第２の外側シールリングは前記耐湿膜の前記第１の側において前記第２の内側シールリングを囲んで連続して延在し、前記第２の内側シールリングは前記耐湿膜の前記第２の側において前記第２のシールリングの内側を連続して延在することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記耐湿膜は、酸化アルミニウム膜、窒化シリコン膜よりなる群から選択されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
前記第１の素子領域と前記第２の素子領域とはスクライブラインを介して互いに隣接していることを特徴とする請求項４〜６のうち、いずれか一項記載の半導体装置。
【請求項９】
前記第１の外側シールリングと前記第２の外側シールリングとは中間領域を隔てて相対向しており、前記中間領域には、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項４〜７のうち、いずれか一項記載の半導体装置。
【請求項１０】
前記第１の素子領域には前記第１のシールリング領域において、前記相互接続パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項４〜７のうち、いずれか一項記載の半導体装置。
【請求項１１】
少なくとも第１および第２の素子領域を形成された半導体基板と、前記第１の素子領域に形成された第１の外側シールリングおよび第１の内側シールリングと、前記第２の素子領域に形成された第２の外側シールリングおよび第２の内側シールリングと、前記第１の素子領域において前記第１の内側シールリングにより囲まれた第１のコア領域と、前記第２の素子領域において前記第２の内側シールリングにより囲まれた第２のコア領域と、各々配線層を含み、前記半導体基板上に前記第１の素子領域から前記第２の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第１の素子領域上の第１の多層配線構造部分と前記第２の素子領域上の第２の多層配線構造部分を含み、前記第１の多層配線構造部分は前記第１のコア領域の外側に形成された前記第１の外側シールリングおよび第１の内側シールリングを含み、前記第２の多層配線構造部分は前記第２のコア領域の外側に形成された前記第２の外側シールリングおよび第２の内側シールリングを含み、前記第１の多層配線構造部分において前記配線層は前記第１の外側シールリングおよび第１の内側シールリングを形成し、前記第２の多層配線構造部分において前記配線層は前記第２の外側シールリングおよび第２の内側シールリングを形成し、前記多層配線構造は、前記第１の素子領域から前記第２の素子領域まで延在する耐湿膜を含み、前記第１のコア領域からは相互接続配線パタ―ンが、前記第１の内側シールリング、前記第１の外側シールリング、前記第２の外側シールリングおよび前記第２の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第１のコア領域から前記第１の内側シールリングと前記第１の外側シールリングの間の第１のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在する第１の部分と、前記第１のシールリング領域から前記第２の外側シールリングおよび前記第２の内側シールリングの間の第２のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第２の側を延在する第１の部分と、前記第２のシールリング領域から前記第２のコア領域まで、前記耐湿膜の前記第１の側を延在する第１の部分と、を含み、前記相互接続配線パタ―ンの前記第１の部分と前記第２の部分とは、前記第１のシールリング領域において、前記耐湿膜を貫通する第１のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第２の部分と前記第３の部分とは、前記第２のシールリング領域において、前記耐湿膜を貫通する第２のビアプラグにより接続され、さらに前記第１の外側シールリングと前記第２の外側シールリングの間あるいは前記第１の外側シールリングと前記第１の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、
前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第１および第２の内部回路を、前記第１および第２の内部回路が前記半導体基板上に形成された状態で試験することを特徴とする半導体装置の試験方法。
【請求項１２】
前記試験では、前記第１の内部回路および第２の内部回路が、前記プローブを前記試験用電極パッドに当接したままで順次試験されることを特徴とする請求項１１記載の半導体装置の試験方法。
【請求項１３】
前記試験の後、前記半導体基板を切断し、前記第１の素子領域と第２の素子領域を、それぞれ第１および第２の半導体チップとして切り離すことを特徴とする請求項１１または１２記載の半導体装置の試験方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【公開番号】特開２０１３−２１１３１（Ｐ２０１３−２１１３１Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５３２７３（Ｐ２０１１−１５３２７３）
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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