【課題】ヒューズ開口部からの水分侵入による電特異常及び配線腐食を防止する半導体装置を提供する。
【解決手段】シリコン基板１上に絶縁膜２とゲート酸化膜３を設け、ゲート酸化膜２上の一部にヒューズ配線４の両端にヒューズ端子１５を有するヒューズを設ける。ヒューズを構成するヒューズ配線４の上方には酸化膜５を介して窒化膜１４が形成された凸領域があり、ヒューズ端子１５は第１金属配線７と電気的に接続している。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】トリミングヒューズの上の絶縁膜が、トリミングヒューズの機能を高めるために適正な状態を維持することが可能な半導体装置を提供する。
【解決手段】表面を有する絶縁膜ＩＩＩ上のヒューズ配線Ｆ１と、ヒューズ配線Ｆ１上の層間絶縁層ＩＩ１，ＩＩ２，ＰＩと、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの内部に位置する、ヒューズ配線Ｆ１と平面視において重ならない領域に形成された電極部ＰＤとを備える。上記ヒューズ配線Ｆ１の真上のうち少なくとも一部の第１の領域において、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みが、第１の領域以外の第２の領域における層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みより薄くなるようにトリミング開口部ＬＴＣが形成される。トリミング開口部ＬＴＣの内側において側壁および底面の少なくとも一部を覆うアルミニウム薄膜部ＳＡＬを備える。アルミニウム薄膜部ＳＡＬは、側壁の少なくとも一部から、底面より上側において上記表面に沿う方向に連なる。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更し、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成する。 （もっと読む）

【課題】フューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置を提供する。
【解決手段】半導体基板上にフィールド酸化膜を介して抵抗体を設け、抵抗体上に第一の金属配線を設け、第一の金属配線上に吸湿性膜を含む平坦性の良い金属間層間膜を形成する。抵抗体のトリミング用フューズは吸湿性膜を含む金属間層間膜の上に形成することで吸湿性膜の露出を防止する。 （もっと読む）

【課題】金属層からなるガードリングで囲まれたトリミング素子形成領域のヒューズ上の保護膜の開口からヒューズ上の層間絶縁膜に浸入した水分等がガードリングに形成されたヒューズ引き出し電極用の開口を通ってデバイス形成領域に浸入することを防止する。
【解決手段】ヒューズ５ａを取り囲む第１ガードリング３０とその外側の第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１を形成する。ヒューズ５ａと連続し層間絶縁膜６とフィールド酸化膜４の間をヒューズ電極引き出し領域４１まで延在するヒューズ電極５と、該ヒューズ電極５と接続する第１ヒューズ引き出し電極７ｃと、該第１ヒューズ引き出し電極７ｃと接続する第２ヒューズ引き出し電極９ｃとを形成し、該第２ヒューズ引き出し電極９ｃを層間絶縁膜８上に形成された第２ガードリング４０を構成する第２電極の開口２４を通してデバイス素子形成領域８０に引き出す。 （もっと読む）

【課題】トリミングにより分圧比を変更可能で所望の分圧比を得る精度の良いブリーダ抵抗回路を備える半導体装置を提供する。
【解決手段】ブリーダ抵抗回路を２段以上の直列接続した抵抗回路部で構成し、それらの抵抗回路部の抵抗素子として同一材料、同一長さ、同一幅、かつ、同一厚みの基本抵抗配線を少なくとも２本以上接続した形態で形成し、ブリーダ抵抗回路を構成する前基本抵抗配線は半導体装置内の１領域に全て集合して整列配置され、それぞれの抵抗回路部の基本抵抗配線を少なくとも２分割以上されて他の抵抗回路部の基本配線抵抗を挟んで配置されている構成とすることにより、離れて配置された基本抵抗配線の製造ばらつきなどによる抵抗値差を各抵抗回路部に分散させる。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】レーザートリミングによって除去される金属配線を有した半導体装置において、金属配線の下層の素子分離領域においてクラックの発生を抑止する。
【解決手段】例えばＰ型の半導体基板１０には、Ｎ−型の半導体層１１と隣接するＰ＋型の素子分離領域１２と、それを覆うＬＯＣＯＳ絶縁膜１３が形成されている。これらは第１の層間絶縁膜２１に覆われている。第１の層間絶縁膜２１上には、ヒューズ配線として、並行して延びる金属配線２３Ａ，２３Ｂ，２３Ｃが形成されている。第１の層間絶縁膜２１の貫通孔２１ＴＨ内には、タングステン等からなる高融点金属層２２が形成されている。この高融点金属層２２は、レーザートリミングの際に生じる余分な熱を吸収するため、第１の層間絶縁膜２１にクラックが生じにくくなる。 （もっと読む）

【課題】レーザートリミングによって除去されるポリシリコン層を有した半導体装置において、ポリシリコン層を覆う層間絶縁膜の開口部の広がりを抑止する。
【解決手段】例えばＰ型の半導体基板１０には、Ｎ−型の半導体層１１と隣接するＰ＋型の素子分離領域１２が形成されている。素子分離領域１２を覆うＬＯＣＯＳ絶縁膜１３上には、ヒューズ配線として複数のポリシリコン層１５Ａ，１５Ｂ，１５Ｃが形成されている。これらのヒューズ配線は層間絶縁膜１６に覆われており、層間絶縁膜１６に設けられた貫通孔１６ＴＨには、タングステン等からなる高融点金属層１７が形成されている。この高融点金属層１７は、レーザートリミングの際に生じる余分な熱を吸収するため、層間絶縁膜１６の開口部１６Ａの広がりを抑えることができる。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ヒューズのカットばらつきを防ぐとともに腐食（酸化等も含む）を良好に防ぐ。
【解決手段】半導体装置１００は、基板１０２と、基板１０２上に形成されたヒューズ配線１１６と、少なくともヒューズ配線１１６の側壁を保護するように形成された耐湿性絶縁膜１２０と、を含む。耐湿性絶縁膜１２０は、ヒューズ配線１１６の上面には形成されていないか、またはヒューズ配線１１６の上面における積層方向の膜厚ｄ１がヒューズ配線１１６の側壁における積層方向に垂直な方向の膜厚ｄ２よりも薄くなるように形成されている。 （もっと読む）

【課題】 アンチヒューズ構造体および形成方法を提供する。
【解決手段】 アンチヒューズ構造体は基板上に配置された複数の並行導電フィンを含み、フィンのそれぞれは第１の端部と第２の端部とを有する。第２の電気導体はフィンの第２の端部に電気的に接続される。絶縁体はフィンの第１の端部を覆い、第１の電気導体は絶縁体上に配置される。第１の電気導体は絶縁体によってフィンの第１の端部から電気的に絶縁される。絶縁体は、第２の電気導体と第１の電気導体との間に所定の電圧を印加したときに絶縁破壊し、それによりフィンを介して第２の電気導体と第１の電気導体との間に途切れない電気接続を形成するのに十分な厚さまで形成される。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上に第１シリコン膜パターンからなるシリコンヒューズとシリコン配線パターン７が形成されている。第１シリコン膜パターンとは別途形成された第２シリコン膜パターンからなり、上方から見てヒューズ５の周囲を取り囲み、一部分がシリコン配線パターン７上を跨いで下地絶縁膜上に環状に形成されたシリコンガードリング１１が形成されている。シリコンガードリング１１と交差している部分のシリコン配線パターン７表面にシリコン表面絶縁膜９が形成されている。シリコン配線パターン７とシリコンガードリング１１はシリコン表面絶縁膜９により互いに絶縁されている。シリコンガードリング１１上に金属材料からなる環状のガードリング１７，１９，２５，２７が上方から見てヒューズ５の周囲を取り囲んで形成されている。 （もっと読む）

【課題】 低電力多重状態の電子ヒューズをプログラミング及び再プログラミングするための回路構造体及び方法を提供する。
【解決手段】 ｅヒューズのプログラミング／再プログラミング回路の実施形態を開示する。一実施形態において、ｅヒューズ（１５０）は、長い低原子拡散抵抗導体層（１２０）の同じ端部に両側（１２１、１２２）上に配置された２つの短い高原子拡散抵抗導体層（１１０、１３０）を有する。電圧源（１７０）を用いて端子（第１の端子＝１７０／１６１／１１０、第２の端子＝１７０／１６２／１３０、第３の端子＝１７０／１６３／導体層１２０の近位端１２３、及び第４の端子＝１７０／１６４／導電層１２０の遠位端１２４）に印加する電圧の極性及び随意的に大きさを変化させて、長い導体層内の電子の２方向の流れを制御し、これにより長い導体層と短い導体層との界面（１２５、１２６）における開路及び／又は短絡の形成を制御する。このような開路及び／又は短絡の形成を用いて異なるプログラミング状態（１１、０１、１０、００）を実現することができる。他の回路構造体の実施形態は、さらに多くのプログラミング状態を可能にするように、付加的な導体層及び付加的な端子を有するｅヒューズ（６５０）を組み込む。さらに、関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態を開示する。 （もっと読む）

【課題】従来よりも少数のＬＥを用いてより小面積のＤＦＦを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、
複数のトランジスタと、これらに接続された第１メタル層とが形成された基板において、第１メタル層の上に、第１ビアパターンを含む第１ビア層を形成する工程と、
第１ビア層の上に第２メタル層、第２ビア層および第３メタル層を形成する工程と、
第３メタル層の上に、第３ビアパターンを含む第３ビア層を形成する工程とを含み、
複数の前記トランジスタによって基本論理素子が構成され、
基本論理素子が、２つのＮ型トランジスタ及び２つのＰ型トランジスタ（ＣＳ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、
第１ビアパターンによって基本論理素子の論理を決定し、
第３ビアパターンによって基本論理素子間の配線を決定する。 （もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）