不揮発プログラマブルロジックスイッチ
【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）などに用いられる。
【０００３】
ＦＰＧＡに用いられるプログラマブルロジックスイッチは、ＳＲＡＭなどの揮発性メモリを用いている。ＳＲＡＭに保存されたデータは電源を切ると消えてしまうため、再度電源を投入したときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡでは、ＦＰＧＡのチップ面積が大きくなるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６００２６１０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載される発明では、２個の不揮発トランジスタを直列に接続し、不揮発トランジスタの出力ノードにスイッチングトランジスタのゲートを接続した集積回路が開示されている。この集積回路を動作させる時には、一方の不揮発トランジスタをスイッチングトランジスタ駆動電圧電源に接続し、もう一方の不揮発トランジスタを電位０Ｖの接地線に接続する。これによって、不揮発トランジスタに書き込まれた内容に応じて、スイッチングトランジスタのゲートに駆動電圧あるいは０Ｖが入力される。
【０００６】
この集積回路に含まれる２個の不揮発トランジスタは制御ゲートが共通であるが、出力ノードにアクセストランジスタを設け、これを利用して出力ノードに適当な電位を与えることで、それぞれの不揮発トランジスタに対して選択的に書き込み・消去が可能である。
【０００７】
しかしながら、特許文献１に記載された集積回路は、不揮発トランジスタのゲートに負電圧を印加することで消去を行う。そのため、書き込みや駆動用の正電圧電源とは別に負電圧電源が必要となり、チップサイズが大きくなってしまう。ＦＰＧＡのチップ面積は縮小化が求められており、電源のためにチップサイズを大きくすることは好ましくない。
【０００８】
更に、特許文献１に記載されたような集積回路においてチップ面積の縮小化や、回路の簡素化による遅延・消費電力低減を実現するためには、メモリセルトランジスタとロジックトランジスタとを高密度に混載する必要がある。しかし、一般的なフローティングゲート型のメモリセルトランジスタは、ロジックトランジスタとプロセスが大きく異なるため、それぞれを別々のブロックに作らざるを得ない。そのため、回路が複雑化し、サイズを小さくすることが難しい。
【０００９】
そこで本発明は、誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有し、前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の配線に書き込み電圧を印加し、前記第２の配線と第３の配線のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記パストランジスタのウェルに前記第１の電圧と前記第２の電圧の間の電圧の基板電圧を印加することを特徴としている。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るロジックスイッチの断面図。
【図２】本発明の第１の実施形態に係るロジックスイッチの回路図。
【図３】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイを示す図。
【図４】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル００を示す図。
【図５】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル０１を示す図。
【図６】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル１０を示す図。
【図７】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル１１を示す図。
【図８】本発明の第１の実施形態に係るメモリセルトランジスタのゲートに、書き込み電圧を与えたときのしきい値電圧の変化量を表す図。
【図９】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのデータを消去する際に配線に印加する電圧を示す図。
【図１０】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１１】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１２】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１３】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１４】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１５】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１６】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１７】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１８】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１９】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図２０】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図２１】本発明の第２の実施形態に係るロジックスイッチの回路図。
【図２２】本発明の第２の実施形態に係るロジックスイッチの断面図。
【図２３】本発明の第２の実施形態に係るロジックスイッチを用いたスイッチアレイを示す図。
【図２４】本発明の第２の実施形態に係るロジックスイッチを用いたスイッチアレイのデータを消去する際に配線に印加する電圧を示す図。
【図２５】本発明の第３の実施形態に係るロジックスイッチの断面図。
【発明を実施するための形態】
【００１２】
本発明の実施形態を説明する前に、本願発明に至った経緯を説明する。
まず、特許文献１についての本願発明者達の知見を説明する。特許文献１に記載の集積回路は、２個の不揮発トランジスタのゲートが共通の配線（control voltage line）に接続されており、同一の電圧が印加される構造となっている。第１の不揮発トランジスタに書き込む場合、配線（control voltage line）に正電圧を印加し、さらに例えば配線ＰＤＨ（program data high line）に正電圧を与え、出力ノードＱに接続されているアクセストランジスタをオンにし、出力ノードを接地することで、第１の不揮発トランジスタのドレイン端にホットエレクトロンを発生させて、第１の不揮発トランジスタに電荷を注入する。この際、配線ＰＤＬ（program data low line）を接地しておくと、第２の不揮発トランジスタにはホットエレクトロンが発生せず、第２の不揮発トランジスタには電荷が注入されない。
【００１３】
この方法では、第１の不揮発トランジスタのドレイン端に発生したホットエレクトロンが絶縁膜のエネルギー障壁を飛び越えて電荷蓄積層へ入る必要があるため、配線ＰＤＨには絶縁膜の障壁高さ以上の電圧を印加する必要がある。そのため、例えば基板半導体がＳｉで絶縁膜がＳｉＯ２の場合、２Ｖ程度以上の電圧が必要となる。このとき、配線ＰＤＨを共有する別のロジックスイッチのフラッシュメモリセルがオンの状態であると、配線ＰＤＨの電圧が出力ノードＱに接続されるパストランジスタのゲートに入力される。パストランジスタは、ロジック向けの高性能トランジスタから成り、現在では駆動電圧は１．５Ｖ以下であり、２Ｖ以上の電圧が印加されると絶縁膜が破壊される恐れがあるため、特許文献１に記載の方法では、パストランジスタが損傷する可能性がある。
【００１４】
次に、プログラマブルロジックスイッチのメモリセルトランジスタとロジックトランジスタを高密度に混載して、チップ面積を縮小化したり回路の簡素化したりするために、ロジックトランジスタとプロセスの相性が良いＭＯＮＯＳ型トランジスタを使う場合について説明する。特許文献１に記載の不揮発トランジスタのデータ消去方法では、配線（control voltage line）に負電圧を印加し、アクセストランジスタのゲートが接続された配線（address line）に電圧を印加してアクセストランジスタをオン状態にし、出力ノードＱに配線（reference voltage line）から電圧を印加する。すると、第１の不揮発トランジスタと第２の不揮発トランジスタの出力ノードＱ側のドレイン端において、高電界が発生し、フローティングゲートから出力ノードＱ側へ電子が引き抜かれ、消去できる。しかし、ＭＯＮＯＳ型トランジスタを用いたプログラマブルロジックスイッチに、特許文献１に記載の消去方法を適用したとしても、正しく消去できない恐れがある。これは、電荷蓄積膜内部を電荷が自由に移動できるフローティングゲート型とは異なり、ＭＯＮＯＳ型のような絶縁性の電荷蓄積膜を用いたメモリセルトランジスタでは、電荷蓄積膜内部での電荷の移動が起きにくいためである。電荷蓄積膜内部での電荷の移動が起きにくいことによって、局所的に消去が起こるだけで、電荷蓄積膜全体の消去を行うことが難しい。また、負電圧を印加するための負電圧発生回路が必要となり、チップ面積の増大につながる。さらに、ドレイン電界がソース端にまで影響を及ぼす短チャネルデバイスでは、ドレイン端に電界が集中しにくいため、このような消去方法は、デバイスの縮小化には不向きである。
【００１５】
このような知見を考慮することにより、本発明者達は、サイズを可及的に小さくすることができる不揮発プログラマブルロジックスイッチを得ることができた。この不揮発プログラマブルロジックスイッチを以下に実施形態として説明する。
【００１６】
（第１の実施形態）
図１と図２を参照して、本発明の第１の実施形態による不揮発プログラムロジックスイッチ（以下、単にロジックスイッチとも云う）について説明する。図１は、本発明の第１の実施形態によるロジックスイッチ１の断面図である。図２は、ロジックスイッチ１の回路図である。
【００１７】
図１に示すとおり、ロジックスイッチ１のシリコン基板９上にウェル１０ａ、１０ｂが形成され、メモリセルトランジスタＦＣ２１、ＦＣ２２が同一ウェル１０ａ上に存在する。メモリセルトランジスタＦＣ２１、ＦＣ２２は、ＭＯＮＯＳ型トランジスタであって、ゲート構造がシリコン基板側からシリコン酸化膜（トンネル膜）１１、シリコン窒化膜（電荷蓄積絶縁膜）１２、シリコン酸化膜（ブロック膜）１３、金属電極１４となっている。ＭＯＮＯＳ型トランジスタは、シリコン窒化膜の電荷捕獲サイトに電荷が捕獲されることによって、データを保持する不揮発メモリである。金属電極は、高濃度不純物を含むシリコンに置き換えても良く、この場合はＳＯＮＯＳ型トランジスタと呼ばれる。なお、フローティングゲート型のトランジスタを用いても良い。
【００１８】
図１および図２に示すとおり、メモリセルトランジスタＦＣ２１およびＦＣ２２のゲートは、いずれも配線ＷＬ２１に接続されている。メモリセルトランジスタＦＣ２１のソースドレイン電極１５のうち、一方は配線ＢＬ２１に接続されており、他方はメモリセルトランジスタＦＣ２２のソースドレイン電極の一方に接続されている。メモリセルトランジスタＦＣ２２のソースドレイン電極１５の他方は、配線ＢＬ２２に接続されている。また、メモリセルトランジスタＦＣ２１、ＦＣ２２の接続ノードは、パストランジスタＰＴ１のゲートに接続されている。
【００１９】
さらに、メモリセルトランジスタＦＣ２１、ＦＣ２２が設けられたウェル１０ａには基板電極１６が形成されており、これらの基板電極１６は、配線ＳＵＢ２１へ接続されている。これによって、配線ＳＵＢ２１を通じてメモリセルトランジスタＦＣ２１、ＦＣ２２に基板電圧を印加することができる。
【００２０】
パストランジスタＰＴ１は、基板上に形成されたウェル１０ｂ上に存在し、メモリセルトランジスタＦＣ２１、ＦＣ２２の接続ノードからの出力がゲートに入力される。ウェル１０ｂにも基板電極１６が設けられ、この基板電極１６は、配線ＳＵＢ２２へ接続されている。これによって、配線ＳＵＢ２２を通じてパストランジスタＰＴ１に基板電圧を印加することができる。
【００２１】
なお、ここでは、メモリセルトランジスタＦＣ２１、ＦＣ２２がＰ型ウェル上に形成されたＮ型ＭＯＳトランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型ＭＯＳトランジスタであっても良い。また、図１において、メモリセルトランジスタＦＣ２１、ＦＣ２２は、素子分離１７で囲まれた同一アクティブエリア（以下、ＡＡと略す）上に形成されているが、異なるＡＡ上に形成されていても良い。さらに、基板はシリコン基板として説明するが、その他の半導体であっても良い。
【００２２】
本実施形態に係るロジックスイッチは、必要に応じてメモリセルトランジスタＦＣ２１、ＦＣ２２のいずれか一方を書き込み状態にする。メモリセルトランジスタＦＣ２１、ＦＣ２２の書き込み状態（電荷蓄積絶縁膜への電荷蓄積状態）に応じてメモリセルトランジスタＦＣ２１、ＦＣ２２のオン／オフ状態（導通／非導通状態）が定まる。つまり、メモリセルトランジスタＦＣ２１、ＦＣ２２のいずれか一方がオン状態となり、他方がオフ状態となる。そして、メモリセルトランジスタＦＣ２１、ＦＣ２２の一方のソースドレイン電極を駆動電圧電源に接続し、他方のソースドレイン電極を電位０Ｖの接地線に接続する。これによって、駆動電圧電源に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタＰＴ１のゲートに駆動電圧が入力されてパストランジスタＰＴ１がオン状態となり、接地線に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタＰＴ１のゲートに０Ｖが入力されてパストランジスタＰＴ１がオフ状態となる。
【００２３】
本実施形態とは異なり、１つのメモリセルトランジスタを用いて、このメモリセルトランジスタにパストランジスタのゲートを接続してロジックスイッチを構成したとすると、メモリセルトランジスタのオン／オフによって、パストランジスタに駆動電圧が入力される状態とされない状態とを切り替えることができる。しかしながら、このロジックスイッチでは、メモリセルトランジスタがオフのときに、パストランジスタのゲートは外部から遮断されて浮遊状態となるため、パストランジスタを通るロジック信号などの影響で電位が不安定となり、誤動作を起こす可能性がある。それに対して、本実施形態のように、２つのメモリセルトランジスタＦＣ２１、ＦＣ２２を用いると、パストランジスタＰＴ１に駆動電圧と０Ｖとを入力することができるため、パストランジスタＰＴ１のゲート浮遊による誤動作が生じない。
【００２４】
次に、本実施形態に係るロジックスイッチへのデータの書き込みおよび消去方法を図３〜図７を用いて説明する。図３は、図２に示したロジックスイッチをアレイ状に並べたスイッチアレイである。図３中のセル００、０１、１０、１１それぞれが図２に示したロジックスイッチに対応する。セル００とセル０１に含まれるメモリセルトランジスタのゲートは同じ配線ＷＬ２１０に接続され、セル１０とセル１１に含まれるメモリセルトランジスタのゲートは配線ＷＬ２１１に接続される。また、セル００とセル１０とに対して共通の配線（メモリセルトランジスタのソースドレイン電極が接続される配線ＢＬ２１０、２２０や、基板電極が接続される配線ＳＵＢ２１０、ＳＵＢ２２０）が用いられ、セル０１とセル１１とに対して共通の配線（メモリセルトランジスタのソースドレイン電極が接続される配線ＢＬ２１１、２２１や、基板電極が接続される配線ＳＵＢ２１１、ＳＵＢ２２１）が用いられる。このスイッチアレイのセル００にデータを書き込む際には、スイッチアレイの各配線に、例えば図３に示す電圧を印加する。
【００２５】
図４は、図３におけるスイッチアレイのセル００（データが書き込まれる選択セル）を示す図である。セル００のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートが接続された配線ＷＬ２１０には１９Ｖの高電圧が印加され、メモリセルトランジスタＦＣ２１のソースドレインの一方が接続される配線ＢＬ２１０には３Ｖ、メモリセルトランジスタＦＣ２２のソースドレインの一方が接続される配線ＢＬ２２０には０Ｖの電圧が印加される。また、メモリセルトランジスタＦＣ２１、ＦＣ２２の基板電極が接続される配線ＳＵＢ２１０には１．５Ｖの電圧が印加され、パストランジスタＰＴ１の基板電極が接続される配線ＳＵＢ２２０には０Ｖの電圧が印加される。
【００２６】
配線ＷＬ２１０に印加される１９Ｖの電圧は、メモリセルトランジスタＦＣ２１、ＦＣ２２をオン状態にするのに十分な電圧である。そのため、配線ＢＬ２１０からＢＬ２２０へ電流が流れる。なお、配線ＷＬ２１０に電圧を印加する際、メモリセルトランジスタＦＣ２１とＦＣ２２とがオン状態になるタイミングがずれて、いずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードＱに最大３Ｖ（配線ＢＬ２１０に印加されている電圧）、最低０Ｖ（配線ＢＬ２２０に印加されている電圧）がかかる。パストランジスタＰＴ１は、ロジック向けの高性能トランジスタからなっており、駆動電圧は１．５Ｖ以下であり、２Ｖ以上の電圧が印加されると損傷する恐れがある。そこで、配線ＳＵＢ２２０を通じてパストランジスタＰＴ１に、接続ノードＱにかかる最大の電圧の半分の電圧（１．５Ｖ）の基板電圧を印加しておく。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる正味の電圧は最大で１．５Ｖとなる。１．５Ｖは、ロジックトランジスタの耐圧内であるから、パストランジスタＰＴ１のゲート絶縁膜が破壊されない。
【００２７】
配線ＷＬ２１０に電圧を印加して十分に時間が経てば、メモリセルトランジスタＦＣ２１、ＦＣ２２は共にオン状態になる。このとき、メモリセルトランジスタのチャネル内部で電位降下が主として生じるため、メモリセルトランジスタＦＣ２２のトンネル膜にかかる電圧はＦＣ２１のトンネル膜にかかる電圧よりも最大で３Ｖ程度大きくなる。このため、このトンネル膜にかかる電圧の差を利用して、メモリセルトランジスタＦＣ２２のみ書き込み状態にし、ＦＣ２１を書き込み状態にしないことができる。
【００２８】
図８は、トンネル膜厚ｔｏｘ＝７．９ｎｍ、ブロック膜厚ｔｉｐｄ＝１２．２ｎｍのメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに、書き込み電圧（プログラム電圧）Ｖｐｇｍを与えたときのしきい値電圧の変化量を表す図である。図８によると、メモリセルトランジスタＦＣ２１、ＦＣ２２の双方のゲートに１８〜１９Ｖ付近の電圧を印加すると、メモリセルトランジスタＦＣ２２は書き込まれて、しきい値電圧が変化し、ＦＣ２１は書き込まれないため、しきい値電圧に変化が無い。また、このときのメモリセルトランジスタＦＣ２１とＦＣ２２とのしきい値電圧の差は３Ｖに達し、ＦＣ２１のしきい値電圧よりも高く、ＦＣ２２のしきい値電圧よりも低い電圧を双方のゲートに与えて、ＦＣ２２のみをオン状態にするために、十分実用的な大きさのウィンドウである。
【００２９】
このように、配線ＷＬ２１０からメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに印加する電圧を、いずれか一方のメモリセルトランジスタのみしきい値電圧の変化が生じるような電圧に調整することで、一方のメモリセルトランジスタにのみ書き込むことができる。
【００３０】
なお、この例では、メモリセルトランジスタＦＣ２２のみ書き込み状態にするとして説明したが、ＦＣ２１のみを書き込み状態にすることもできる。メモリセルトランジスタＦＣ２１を書き込み状態にするとともにＦＣ２２を書き込まれていない状態にするには、メモリセルトランジスタＦＣ２１に接続されている配線ＢＬ２１０よりも高い電圧をメモリセルトランジスタＦＣ２２に接続されている配線ＢＬ２２０に印加する（例えば、ＢＬ２１０に０Ｖ、ＢＬ２２０に３Ｖ）。
【００３１】
図５は、図３におけるスイッチアレイのセル０１（データが書き込まれない非選択セル）を示す図である。セル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２には、配線ＷＬ２１０を通じて１９Ｖの電圧が印加されている。しかしながら、メモリセルトランジスタＦＣ２１、ＦＣ２２がそれぞれ接続されている配線ＢＬ２１１とＢＬ２２１の両方に３Ｖが印加されているため、メモリセルトランジスタＦＣ２１、ＦＣ２２のトンネル膜を電子がトンネルするために必要な電界が確保されず、メモリセルトランジスタＦＣ２１、ＦＣ２２ともに書き込まれることはない。
【００３２】
配線ＳＵＢ２１１からセル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２に印加される基板電圧は、配線ＢＬ２１１、ＢＬ２２１からメモリセルトランジスタＦＣ２１、ＦＣ２２に印加する電圧（３Ｖ）を超えない範囲であれば良い。ただし、誤書き込みを防ぐためにトンネル膜電界を低減するためには、１．５〜３Ｖ程度であることが望ましい。
【００３３】
なお、メモリセルトランジスタＦＣ２１、ＦＣ２２のゲートには、実質１６Ｖの電圧がかかるため、メモリセルトランジスタＦＣ２１、ＦＣ２２はオン状態となっており、接続ノードＱには３Ｖの電圧がかかる。そこで、パストランジスタＰＴ１の損傷を防ぐために、配線ＳＵＢ２２１からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は実質１．５Ｖとなるため、ゲート絶縁膜を保護することができる。
【００３４】
図６は、図３におけるスイッチアレイのセル１０（データが書き込まれない非選択セル）を示す図である。セル１０のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに接続されている配線ＷＬ２１１にかかる電圧は０Ｖのため、メモリセルトランジスタＦＣ２１、ＦＣ２２に書き込まれることは無い。ただし、メモリセルトランジスタＦＣ２１は、ゲートにかかる電圧が０Ｖでオン状態になっている場合があり、接続ノードＱに３Ｖが印加される場合がある。そこで、配線ＳＵＢ２２０からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜に印加される電圧が実質１．５Ｖとなり、ゲート絶縁膜を保護することができる。
【００３５】
図７は、図３におけるスイッチアレイのセル１１（データが書き込まれない非選択セル）を示す図である。セル１１のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに接続されている配線ＷＬ２１１にかかる電圧は０Ｖのため、メモリセルトランジスタＦＣ２１、ＦＣ２２に書き込まれることは無い。ただし、メモリセルトランジスタＦＣ２１、ＦＣ２２のいずれかもしくは両方が０Ｖのゲート電圧でオン状態となる場合があり、その場合、接続ノードＱに３Ｖが印加される。そこで、配線ＳＵＢ２２０からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜に印加される電圧が実質１．５Ｖとなり、ゲート絶縁膜を保護することができる。
【００３６】
次に、スイッチアレイからデータを消去する方法について説明する。スイッチアレイからデータを消去する際には、メモリセルトランジスタ毎やロジックスイッチ毎に消去を行う必要は無く、一括して全てを消去し、その後で必要なデータを改めて書き込めば良い。
【００３７】
スイッチアレイからデータを消去する場合、スイッチアレイに含まれる全てのロジックスイッチに対して図９に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線ＷＬを接地してメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートを０Ｖにし、メモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１へ印加する基板電圧を、例えば１９Ｖの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタＦＣ２１、ＦＣ２２のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。
【００３８】
なお、配線ＳＵＢ２１に１９Ｖの高電圧をかけると、メモリセルトランジスタＦＣ２１、ＦＣ２２のソースドレイン電極と基板との間のＰＮ接合に順バイアスがかかるため、接続ノードＱに１９Ｖという大きな電圧がかかるが、配線ＳＵＢ２２からパストランジスタＰＴ１に１９Ｖの基板電圧を印加しておけば、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。
【００３９】
以上説明したように、本実施形態によれば、配線ＷＬ２１、ＢＬ２１、ＢＬ２２、ＳＵＢ２１、ＳＵＢ２２に印加する電圧を調整することによって、スイッチアレイ中の所望のロジックスイッチに含まれる２つのメモリセルトランジスタのいずれか一方にのみデータを書き込むことができる。また、スイッチアレイ中のロジックスイッチのデータを一括して消去することもできる。さらに、データの書き込み、消去の際に、パストランジスタに与える基板電圧を調整することで、パストランジスタのゲート絶縁膜にかかる電圧を所定の範囲内に抑え、パストランジスタの損傷を防ぐことができる。
【００４０】
なお、上述の説明において各配線に印加した電圧は一例であって、メモリセルトランジスタのしきい値電圧や、パストランジスタの耐圧範囲などに応じて適宜変更することができる。
【００４１】
次に、本実施形態に係るロジックスイッチ１の作成方法を図１０〜図２０を参照して説明する。まず、シリコン基板９上にＳＴＩ（Shallow Trench Isolation）などの素子分離を行い、領域１１０、１１１、１１２、１１３の４領域に分離する（図１０）。次に、領域１１０と１１１全体、および領域１１２と１１３領域全体に、ホウ素等のアクセプターイオンを注入し、Ｐ型ウェル１０ａ、１０ｂを形成する。このＰ型ウェル１０ａ、１０ｂは素子分離１７よりも深く形成される。そのため、領域１１０と１１１、領域１１２と１１３はシリコン基板９内部で電気的に接続される（図１１）。
【００４２】
そして、必要に応じて領域１１１および１１２にチャネル形成用のイオン注入を行う。イオン注入の際には、リソグラフィーなどでマスクを行って領域１１１と１１２とに別々にイオン注入を行っても良いし、領域１１１と１１２に同時にイオン注入を行っても良い。また、イオン注入を行わなくても良い。その後、例えばＲＴＡ（Rapid Thermal Anneal）等の手法によってアニールを行い、ウェル１０ａ、１０ｂおよびチャネルのアクセプターを活性化する。アニール温度は例えば１０００℃程度であり、アニール時間は例えば１秒程度である。
【００４３】
そして、ＭＯＮＯＳ型トランジスタのトンネル膜となる酸化膜１１を基板上全面に成膜し（図１２）、その上に電荷蓄積絶縁膜となる窒化膜１２を成膜し（図１３）、さらにその上にブロック膜となる酸化膜１３を成膜する（図１４）。そして、リソグラフィー等によってメモリセルトランジスタＦＣ２１、ＦＣ２２を作製する領域１１１にマスクを行い、例えばＲＩＥ等の手法を用いて、領域１１０、１１２、１１３の酸化膜１１、窒化膜１２、酸化膜１３を除去する（図１５）。
【００４４】
そして、パストランジスタ用のゲート絶縁膜１８を全体に成膜する（図１６）。ゲート絶縁膜１８は、例えばＳｉＯ２から成る絶縁膜である。もしくは、ＳｉＯＮから成る絶縁膜や、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ絶縁膜であっても良い。なお、図１６では領域１１１に形成された酸化膜１３上にゲート絶縁膜１８が形成されている様子を図示しているが、図１７以降では、酸化膜１３もゲート絶縁膜１８もＳｉＯ２から成るとして説明し、領域１１１の酸化膜１３とゲート絶縁膜１８を纏めて酸化膜１３として表す。
【００４５】
次に、ゲート絶縁膜１８上にメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１のゲート電極となる金属もしくはアモルファスシリコンもしくはポリシリコンを成膜する（図１７）。そして、リソグラフィーの手法によってゲート電極をパターニングし、例えばＲＩＥ等の手法を用いて、ゲート電極１４を形成する（図１８）。さらに、ゲート電極１４をマスクにしてメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１のソースドレイン電極用のドナーイオンを注入する（図１９）。この際、メモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１が形成されない領域１１０、１１３にリソグラフィー等でマスクをし、ドナーが注入されないようにしておいても良い。そして、必要に応じて領域１１１、１１２をリソグラフィー等によってマスクしたうえで、領域１１０、１１３に基板電極用のアクセプターを注入しても良い（図２０）。そして、さらに必要に応じてサリサイド等のプロセスを行った後、配線を行うと、図１のようなロジックスイッチ１を作製することができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態によるロジックスイッチについて説明する。図２１は、第２の実施形態に係るロジックスイッチ２の回路図であり、図２２は、ロジックスイッチ２の断面図である。図２１、図２２では、第１の実施形態に係るロジックスイッチ１と同じ構成要素については同じ記号で表し、詳細な説明を省略する。
【００４７】
図２１、図２２に示すように、ロジックスイッチ２のメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１は、１つのウェル１０ｃ上に形成され、ウェル１０ｃの基板電極は配線ＳＵＢ２１に接続される基板電極１６のみである。このため、第１の実施形態に係るロジックスイッチ１のように２つのウェル１０ａ、１０ｂが形成されて、配線ＳＵＢ２１、ＳＵＢ２２に接続される２つの基板電極１６が形成される場合に比べ、ロジックスイッチ２は面積を縮小することができる。
【００４８】
図２３は、図２１に示すロジックスイッチをアレイ状に並べたスイッチアレイである。図２３中のセル００、０１、１０、１１それぞれが図２１に示したロジックスイッチに対応する。このスイッチアレイのセル００にデータを書き込む際には、スイッチアレイの各配線に、例えば図２３に示す電圧を印加する。第１の実施形態で説明したロジックスイッチ１と本実施形態に係るロジックスイッチ２とでは、パストランジスタＰＴ１に接続される配線がＳＵＢ２１０やＳＵＢ２１１であり、ＳＵＢ２１１には１．５Ｖの電圧が印加されるという点で違いがあるが、本実施形態に係るロジックスイッチ２でも、パストランジスタＰＴ１のゲート絶縁膜を保護することができる。
【００４９】
ロジックスイッチ２で構成されるセル００の配線ＷＬ２１０には、メモリセルトランジスタＦＣ２１、ＦＣ２２をオン状態にするのに十分な電圧（１９Ｖ）が印加される。そのため、配線ＢＬ２１０からＢＬ２２０へ電流が流れる。ただし、第１の実施形態にて説明したように、メモリセルトランジスタＦＣ２１とＦＣ２２のいずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードＱに最大３Ｖ、最低０Ｖがかかり、パストランジスタＰＴ１が損傷する恐れがある。そこで、配線ＳＵＢ２１０を通じてパストランジスタＰＴ１に、接続ノードＱにかかる最大の電圧と最低の電圧の間の電圧（１．５Ｖ）の基板電圧を印加しておく。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる正味の電圧は最大で１．５Ｖとなる。１．５Ｖは、ロジックトランジスタの耐圧内であるから、パストランジスタＰＴ１のゲート絶縁膜が破壊されない。
【００５０】
ロジックスイッチ２で構成されるセル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２はオン状態となるため、接続ノードＱには３Ｖの電圧がかかる。しかし、配線ＳＵＢ２１１からパストランジスタＰＴ１に基板電圧１．５Ｖが印加されているため、パストランジスタＰＴ１の損傷を防ぐことができる。また、メモリセルトランジスタＦＣ２１、ＦＣ２２にも配線ＳＵＢ２１１から基板電圧１．５Ｖが印加されることによって、メモリセルトランジスタＦＣ２１、ＦＣ２２への誤書き込みを防ぐことができる。
【００５１】
ロジックスイッチ２で構成されるセル１０、１１でも、パストランジスタＰＴ１に基板電圧を印加することでパストランジスタＰＴ１の損傷を防ぐ。その理由については、第１の実施形態で説明したセル１０、１１と同様であるため、説明を省略する。
【００５２】
本実施形態に係るロジックスイッチ２からデータを消去する場合には、ロジックスイッチに対して図２４に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線ＷＬを接地してメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートを０Ｖにし、配線ＳＵＢ２１からメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１へ印加する基板電圧を、例えば１９Ｖの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタＦＣ２１、ＦＣ２２のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。
【００５３】
なお、配線ＳＵＢ２１に１９Ｖの高電圧をかけると、メモリセルトランジスタＦＣ２１、ＦＣ２２のソースドレイン電極と基板との間のＰＮ接合に順バイアスがかかるため、接続ノードＱに１９Ｖという大きな電圧がかかるが、配線ＳＵＢ２１からパストランジスタＰＴ１にも１９Ｖの基板電圧を印加するため、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態によるロジックスイッチについて説明する。図２５は、第３の実施形態によるロジックスイッチの断面図である。図２５では、第１の実施形態に係るロジックスイッチ１と同じ構成要素については同じ記号で表し、詳細な説明を省略する。本実施形態に係るロジックスイッチ３のメモリセルトランジスタＦＣ２１とＦＣ２２とはゲート長が異なる。メモリセルトランジスタＦＣ２１とＦＣ２２とのゲート長が異なると、特に短チャネル効果が発現するような短チャネル領域では、サブスレッショルド領域の振る舞いが大きく異なる。
【００５５】
例えば、メモリセルトランジスタＦＣ２１のゲート長がＦＣ２２のゲート長よりも長く、ＦＣ２１のサブスレッショルドスロープ（Ｓ値）はＦＣ２２のＳ値よりも小さいとする。このとき、メモリセルトランジスタＦＣ２１に書き込みが行われてしきい値電圧が高くなると、配線ＢＬ２１−ＢＬ２２間を流れる電流は配線ＷＬ２１の電圧が低い領域ではＦＣ２１のサブスレッショルド電流で決まる。つまり、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値は小さくなる。逆に、メモリセルトランジスタＦＣ２２に書き込みが行われてしきい値電圧が高くなった場合、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値は大きくなる。
【００５６】
このように、メモリセルトランジスタＦＣ２１、ＦＣ２２のゲート長が異なる場合には、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値によって、ＦＣ２１とＦＣ２２のどちらに書き込みが行われているかをモニターする、いわゆるベリファイを行うことが可能である。リソグラフィーによるゲート加工ばらつき（１０％以内）を考慮すれば、ゲート長が２０％以上異なれば、正確にベリファイを行うことができると考えられる。
【００５７】
なお、図２５ではメモリセルトランジスタＦＣ２１のゲート長がＦＣ２２のゲート長より長い場合を例にしたが、ＦＣ２２のゲート長がＦＣ２１のゲート長よりも長い場合でも良い。
【００５８】
以上、説明したような実施形態の構成をとることで、パストランジスタに基板電圧を印加してパストランジスタの損傷による誤動作を防ぐことができる。さらに、メモリセルトランジスタのデータへの書き込みや消去時に負電圧を印加する必要が無いため、負電圧電源が必要無く、フローティングゲート型やＭＯＮＯＳ型やＳＯＮＯＳ型のトランジスタにも適用できるため、チップサイズが小さい不揮発プログラマブルロジックスイッチを提供するができる。
【００５９】
なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。また、異なる実施形態によって説明した内容を適宜組み合わせても良い。
【符号の説明】
【００６０】
１、２、３…ロジックスイッチ、 ９…シリコン基板、 １０ａ、１０ｂ、１０ｃ…ウェル、 １１…酸化膜、 １２…窒化膜、 １３…酸化膜、 １４…電極、 １５…ソースドレイン電極、 １６…基板電極、 １７…素子分離、 １８…ゲート絶縁膜、 １１０、１１１、１１２、１１３…領域、 ＦＣ２１、ＦＣ２２…メモリセルトランジスタ、 ＰＴ１…パストランジスタ、 ＷＬ２１、ＷＬ２１０、ＷＬ２１１、ＢＬ２１、ＢＬ２２、ＢＬ２１０、ＢＬ２２０、ＢＬ２１１、ＢＬ２２１、ＳＵＢ２１、ＳＵＢ２２、ＳＵＢ２１０、ＳＵＢ２２０、ＳＵＢ２１１、ＳＵＢ２２１…配線
【技術分野】
【０００１】
本発明の実施形態は不揮発プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）などに用いられる。
【０００３】
ＦＰＧＡに用いられるプログラマブルロジックスイッチは、ＳＲＡＭなどの揮発性メモリを用いている。ＳＲＡＭに保存されたデータは電源を切ると消えてしまうため、再度電源を投入したときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡでは、ＦＰＧＡのチップ面積が大きくなるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６００２６１０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載される発明では、２個の不揮発トランジスタを直列に接続し、不揮発トランジスタの出力ノードにスイッチングトランジスタのゲートを接続した集積回路が開示されている。この集積回路を動作させる時には、一方の不揮発トランジスタをスイッチングトランジスタ駆動電圧電源に接続し、もう一方の不揮発トランジスタを電位０Ｖの接地線に接続する。これによって、不揮発トランジスタに書き込まれた内容に応じて、スイッチングトランジスタのゲートに駆動電圧あるいは０Ｖが入力される。
【０００６】
この集積回路に含まれる２個の不揮発トランジスタは制御ゲートが共通であるが、出力ノードにアクセストランジスタを設け、これを利用して出力ノードに適当な電位を与えることで、それぞれの不揮発トランジスタに対して選択的に書き込み・消去が可能である。
【０００７】
しかしながら、特許文献１に記載された集積回路は、不揮発トランジスタのゲートに負電圧を印加することで消去を行う。そのため、書き込みや駆動用の正電圧電源とは別に負電圧電源が必要となり、チップサイズが大きくなってしまう。ＦＰＧＡのチップ面積は縮小化が求められており、電源のためにチップサイズを大きくすることは好ましくない。
【０００８】
更に、特許文献１に記載されたような集積回路においてチップ面積の縮小化や、回路の簡素化による遅延・消費電力低減を実現するためには、メモリセルトランジスタとロジックトランジスタとを高密度に混載する必要がある。しかし、一般的なフローティングゲート型のメモリセルトランジスタは、ロジックトランジスタとプロセスが大きく異なるため、それぞれを別々のブロックに作らざるを得ない。そのため、回路が複雑化し、サイズを小さくすることが難しい。
【０００９】
そこで本発明は、誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有し、前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の配線に書き込み電圧を印加し、前記第２の配線と第３の配線のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記パストランジスタのウェルに前記第１の電圧と前記第２の電圧の間の電圧の基板電圧を印加することを特徴としている。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るロジックスイッチの断面図。
【図２】本発明の第１の実施形態に係るロジックスイッチの回路図。
【図３】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイを示す図。
【図４】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル００を示す図。
【図５】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル０１を示す図。
【図６】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル１０を示す図。
【図７】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのセル１１を示す図。
【図８】本発明の第１の実施形態に係るメモリセルトランジスタのゲートに、書き込み電圧を与えたときのしきい値電圧の変化量を表す図。
【図９】本発明の第１の実施形態に係るロジックスイッチを用いたスイッチアレイのデータを消去する際に配線に印加する電圧を示す図。
【図１０】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１１】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１２】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１３】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１４】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１５】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１６】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１７】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１８】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図１９】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図２０】本発明の第１の実施形態に係るロジックスイッチの作製方法を示す図。
【図２１】本発明の第２の実施形態に係るロジックスイッチの回路図。
【図２２】本発明の第２の実施形態に係るロジックスイッチの断面図。
【図２３】本発明の第２の実施形態に係るロジックスイッチを用いたスイッチアレイを示す図。
【図２４】本発明の第２の実施形態に係るロジックスイッチを用いたスイッチアレイのデータを消去する際に配線に印加する電圧を示す図。
【図２５】本発明の第３の実施形態に係るロジックスイッチの断面図。
【発明を実施するための形態】
【００１２】
本発明の実施形態を説明する前に、本願発明に至った経緯を説明する。
まず、特許文献１についての本願発明者達の知見を説明する。特許文献１に記載の集積回路は、２個の不揮発トランジスタのゲートが共通の配線（control voltage line）に接続されており、同一の電圧が印加される構造となっている。第１の不揮発トランジスタに書き込む場合、配線（control voltage line）に正電圧を印加し、さらに例えば配線ＰＤＨ（program data high line）に正電圧を与え、出力ノードＱに接続されているアクセストランジスタをオンにし、出力ノードを接地することで、第１の不揮発トランジスタのドレイン端にホットエレクトロンを発生させて、第１の不揮発トランジスタに電荷を注入する。この際、配線ＰＤＬ（program data low line）を接地しておくと、第２の不揮発トランジスタにはホットエレクトロンが発生せず、第２の不揮発トランジスタには電荷が注入されない。
【００１３】
この方法では、第１の不揮発トランジスタのドレイン端に発生したホットエレクトロンが絶縁膜のエネルギー障壁を飛び越えて電荷蓄積層へ入る必要があるため、配線ＰＤＨには絶縁膜の障壁高さ以上の電圧を印加する必要がある。そのため、例えば基板半導体がＳｉで絶縁膜がＳｉＯ２の場合、２Ｖ程度以上の電圧が必要となる。このとき、配線ＰＤＨを共有する別のロジックスイッチのフラッシュメモリセルがオンの状態であると、配線ＰＤＨの電圧が出力ノードＱに接続されるパストランジスタのゲートに入力される。パストランジスタは、ロジック向けの高性能トランジスタから成り、現在では駆動電圧は１．５Ｖ以下であり、２Ｖ以上の電圧が印加されると絶縁膜が破壊される恐れがあるため、特許文献１に記載の方法では、パストランジスタが損傷する可能性がある。
【００１４】
次に、プログラマブルロジックスイッチのメモリセルトランジスタとロジックトランジスタを高密度に混載して、チップ面積を縮小化したり回路の簡素化したりするために、ロジックトランジスタとプロセスの相性が良いＭＯＮＯＳ型トランジスタを使う場合について説明する。特許文献１に記載の不揮発トランジスタのデータ消去方法では、配線（control voltage line）に負電圧を印加し、アクセストランジスタのゲートが接続された配線（address line）に電圧を印加してアクセストランジスタをオン状態にし、出力ノードＱに配線（reference voltage line）から電圧を印加する。すると、第１の不揮発トランジスタと第２の不揮発トランジスタの出力ノードＱ側のドレイン端において、高電界が発生し、フローティングゲートから出力ノードＱ側へ電子が引き抜かれ、消去できる。しかし、ＭＯＮＯＳ型トランジスタを用いたプログラマブルロジックスイッチに、特許文献１に記載の消去方法を適用したとしても、正しく消去できない恐れがある。これは、電荷蓄積膜内部を電荷が自由に移動できるフローティングゲート型とは異なり、ＭＯＮＯＳ型のような絶縁性の電荷蓄積膜を用いたメモリセルトランジスタでは、電荷蓄積膜内部での電荷の移動が起きにくいためである。電荷蓄積膜内部での電荷の移動が起きにくいことによって、局所的に消去が起こるだけで、電荷蓄積膜全体の消去を行うことが難しい。また、負電圧を印加するための負電圧発生回路が必要となり、チップ面積の増大につながる。さらに、ドレイン電界がソース端にまで影響を及ぼす短チャネルデバイスでは、ドレイン端に電界が集中しにくいため、このような消去方法は、デバイスの縮小化には不向きである。
【００１５】
このような知見を考慮することにより、本発明者達は、サイズを可及的に小さくすることができる不揮発プログラマブルロジックスイッチを得ることができた。この不揮発プログラマブルロジックスイッチを以下に実施形態として説明する。
【００１６】
（第１の実施形態）
図１と図２を参照して、本発明の第１の実施形態による不揮発プログラムロジックスイッチ（以下、単にロジックスイッチとも云う）について説明する。図１は、本発明の第１の実施形態によるロジックスイッチ１の断面図である。図２は、ロジックスイッチ１の回路図である。
【００１７】
図１に示すとおり、ロジックスイッチ１のシリコン基板９上にウェル１０ａ、１０ｂが形成され、メモリセルトランジスタＦＣ２１、ＦＣ２２が同一ウェル１０ａ上に存在する。メモリセルトランジスタＦＣ２１、ＦＣ２２は、ＭＯＮＯＳ型トランジスタであって、ゲート構造がシリコン基板側からシリコン酸化膜（トンネル膜）１１、シリコン窒化膜（電荷蓄積絶縁膜）１２、シリコン酸化膜（ブロック膜）１３、金属電極１４となっている。ＭＯＮＯＳ型トランジスタは、シリコン窒化膜の電荷捕獲サイトに電荷が捕獲されることによって、データを保持する不揮発メモリである。金属電極は、高濃度不純物を含むシリコンに置き換えても良く、この場合はＳＯＮＯＳ型トランジスタと呼ばれる。なお、フローティングゲート型のトランジスタを用いても良い。
【００１８】
図１および図２に示すとおり、メモリセルトランジスタＦＣ２１およびＦＣ２２のゲートは、いずれも配線ＷＬ２１に接続されている。メモリセルトランジスタＦＣ２１のソースドレイン電極１５のうち、一方は配線ＢＬ２１に接続されており、他方はメモリセルトランジスタＦＣ２２のソースドレイン電極の一方に接続されている。メモリセルトランジスタＦＣ２２のソースドレイン電極１５の他方は、配線ＢＬ２２に接続されている。また、メモリセルトランジスタＦＣ２１、ＦＣ２２の接続ノードは、パストランジスタＰＴ１のゲートに接続されている。
【００１９】
さらに、メモリセルトランジスタＦＣ２１、ＦＣ２２が設けられたウェル１０ａには基板電極１６が形成されており、これらの基板電極１６は、配線ＳＵＢ２１へ接続されている。これによって、配線ＳＵＢ２１を通じてメモリセルトランジスタＦＣ２１、ＦＣ２２に基板電圧を印加することができる。
【００２０】
パストランジスタＰＴ１は、基板上に形成されたウェル１０ｂ上に存在し、メモリセルトランジスタＦＣ２１、ＦＣ２２の接続ノードからの出力がゲートに入力される。ウェル１０ｂにも基板電極１６が設けられ、この基板電極１６は、配線ＳＵＢ２２へ接続されている。これによって、配線ＳＵＢ２２を通じてパストランジスタＰＴ１に基板電圧を印加することができる。
【００２１】
なお、ここでは、メモリセルトランジスタＦＣ２１、ＦＣ２２がＰ型ウェル上に形成されたＮ型ＭＯＳトランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型ＭＯＳトランジスタであっても良い。また、図１において、メモリセルトランジスタＦＣ２１、ＦＣ２２は、素子分離１７で囲まれた同一アクティブエリア（以下、ＡＡと略す）上に形成されているが、異なるＡＡ上に形成されていても良い。さらに、基板はシリコン基板として説明するが、その他の半導体であっても良い。
【００２２】
本実施形態に係るロジックスイッチは、必要に応じてメモリセルトランジスタＦＣ２１、ＦＣ２２のいずれか一方を書き込み状態にする。メモリセルトランジスタＦＣ２１、ＦＣ２２の書き込み状態（電荷蓄積絶縁膜への電荷蓄積状態）に応じてメモリセルトランジスタＦＣ２１、ＦＣ２２のオン／オフ状態（導通／非導通状態）が定まる。つまり、メモリセルトランジスタＦＣ２１、ＦＣ２２のいずれか一方がオン状態となり、他方がオフ状態となる。そして、メモリセルトランジスタＦＣ２１、ＦＣ２２の一方のソースドレイン電極を駆動電圧電源に接続し、他方のソースドレイン電極を電位０Ｖの接地線に接続する。これによって、駆動電圧電源に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタＰＴ１のゲートに駆動電圧が入力されてパストランジスタＰＴ１がオン状態となり、接地線に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタＰＴ１のゲートに０Ｖが入力されてパストランジスタＰＴ１がオフ状態となる。
【００２３】
本実施形態とは異なり、１つのメモリセルトランジスタを用いて、このメモリセルトランジスタにパストランジスタのゲートを接続してロジックスイッチを構成したとすると、メモリセルトランジスタのオン／オフによって、パストランジスタに駆動電圧が入力される状態とされない状態とを切り替えることができる。しかしながら、このロジックスイッチでは、メモリセルトランジスタがオフのときに、パストランジスタのゲートは外部から遮断されて浮遊状態となるため、パストランジスタを通るロジック信号などの影響で電位が不安定となり、誤動作を起こす可能性がある。それに対して、本実施形態のように、２つのメモリセルトランジスタＦＣ２１、ＦＣ２２を用いると、パストランジスタＰＴ１に駆動電圧と０Ｖとを入力することができるため、パストランジスタＰＴ１のゲート浮遊による誤動作が生じない。
【００２４】
次に、本実施形態に係るロジックスイッチへのデータの書き込みおよび消去方法を図３〜図７を用いて説明する。図３は、図２に示したロジックスイッチをアレイ状に並べたスイッチアレイである。図３中のセル００、０１、１０、１１それぞれが図２に示したロジックスイッチに対応する。セル００とセル０１に含まれるメモリセルトランジスタのゲートは同じ配線ＷＬ２１０に接続され、セル１０とセル１１に含まれるメモリセルトランジスタのゲートは配線ＷＬ２１１に接続される。また、セル００とセル１０とに対して共通の配線（メモリセルトランジスタのソースドレイン電極が接続される配線ＢＬ２１０、２２０や、基板電極が接続される配線ＳＵＢ２１０、ＳＵＢ２２０）が用いられ、セル０１とセル１１とに対して共通の配線（メモリセルトランジスタのソースドレイン電極が接続される配線ＢＬ２１１、２２１や、基板電極が接続される配線ＳＵＢ２１１、ＳＵＢ２２１）が用いられる。このスイッチアレイのセル００にデータを書き込む際には、スイッチアレイの各配線に、例えば図３に示す電圧を印加する。
【００２５】
図４は、図３におけるスイッチアレイのセル００（データが書き込まれる選択セル）を示す図である。セル００のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートが接続された配線ＷＬ２１０には１９Ｖの高電圧が印加され、メモリセルトランジスタＦＣ２１のソースドレインの一方が接続される配線ＢＬ２１０には３Ｖ、メモリセルトランジスタＦＣ２２のソースドレインの一方が接続される配線ＢＬ２２０には０Ｖの電圧が印加される。また、メモリセルトランジスタＦＣ２１、ＦＣ２２の基板電極が接続される配線ＳＵＢ２１０には１．５Ｖの電圧が印加され、パストランジスタＰＴ１の基板電極が接続される配線ＳＵＢ２２０には０Ｖの電圧が印加される。
【００２６】
配線ＷＬ２１０に印加される１９Ｖの電圧は、メモリセルトランジスタＦＣ２１、ＦＣ２２をオン状態にするのに十分な電圧である。そのため、配線ＢＬ２１０からＢＬ２２０へ電流が流れる。なお、配線ＷＬ２１０に電圧を印加する際、メモリセルトランジスタＦＣ２１とＦＣ２２とがオン状態になるタイミングがずれて、いずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードＱに最大３Ｖ（配線ＢＬ２１０に印加されている電圧）、最低０Ｖ（配線ＢＬ２２０に印加されている電圧）がかかる。パストランジスタＰＴ１は、ロジック向けの高性能トランジスタからなっており、駆動電圧は１．５Ｖ以下であり、２Ｖ以上の電圧が印加されると損傷する恐れがある。そこで、配線ＳＵＢ２２０を通じてパストランジスタＰＴ１に、接続ノードＱにかかる最大の電圧の半分の電圧（１．５Ｖ）の基板電圧を印加しておく。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる正味の電圧は最大で１．５Ｖとなる。１．５Ｖは、ロジックトランジスタの耐圧内であるから、パストランジスタＰＴ１のゲート絶縁膜が破壊されない。
【００２７】
配線ＷＬ２１０に電圧を印加して十分に時間が経てば、メモリセルトランジスタＦＣ２１、ＦＣ２２は共にオン状態になる。このとき、メモリセルトランジスタのチャネル内部で電位降下が主として生じるため、メモリセルトランジスタＦＣ２２のトンネル膜にかかる電圧はＦＣ２１のトンネル膜にかかる電圧よりも最大で３Ｖ程度大きくなる。このため、このトンネル膜にかかる電圧の差を利用して、メモリセルトランジスタＦＣ２２のみ書き込み状態にし、ＦＣ２１を書き込み状態にしないことができる。
【００２８】
図８は、トンネル膜厚ｔｏｘ＝７．９ｎｍ、ブロック膜厚ｔｉｐｄ＝１２．２ｎｍのメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに、書き込み電圧（プログラム電圧）Ｖｐｇｍを与えたときのしきい値電圧の変化量を表す図である。図８によると、メモリセルトランジスタＦＣ２１、ＦＣ２２の双方のゲートに１８〜１９Ｖ付近の電圧を印加すると、メモリセルトランジスタＦＣ２２は書き込まれて、しきい値電圧が変化し、ＦＣ２１は書き込まれないため、しきい値電圧に変化が無い。また、このときのメモリセルトランジスタＦＣ２１とＦＣ２２とのしきい値電圧の差は３Ｖに達し、ＦＣ２１のしきい値電圧よりも高く、ＦＣ２２のしきい値電圧よりも低い電圧を双方のゲートに与えて、ＦＣ２２のみをオン状態にするために、十分実用的な大きさのウィンドウである。
【００２９】
このように、配線ＷＬ２１０からメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに印加する電圧を、いずれか一方のメモリセルトランジスタのみしきい値電圧の変化が生じるような電圧に調整することで、一方のメモリセルトランジスタにのみ書き込むことができる。
【００３０】
なお、この例では、メモリセルトランジスタＦＣ２２のみ書き込み状態にするとして説明したが、ＦＣ２１のみを書き込み状態にすることもできる。メモリセルトランジスタＦＣ２１を書き込み状態にするとともにＦＣ２２を書き込まれていない状態にするには、メモリセルトランジスタＦＣ２１に接続されている配線ＢＬ２１０よりも高い電圧をメモリセルトランジスタＦＣ２２に接続されている配線ＢＬ２２０に印加する（例えば、ＢＬ２１０に０Ｖ、ＢＬ２２０に３Ｖ）。
【００３１】
図５は、図３におけるスイッチアレイのセル０１（データが書き込まれない非選択セル）を示す図である。セル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２には、配線ＷＬ２１０を通じて１９Ｖの電圧が印加されている。しかしながら、メモリセルトランジスタＦＣ２１、ＦＣ２２がそれぞれ接続されている配線ＢＬ２１１とＢＬ２２１の両方に３Ｖが印加されているため、メモリセルトランジスタＦＣ２１、ＦＣ２２のトンネル膜を電子がトンネルするために必要な電界が確保されず、メモリセルトランジスタＦＣ２１、ＦＣ２２ともに書き込まれることはない。
【００３２】
配線ＳＵＢ２１１からセル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２に印加される基板電圧は、配線ＢＬ２１１、ＢＬ２２１からメモリセルトランジスタＦＣ２１、ＦＣ２２に印加する電圧（３Ｖ）を超えない範囲であれば良い。ただし、誤書き込みを防ぐためにトンネル膜電界を低減するためには、１．５〜３Ｖ程度であることが望ましい。
【００３３】
なお、メモリセルトランジスタＦＣ２１、ＦＣ２２のゲートには、実質１６Ｖの電圧がかかるため、メモリセルトランジスタＦＣ２１、ＦＣ２２はオン状態となっており、接続ノードＱには３Ｖの電圧がかかる。そこで、パストランジスタＰＴ１の損傷を防ぐために、配線ＳＵＢ２２１からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は実質１．５Ｖとなるため、ゲート絶縁膜を保護することができる。
【００３４】
図６は、図３におけるスイッチアレイのセル１０（データが書き込まれない非選択セル）を示す図である。セル１０のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに接続されている配線ＷＬ２１１にかかる電圧は０Ｖのため、メモリセルトランジスタＦＣ２１、ＦＣ２２に書き込まれることは無い。ただし、メモリセルトランジスタＦＣ２１は、ゲートにかかる電圧が０Ｖでオン状態になっている場合があり、接続ノードＱに３Ｖが印加される場合がある。そこで、配線ＳＵＢ２２０からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜に印加される電圧が実質１．５Ｖとなり、ゲート絶縁膜を保護することができる。
【００３５】
図７は、図３におけるスイッチアレイのセル１１（データが書き込まれない非選択セル）を示す図である。セル１１のメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートに接続されている配線ＷＬ２１１にかかる電圧は０Ｖのため、メモリセルトランジスタＦＣ２１、ＦＣ２２に書き込まれることは無い。ただし、メモリセルトランジスタＦＣ２１、ＦＣ２２のいずれかもしくは両方が０Ｖのゲート電圧でオン状態となる場合があり、その場合、接続ノードＱに３Ｖが印加される。そこで、配線ＳＵＢ２２０からパストランジスタＰＴ１に基板電圧１．５Ｖを印加する。これによって、パストランジスタＰＴ１のゲート絶縁膜に印加される電圧が実質１．５Ｖとなり、ゲート絶縁膜を保護することができる。
【００３６】
次に、スイッチアレイからデータを消去する方法について説明する。スイッチアレイからデータを消去する際には、メモリセルトランジスタ毎やロジックスイッチ毎に消去を行う必要は無く、一括して全てを消去し、その後で必要なデータを改めて書き込めば良い。
【００３７】
スイッチアレイからデータを消去する場合、スイッチアレイに含まれる全てのロジックスイッチに対して図９に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線ＷＬを接地してメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートを０Ｖにし、メモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１へ印加する基板電圧を、例えば１９Ｖの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタＦＣ２１、ＦＣ２２のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。
【００３８】
なお、配線ＳＵＢ２１に１９Ｖの高電圧をかけると、メモリセルトランジスタＦＣ２１、ＦＣ２２のソースドレイン電極と基板との間のＰＮ接合に順バイアスがかかるため、接続ノードＱに１９Ｖという大きな電圧がかかるが、配線ＳＵＢ２２からパストランジスタＰＴ１に１９Ｖの基板電圧を印加しておけば、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。
【００３９】
以上説明したように、本実施形態によれば、配線ＷＬ２１、ＢＬ２１、ＢＬ２２、ＳＵＢ２１、ＳＵＢ２２に印加する電圧を調整することによって、スイッチアレイ中の所望のロジックスイッチに含まれる２つのメモリセルトランジスタのいずれか一方にのみデータを書き込むことができる。また、スイッチアレイ中のロジックスイッチのデータを一括して消去することもできる。さらに、データの書き込み、消去の際に、パストランジスタに与える基板電圧を調整することで、パストランジスタのゲート絶縁膜にかかる電圧を所定の範囲内に抑え、パストランジスタの損傷を防ぐことができる。
【００４０】
なお、上述の説明において各配線に印加した電圧は一例であって、メモリセルトランジスタのしきい値電圧や、パストランジスタの耐圧範囲などに応じて適宜変更することができる。
【００４１】
次に、本実施形態に係るロジックスイッチ１の作成方法を図１０〜図２０を参照して説明する。まず、シリコン基板９上にＳＴＩ（Shallow Trench Isolation）などの素子分離を行い、領域１１０、１１１、１１２、１１３の４領域に分離する（図１０）。次に、領域１１０と１１１全体、および領域１１２と１１３領域全体に、ホウ素等のアクセプターイオンを注入し、Ｐ型ウェル１０ａ、１０ｂを形成する。このＰ型ウェル１０ａ、１０ｂは素子分離１７よりも深く形成される。そのため、領域１１０と１１１、領域１１２と１１３はシリコン基板９内部で電気的に接続される（図１１）。
【００４２】
そして、必要に応じて領域１１１および１１２にチャネル形成用のイオン注入を行う。イオン注入の際には、リソグラフィーなどでマスクを行って領域１１１と１１２とに別々にイオン注入を行っても良いし、領域１１１と１１２に同時にイオン注入を行っても良い。また、イオン注入を行わなくても良い。その後、例えばＲＴＡ（Rapid Thermal Anneal）等の手法によってアニールを行い、ウェル１０ａ、１０ｂおよびチャネルのアクセプターを活性化する。アニール温度は例えば１０００℃程度であり、アニール時間は例えば１秒程度である。
【００４３】
そして、ＭＯＮＯＳ型トランジスタのトンネル膜となる酸化膜１１を基板上全面に成膜し（図１２）、その上に電荷蓄積絶縁膜となる窒化膜１２を成膜し（図１３）、さらにその上にブロック膜となる酸化膜１３を成膜する（図１４）。そして、リソグラフィー等によってメモリセルトランジスタＦＣ２１、ＦＣ２２を作製する領域１１１にマスクを行い、例えばＲＩＥ等の手法を用いて、領域１１０、１１２、１１３の酸化膜１１、窒化膜１２、酸化膜１３を除去する（図１５）。
【００４４】
そして、パストランジスタ用のゲート絶縁膜１８を全体に成膜する（図１６）。ゲート絶縁膜１８は、例えばＳｉＯ２から成る絶縁膜である。もしくは、ＳｉＯＮから成る絶縁膜や、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ絶縁膜であっても良い。なお、図１６では領域１１１に形成された酸化膜１３上にゲート絶縁膜１８が形成されている様子を図示しているが、図１７以降では、酸化膜１３もゲート絶縁膜１８もＳｉＯ２から成るとして説明し、領域１１１の酸化膜１３とゲート絶縁膜１８を纏めて酸化膜１３として表す。
【００４５】
次に、ゲート絶縁膜１８上にメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１のゲート電極となる金属もしくはアモルファスシリコンもしくはポリシリコンを成膜する（図１７）。そして、リソグラフィーの手法によってゲート電極をパターニングし、例えばＲＩＥ等の手法を用いて、ゲート電極１４を形成する（図１８）。さらに、ゲート電極１４をマスクにしてメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１のソースドレイン電極用のドナーイオンを注入する（図１９）。この際、メモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１が形成されない領域１１０、１１３にリソグラフィー等でマスクをし、ドナーが注入されないようにしておいても良い。そして、必要に応じて領域１１１、１１２をリソグラフィー等によってマスクしたうえで、領域１１０、１１３に基板電極用のアクセプターを注入しても良い（図２０）。そして、さらに必要に応じてサリサイド等のプロセスを行った後、配線を行うと、図１のようなロジックスイッチ１を作製することができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態によるロジックスイッチについて説明する。図２１は、第２の実施形態に係るロジックスイッチ２の回路図であり、図２２は、ロジックスイッチ２の断面図である。図２１、図２２では、第１の実施形態に係るロジックスイッチ１と同じ構成要素については同じ記号で表し、詳細な説明を省略する。
【００４７】
図２１、図２２に示すように、ロジックスイッチ２のメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１は、１つのウェル１０ｃ上に形成され、ウェル１０ｃの基板電極は配線ＳＵＢ２１に接続される基板電極１６のみである。このため、第１の実施形態に係るロジックスイッチ１のように２つのウェル１０ａ、１０ｂが形成されて、配線ＳＵＢ２１、ＳＵＢ２２に接続される２つの基板電極１６が形成される場合に比べ、ロジックスイッチ２は面積を縮小することができる。
【００４８】
図２３は、図２１に示すロジックスイッチをアレイ状に並べたスイッチアレイである。図２３中のセル００、０１、１０、１１それぞれが図２１に示したロジックスイッチに対応する。このスイッチアレイのセル００にデータを書き込む際には、スイッチアレイの各配線に、例えば図２３に示す電圧を印加する。第１の実施形態で説明したロジックスイッチ１と本実施形態に係るロジックスイッチ２とでは、パストランジスタＰＴ１に接続される配線がＳＵＢ２１０やＳＵＢ２１１であり、ＳＵＢ２１１には１．５Ｖの電圧が印加されるという点で違いがあるが、本実施形態に係るロジックスイッチ２でも、パストランジスタＰＴ１のゲート絶縁膜を保護することができる。
【００４９】
ロジックスイッチ２で構成されるセル００の配線ＷＬ２１０には、メモリセルトランジスタＦＣ２１、ＦＣ２２をオン状態にするのに十分な電圧（１９Ｖ）が印加される。そのため、配線ＢＬ２１０からＢＬ２２０へ電流が流れる。ただし、第１の実施形態にて説明したように、メモリセルトランジスタＦＣ２１とＦＣ２２のいずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードＱに最大３Ｖ、最低０Ｖがかかり、パストランジスタＰＴ１が損傷する恐れがある。そこで、配線ＳＵＢ２１０を通じてパストランジスタＰＴ１に、接続ノードＱにかかる最大の電圧と最低の電圧の間の電圧（１．５Ｖ）の基板電圧を印加しておく。これによって、パストランジスタＰＴ１のゲート絶縁膜にかかる正味の電圧は最大で１．５Ｖとなる。１．５Ｖは、ロジックトランジスタの耐圧内であるから、パストランジスタＰＴ１のゲート絶縁膜が破壊されない。
【００５０】
ロジックスイッチ２で構成されるセル０１のメモリセルトランジスタＦＣ２１、ＦＣ２２はオン状態となるため、接続ノードＱには３Ｖの電圧がかかる。しかし、配線ＳＵＢ２１１からパストランジスタＰＴ１に基板電圧１．５Ｖが印加されているため、パストランジスタＰＴ１の損傷を防ぐことができる。また、メモリセルトランジスタＦＣ２１、ＦＣ２２にも配線ＳＵＢ２１１から基板電圧１．５Ｖが印加されることによって、メモリセルトランジスタＦＣ２１、ＦＣ２２への誤書き込みを防ぐことができる。
【００５１】
ロジックスイッチ２で構成されるセル１０、１１でも、パストランジスタＰＴ１に基板電圧を印加することでパストランジスタＰＴ１の損傷を防ぐ。その理由については、第１の実施形態で説明したセル１０、１１と同様であるため、説明を省略する。
【００５２】
本実施形態に係るロジックスイッチ２からデータを消去する場合には、ロジックスイッチに対して図２４に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線ＷＬを接地してメモリセルトランジスタＦＣ２１、ＦＣ２２のゲートを０Ｖにし、配線ＳＵＢ２１からメモリセルトランジスタＦＣ２１、ＦＣ２２、パストランジスタＰＴ１へ印加する基板電圧を、例えば１９Ｖの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタＦＣ２１、ＦＣ２２のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。
【００５３】
なお、配線ＳＵＢ２１に１９Ｖの高電圧をかけると、メモリセルトランジスタＦＣ２１、ＦＣ２２のソースドレイン電極と基板との間のＰＮ接合に順バイアスがかかるため、接続ノードＱに１９Ｖという大きな電圧がかかるが、配線ＳＵＢ２１からパストランジスタＰＴ１にも１９Ｖの基板電圧を印加するため、パストランジスタＰＴ１のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態によるロジックスイッチについて説明する。図２５は、第３の実施形態によるロジックスイッチの断面図である。図２５では、第１の実施形態に係るロジックスイッチ１と同じ構成要素については同じ記号で表し、詳細な説明を省略する。本実施形態に係るロジックスイッチ３のメモリセルトランジスタＦＣ２１とＦＣ２２とはゲート長が異なる。メモリセルトランジスタＦＣ２１とＦＣ２２とのゲート長が異なると、特に短チャネル効果が発現するような短チャネル領域では、サブスレッショルド領域の振る舞いが大きく異なる。
【００５５】
例えば、メモリセルトランジスタＦＣ２１のゲート長がＦＣ２２のゲート長よりも長く、ＦＣ２１のサブスレッショルドスロープ（Ｓ値）はＦＣ２２のＳ値よりも小さいとする。このとき、メモリセルトランジスタＦＣ２１に書き込みが行われてしきい値電圧が高くなると、配線ＢＬ２１−ＢＬ２２間を流れる電流は配線ＷＬ２１の電圧が低い領域ではＦＣ２１のサブスレッショルド電流で決まる。つまり、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値は小さくなる。逆に、メモリセルトランジスタＦＣ２２に書き込みが行われてしきい値電圧が高くなった場合、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値は大きくなる。
【００５６】
このように、メモリセルトランジスタＦＣ２１、ＦＣ２２のゲート長が異なる場合には、配線ＢＬ２１−２２間の電流の配線ＷＬ２１の電圧に対するＳ値によって、ＦＣ２１とＦＣ２２のどちらに書き込みが行われているかをモニターする、いわゆるベリファイを行うことが可能である。リソグラフィーによるゲート加工ばらつき（１０％以内）を考慮すれば、ゲート長が２０％以上異なれば、正確にベリファイを行うことができると考えられる。
【００５７】
なお、図２５ではメモリセルトランジスタＦＣ２１のゲート長がＦＣ２２のゲート長より長い場合を例にしたが、ＦＣ２２のゲート長がＦＣ２１のゲート長よりも長い場合でも良い。
【００５８】
以上、説明したような実施形態の構成をとることで、パストランジスタに基板電圧を印加してパストランジスタの損傷による誤動作を防ぐことができる。さらに、メモリセルトランジスタのデータへの書き込みや消去時に負電圧を印加する必要が無いため、負電圧電源が必要無く、フローティングゲート型やＭＯＮＯＳ型やＳＯＮＯＳ型のトランジスタにも適用できるため、チップサイズが小さい不揮発プログラマブルロジックスイッチを提供するができる。
【００５９】
なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。また、異なる実施形態によって説明した内容を適宜組み合わせても良い。
【符号の説明】
【００６０】
１、２、３…ロジックスイッチ、 ９…シリコン基板、 １０ａ、１０ｂ、１０ｃ…ウェル、 １１…酸化膜、 １２…窒化膜、 １３…酸化膜、 １４…電極、 １５…ソースドレイン電極、 １６…基板電極、 １７…素子分離、 １８…ゲート絶縁膜、 １１０、１１１、１１２、１１３…領域、 ＦＣ２１、ＦＣ２２…メモリセルトランジスタ、 ＰＴ１…パストランジスタ、 ＷＬ２１、ＷＬ２１０、ＷＬ２１１、ＢＬ２１、ＢＬ２２、ＢＬ２１０、ＢＬ２２０、ＢＬ２１１、ＢＬ２２１、ＳＵＢ２１、ＳＵＢ２２、ＳＵＢ２１０、ＳＵＢ２２０、ＳＵＢ２１１、ＳＵＢ２２１…配線
【特許請求の範囲】
【請求項１】
制御ゲートが第１の配線に接続され、ソースドレイン端の第１端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、
制御ゲートが前記第１の配線に接続され、ソースドレイン端の第３端が前記第１のメモリセルトランジスタのソースドレイン端の第２端に接続され、第４端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタのソースドレイン端の第２端と前記第２のメモリセルトランジスタのソースドレイン端の第３端にゲート電極が接続されたパストランジスタと、
前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有し、
前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の配線に書き込み電圧を印加し、前記第２の配線と第３の配線のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記パストランジスタのウェルに前記第１の電圧と前記第２の電圧の間の電圧の基板電圧を印加することを特徴とする不揮発プログラマブルロジックスイッチ。
【請求項２】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタと前記パストランジスタは同一のウェル上に形成され、前記第１の基板電極は前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタのウェルにも基板電圧を印加することを特徴とする請求項１に記載の不揮発プログラマブルロジックスイッチ。
【請求項３】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタは基板に形成された第１のウェル上に形成され、前記パストランジスタは前記第１のウェルとは異なる第２のウェル上に形成され、前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタのウェルに基板電圧を印加する第２の基板電極を更に有することを特徴とする請求項１に記載の不揮発プログラマブルロジックスイッチ。
【請求項４】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ、前記素子分離領域によって互いに分離された第１導電型の第１および第２の半導体領域と、
前記第１の半導体領域内に離間して設けられた第２導電型の第１、第２、第３の拡散層領域と、
前記第１の拡散層領域と前記第２の拡散層領域との間の前記第１半導体領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷を蓄積する第１の電荷蓄積膜と、
前記第１の電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第１の制御ゲートと、
を有する第１のメモリセルトランジスタと、
前記第２の拡散層領域と前記第３の拡散層領域との間の前記第１半導体領域上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた電荷を蓄積する第２の電荷蓄積膜と、
前記第２の電荷蓄積膜上に形成された第４の絶縁膜と、
前記第４の絶縁膜上に形成された第２の制御ゲートと、
を有する第２のメモリセルトランジスタと、
前記第２の半導体領域内に離間して設けられた第２導電型の第４、第５の拡散層領域と、
前記第４の拡散層領域と前記第５の拡散層領域との間の前記第２の半導体領域上に設けられた第５の絶縁膜と、
前記第５の絶縁膜上に設けられ、前記第２の拡散層領域と電気的に接続されたゲート電極と、
を有するパストランジスタと、
前記半導体基板に設けられ、前記第２の半導体領域に基板電圧を印加する第１の基板電極とを備え、
前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の制御ゲートおよび前記第２の制御ゲートに書き込み電圧を印加し、前記第１の拡散層領域と前記第３の拡散層領域のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記第１の基板電極に前記第１の電圧と前記第２の電圧の間の電圧を印加することを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記第１の半導体領域と前記第２の半導体領域は同一ウェル内に形成されており、前記第１の基板電極は前記第１の半導体領域にも基板電圧を印加することを特徴とする請求項４に記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
前記第１の半導体領域は基板に形成された第１のウェルに形成され、前記第２の半導体領域は前記第１のウェルとは異なる第２のウェルに形成され、前記第１の半導体領域に基板電圧を印加する第２の基板電極を更に有することを特徴とする請求項４に記載の不揮発プログラマブルロジックスイッチ。
【請求項７】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタは、ＭＯＮＯＳ型トランジスタまたはＳＯＮＯＳ型トランジスタであることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発プログラマブルロジックスイッチ。
【請求項８】
前記第１の配線に０Ｖの電圧を印加し、
前記第２の配線と第３の配線を浮遊状態にし、
前記第１の基板電極に所定の書き込み電圧を印加して前記第１のメモリセルトランジスタおよび前記第２のメモリセルトランジスタのデータを消去する請求項２に記載の不揮発プログラマブルロジックスイッチ。
【請求項９】
前記第１の配線に０Ｖの電圧を印加し、
前記第２の配線と第３の配線を浮遊状態にし、
前記第１の基板電極に所定の書き込み電圧を印加し、
前記第２の基板電極に前記所定の書き込み電圧を印加して、前記第１のメモリセルトランジスタおよび前記第２のメモリセルトランジスタのデータを消去する請求項３に記載の不揮発プログラマブルロジックスイッチ。
【請求項１】
制御ゲートが第１の配線に接続され、ソースドレイン端の第１端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、
制御ゲートが前記第１の配線に接続され、ソースドレイン端の第３端が前記第１のメモリセルトランジスタのソースドレイン端の第２端に接続され、第４端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタのソースドレイン端の第２端と前記第２のメモリセルトランジスタのソースドレイン端の第３端にゲート電極が接続されたパストランジスタと、
前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有し、
前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の配線に書き込み電圧を印加し、前記第２の配線と第３の配線のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記パストランジスタのウェルに前記第１の電圧と前記第２の電圧の間の電圧の基板電圧を印加することを特徴とする不揮発プログラマブルロジックスイッチ。
【請求項２】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタと前記パストランジスタは同一のウェル上に形成され、前記第１の基板電極は前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタのウェルにも基板電圧を印加することを特徴とする請求項１に記載の不揮発プログラマブルロジックスイッチ。
【請求項３】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタは基板に形成された第１のウェル上に形成され、前記パストランジスタは前記第１のウェルとは異なる第２のウェル上に形成され、前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタのウェルに基板電圧を印加する第２の基板電極を更に有することを特徴とする請求項１に記載の不揮発プログラマブルロジックスイッチ。
【請求項４】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ、前記素子分離領域によって互いに分離された第１導電型の第１および第２の半導体領域と、
前記第１の半導体領域内に離間して設けられた第２導電型の第１、第２、第３の拡散層領域と、
前記第１の拡散層領域と前記第２の拡散層領域との間の前記第１半導体領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷を蓄積する第１の電荷蓄積膜と、
前記第１の電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第１の制御ゲートと、
を有する第１のメモリセルトランジスタと、
前記第２の拡散層領域と前記第３の拡散層領域との間の前記第１半導体領域上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた電荷を蓄積する第２の電荷蓄積膜と、
前記第２の電荷蓄積膜上に形成された第４の絶縁膜と、
前記第４の絶縁膜上に形成された第２の制御ゲートと、
を有する第２のメモリセルトランジスタと、
前記第２の半導体領域内に離間して設けられた第２導電型の第４、第５の拡散層領域と、
前記第４の拡散層領域と前記第５の拡散層領域との間の前記第２の半導体領域上に設けられた第５の絶縁膜と、
前記第５の絶縁膜上に設けられ、前記第２の拡散層領域と電気的に接続されたゲート電極と、
を有するパストランジスタと、
前記半導体基板に設けられ、前記第２の半導体領域に基板電圧を印加する第１の基板電極とを備え、
前記第１のメモリセルトランジスタまたは前記第２のメモリセルトランジスタに書き込む時、前記第１の制御ゲートおよび前記第２の制御ゲートに書き込み電圧を印加し、前記第１の拡散層領域と前記第３の拡散層領域のいずれか一方に第１の電圧を、他方に前記第１の電圧よりも低い第２の電圧を印加し、前記第１の基板電極に前記第１の電圧と前記第２の電圧の間の電圧を印加することを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記第１の半導体領域と前記第２の半導体領域は同一ウェル内に形成されており、前記第１の基板電極は前記第１の半導体領域にも基板電圧を印加することを特徴とする請求項４に記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
前記第１の半導体領域は基板に形成された第１のウェルに形成され、前記第２の半導体領域は前記第１のウェルとは異なる第２のウェルに形成され、前記第１の半導体領域に基板電圧を印加する第２の基板電極を更に有することを特徴とする請求項４に記載の不揮発プログラマブルロジックスイッチ。
【請求項７】
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタは、ＭＯＮＯＳ型トランジスタまたはＳＯＮＯＳ型トランジスタであることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発プログラマブルロジックスイッチ。
【請求項８】
前記第１の配線に０Ｖの電圧を印加し、
前記第２の配線と第３の配線を浮遊状態にし、
前記第１の基板電極に所定の書き込み電圧を印加して前記第１のメモリセルトランジスタおよび前記第２のメモリセルトランジスタのデータを消去する請求項２に記載の不揮発プログラマブルロジックスイッチ。
【請求項９】
前記第１の配線に０Ｖの電圧を印加し、
前記第２の配線と第３の配線を浮遊状態にし、
前記第１の基板電極に所定の書き込み電圧を印加し、
前記第２の基板電極に前記所定の書き込み電圧を印加して、前記第１のメモリセルトランジスタおよび前記第２のメモリセルトランジスタのデータを消去する請求項３に記載の不揮発プログラマブルロジックスイッチ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−２０４８９６（Ｐ２０１２−２０４８９６Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６５２６９（Ｐ２０１１−６５２６９）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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