【課題】ＦＰＧＡ内部回路を動的に書き換えた後の制御に待ち時間を発生させないＦＰＧＡ内部回路変更方法および画像形成装置を提供する。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をＡＳＩＣに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたＡＳＩＣにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をＡＳＩＣに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル１１は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有する。コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 （もっと読む）

【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】ＦＰＧＡの回路情報を含むメモリの書き換えを行う際に、電源遮断等の異常が発生しても安全に元の状態に復旧できる情報処理装置及び書換方法を提供する。
【解決手段】回路の書き換えが可能な集積回路と、集積回路の回路情報を記憶する第１の記憶領域と第２の記憶領域とを備える記憶手段と、電源が投入されたときに、第１の記憶領域に記憶された回路情報に基づき、集積回路の回路を構成する回路構成手段と、電源が投入されたときに、第２の記憶領域に正常な回路情報が記憶されているのかを確認する確認手段と、を有し、回路構成手段は、確認手段により、第２の記憶領域に正常な回路情報が記憶されていると確認されたときは、第２の記憶領域に記憶された回路情報に基づき、集積回路の回路を書き換える。 （もっと読む）

【課題】単純な回路構成により演算実行のレイテンシを吸収できるリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数のデータが全て同時に有効状態になると複数のデータに対して演算を実行し、複数のデータが全て同時に有効状態である間、演算により得られた演算結果を示す有効状態のデータを出力し続ける演算器を、複数個含むデータ演算部と、演算器間を再構成可能に接続するデータ選択部と、一連の演算を実行するようにデータ選択部により接続された一連の演算器に入力されるデータを入力データして保持するデータ入力部とを含み、データの有効及び無効状態は該データに対として付随する有効及び無効を示す信号により示され、一連の演算を実行する間はデータ入力部からデータ演算部に供給されている入力データを有効状態の同一データに固定しておく。 （もっと読む）

【課題】情報処理を停止することなく、故障前と同じ情報処理を継続して実行する情報処理装置を得ること。
【解決手段】ＦＰＧＡで構成されるとともに外部入力された入力情報に対して同じ情報処理を行う多重化された第１〜第３の処理系統１１Ａ〜１１Ｃと、各処理系統から出力される処理結果の多数決を行なう多数決判定論理部１５と、故障の発生した処理系統を検出する故障系統検出回路２０と、故障が検出された際に、故障の発生した処理系統と同じ機能を有した処理系統をＦＰＧＡに再構成して新規な処理系統を形成する再構成部２８と、を備え、各処理系統は、自身の回路状態を記憶する記憶部をそれぞれ有し、再構成部２８は、故障が発生した際に、正常動作中の処理系統の記憶部に記憶させる回路状態と同じ情報を新規な処理系統の記憶部に入力し、その後、新規な処理系統に正常動作中の処理系統と同じ情報処理を行なわせる。 （もっと読む）

【課題】コンフィグレーション方法及びコンフィグレーション制御回路において、ＦＰＧＡ回路のクロック周波数やスルーレート等のコンフィグレーションデータを自動調整可能にすることを目的とする。
【解決手段】ＦＰＧＡ回路のコンフィグレーションを行うコンフィグレーション方法において、コンフィグレーション回路からＦＰＧＡ回路にコンフィグレーションデータを設定するコンフィグレーションが失敗した回数をＦＰＧＡ回路内でカウントし、前記回数が上限値以下であると前記コンフィグレーションが失敗した時の前記コンフィグレーションデータを予め設定されているルールに従ってＦＰＧＡ回路内で調整してコンフィグレーションを再実行し、前記コンフィグレーションが成功すると、成功した時点のコンフィグレーションデータをＦＰＧＡ回路からコンフィグレーション回路に設定するように構成する。 （もっと読む）

【課題】消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。
【解決手段】基本ブロック間の接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止する。さらに、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて小さい酸化物半導体を用いた絶縁ゲート電界効果型トランジスタを用いたプログラム素子によって、制御する。 （もっと読む）

【課題】再構成可能デバイスの回路面積を縮小する。
【解決手段】 本発明による半導体集積回路は、複数の機能ブロック１０と、複数の構成情報が格納された複数の構成情報メモリ１１と、自身に入力される構成情報に応じたスイッチング動作によって、機能ブロック１０間の接続を制御する複数のプログラマブルスイッチ１２、１３とを具備する。複数のプログラマブルスイッチ１２、１３は、複数の構成情報メモリ１１のうち、共通の構成情報メモリ１１内に格納された構成情報を利用する。 （もっと読む）

【課題】複数の機能を短時間で切りかえ可能なＰＬＤを提供する。
【解決手段】ＰＬＤ１００は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能である。マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。 （もっと読む）

【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード１００が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 （もっと読む）

【課題】供給電圧が不安定な状態にあっても、書き換え可能デバイスの動作に伴うシステムの不安定状態を回避する技術を提供する。
【解決手段】回路データの書き込み可能デバイスを有する電子機器は、書き込み可能デバイスへ供給される電源電圧の変動の範囲に対応付けた、書き込み用回路データを格納する格納手段と、書き込み可能デバイスに電源電圧を供給する電源供給手段と、供給された電源電圧の変動を監視し、電源電圧が、供給されていた電源電圧の範囲から外れた場合に、外れた電源電圧範囲に対応付けられた書き込み用回路データを格納された書き込み用回路データから選択する選択手段と、選択した書き込み用回路データを書き込み可能デバイスに書き込む書き込み手段とを備える。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】通常タイプのセルと低消費電力タイプのセルとを有する、回路の再構成が可能であるデバイスにおいて、消費電力の更なる低減を可能とする情報処理装置を提供する。
【解決手段】複数種類のジョブを実行する情報処理装置であって、回路構成データに従って回路の再構成が可能であるデバイスと、デバイスの通常タイプのセルよりも動作速度が低速であり、かつ、消費電力が低い低消費電力タイプのセルにジョブを実行するための機能を優先的に割り当てた、複数種類のジョブに対応する複数の回路構成データを記憶する記憶手段と、複数種類のジョブのいずれかを受信した場合に、当該受信したジョブに対応する回路構成データを用いて、デバイスの回路を再構成する制御手段と、を備える。 （もっと読む）

【課題】様々なデータパス回路の制御に対応可能なシーケンス制御回路及び制御回路を得る。
【解決手段】各セル３ａ〜３ｄは、入力データ１０と比較対象値の比較が一致したことを通知する一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄを出力する。一致信号１１ａ〜１１ｄは一致信号用論理和回路４によって論理和演算され、次ステート１２ａ〜１２ｄはステート用論理和回路５によって論理和演算される。次ステート出力用セレクタ８は、一致信号用論理和回路４の出力１３によりステート用論理和回路５の出力１４と不一致用次ステートレジスタ群６の出力１５とを選択し、ステート出力２１として出力する。 （もっと読む）

【課題】本発明は、駆動電流値の自動調整機能を有する集積回路を提供する。
【解決手段】本発明に係る集積回路は、バッファ回路(23)と、前記バッファ回路の出力部に接続された第１端子(22)と、第２端子(24)と、前記第２端子に接続された駆動電流値判定回路と、を有し、前記第１端子と前記第２端子間には、線路(26)が接続され、前記駆動電流値判定回路は、第１電流で前記バッファ回路を駆動させた場合の出力信号を、前記線路を介して前記第２端子に伝送した第１信号の電位と、参照電位とを比較（25）し、前記第１信号が前記参照電位以上であるか否かを検出する第１手段（31）と、前記第１信号が前記参照電位以下である場合には、前記第１電流以上の第２電流を設定し、前記バッファ回路に入力する第２手段(32)と、前記第１信号が前記参照電位以上である場合には、前記第１電流に基づいて駆動電流値を記憶する第３手段（33）と、を有する。 （もっと読む）

【課題】画像処理機能を実現するためにプログラマブル論理回路の回路構成を切り替える画像処理装置に関し、プログラマブル論理回路に対する回路情報の設定順序を効率的に決定することが可能な技術を提案する。
【解決手段】実行予定の画像処理機能を構成する複数の中間画像処理について巡回経路リスト作成処理及び実行順序リスト作成処理を行って、実行可能であると判定された順に従って中間画像処理の実行順序を決定して、その決定時のバッファ情報（データ読出位置やデータ書込位置などの情報）と共に実行順序リストに登録する。画像処理機能の実行時には、実行順序リストに登録されている順に中間画像処理の回路情報及びバッファ情報をプログラマブル集積回路２に設定して中間画像処理を実行させることを、実行順序リストが空になるまで繰り返す。 （もっと読む）

【課題】プログラマブルロジックの書換え処理をプログラマブルロジックにより行わせる。
【解決手段】プログラマブルロジックの書換えが必要かどうかを判定し、書換えが必要と判定すると、プログラマブルロジックに書換えるための書換えレジスタ設定データをプログラマブルロジックに供給する（Ｓ１０３）。プログラマブルロジックは、書換え設定データに応じて、回路情報を記憶しているメモリから回路情報を読み込んでプログラマブルロジックの配線を書換える。そしてＣＰＵは、プログラマブルロジックに書換えレジスタ設定データを転送した後、書換えが完了したプログラマブルロジックにより処理されるデータを当該プログラマブルロジックに転送する（Ｓ１０４）。 （もっと読む）