【課題】半導体装置の歩留まりが低下することを抑制する。
【解決手段】配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正を行う（ステップＳ４０）。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】マクロの全端子で配線が引き出し可能かを判定できるレイアウト設計装置、レイアウト設計方法およびレイアウト設計プログラムを提供する。
【解決手段】記憶部１１は内部にマクロを含んだ多層回路の階層レイアウトの設計データを記憶する。チャネル数算出部１３は設計データに基づいて、マクロの各端子から所定の配線層まで配線を引き出すために使用可能なチャネル数を端子毎に算出する。経路算出部１５は算出したチャネル数の少ない端子から順に、端子から所定の配線層まで配線を引き出すための経路を算出する。経路判定部１６はマクロの全ての端子について引き出し経路を算出できたか否かを判定する。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】プロセス寸法の縮小に伴う光相互作用の予測品質の低下を抑止する。
【解決手段】ゲートレベル仮想格子の、連続的に隣接して配置された少なくとも３本の仮想ラインのそれぞれは、その上に定義された少なくとも１つの線形導電体形状を有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第１の仮想ラインは、その上に定義され、第１の終端−終端間スペーシングで分離された２つの線形導電体セグメントを有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第２の仮想ラインは、その上に定義され、第２の終端−終端間スペーシングで分離された他の２つの線形導電体セグメントを有し、第１の仮想ラインに沿って測定された第１の終端−終端間スペーシングの寸法は、第２の仮想ラインに沿って測定された第２の終端−終端間スペーシングの寸法に等しく、ゲートレベル仮想格子の仮想ラインは、いかなる導電体形状によっても占有されない。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、幅が広い第１の配線と幅が狭い第２の配線との間に無駄なスペースが発生することによる配線性の悪さを改善する。
【解決手段】このレイアウト設計方法は、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ（ａ）と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ）と、ステップ（ｂ）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置するステップ（ｃ）とを含む。 （もっと読む）

【課題】設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる配線方法を提供する。
【解決手段】始点から、第１の配線形成用格子を連続的になぞって、複数の第１の交点のうちから選択された１つの第１の選択済交点まで、追加配線を伸ばすステップと、設計済配線及び設計済ビアの位置に基づいて、第１の配線層上に追加ビアを配置することができる第１のビア配置可能領域と、第２の配線層上に追加ビアを配置することができる第２のビア配置可能領域とを算出するステップと、第１の選択済交点を下面の領域内のいずれかの位置に含む追加ビアを、下面が第１のビア配置可能領域に含まれ、且つ、上面が第２のビア配置可能領域に含まれるように配置するステップと、追加ビアから、第２の配線形成用格子を連続的になぞって、終点まで追加配線を伸ばすステップとを有する。 （もっと読む）

【課題】プロセスマージンを大きく取れる配線配置構造を提供する。
【解決手段】基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。 （もっと読む）

【課題】メガマクロブロックとの重なりが少ないクロック構造を広い解空間において効率良く探索できるようにすること。
【解決手段】チップ情報に含まれるチップ領域を覆う格子を設定する格子設定部と、チップ領域の中心から格子の各セルの中心へクロック信号を分配するクロック構造であってチップ領域を格子に含まれるセルの境界に沿って縦方向又は横方向に２分割することを再帰的に繰り返すことにより生成されたクロック構造を構成する線分の候補を候補線分として生成する候補線分生成部と、チップ領域の分割方向及び分割順序を節点及び枝として有する２分木を生成する２分木生成部と、候補線分に設定された重みの総和である目的関数が最小となるように２分木の各節点の分割方向を選択する分割方向選択部と、各節点の分割方向が選択された２分木によって表されるクロック構造を生成するクロック構造生成部と、を有する。 （もっと読む）

【課題】配線のしやすさを損なうことなく、ビアの不良による歩留まりの低下を抑制可能な半導体回路の設計装置および設計方法を提供する。
【解決手段】半導体回路の設計方法は、論理回路を構成するセルの配置およびセル間の配線を行い、複数箇所にビアが設けられる配線を含むレイアウトパターンを生成するステップ（ステップＳ１、Ｓ２）と、ビアから、配線上の信号を受信するレシーバセルまでの負荷容量をビア毎に算出するステップ（ステップＳ４）と、ビアごとの、負荷容量に基づいて、負荷容量が大きいビアを優先的に低抵抗のビアに置換するステップ（ステップＳ６、Ｓ７）を備える。 （もっと読む）

【課題】半導体集積回路において、シールド配線を配置することで配線間のクロストークの影響を削減するとともに、配置したシールド配線の電位を安定化させること。
【解決手段】半導体集積回路の設計方法は、コンピュータが、半導体集積回路の配線パターンにおいて、配置済の信号配線に対して複数のシールド配線を配置する工程と、前記複数のシールド配線のそれぞれを電源配線に接続する工程と、前記複数のシールド配線を相互に接続する工程と、前記複数のシールド配線のうちの電源配線に接続されていないものを除去する工程と、を含む。 （もっと読む）

【課題】集積度の高い半導体集積回路の場合でもレイアウト設計における配線に係る時間を短縮する。
【解決手段】半導体集積回路のレイアウト方法は、回路構成要素の配置された領域へ配線を実施後に、予め設定された条件よりも配線が混雑する配線混雑箇所を抽出するステップと、配線混雑箇所を含む領域に、配線の実施が禁止される複数の配線禁止領域を生成するステップと、複数の配線禁止領域を迂回して配線を実施するステップと、迂回して配線を実施した後に、複数の配線禁止領域を削除するステップと、複数の配線禁止領域を削除した後に、再配線を実施するステップとを具備する。複数の配線禁止領域を生成するステップは、配線層毎に、配線の混雑に対応した領域内に配線禁止領域を発生させる割合に基づいて、複数の配線禁止領域の大きさ及び間隔を算出するステップと、算出結果に基づいて、領域に複数の配線禁止領域を生成するステップとを備える。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】配線リソースを確保した上で、マクロ間隔を最小にすることができる自動配置配線方法及び自動配置配線プログラムを提供する。
【解決手段】マクロ３、４の配置、セル５、６、７、８の配置及び配線のレイアウトを自動で行う自動配置配線方法であって、マクロ３、４及びセル５、６、７、８の配置及び配線のレイアウトを行った後、マクロ３とマクロ４との間のスリット状の処理領域９内の配線グリッドの交点の数と処理領域９内において必要な配線リソースとに基づいて、マクロ３とマクロ４とのマクロ間隔を算出し、当該マクロ間隔を満たすように、マクロ３とマクロ４との少なくとも一方を移動させる自動配置配線方法。 （もっと読む）